JP2024505485A - 電圧調整器のフィールドプログラマブルアレイを備えた電力管理集積回路 - Google Patents

Abstract

半導体デバイスが、フィールドプログラマブルアレイ中に配置された複数の電圧調整器と、複数の電圧調整器に結合された電力アレイコントローラとを含む。電力アレイコントローラは、複数の電力レールに電力を出力するように複数の電圧調整器を制御するように構成される。各電力レールは、それぞれのレール電圧においてそれぞれのレール電流を提供する。電力アレイコントローラは、複数の電力レールの各々について、それぞれの電力レールに関連するそれぞれのレール電流を決定することと、少なくともそれぞれのレール電流に従って電圧調整器のサブセットを選択することと、電圧調整器のサブセットがそれぞれのレール電圧を生成し、それぞれのレール電流を集合的に提供することを可能にすることとを行うように構成される。

Description

関連出願
[0001] 本出願は、２０２１年１月２９日に出願された「Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ｗｉｔｈ ａ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ ｏｆ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒｓ」と題する米国仮特許出願第６３／１４３，７３２号の優先権を主張する、２０２１年１１月２３日に出願された「Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ｗｉｔｈ ａ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ ｏｆ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒｓ」と題する米国非仮特許出願第１７／５３４，３４５号の優先権を主張する。本出願はまた、２０２１年１月２９日に出願された「Ｃｕｒｒｅｎｔ Ｂａｌａｎｃｉｎｇ ｆｏｒ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ Ｕｎｉｔｓ ｉｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙｓ」と題する米国仮特許出願第６３／１４３，７３４号の優先権を主張する、２０２１年１１月２３日に出願された「Ｃｕｒｒｅｎｔ Ｂａｌａｎｃｉｎｇ ｆｏｒ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ Ｕｎｉｔｓ ｉｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙｓ」と題する米国非仮特許出願第１７／５３４，３６２号の優先権を主張する。上記出願の各々は、その全体が参照により本明細書に組み込まれる。

[0002] 本出願は、その全体が参照により本明細書に組み込まれる、２０２１年１１月２４日に出願された「Ｃｕｒｒｅｎｔ Ｂａｌａｎｃｉｎｇ ｆｏｒ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ Ｕｎｉｔｓ ｉｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙｓ」と題するＰＣＴ特許出願第＿＿号（代理人整理番号第１２５５３３－５００６－ＷＯ号）に関する。

[0003] 本出願は、限定されないが、電子システムの電力レール（power rail）を適応的に駆動するためのデバイスおよび方法を含む、電子デバイスに一般に関する。

[0004] 電子デバイスは、メイン論理ボード上に電力管理集積回路（ＰＭＩＣ：power management integrated circuit）、通信ポート、外部メモリまたは記憶装置、および他の周辺機能モジュールをもつシステムオンチップ（ＳｏＣ）をしばしば組み込む。ＳｏＣは、単一のパッケージ中に１つまたは複数のマイクロプロセッサまたは中央処理ユニット（ＣＰＵ）コア、メモリ、入出力ポート、および２次記憶装置を含む。ＰＭＩＣは、典型的にはメイン論理ボード上でＳｏＣに隣接して配設され、メイン論理ボード上に形成された導線を介してＳｏＣに複数の直流（ＤＣ）電力供給レールを提供する。ＳｏＣの各タイプについて、ＰＭＩＣとＳｏＣにつながる導線とは、このタイプのＳｏＣに含まれる少なくともマイクロプロセッサまたはＣＰＵコアに基づいてカスタム設計される必要がある。各ＳｏＣタイプのためのＰＭＩＣのカスタマイゼーションは、多くの状況で効率的でない。異なるタイプのＳｏＣを駆動するように構成可能である、効率的で高性能なＰＭＩＣ解決策を提供することが有益であろう。

[0005] カスタム設計のＰＭＩＣに関連する問題に対処するために、異なるマイクロプロセッサまたはＣＰＵコアを有する様々な異なるタイプのＳｏＣを適応的にサポートすることができる汎用ＰＭＩＣをもつ半導体デバイスまたはシステムを提供することが大いに望ましいであろう。特に、汎用ＰＭＩＣの高い性能を可能にするように個々におよび相互に平衡された電圧調整器（voltage regulator）を利用する汎用ＰＭＩＣ。

[0006] 添付の特許請求の範囲内のシステム、方法およびデバイスの様々な実施形態は、それぞれいくつかの態様を有し、それらのうちのいずれの単一の態様も、単独では本明細書で説明される属性を担わない。添付の特許請求の範囲を限定することなしに、本開示を考察した後に、特に「発明を実施するための形態」と題するセクションを考察した後に、当業者は、ＳｏＣのプロセッサの１つまたは複数のクラスタ（cluster）に給電するために複数の電力レールを提供するように構成された半導体デバイスを提供するためにどのように様々な実施形態の態様が使用されるかを理解されよう。半導体デバイスは、フィールドプログラマブルアレイ中に配置され、電力レールに結合されたプロセッサ（processor）の１つまたは複数のクラスタに関連付けられた負荷情報（load information）に基づいてＳｏＣの複数の電力レールに電力（power）を出力するように制御される、複数の電圧調整器を含む。言い換えれば、同じ半導体デバイスは、それらの負荷情報に基づいて異なるタイプのＳｏＣを駆動するように構成可能であり、汎用ＳｏＣ給電解決策になる。

[0007] いくつかの実施形態では、各電力レールについて、それぞれの電力レールを駆動する各能動電圧調整器において、各能動電圧調整器の異なる電流経路における経路電流（path current）が平衡（balance）され、それぞれの電力レールを駆動する異なる能動電圧調整器における出力電流（output current）が平衡されるように、調整器内および／または調整器間電流平衡機構が内部的に適用される。これらの平衡機構は、他の別個の電圧調整器からの入力または制御を伴うことなしに、（たとえば、汎用ＰＭＩＣ回路の）各個々の電圧調整器について効率的に実装される。さらに、フィールドプログラマブルアレイ中の電圧調整器は、冗長な電圧調整器の出力インターフェース（output interface）と入力との間のフィードバック経路（feedback path）を無効にするためにバイパスユニット（bypass unit）が使用されるとき、完全に電力切断されることなしに複数の電力レールから電気的に分離され、冗長な電圧調整器になることができる。

[0008] 特に、一態様では、集積半導体デバイス（integrated semiconductor device）は、複数の電圧調整器と、電力アレイコントローラ（power array controller）とを含む。複数の電圧調整器はフィールドプログラマブルアレイ中に配置される。電力アレイコントローラは、複数の電圧調整器に結合され、複数の電力レールに電力を出力するように複数の電圧調整器を制御するように構成される。各電力レールは、それぞれのレール電圧（rail voltage）においてそれぞれのレール電流（rail current）を提供する。複数の電力レールの各々について、電力アレイコントローラは、それぞれの電力レールに関連するそれぞれのレール電流を決定することと、少なくともそれぞれのレール電流に従って電圧調整器のサブセット（subset）を選択することと、電圧調整器のサブセットがそれぞれのレール電圧を生成し、それぞれのレール電流を集合的に提供することを可能にする（enable
）こととを行うように構成される。いくつかの実施形態では、電力アレイコントローラは、１つまたは複数のプロセッサと、命令を記憶したメモリとを含み、命令は、１つまたは複数のプロセッサによって実行されたとき、プロセッサに、複数の電力レールに電力を出力するように複数の電圧調整器を制御させる。

[0009] いくつかの実施形態では、電力アレイコントローラは、少なくともそれぞれのレール電圧に基づいて制御値（control value）を決定するように、および電圧調整器のサブセットが、決定された制御値に従って、それぞれのレール電圧を生成し、それぞれのレール電流を集合的に提供することを可能にするように構成される。さらに、いくつかの実施形態では、電圧調整器のサブセットを可能にすることは、電圧調整器のサブセットに制御値を提供することをさらに備える。電圧調整器のサブセットは、それぞれのレール電圧を生成し、それぞれのレール電流を集合的に提供するように制御値によって制御される。さらに、いくつかの実施形態では、電圧調整器のサブセットを可能にすることは、それぞれのレール電圧を生成し、それぞれのレール電流を集合的に提供するために、電圧調整器の選択されたサブセットに動作イネーブル信号（operation enable signal）を提供することをさらに含む。

[0010] いくつかの実施形態では、電力アレイコントローラは、それぞれの電力レール負荷（power rail load）に関する予期されるかまたは実際の負荷に対応する負荷情報に従って、それぞれの電力レールに関連するそれぞれのレール電流を決定するように構成される。さらに、いくつかの実施形態では、負荷情報は、それぞれの電力レールに結合されたプロセッサの１つまたは複数のクラスタについてのプロセッサ負荷情報に対応する。

[0011] いくつかの実施形態では、集積半導体デバイスは、１つまたは複数の直流（ＤＣ：direct current）電力供給インターフェース（power supply interface）をさらに含む。各ＤＣ電力供給インターフェースは、別個のＤＣ供給電圧（supply voltage）を受け取るように構成され、各電圧調整器は、１つまたは複数のＤＣ電力供給インターフェースのそれぞれのサブセットに結合され、対応するＤＣ供給電圧によって給電され、対応するＤＣ供給電圧からそれぞれのレール電圧を生成するように構成される。

[0012] いくつかの実施形態では、それぞれの時間において、複数の電圧調整器のうちの少なくとも１つは、冗長であり、複数の電力レールのいずれにも結合されていない。

[0013] いくつかの実施形態では、各電力レールについて電圧調整器のサブセットを選択することは、それぞれの時間において電圧調整器のサブセットの各々をそれぞれの電力レールに一意に関連付けることをさらに含む。

[0014] いくつかの実施形態では、各電力レールについて、それぞれのレール電流は最大レール電流（maximum rail current）Ｉ_RLMを有する。電圧調整器のサブセットの各々は、調整器に最大調整器電流（maximum regulator current）Ｉ_RGMまでの電流を提供するように構成され、電圧調整器のサブセットは、最大レール電流Ｉ_RLMと最大調整器電流Ｉ_RGMとの比（ratio）に対応する第１の数の電圧調整器を有する。さらに、いくつかの実施形態では、第１の電力レールは、第１の電力レールの各始動（startup）において過渡負荷応答時間（transient load response time）内にそれぞれのレール電圧に達するように構成され、過渡負荷応答時間は、最大調整器電流Ｉ_RGMによって可能にされる。第１の数は、過渡負荷応答時間に基づいて決定される。さらに、第２の電力レール（second power rail）は、第２の電力レールの各始動において過渡負荷応答時間内にそれぞれのレール電圧に達し、通常動作（normal operation）中に最大レール電流Ｉ_RLMを出力するように構成され、過渡負荷応答時間は、最大レール電流Ｉ_RLMよりも小さい過渡負荷電流（transient load current）によって可能にされる。いくつかの実施形態では、電力アレイコントローラは、各電力レールについて、それぞれの電力レールの瞬時レール電流（instant rail current）を決定することと、電圧調整器のサブセットのすべてがそれぞれの電力レールの瞬時レール電流を集合的に提供することを可能にすることとを行うように構成される。いくつかの実施形態では、電力アレイコントローラは、各電力レールについて、それぞれの電力レールの瞬時レール電流を決定することと、瞬時レール電流と最大調整器電流Ｉ_RGMとを比較することと、電圧調整器のサブセット中の１つまたは複数の電圧調整器を無効にすることと、電圧調整器のサブセットの残りがそれぞれの電力レールの瞬時レール電流を集合的に提供することを可能にすることとを行うように構成される。

[0015] いくつかの実施形態では、複数の電圧調整器は互いに同等である。

[0016] いくつかの実施形態では、複数の電圧調整器の各々は、複数のあらかじめ定義された電圧調整器タイプ（voltage regulator type）から選択されるそれぞれの電圧調整器タイプに対応する。各電力レールについて、電圧調整器のサブセットは、それぞれの電圧調整器タイプに対応し、電圧調整器のサブセットを選択することは、少なくとも１つの性能基準（performance criterion）に基づいてそれぞれの電圧調整器タイプを決定することを含む。

[0017] いくつかの実施形態では、各電力レールについて、電圧調整器のサブセットの各々は、出力インターフェースと、１つまたは複数の駆動経路（drive path）と、電圧調整器コントローラ（voltage regulator controller）とをさらに含む。出力インターフェースは、それぞれの電力レールに結合され、レール電圧を提供し、それぞれのレール電流をそれぞれの電力レールに送達するように構成される。１つまたは複数の駆動経路は、出力インターフェースに結合され、動作周波数（operating frequency）で動作するように構成される。電圧調整器コントローラは、１つまたは複数の駆動経路に結合された出力、およびフィードバック経路によって出力インターフェースに結合された入力を有し、１つまたは複数の駆動経路を制御するように構成される。

[0018] いくつかの実施形態では、各電力レールについて、電圧調整器のサブセットの各々は、１つまたは複数の駆動経路および電圧調整器コントローラに結合されたバイパスユニットをさらに含む。バイパスユニットは、ダミー負荷構成要素（dummy load component）を提供するように構成される。それぞれの電圧調整器は、バイパスユニットが、出力インターフェースから電圧調整器コントローラの入力へのフィードバック経路をバイパスし、それにより、それぞれの電圧調整器がそれぞれのレール電流に寄与するのを無効にすることを可能にされる、待機／冗長モード（standby/redundancy mode）を有する。

[0019] いくつかの実施形態では、各電力レールについて、電圧調整器のサブセット中の各電圧調整器は、それぞれのレール電流の一部分を提供するように構成され、それぞれの電力レールに電気的に結合された出力インターフェースと、複数の駆動経路と、調整器内平衡回路（intra-regulator balancing circuit）および調整器間平衡回路（inter-regulator balancing circuit）のうちの少なくとも１つとをさらに含む。各駆動経路は、出力インターフェースに結合され、それぞれの電力レールにそれぞれの経路電流を提供するように構成される。調整器内平衡回路は、複数の駆動経路に結合され、複数の駆動経路のそれぞれの経路電流を平衡させるように構成され、調整器間平衡回路は、出力インターフェースに結合され、それぞれの電圧調整器によって提供されるそれぞれのレール電流の一部分を、電圧調整器のサブセット中の別個の電圧調整器によって提供されるそれぞれのレール電流の少なくとも別の部分と平衡させるように構成される。さらに、いくつかの実施形態では、各電力レールについて、電圧調整器のサブセット中の各電圧調整器は、調整器内平衡回路と調整器間平衡回路の両方を含む。

[0020] 別の態様では、集積半導体デバイスは、電力レールと、電力レールに電気的に結合された複数の電圧調整器とを含む。電力レールは、レール電圧を提供するように構成され、複数の電圧調整器は、レール電圧を集合的に提供するように構成される。複数の電圧調整器の各々は、出力インターフェースと、第１の駆動経路と、第２の駆動経路と、調整器内平衡回路とを含む。出力インターフェースは電力レールに電気的に結合される。第１の駆動経路は、出力インターフェースに結合され、電力レールに第１の経路電流を提供するために第１の位相（first phase）中に動作周波数で動作するように構成される。第２の駆動経路は、出力インターフェースに結合され、電力レールに第２の経路電流を提供するために第２の位相（second phase）中に動作周波数で動作するように構成される。第２の駆動経路は、第１の駆動経路と並列に電気的に結合される。調整器内平衡回路は、第１および第２の駆動経路に結合され、第１および第２の経路電流を感知（sense）し、第１および第２の経路電流の差（difference）に基づいて第１の位相の第１のデューティサイクル（first duty cycle）および／または第２の位相の第２のデューティサイクル（second duty cycle）を制御するための第１の制御信号（first control signal）を生成するように構成される。

[0021] いくつかの実施形態では、複数の電圧調整器の各々は、出力インターフェースに結合されたフィードバック入力（feedback input）を有する電圧調整器コントローラをさらに含む。電圧調整器コントローラのフィードバック入力は、出力インターフェースの出力電圧（output voltage）を受け取るように構成される。複数の電圧調整器の各々は、出力インターフェースおよび電圧調整器コントローラに結合された調整器間平衡回路をさらに含む。調整器間平衡回路は、それぞれの電圧調整器の出力電流を感知し、電圧調整器コントローラの制御入力（control input）にオフセット（offset）を適用するように構成され、ここにおいて、オフセットは、それぞれの電圧調整器の感知された出力電流に基づいて決定される。

[0022] いくつかの実施形態では、調整器内平衡回路は、第１および第２の経路電流の差が経路電流平衡基準（path current balancing criterion）を満たさないと決定することと、第１および第２の経路電流の差が経路電流平衡基準を満たさないという決定、および第１の経路電流が第２の経路電流よりも大きいという決定に従って、第１および第２の経路電流の差が経路電流平衡基準を満たすまで、第１の位相の第１のデューティサイクルを低減することおよび第２の位相の第２のデューティサイクルを増加させることの一方または両方を実装することとを行うように構成される。

[0023] いくつかの実施形態では、複数の電圧調整器の各々は、出力インターフェースに結合されたフィードバック入力を有する電圧調整器コントローラをさらに含み、電圧調整器コントローラのフィードバック入力は、出力インターフェースの出力電圧を受け取るように構成される。さらに、いくつかの実施形態では、複数の電圧調整器の各々は、出力インターフェースおよび電圧調整器コントローラに結合された調整器間平衡回路をさらに含む。調整器間平衡回路は、それぞれの電圧調整器の出力電流を感知し、電圧調整器コントローラの制御入力にオフセットを適用するように構成される。オフセットは、それぞれの電圧調整器の感知された出力電流に基づいて決定される。さらに、いくつかの実施形態では、電圧調整器コントローラは、制御入力を受信し、フィードバック入力とレール電圧を定義する制御値との間のオフセットを適用するように構成された誤差増幅器（error amplifier）を含む。いくつかの実施形態では、複数の電圧調整器の各々は、出力インターフェースおよび電圧調整器コントローラに結合された調整器間平衡回路をさらに含む。調整器間平衡回路は、それぞれの電圧調整器の第１および第２の経路電流のうちの１つを感知し、電圧調整器コントローラによって受信された制御入力にオフセットを適用するように構成され、オフセットは、第１および第２の経路電流のうちの感知された１つに基づく。

[0024] いくつかの実施形態では、第１および第２の駆動経路の各々は、入力供給電圧Ｖ_inおよび出力インターフェースに結合されたスイッチング構成要素（switching component）と、スイッチング構成要素に結合され、第１および第２の位相のそれぞれ１つ中に、動作周波数でスイッチング構成要素をイネーブルにし、それにより、電力レールに第１および第２の経路電流のそれぞれ１つを提供することを可能にするように構成されたドライバ（driver）とをさらに含む。

[0025] いくつかの実施形態では、第１の位相の第１のデューティサイクルは、第２の位相の第２のデューティサイクルに等しく、第２の位相は、第１の位相からオフセットされる。

[0026] いくつかの実施形態では、第１の制御信号は、第１および第２の経路電流の差に基づいて第２の位相の第２のデューティサイクルを制御するために生成される。複数の電圧調整器の各々は、出力インターフェースに結合され、電力レールに第３の経路電流を提供するために第３の位相中に動作周波数で動作するように構成された、第３の駆動経路をさらに含み、第３の駆動経路は、第１および第２の駆動経路と並列に電気的に結合される。調整器内平衡回路は、第３の駆動経路に結合され、第３の経路電流を感知し、第１および第３の経路電流の差に基づいて第３の位相の第３のデューティサイクルを制御するための第２の制御信号を生成するように構成される。

[0027] いくつかの実施形態では、複数の電圧調整器の各々は、出力インターフェースに結合され、電力レールに第３の経路電流を提供するために第３の位相中に動作周波数で動作するように構成された、第３の駆動経路をさらに含み、第３の駆動経路は、第１および第２の駆動経路と並列に電気的に結合される。調整器内平衡回路は、第３の駆動経路に結合され、第３の経路電流を感知し、第１および第２の経路電流の差に基づいて、ならびに第１および第３の経路電流の差に基づいて第１の位相の第１のデューティサイクルを制御するための第１の制御信号を生成するように構成される。

[0028] いくつかの実施形態では、複数の電圧調整器と、１つまたは複数の追加の電圧調整器とは、フィールドプログラマブルアレイ中に配置され、複数の電圧調整器は、電力レールに関する予期されるかまたは実際の負荷に対応する負荷情報に基づいて電力レールを駆動するためにフィールドプログラマブルアレイから選択される。

[0029] さらに、別の態様では、集積半導体デバイスは、電力レールと、電力レールに結合された複数の電圧調整器とを含む。電力レールは、レール電圧を提供するように構成され、複数の電圧調整器は、レール電圧を集合的に提供するように構成される。複数の電圧調整器の各々は、出力インターフェースと、１つまたは複数の駆動経路と、電圧調整器コントローラと、バイパスユニットとを含む。出力インターフェースは、電力レールに結合され、レール電圧を提供し、最高であらかじめ定義された調整器電流（regulator current）を電力レールに送達するように構成される。１つまたは複数の駆動経路は、出力インターフェースに結合され、動作周波数で動作するように構成される。電圧調整器コントローラは、１つまたは複数の駆動経路に結合された出力、およびフィードバック経路によって出力インターフェースに結合された入力を有し、１つまたは複数の駆動経路を制御するように構成される。バイパスユニットは、１つまたは複数の駆動経路および電圧調整器コントローラに結合され、ダミー負荷構成要素を提供するように構成される。各電圧調整器は、バイパスユニットが、出力インターフェースから電圧調整器コントローラの入力へのフィードバック経路をバイパスすることを可能にされる、待機／冗長モードを有する。

[0030] 他の実施形態および利点は、本明細書の説明および図面に照らせば当業者には明らかであろう。

[0031] いくつかの実施形態による、典型的な電子デバイス中の例示的なシステムモジュールのブロック図。 [0032] いくつかの実施形態による、電力管理システムのブロック図。 [0033] いくつかの実施形態による、集積半導体デバイスの断面図。 [0034] いくつかの実施形態による電圧調整器のフィールドプログラマブルアレイの図。 いくつかの実施形態による、図４Ａに示されているフィールドプログラマブルアレイ中の電圧調整器の基本クラスタの図。 [0035] いくつかの実施形態による、図４に示されている電圧調整器のフィールドプログラマブルアレイを含む電力管理システムの概略図。 [0036] いくつかの実施形態による、ＳｏＣに１つまたは複数の電力レールを提供するための複数の電圧調整器を含む集積半導体デバイスの簡略ブロック図。 [0037] いくつかの実施形態による電圧調整器のサブセットを使用してレール電圧Ｖ_Rにおいてレール電流Ｉ_Rを提供するプロセスを示す図。 いくつかの実施形態による、１つまたは複数の冗長な電圧調整器に基づいてレール電圧Ｖ_Rにおいてレール電流Ｉ_Rを提供するプロセスを示す図。 [0038] いくつかの実施形態による、フィールドプログラマブルアレイを形成するために基本ユニットとして使用される電圧調整器のブロック図。 [0039] いくつかの実施形態による、電流平衡および／または冗長制御を使用した電圧調整器のブロック図。 [0040] いくつかの実施形態による、複数の駆動経路８０４を有する電圧調整器の回路図。 [0041] いくつかの実施形態による、調整器内平衡回路によって平衡される２つの駆動経路を有する電圧調整器の回路図。 [0042] いくつかの実施形態による、調整器内平衡回路によって平衡される３つ以上の（たとえば、３つの）駆動経路を有する電圧調整器の回路図。 [0043] いくつかの実施形態による、差動増幅器をもつ電圧調整器平衡駆動経路の回路図。 [0044] いくつかの実施形態による、電圧調整器のフィールドプログラマブルアレイ中の２つの電圧調整器によって駆動される電力レールの等価回路図。 [0045] いくつかの実施形態による、調整器間電流平衡のためにローパスフィルタ（ＬＰＦ）を使用する単一の電圧調整器の等価回路図。 [0046] いくつかの実施形態による調整器間平衡回路によって制御される電圧調整器の回路図。 いくつかの実施形態による調整器間平衡回路によって制御される電圧調整器の回路図。 [0047] いくつかの実施形態による、冗長性を制御するために補助ループを有する電圧調整器のフィールドプログラマブルアレイの電圧調整器の回路図。

[0048] 同様の参照番号は、図面全体にわたって対応する部分を指す。

[0049] 次に、添付の図面にそれらの例が示されている、特定の実施形態を詳細に参照する。以下の詳細な説明では、本明細書で提示される主題を理解するのを支援するために多数の非限定的な特定の詳細が記載される。しかし、当業者には、特許請求の範囲から逸脱することなく様々な代替形態が使用され得、これらの具体的な詳細なしに主題が実施され得ることが明らかであろう。たとえば、当業者には、本明細書で提示される主題が、電力管理能力をもつ多くのタイプの電子デバイス上で実装され得ることが明らかであろう。

[0050] 以前は、ＳｏＣの各タイプについて、ＰＭＩＣとＳｏＣにつながる導線とは、このタイプのＳｏＣに含まれる少なくともマイクロプロセッサまたはＣＰＵコアに基づいてカスタム設計される必要がある。各ＳｏＣタイプのためのＰＭＩＣのカスタマイゼーションは、多くの状況で効率的でない。さらに、いくつかの状況では、同じＰＭＩＣ中の電圧調整器は平衡されず、ＰＭＩＣの性能を損なう。本出願の様々な実施形態では、集積半導体デバイスは、ＳｏＣのプロセッサの１つまたは複数のクラスタに給電するために複数の電力レールを提供するように構成される。半導体デバイスは、フィールドプログラマブルアレイ中に配置され、電力レールに結合されたプロセッサの１つまたは複数のクラスタに関連付けられた負荷情報に基づいてＳｏＣの複数の電力レールに電力を出力するように制御される、複数の電圧調整器を含む。同じ集積半導体デバイスは、異なるタイプのＳｏＣに給電するように調整される。さらに、いくつかの実施形態では、各電力レールについて、それぞれの電力レールを駆動する各能動電圧調整器において、各能動電圧調整器の異なる電流経路における経路電流が平衡され、それぞれの電力レールを駆動する異なる能動電圧調整器における出力電流が平衡されるように、調整器内および／または調整器間電流平衡機構が内部的に適用される。これらの手段によって、本出願は、大いに平衡された電圧調整器を有し、異なるタイプのＳｏＣを適応的に駆動することができる、効率的で高性能なＰＭＩＣ解決策を提供する。

[0051] 図１は、いくつかの実施形態による、典型的な電子デバイス中の例示的なシステムモジュール１００のブロック図である。この電子デバイス中のシステムモジュール１００は、少なくとも、システムオンチップ（ＳｏＣ）１０２と、プログラム、命令およびデータを記憶するためのメモリモジュール１０４と、入出力（Ｉ／Ｏ）コントローラ１０６と、ネットワークインターフェース１０８などの１つまたは複数の通信インターフェースと、これらの構成要素を相互接続するための１つまたは複数の通信バス１５０とを含む。いくつかの実施形態では、Ｉ／Ｏコントローラ１０６は、ＳｏＣ１０２がユニバーサルシリアルバスインターフェースを介してＩ／Ｏデバイス（たとえば、キーボード、マウスまたはタッチスクリーン）と通信することを可能にする。いくつかの実施形態では、ネットワークインターフェース１０８は、電子デバイスがデータを外部ソース、たとえば、サーバまたは別の電子デバイスと交換することをそれぞれ可能にする、Ｗｉ－Ｆｉ（登録商標）、イーサネット（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）ネットワークのための１つまたは複数のインターフェースを含む。いくつかの実施形態では、通信バス１５０は、システムモジュール１００に含まれる様々なシステム構成要素間の通信を相互接続および制御する（チップセットと呼ばれることがある）回路を含む。

[0052] いくつかの実施形態では、メモリモジュール１０４は、ＤＲＡＭ、ＳＲＡＭ、ＤＤＲ ＲＡＭまたは他のランダムアクセスソリッドステートメモリデバイスなど、高速ランダムアクセスメモリを含む。いくつかの実施形態では、メモリモジュール１０４は、１つまたは複数の磁気ディスク記憶デバイス、光ディスク記憶デバイス、フラッシュメモリデバイス、または他の不揮発性ソリッドステート記憶デバイスなど、不揮発性メモリを含む。いくつかの実施形態では、メモリモジュール１０４、または代替的にメモリモジュール１０４内の不揮発性メモリデバイスは、非一時的コンピュータ可読記憶媒体を含む。いくつかの実施形態では、メモリモジュール１０４を受け入れるためにシステムモジュール１００上にメモリスロットが確保される。メモリスロットに挿入されると、メモリモジュール１０４は、システムモジュール１００に統合される。

[0053] いくつかの実施形態では、システムモジュール１００は、以下から選択される１つまたは複数の構成要素をさらに含む。
・ 電子デバイス中の、ＳｏＣ１０２と、メモリモジュール１０４を含むメモリ構成要素との間の通信を制御するメモリコントローラ１１０、
・ 電子デバイス中にデータを記憶するための集積回路アセンブリを適用し、多くの実施形態では、ＮＡＮＤまたはＮＯＲメモリ構成に基づく、ソリッドステートドライブ（ＳＳＤ）１１２、
・ 電気機械磁気ディスクに基づいてデジタル情報を記憶し取り出すために使用される従来のデータ記憶デバイスであるハードドライブ１１４、
・ 別個のＤＣ供給電圧を受け取るように各々構成された１つまたは複数の直流（ＤＣ）電力供給インターフェースを含む電力供給コネクタ１１６、
・ 電子デバイス内の様々な構成要素または回路（たとえば、ＳｏＣ１０２中のプロセッサコア）によって要求されるように、ＤＣ電力供給インターフェースを介して受け取られた別個のＤＣ供給電圧を他の所望の内部供給電圧、たとえば、５Ｖ、３．３Ｖまたは１．８Ｖに変調する電力管理集積回路（ＰＭＩＣ）１１８、
・ 望ましい画像／ビデオフォーマットに従って１つまたは複数のディスプレイデバイスに出力画像のフィードを生成するグラフィックスモジュール１２０、および
・ コンピュータプログラムの制御下で電子デバイスとの間のオーディオ信号の入力と出力とを容易にするサウンドモジュール１２２。

[0054] また、通信バス１５０は、構成要素１１０～１２２を含む様々なシステム構成要素間の通信を相互接続および制御することに留意されたい。

[0055] さらに、当業者は、メモリモジュール１０４中のおよびＳＳＤ１１２中の非一時的コンピュータ可読記憶媒体に情報を記憶するための新しいデータ記憶技術が開発されるとき、他の非一時的コンピュータ可読記憶媒体が使用され得ることを知っている。これらの新しい非一時的コンピュータ可読記憶媒体は、限定はされないが、それぞれのデータ記憶技術が現在開発中でまだ商品化されていないが、生物学的材料、ナノワイヤ、カーボンナノチューブおよび個々の分子から製造されたものを含む。

[0056] いくつかの実施形態では、ＳｏＣ１０２は、１つまたは複数の集積回路を含む半導体パッケージ中に実装され、各集積回路は、単一の基板上に１つまたは複数のマイクロプロセッサまたはＣＰＵコアと、メモリと、入出力ポートと、２次記憶装置とのサブセットを組み込む。ＰＭＩＣ１１８も、単一の基板上にそれぞれ形成された１つまたは複数の集積回路を含む半導体パッケージ中に実装される。ＳｏＣ１０２は、１つまたは複数の電力レールを介してＰＭＩＣ１１８によって提供される１つまたは複数の内部供給電圧（レール電圧とも呼ばれる）を受け取るように構成される。いくつかの実施形態では、ＳｏＣ１０２とＰＭＩＣ１１８の両方は、メイン論理ボード上に、たとえば、メイン論理ボードの２つの別個のエリア上に取り付けられ、メイン論理ボード中に形成された導線を介して互いに電気的に結合される。この配置は、ＳｏＣの性能を損ない得る、たとえば、内部供給電圧の電圧降下を引き起こし得る寄生効果および電気的ノイズをもたらす。代替的に、以下で説明される様々な実施形態によれば、ＳｏＣ１０２とＰＭＩＣ１１８との半導体ダイは、それらが、メイン論理ボード中に形成されていない電気的接続を介して互いに電気的に結合されるように、集積半導体デバイス中で垂直方向にパッケージングされる。ＳｏＣ１０２とＰＭＩＣ１１８との半導体ダイのそのような垂直配置は、ＳｏＣ１０２とＰＭＩＣ１１８との間の電気的接続の長さを低減することができ、メイン論理ボード上に導線を配線することによって引き起こされる性能劣化を回避することができる。

[0057] いくつかの実施形態では、ＳｏＣ１０２とＰＭＩＣ１１８との半導体ダイの垂直配置は、部分的に、ＳｏＣ１０２とＰＭＩＣ１１８とのダイ間の限られた空間中の薄膜インダクタの組込みによって容易にされることに留意されたい。薄膜インダクタは、薄膜インダクタがＳｏＣ１０２とＰＭＩＣ１１８との半導体ダイ間の限られた空間に適合することができるように、ＰＭＩＣ１１８の基板上に形成され、組み込まれ、限られた空間の高さよりも小さくなるように制御されたインダクタ高さを有する。薄膜インダクタがＰＭＩＣ１１８の基板の上に形成されるとき、薄膜インダクタは、ＰＭＩＣ１１８の内部ノードまたは出力ノードに直接接続され得、メイン論理ボードの導線は、薄膜インダクタをＰＭＩＣ１１８の内部ノードまたは出力ノードに接続するために使用されない。

[0058] 本出願の様々な実施形態では、汎用ＰＭＩＣ１１８は、異なるタイプの電子デバイス１００中の異なるタイプのＳｏＣ１０２を駆動するように構成される。ＰＭＩＣ１１８とＳｏＣ１０２とが隣り合わせに配置されるか垂直方向に配置されるかにかかわらず、ＰＭＩＣ１１８は、メイン回路板に関して同じフットプリントを占有するが、ＳｏＣ１０２は、その中に組み込まれた電子モジュールに基づいて別個のフットプリントを有し得る。ＰＭＩＣ１１８は、フィールドプログラマブルアレイ中に配置された複数の電圧調整器ユニットを含む。複数の電圧調整器ユニットは、互いに同等であるか、または２つ以上のタイプの電圧調整器ユニットを含む。特定の電子デバイスでは、制御信号（control signal）は、もしあれば、ＳＯＣ１０２および他の電子モジュールに給電するために必要とされる電力レールのレール電圧とレール電流とに基づいて決定される。これらの電力レールの各々について、対応する制御信号は、ＰＭＩＣ１１８のフィールドプログラマブルアレイ中の電圧調整器ユニットのサブセットを選択するために使用され、選択された電圧調整器ユニットは、それぞれの電力レールにレール電圧においてレール電流を集合的に提供する。したがって、ＰＭＩＣ１１８は、ＳｏＣ１０２の電力レールにレール電圧および電流を提供するようにこれらの制御信号によって再構成され、ＰＭＩＣ１１８中の複数の構成可能な電圧調整器中の各電圧調整器ユニットは、冗長であるか、または制御信号のうちの１つによって電力レールのうちの１つを駆動するために選択される。

[0059] 図２は、いくつかの実施形態による、ＳｏＣ１０２などのＳｏＣの１つまたは複数の電力レール２０６に電力を提供するように構成された電力管理システム２００のブロック図である。電力管理システム２００は、１つまたは複数の入力ＤＣ供給電圧２０２およびデジタル電力制御信号２０４を受信し、入力ＤＣ供給電圧２０２を１つまたは複数のレール電圧に変換し、これらのレール電圧は、１つまたは複数の電力レール２０６Ａ、２０６Ｂ～２０６Ｎによって出力され、ＳｏＣ１０２に提供される。電力管理システム２００は、電力管理インターフェース２０８と、１つまたは複数のＤＣ－ＤＣ変換器２１０（たとえば、ＤＣ－ＤＣ変換器２１０Ａ、２１０Ｂ…２１０Ｎ）と、１つまたは複数の出力フィルタ２１２（たとえば、出力フィルタ２１２Ａ、２１２Ｂ、…２１２Ｎ）とを含む。電力管理インターフェース２０８は、入力ＤＣ供給電圧２０２およびデジタル電力制御信号２０４を受信する。いくつかの実施形態では、電力管理インターフェース２０８は、（たとえば、ＳｏＣ１０２上の）中央プロセッサユニットのマスタ電力管理インターフェースによって制御され、ＳｏＣ１０２からデジタル電力制御信号２０４を受信するように構成される。ＤＣ－ＤＣ変換器２１０は、電力管理インターフェース２０８および電力レール２０６に結合され、入力ＤＣ供給電圧２０２から電力レール２０６上で提供される１つまたは複数のレール電圧を生成するように、デジタル電力制御信号２０４によって制御される。出力フィルタ２１２は、ＤＣ－ＤＣ変換器２１０に結合され、ＳｏＣ１０２に提供される電力レール２０６におけるノイズを低減し、それの安定性を維持するように構成される。いくつかの実施形態では、出力フィルタ（たとえば、２１２Ａ、２１２Ｂ、…２１２Ｎのいずれか）は、１つまたは複数のそれぞれの出力抵抗２１４と、１つまたは複数の出力キャパシタ２１６（たとえば、２１６Ａ、２１６Ｂ、…２１６Ｎ）とを含む。いくつかの実施形態では、出力フィルタ（たとえば、２１２Ｂ）は、インダクタ２１８と、１つまたは複数の出力キャパシタ（たとえば、キャパシタ２１６Ｂ）とを含む。

[0060] いくつかの実施形態では、電力管理システム２００は、（図１のＰＭＩＣ１１８に対応する）１つまたは複数のＰＭＩＣダイ２２０上に実装され、各ＰＭＩＣダイは、単一の基板を有する。いくつかの実施形態では、電力管理インターフェース２０８とＤＣ－ＤＣ変換器２１０とは、単一のＰＭＩＣダイ２２０の基板上に形成され、たとえば、ＰＭＩＣダイ２２０の基板上に作製された同じ集積回路に属する。逆に、いくつかの実施形態では、電力管理インターフェース２０８とＤＣ－ＤＣ変換器２１０とは、複数のＰＭＩＣダイ２２０の複数の基板上に形成される。いくつかの実施形態では、電力管理インターフェース２０８とＤＣ－ＤＣ変換器２１０とに加えて、各ＰＭＩＣダイ２２０は、ＰＭＩＣダイ２２０の基板の上面上に作製されたかまたは取り付けられた複数の薄膜インダクタをさらに含む。場合によっては、複数の薄膜インダクタは、出力フィルタ２１２において使用される１つまたは複数のインダクタ２１８を含む。場合によっては、複数の薄膜インダクタは、ＤＣ－ＤＣ変換器２１０において使用される１つまたは複数のインダクタ２１８’を含む。いくつかの実施形態では、インターフェース２０８と、変換器２１０と、インダクタ２１８／２１８’とに加えて、ＰＭＩＣダイ２２０は、出力フィルタ２１２の出力抵抗２１４とキャパシタ２１６とのサブセットをさらに組み込む。

[0061] いくつかの実施形態では、電力管理システム２００は、電圧調整器ユニットのフィールドプログラマブルアレイと、出力フィルタ２１２と、１つまたは複数の出力抵抗２１４と、１つまたは複数の出力キャパシタ２１６と、１つまたは複数のインダクタ２１８とを含む。デジタル電力制御信号２０４は、たとえば、ＳｏＣ１０２によって、電力レール２０６に必要なターゲット電力能力（たとえば、レール電圧およびレール電流）に基づいて決定される。たとえば、各電力レールは、それぞれの電力レールのターゲット電力容量を示すためにＳｏＣ１０２によって使用されるそれぞれの電力需要を有する、ＳｏＣ１０２のＣＰＵクラスタ、キャッシュ、または機能ブロックに給電するように構成される。制御信号２０４に従って、フィールドプログラマブルアレイ中の電圧調整器ユニットは、ターゲット電力能力をもつ電力レール２０６を駆動するために、１つまたは複数のＤＣ－ＤＣ変換器２１０、たとえば、ＤＣ－ＤＣ変換器２１０Ａ、２１０Ｂ、…２１０Ｎを形成するように区分および構成される。各ＤＣ－ＤＣ変換器２１０について、追加の構成要素２１２～２１８はまた、対応する電力レール２０６のための望ましいノイズ性能を可能にするように制御信号２０４のそれぞれのサブセットによって選択および制御され得る。

[0062] 図３は、いくつかの実施形態による、集積半導体デバイス３００の断面図である。半導体デバイス３００は、半導体パッケージ中に、少なくとも１つのＳｏＣダイ３０２と、少なくとも１つのＰＭＩＣダイ２２０とを組み込み、第１の面３０４Ａと、第１の面３０４Ａの反対側にある第２の面３０４Ｂとを有する少なくともパッケージ基板３０４を含む。ＳｏＣダイ３０２は、パッケージ基板３０４の第１の面３０４Ａ上に配設され、ＰＭＩＣダイ２２０は、パッケージ基板３０４の第２の面３０４Ｂに機械的に結合される。

[0063] パッケージ基板３０４は、パッケージ基板３０４の本体を通過する複数の第１のビア相互接続３０６をさらに含み、第１の面３０４Ａと第２の面３０４Ｂの両方の上で露出される。ＰＭＩＣダイ２２０は、パッケージ基板３０４の複数の第１のビア相互接続３０６を介してＳｏＣダイ３０２に電気的に結合される。特に、ＰＭＩＣダイ２２０は、電力レール２０６（図２）に提供される複数のレール電圧を出力するように構成された複数のＤＣ接続３０８を含む。ＰＭＩＣダイ２２０がパッケージ基板３０４の第２の面３０４Ｂ上に取り付けられるとき、ＤＣ接続３０８は、パッケージ基板３０４の複数の第１のビア相互接続３０６に電気的に結合される。いくつかの実施形態では、ＳｏＣダイ３０２は、複数のレール電圧を受け取るように構成された複数の電力接続３１２を含む。ＳｏＣダイ３０２がパッケージ基板３０４の第１の面３０４Ａ上に取り付けられるとき、電力接続３１２は、パッケージ基板３０４の複数の第１のビア相互接続３０６に電気的に結合される。したがって、ＰＭＩＣダイ２２０は、ＰＭＩＣダイ２２０のＤＣ接続３０８と、ＳｏＣダイ３０２の電力接続３１２と、パッケージ基板３０４の第１のビア相互接続３０６とを介してＳｏＣダイ３０２にＤＣ電力（すなわち、電力レール２０６のレール電圧とレール電流と）を提供するように構成される。さらに、極めて低いインピーダンスのＤＣ接続３０８を使用することによって、ＳｏＣダイ３０２へのＤＣ電力提供されるＰＭＩＣダイ２２０の品質は、ＰＭＩＣダイ２２０とＳｏＣダイ３０２とが別々にパッケージングされ、メイン回路板上で隣り合わせに配置されたシステムに対して大幅に改善される。

[0064] いくつかの実施形態では、ＰＭＩＣダイ２２０上の電力管理インターフェース２０８は、ＳｏＣダイ３０２のマスタ電力管理インターフェースによって制御され、ＳｏＣダイ３０２からデジタル電力制御信号２０４を受信するように構成される。第１のビア相互接続３０６のサブセットは、ＳｏＣダイ３０２からＰＭＩＣダイ２２０にデジタル電力制御信号２０４を転送するように構成される。

[0065] ＳｏＣダイ３０２は、パッケージ基板３０４上に第１のフットプリントを有し、ＰＭＩＣ２２０は、パッケージ基板３０４上に第２のフットプリントを有する。第１および第２のフットプリントは、複数の第１のビア相互接続３０６を使用してＰＭＩＣダイ２２０のＤＣ接続３０８とＳｏＣダイ３０２の電力接続３１２を直接結合する目的で、少なくとも部分的に重複する。いくつかの状況では、ＳｏＣダイ３０２の第１のフットプリントは、ＰＭＩＣダイ２２０の第２のフットプリントよりも大きく、それを完全に取り囲む。代替的に、いくつかの状況では、ＳｏＣダイ３０２の第１のフットプリントは、ＰＭＩＣダイ２２０の第２のフットプリントからオフセットされるが、ＰＭＩＣダイ２２０の第２のフットプリントと少なくとも部分的に重複する。ＰＭＩＣダイ２２０のＤＣ接続３０８と、ＳｏＣダイ３０２の電力接続３１２と、パッケージ基板３０４の第１のビア相互接続３０６とは、第１および第２のフットプリントの重複エリア中で位置合わせされ、取り囲まれる。

[0066] さらに、ＰＭＩＣダイ２２０は、複数のＤＣ接続３０８に対応する複数の薄膜インダクタ２１８を含む。複数の薄膜インダクタ２１８は、パッケージ基板３０４の第２の面３０４Ｂに隣接してまたは対向して、たとえば、パッケージ基板３０４の第２の面３０４Ｂに対向するＰＭＩＣダイ２２０の上面に位置する。言い換えれば、複数の薄膜インダクタ２１８は、ＰＭＩＣダイ２２０の上面とパッケージ基板３０４の第２の面３０４Ｂとの間に配設される。いくつかの実施形態では、ＰＭＩＣダイ２２０は、たとえば、接着剤を介して、パッケージ基板３０４に機械的に結合される。複数の薄膜インダクタ２１８の高さは、ＰＭＩＣダイ２２０とパッケージ基板３０４との間の機械的結合のロバストネスを維持するために、所定のしきい値高さ（たとえば、１ｍｍ、１００μｍ）よりも小さい。

[0067] いくつかの実施形態では、集積半導体デバイス３００は、パッケージ基板３０４の第１の面３０４Ａに結合されたカバー３１４をさらに含む。カバー３１４は、ＳｏＣダイ３０２とパッケージ基板３０４の第１の面３０４Ａの少なくとも一部を隠し、それにより、ＳｏＣダイ３０２と第１の表面３０４Ａの少なくとも一部を保護するように構成される。さらに、いくつかの実施形態では、カバー３１４は、導電性材料から作られ、カバー３１４によって完全に隠された場合、ＳｏＣダイ３０２と第１の面３０４Ａ上の任意の他の回路に静電遮蔽を提供するか、または第１の面３０４Ａがカバー３１４によって部分的にのみ隠されたる場合、カバー３１４によって隠された第１の面３０４Ａの一部に静電遮蔽を提供するために、接地されるように構成される。いくつかの状況では、カバー３１４は、ＳｏＣダイ３０２によって生成された熱を散逸させるように構成された熱伝導性材料から作られる。いくつかの実施形態では、ＳｏＣダイ３０２によって生成された熱をＳｏＣダイ３０２からカバー３１４に一様に拡散するために、熱拡散器３１６、または熱拡散器の層は、ＳｏＣダイ３０２をカバー３１４の内面に結合するために使用される。

[0068] いくつかの実施形態では、半導体デバイス３００は、ソケット基板３１８をさらに含む。ソケット基板３１８は、パッケージ基板３０４の第２の面３０４Ｂに対向する第３の面３１８Ａを有する。パッケージ基板３０４は、複数の電気コネクタ３２０を介してソケット基板３１８に電気的に結合される。特に、パッケージ基板３０４の第２の面３０４Ｂは、ＰＭＩＣダイ２２０がそれに機械的に結合された第１のエリア（たとえば、中心エリア）と、複数の電気コネクタ３２０が位置する第２のエリア（たとえば、周辺エリア）とを含む。一例では、第２のエリアは、第１のエリアに隣接するかまたはそれを囲む。いくつかの状況下では、半導体デバイス３００は、ソケット基板３１８とともに提供されることに留意されたい。しかしながら、いくつかの状況下では、ソケット基板３１８は、図１の電子デバイスの回路板上に固定にされ、集積半導体デバイス３００の一部ではない。そうではなく、半導体デバイス３００は、ＰＭＩＣダイ２２０とＳｏＣダイ３０２の組合せの提案機能に提供される交換可能部品である。

[0069] いくつかの実施形態では、ソケット基板３１８の第３の面３１８Ａは実質的に平坦であり、ＰＭＩＣダイ２２０は、パッケージ基板３０４の第２の面３０４Ｂとソケット基板３１８の第３の面３１８Ａとの間に配設される。複数の薄膜インダクタ２１８の高さは、電気コネクタ３２０の長さとＰＭＩＣダイ２２０の厚さとの間の差によって決定される所定のしきい値高さ（たとえば、１ｍｍ、１００μｍ）よりも小さい。代替的に、いくつかの実施形態では、ソケット基板３１８は、第３の面３１８Ａ上に形成され、ＰＭＩＣダイ２２０がパッケージ基板３０４の第２の面３０４Ｂに機械的および電気的に結合されるときにＰＭＩＣダイ２２０を受け入れるように構成された、凹形部分３２２を含む。凹形部分３２２の深さは、ソケット基板３１８の厚さよりも小さい。いくつかの状況では、ＰＭＩＣダイ２２０は、凹形部分３２２中に吊るされ、すなわち、凹形部分３２２の底面から空隙によって分離される。代替的に、いくつかの状況では、ＰＭＩＣダイ２２０は、直接的にまたは中間層（たとえば、接着剤層、熱拡散器層、もしくは接着剤と熱拡散器の両方である層）を介して、凹形部分３２２の底面に接触する。

[0070] 図３に示されていないいくつかの実施形態では、凹形部分３２２の深さはソケット基板３１８の厚さに等しく、凹形部分３２２はソケット基板３１８上の開口またはカットオフである。ソケット基板３１８が回路板（たとえば、メイン論理ボード）上に取り付けられるとき、ＰＭＩＣダイ２２０は、凹形部分３２２（開口またはカットオフとも呼ばれる）中に吊るされ、パッケージ基板３０４と、ソケット基板３１８と、回路板とによって少なくとも部分的に囲まれる。

[0071] いくつかの実施形態では、ＳｏＣダイ３０２の電力接続３１２は、パッケージ基板３０４の第１のビア相互接続３０６に直接結合されない。そうではなく、第１のインターポーザー３２４が、ＳｏＣダイ３０２とパッケージ基板３０４の第１の面３０４Ａとの間に配設される。第１のインターポーザー３２４は、ＳｏＣダイ３０２の電力接続３１２とパッケージ基板３０４の第１のビア相互接続３０６を少なくとも電気的に結合するように構成された複数の第２のビア相互接続３２６をさらに含む。同様に、いくつかの実施形態では、ＰＭＩＣダイ２２０のＤＣ接続３０８は、パッケージ基板３０４の第１のビア相互接続３０６に直接結合されない。そうではなく、第２のインターポーザー３２８は、ＰＭＩＣダイ２２０とパッケージ基板３０４の第２の面３０４Ｂとの間に配設される。第２のインターポーザー３２８は、ＰＭＩＣダイ２２０のＤＣ接続３０８とパッケージ基板３０４の第１のビア相互接続３０６を少なくとも電気的に結合するように構成された複数の第３のビア相互接続をさらに含む。したがって、ＳｏＣ１０２の電力レール２０６は、少なくとも、ＳｏＣダイ３０２の電力接続３１２と、パッケージ基板３０４の第１のビア相互接続３０６と、ＰＭＩＣダイ２２０のＤＣ接続３０８とを含み、いくつかの状況では、第１のインターポーザー３２４の第２のビア相互接続３２６および／または第２のインターポーザー３２８の第３のビア相互接続３３２をさらに含む。

[0072] いくつかの実施形態では、半導体デバイス３００は、１つまたは複数の個別電子モジュール３３０（たとえば、抵抗、キャパシタ、インダクタ、トランジスタ、および論理チップ）をさらに含む。個別電子モジュール３３０は、ＳｏＣダイ３０２の入出力結合を制御するためにＳｏＣダイ３０２の入出力インターフェース回路において電気的に結合され得る。場合によっては、個別電子モジュール３３０のサブセット（たとえば、構成要素３３０Ａ）は、パッケージ基板３０４の第１の面３０４Ａ上に配設される。各構成要素３３０Ａは、カバー３１４内に含まれているか、またはカバー３１４の外側に位置し得る。場合によっては、個別電子モジュール３３０のサブセット（たとえば、構成要素３３０Ｂ）は、パッケージ基板３０４の第２の面３０４Ｂに機械的に結合される。それぞれの構成要素３３０Ｂがロープロファイルを有する（たとえば、電気コネクタ３２０の長さよりも薄い）場合、構成要素３３０Ｂは、パッケージ基板３０４の第２の面３０４Ｂとソケット基板３１８の第３の面３１８Ａとの間の間隙に適合し得る。さもなければ、構成要素３３０Ｂがロープロファイルを有しない（たとえば、電気コネクタ３２０の長さよりも厚い）場合、それぞれの構成要素３３０Ｂは、ソケット基板３１８の凹形部分３２２によって受け入れられ、ＰＭＩＣダイ２２０に隣接して配設され得る。

[0073] ＳｏＣダイ３０２とＰＭＩＣダイ２２０とは、半導体デバイス３００中で垂直方向に配置される。ＳｏＣダイ３０２の電力接続３１２と、ＰＭＩＣダイ２２０のＤＣ接続３０８は、位置合わせされ、互いに近接して配置され、それにより、ＳｏＣダイ３０２にレール電圧を提供する各電力レール２０６に結合された寄生抵抗およびキャパシタンスが低減される。いくつかの実装形態では、複数のＰＭＩＣダイ２２０は、ソケット基板３１８の凹形部分３２２中に配設され、パッケージ基板３０４の第１の面３０４Ａ上に配設された１つまたは複数のＳｏＣダイ３０２に電気的に結合され得ることに留意されたい。たとえば、２つのＰＭＩＣダイ２２０は、４つのＳｏＣダイ３０２に集合的に給電するために、ソケット基板３１８の凹形部分３２２中に配設される。ＳｏＣダイ３０２のうちの１つは、場合によっては、マイクロプロセッサもしくはＣＰＵコア、またはマイクロプロセッサもしくはＣＰＵコアのクラスタに対応する。

[0074] さらに、本出願のいくつかの実施形態では、ＰＭＩＣダイ２２０は、異なるタイプのＳｏＣダイ３０２を駆動するために制御信号によって構成可能である電圧調整器のフィールドプログラマブルアレイを含む。いくつかの状況では、異なるタイプのＳｏＣダイ３０２をサポートするために、同じＰＭＩＣダイ２２０、パッケージ基板３０４、およびソケット基板３１８が使用される。ソケット基板３１８上に形成された凹形部分３２２は、同じＰＭＩＣダイ２２０に適応するために固定サイズを有し、パッケージ基板３０４の本体を通過する第１のビア相互接続３０６は、固定ロケーションを有する。代替的に、いくつかの状況では、パッケージ基板３０４とソケット基板３１８とのフットプリントサイズは、異なるタイプのＳｏＣダイでは異なるが、同じＰＭＩＣダイ２２０は、凹形部分３２２とパッケージ基板３０４の第１のビア相互接続３０６とが不変のままであることを可能にし、それにより、各個々のタイプのＳｏＣダイ３０２についてＰＭＩＣダイ２２０とパッケージ全体とをカスタム設計することが回避される。したがって、ＰＭＩＣダイ２２０における電圧調整器のフィールドプログラマブルアレイの適用は、半導体デバイス３００のアセンブリプロセスを簡略化し、費用効率を向上させる。

[0075] 図４Ａは、いくつかの実施形態による電圧調整器４０２のフィールドプログラマブルアレイ４００の図であり、図４Ｂは、いくつかの実施形態による、図４Ａに示されているフィールドプログラマブルアレイ４００中の電圧調整器４０２の基本クラスタ４２０の図である。電圧調整器４０２のフィールドプログラマブルアレイ４００は、電力管理システム２００を確立するために使用され、ＳｏＣ１０２などのＳｏＣに１つまたは複数の電力レール２０６を提供するように構成される。フィールドプログラマブルアレイ４００において、電圧調整器４０２は、１つまたは複数の電圧調整器タイプに対応し、複数の行と複数の列と（たとえば、図４Ａでは１６個の行と１５個の列と）に編成される。ただ１つのタイプの電圧調整器が使用されるとき、フィールドプログラマブルアレイ４００の電圧調整器４０２は、互いに同等である（たとえば、同等の回路を有するが、別様に構成され得る）。いくつかの実装形態では、フィールドプログラマブルアレイ４００は、電圧調整器の単一のクラスタ４２０を含む。いくつかの実装形態では、フィールドプログラマブルアレイ４００は、電圧調整器の複数の基本クラスタ４２０、たとえば、図４Ａでは２つの行と３つの列とに配置された６つの基本クラスタ４２０を含む。フィールドプログラマブルアレイ４００中の複数の基本クラスタ４２０は、互いに同等であり得る。代替的に、複数の基本クラスタ４２０は互いに無関係であり得、各基本クラスタ４２０は、単一のタイプの電圧調整器または２つ以上のタイプの電圧調整器を含む、電圧調整器４０２のそれぞれのサブアレイを含む。いくつかの実装形態では、各基本クラスタ４２０は、別個の基板上に形成され、スタンドアロン半導体チップを含む。代替的に、いくつかの実装形態では、２つ以上の基本クラスタ４２０は、同じ基板上に形成される。フィールドプログラマブルアレイ４００の基本クラスタ４２０が単一の基板上に形成されるか２つ以上の基板上に形成されるかにかかわらず、これらの基本クラスタ４２０は、互いに結合され、電力管理システム２００を一緒に実装するように構成される。

[0076] いくつかの実装形態では、図２に示されているように、電力管理システム２００は、電力アレイコントローラ（たとえば、図６の電力アレイコントローラ６０２）を有する電力管理インターフェース２０８を含む。電力アレイコントローラは、電圧調整器のフィールドプログラマブルアレイ４００に結合され、それを制御するように構成される。いくつかの実施形態では、電力アレイコントローラは、複数の回路モジュール、たとえば、アナログデジタル変換器（ＡＤＣ）４０４、アナログレジスタ４０６、発振器４０８、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイ４１０、位相ロックループ（ＰＬＬ）回路４１２、および／または低ドロップアウト調整器（ＬＤＯ）４１４をさらに含む。電力アレイコントローラ６０２は、場合によっては、１つまたは複数のプロセッサ（たとえば、マイクロコントローラ５０８、図５）、不揮発性メモリ（ＮＶＭ）５０６（たとえば、読取り専用メモリ、ワンタイムプログラマブル（ＯＴＰ）メモリ）、レジスタ５０６、および有限状態機械（たとえば、５３２）のうちの１つまたは複数を含む。いくつかの実装形態では、複数の回路モジュール中の各回路モジュールは、フィールドプログラマブルアレイ４００中の電圧調整器４０２の２つの隣接する行の間に配設される。いくつかの実装形態では、電力アレイコントローラのメモリは、１つまたは複数のプロセッサによって実行されたとき、これらのプロセッサに、電力を出力するようにフィールドプログラマブルアレイ４００中の電圧調整器４０２を制御させる命令を有する、１つまたは複数のプログラムを記憶する。

[0077] 複数の電圧調整器４０２は、複数の電力レール２０６に電力を出力するように電力管理インターフェース２０８の電力アレイコントローラによって制御される。各電力レール２０６は、それぞれのレール電圧Ｖ_Rにおいてそれぞれのレール電流Ｉ_Rを提供することを要求とされる。電力アレイコントローラは、それぞれの電力レールについて、少なくともそれぞれの電力レールのそれぞれのレール電流Ｉ_Rに従って、フィールドプログラマブルアレイ４００中の電圧調整器４０２のそれぞれのサブセットを選択するように構成される。いくつかの実施形態では、各電力レール２０６について、電圧調整器４０２の選択は、電力管理システム２００のパッケージまたはボードレベルで実装され、フィールドプログラマブルアレイ４００全体にわたって分散された電圧調整器４０２を異なるクラスタ４２０中に含み得る。それぞれの電力レール２０６について選択される電圧調整器は、単一のクラスタ４２０、または限られた数のクラスタ４２０内の電圧調整器に限定される必要はない。一例では、第１の電力レール２０６－１は、同じクラスタ４２０Ａ上に位置する１０個の電圧調整器４０２によって給電されるように構成される。別の例では、第２の電力レール２０６－２は、２つ以上の別個の半導体チップ上に形成された２つ以上の別個のクラスタ（たとえば、４２０Ｂ、４２０Ｃおよび４２０Ｄ）中に位置する１０個の電圧調整器４０２によって給電されるように構成される。

[0078] 複数の電力レール２０６（たとえば、電力レール２０６－１または２０６－２）の各々について、その電力レールのために選択される電圧調整器４０２のそれぞれのサブセット中の電圧調整器４０２は、実質的に均等な様式でそれぞれの電力レールにおいて対応する負荷を共有するように制御される。それぞれのサブセット中の各電圧調整器４０２は、それぞれの電力レールに給電するためにアクティブにされたとき、それぞれのレール電圧Ｖ_Rと、それぞれのレール電流Ｉ_Rの実質的に等しい部分とを提供するように制御される。たとえば、第１の電力レール２０６－１は、第１のレール電圧Ｖ_R1と、第１のレール電流Ｉ_R1とを提供し、第１の電力レール２０６－１に給電するように構成された１０個の電圧調整器４０２の各々は、第１の電力レール２０６－１に結合された出力を有し、第１のレール電圧Ｖ_R1と、第１のレール電流の１／１０（すなわち、０．１Ｉ_R1）とを提供するように構成される。いくつかの実装形態では、第１の電力レール２０６－１は、１０個の電圧調整器４０２の間でそれぞれの電力レールにおける負荷を均等に（または実質的に均等に）平衡させるために、１０個の電圧調整器４０２の間に結合された１つまたは複数の調整器間平衡回路に関連付けられる。逆に、いくつかの実装形態では、調整器間平衡回路は、第１の電力レール２０６－１に給電するように構成された対応する１０個の電圧調整器４０２のいずれの２つの間にも結合されない。各電圧調整器４０２は、たとえば、それぞれの出力電流に基づいて、他の電圧調整器４０２によって給電される負荷の他の部分と平衡された負荷のそれぞれの部分に給電するように、個々におよび独立して制御される。

[0079] 電圧調整器の１つまたは複数のクラスタ４２０は、相互接続４１６の１つまたは複数の層を用いて同じ基板上に形成される。いくつかの実施形態では、相互接続４１６の１つまたは複数の層のうちの隣接する層のペアは、電気的接触および／またはビアを介して電気的に結合される。１つまたは複数のクラスタ４２０の各電圧調整器４０２は、相互接続４１６を介してそれぞれの電力レール２０６に電気的に結合され得る。各電圧調整器４０２はまた、相互接続４１６を介して電力アレイコントローラの複数の回路モジュールに結合され、それらによって制御され得る。いくつかの実装形態では、複数のＤＣ接続３０８は、電圧調整器の１つまたは複数のクラスタ４２０の基板の上面に形成され、露出される。複数のＤＣ接続３０８は、相互接続４１６のサブセットに電気的に結合され、ＳｏＣダイ３０２の１つまたは複数の電力レール２０６の一部である。ＤＣ接続３０８は、電圧調整器４０２によって出力された１つまたは複数のレール電圧Ｖ_Rを１つまたは複数の電力レール２０６に提供するように構成される。特に、図３と図４Ｂとを参照すると、ＰＭＩＣダイ２２０中の電圧調整器のクラスタ４２０は、ＰＭＩＣダイ２２０のＤＣ接続３０８と、ＳｏＣダイ３０２の電力接続３１２と、パッケージ基板３０４の第１のビア相互接続３０６とを介して、ＤＣ電力（すなわち、電圧調整器４０２によって出力されたレール電圧Ｖ_Rと電流Ｉ_Rと）をＳｏＣダイ３０２に提供するように構成される。一例では、ＰＭＩＣダイ２２０の各ＤＣ接続３０８は、導電性バンプ（たとえば、はんだ、金または銅バンプ）を含む。

[0080] 電圧調整器のフィールドプログラマブルアレイ４００は、異なるタイプのＳｏＣ３０２の電力要件（たとえば、レール電圧Ｖ_R、レール電流Ｉ_R）とともにスケーラブルである。たとえば、フィールドプログラマブルアレイ４００は、クラスタに編成された複数の電圧調整器４０２を含む。フィールドプログラマブルアレイ４００が第１のＳｏＣ３０２を駆動するように構成されたとき、電圧調整器４０２の第１のグループは、第１の複数の電力レール２０６に給電するためにアクティブにされる。フィールドプログラマブルアレイ４００が第２のＳｏＣダイ３０２を駆動するように構成されたとき、電圧調整器４０２の第２のグループは、第２の複数の電力レール２０６に給電するためにアクティブにされる。第１のＳｏＣダイ３０２は、第２のＳｏＣダイ３０２とは別個であり、第１の複数の電力レール２０６は、第２の複数の電力レール２０６とは別個である。電圧調整器４０２の第１のグループおよび第２のグループは、それぞれ、第１のＳｏＣダイ３０２および第２のＳｏＣダイ３０２の電力レール２０６の電力要件に基づいて決定される。電圧調整器４０２の第１のグループと第２のグループは互いに別個であるが、第１のＳｏＣダイ３０２と第２のＳｏＣダイ３０２とを駆動するために同じフィールドプログラマブルアレイ４００が適用される。したがって、フィールドプログラマブルアレイ４００は、第１のＳｏＣダイ３０２と第２のＳｏＣダイ３０２との電力レール２０６の電力要件とともにスケーリングされる。

[0081] 図５は、いくつかの実施形態による、図４に示されている電圧調整器４０２のフィールドプログラマブルアレイ４００を含む電力管理システム５００の概略図である。フィールドプログラマブルアレイ４００は、複数の回路モジュールによって制御されるように構成された複数の電圧調整器４０２を含む。いくつかの実装形態では、複数の回路モジュールは、フィールドプログラマブルアレイ４００上の複数の電圧調整器４０２の行の間に配設される。これらの回路モジュールは電力管理インターフェース２０８に属する。いくつかの実装形態では、電力管理システム５００は、中央プロセッサユニット（たとえば、ＳｏＣ１０２）のマスタ電力管理インターフェースによって制御され、ＳｏＣインターフェース５０２を介してＳｏＣ１０２から１つまたは複数の電力制御信号２０４を受信するように構成される。電力制御信号２０４は、対応するＳｏＣ１０２の複数の電力レール２０６についての情報（たとえば、電圧および電流要件などの構成情報）、たとえば、電力レール２０６のレール電圧Ｖ_Rおよびレール電流Ｉ_Rを含む。ＳｏＣ１０２は、電力レール２０６についての情報をレジスタ５０６に記憶する。電力レール２０６についての情報は、その後、レジスタ５０６から抽出され、マイクロコントローラ５０８は、レジスタ５０６中の電力レール２０６についての情報に基づいて、対応するＳｏＣダイ３０２の各電力レール２０６を駆動するために複数の電圧調整器４０２中の電圧調整器４０２のサブセットを選択するように構成される。

[0082] 電力管理システム５００は、ＡＤＣ４０４と、アナログレジスタ４０６と、発振器４０８と、ＳＲＡＭアレイ４１０と、ＰＬＬ回路４１２と、ＬＤＯ４１４とのうちの１つまたは複数をさらに含む。発振器４０８は、内部クロック信号５１０を生成するように構成される。クロック選択信号５１４は、システムクロック５１６として働くために内部クロック信号５１０が選択されるか外部クロック信号５１２が選択されるかを決定するために使用される。マイクロコントローラ５０８は、システムクロック５１６の制御下で動作するように構成される。ＰＬＬ４１２は、システムクロック５１６を受信し、分割器５２０を用いてまたは用いないで多相クロック５１８を生成するように構成される。各電圧調整器４０２は、多相クロック５１８の周波数において動作するように構成された１つまたは複数のスイッチングモード駆動経路を含む。１つまたは複数のスイッチングモード駆動経路の周波数は、システムクロック５１６の周波数に等しいか、またはそれの倍数である。

[0083] さらに、いくつかの実施形態では、ＬＤＯ４１４は、入力ＤＣ供給電圧２０２から追加のレール電圧５２２を生成するために適用され、追加のレール電圧５２２は、電圧調整器４０２によって提供されるレール電圧２０６とは別個である。追加のレール電圧５２２は、ラインおよび負荷が変動してもかなり安定しており、周囲温度の変化の影響を受けず、経時的に安定している。入力ＤＣ供給電圧２０２の（あらかじめ定義された範囲内の）変化があっても、追加のレール電圧５２２の変動は、かなり小さく、たとえば、しきい値ドロップアウト電圧よりも小さい。たとえば、入力ＤＣ供給電圧２０２は１．８Ｖ以下であり、追加のレール電圧５２２は、入力ＤＣ供給電圧２０２が１．１Ｖに降下したときでも、０．９Ｖにおいて実質的に安定したままである（たとえば、±５０ｍＶ未満の変動を有する）。

[0084] いくつかの実施形態では、電力管理システム５００は、ＬＤＯ４１４と、電圧調整器４０２と、ヒューズ５２６と、ＡＤＣ４０４とのうちの１つまたは複数に１つまたは複数の基準電圧を提供するように構成された基準生成器５２４をさらに含む。ＡＤＣ４０４は、トラックおよびホールド回路と、最高９つの異なる入力（たとえば、１つまたは複数の基準電圧、入力ＤＣ供給電圧２０２、レール電圧２０６、レジスタ５０６から抽出された制御およびデータ）の変換を可能にするアナログ入力マルチプレクサとを含む。

[0085] いくつかの実施形態では、電力管理システム５００は、電力管理システム５００に結合されたＳｏＣダイ３０２の温度または電力管理システム５００自体の温度を監視し、ＳｏＣダイ３０２または電力管理システム５００の温度に基づいて電力レール２０６にレール電圧を出力することを制御する（たとえば、無効にする）ように構成された、熱遮断モジュール５２８をさらに含む。一例では、ＳｏＣダイ３０２の温度が、あらかじめ定義されたＳｏＣしきい温度（たとえば、８５℃）を超えるとき、熱遮断モジュール５２６は、電力レール２０６にレール電圧Ｖ_Rを出力することを無効にして、ＳｏＣダイ３０２の温度がＳｏＣしきい温度未満に下降することを可能にするように電力管理システム５００を制御する。

[0086] 図６は、いくつかの実施形態による、ＳｏＣ１０２に１つまたは複数の電力レール２０６を提供するための複数の電圧調整器４０２を含む集積半導体デバイス６００の簡略ブロック図である。複数の電圧調整器４０２はフィールドプログラマブルアレイ４００中に配置される。電力アレイコントローラ６０２は、複数の電子モジュール（たとえば、図５のＳｏＣインターフェース５０２、発振器４０８、マイクロコントローラ５０８、ＬＤＯ４１４、および基準生成器５２４のうちの１つまたは複数）を含み、複数の電圧調整器４０２に結合される。電力アレイコントローラ６０２は、複数の電力レール２０６に電力を出力するように複数の電圧調整器４０２を制御するように構成される。各電力レール２０６は、それぞれのレール電圧Ｖ_Rにおいてそれぞれのレール電流Ｉ_Rを提供する。図６を参照すると、電圧調整器４０２のフィールドプログラマブルアレイ４００は、４つの電力レール２０６－１、２０６－２、２０６－３、および２０６－４に給電し、それぞれ、レール電圧Ｖ_R1、Ｖ_R2、Ｖ_R3、およびＶ_R4においてレール電流Ｉ_R1、Ｉ_R2、Ｉ_R3、およびＩ_R4を提供する。複数の電力レール２０６の各々について、電力アレイコントローラ６０２は、それぞれの電力レール２０６に関連するそれぞれのレール電流Ｉ_Rを決定し、少なくともそれぞれのレール電流Ｉ_Rに従って電圧調整器４０２のサブセットを選択し、電圧調整器４０２のサブセットがそれぞれのレール電圧Ｖ_Rを生成し、それぞれのレール電流Ｉ_Rを集合的に提供することを可能にする。したがって、電力アレイコントローラ６０２と電圧調整器５０２とは、（図１のＰＭＩＣ１１８に対応する）１つまたは複数のＰＭＩＣダイ２２０上のＳＯＣ１０２のための電力管理システムを実装する。

[0087] ＳｏＣ１０２は、複数の電子的構成要素、たとえば、１つもしくは複数のマイクロプロセッサもしくはＣＰＵコア６０４、メモリ６０６、通信モジュール６０８、タイミングソース、周辺機器（たとえば、クロック、カウンタタイマー）、アナログインターフェース、入出力ポート、および／または２次記憶装置を含む。マイクロプロセッサまたはＣＰＵコア６０４は、場合によってはクラスタに配置される。ＳｏＣ１０２は、同じパッケージ基板３０４上に配設された１つまたは複数の集積回路（たとえば、ＳｏＣダイ３０２）によって実装される。各ＳｏＣダイ３０２は、それぞれの半導体基板上にＳｏＣ１０２の電子モジュールのサブセットを組み込む。一例では、ＳｏＣ１０２は、１つまたは複数のプロセッサコア６０４を含むメインＳｏＣダイと、メモリ６０６、アナログインターフェース、またはプロセッサコア６０４とは別個の他の構成要素を含むコンパニオンＳｏＣダイとを有する。

[0088] 各電力レール２０６について、それぞれのレール電圧Ｖ_Rは、ＳＯＣ１０２の電子的構成要素のそれぞれのサブセットの動作によって決定される。電力アレイコントローラ６０２は、少なくともそれぞれのレール電圧Ｖ_Rに基づいて制御値６１０を決定するように、および決定された制御値６１０を、それぞれの電力レール２０６に対応する電圧調整器４０２のサブセットに提供し、それにより、電圧調整器４０２のサブセットがそれぞれのレール電圧Ｖ_Rを生成し、それぞれのレール電流Ｉ_Rを集合的に提供することを可能にするように構成される。さらに、いくつかの実施形態では、電力アレイコントローラ６０２は、それぞれのレール電圧Ｖ_Rを生成し、それぞれのレール電流Ｉ_Rを集合的に提供するために、各電力レール２０６に対応する電圧調整器の選択されたサブセットに動作イネーブル信号６１２を提供する。

[0089] いくつかの実施形態では、電力アレイコントローラ６０２は、１つまたは複数のプロセッサと、命令を記憶したメモリとを含み、命令は、１つまたは複数のプロセッサによって実行されたとき、プロセッサに、複数のレール２０６に電力を出力するように電圧調整器４０２を制御させる。電力レール２０６の各々について制御値６１０とイネーブル信号６１２とを電圧調整器のサブセットに関連付けるために、場合によっては、ＶＲＵグルーピング構成が、電力アレイコントローラ６０２のメモリ（たとえば、不揮発性メモリ５０６、図５）、システムモジュール１００のオフチップ不揮発性メモリ（ＮＶＭ）、またはシステムモジュール１００の基本入出力システム（ＢＩＯＳ）に記憶される。いくつかの状況では、ＶＲＵグルーピング構成は、ＰＭＩＣ２２０が電源投入されたとき、電力アレイコントローラ６０２によって装填され、実装される。

[0090] 複数の電力レール２０６の各々は、それぞれの電力レール２０６に対する負荷となる、ＳＯＣ１０２の電子モジュールのサブセットに給電するように構成される。各電力レール２０６について、電力アレイコントローラ６０２は、それぞれの電力レール２０６に関する予期されるかまたは実際の負荷に対応する負荷情報６１４を決定し、負荷情報６１４に従って、それぞれの電力レールに関連するそれぞれのレール電流Ｉ_Rを決定するように構成される。いくつかの実施形態では、電力レール２０６は、クラスタに配置された１つまたは複数のプロセッサコア６０４を有するメインＳｏＣダイに結合され、この電力レール２０６の負荷情報６１４は、この電力レール２０６に結合されたメインＳｏＣダイのプロセッサ６０４の１つまたは複数のクラスタについてのプロセッサ負荷情報に対応する。プロセッサ負荷情報の例は、プロセッサ６０４の１つまたは複数のクラスタによって実施されるべき動作の総数、動作のタイプを含む。逆に、いくつかの実施形態では、電力レール２０６のうちの１つは、メモリ６０６を有するコンパニオンＳｏＣダイに結合され、メモリ６０６上の書込みおよび読取り動作に給電するように構成される。その電力レール２０６についての負荷情報は、コンパニオンＳｏＣダイ上のメモリ６０６のメモリアクセスについてのメモリ負荷情報に対応する。メモリ負荷情報の例は、メモリ６０６のメモリタイプ、メモリ書込み動作の頻度、およびメモリ読込み動作の頻度を含む。したがって、各電力レール２０６のレール電流Ｉ_Rは、それぞれの電力レール２０６の負荷情報６１４（たとえば、プロセッサまたはメモリ負荷情報）に基づいて適応的に決定される。

[0091] さらに、いくつかの実施形態では、フィールドプログラマブルアレイ４００中の複数の電圧調整器４０２の各々は、複数のあらかじめ定義された電圧調整器タイプから選択されるそれぞれの電圧調整器タイプに対応する。各電力レール２０６について、電圧調整器４０２の選択されるサブセットは、少なくとも１つの性能基準（たとえば、最大レール電流Ｉ_RLM、最大調整器電流Ｉ_RGM、出力リップル電圧、電力供給除去率、負荷過渡応答、出力ノイズ、および電力効率のうちの１つまたは複数）に基づいて決定されるそれぞれの電圧調整器タイプに対応する。

[0092] 図６を参照すると、電圧調整器４０２のそれぞれのサブセットが各電力レール２０６について選択された後、サブセット中の各電圧調整器４０２は、ある時間においてそれぞれの電力レール２０６に一意に関連付けられる。たとえば、第１の時間において、電力レール２０６－１、２０６－２、２０６－３、および２０６－４は、図６に示されているように電圧調整器４０２の４つの別個のセットに関連付けられる。第１の行における各電圧調整器４０２は、第１の時間において電力レール２０６－１に一意に関連付けられ、同じ第１の時間において電力レール２０６－２、２０６－３、および２０６－４のいずれにも関連付けられ得ない。しかしながら、第１の時間とは別個の第２の時間において、フィールドプログラマブルアレイ４００中の電圧調整器４０２は、別個の電力レール２０６に給電するように再構成され得る。第１の行における各電圧調整器４０２は、第１の時間において電力レール２０６－１に一意に関連付けられるが、第２の時間において電力レール２０６－２、２０６－３、および２０６－４のいずれかを駆動するように再構成され得る。より一般的には、いくつかの実施形態では、フィールドプログラマブルアレイ４００中の少なくとも複数の電圧調整器４０２は、どの時間においても、複数の電力レールの選択された電力レール２０６に電力を提供するように構成され得る。したがって、いくつかの実施形態では、電圧調整器４０２のサブセットは、いくつかの電力レール２０６に永続的に割り当てられるが、他のものは、それらがどの電力レール２０６に接続されるかに関して構成可能である。いくつかの他の実施形態では、フィールドプログラマブルアレイ４００中の電圧調整器４０２のすべては、それらがどの電力レール２０６に接続されるかに関して構成可能である。

[0093] いくつかの状況では、フィールドプログラマブルアレイ４００中の１つまたは複数の電圧調整器４０２（たとえば、４０２ＲＡ～４０２ＲＤ）は、第１の時間において冗長である。とは言うものの、冗長な電圧調整器４０２ＲＡ～４０２ＲＤは、第１の時間において電力レール２０６のいずれにも結合されない。第１の時間の後の第２の時間において、これらの冗長な電圧調整器４０２ＲＡ～４０２ＲＤの各々は、それぞれの電力レール２０６に電力を提供するように再構成され得る。いくつかの実施形態では、電圧調整器４０２は、それがいずれの電力レール２０６にも給電するために使用されない冗長な電圧調整器４０２として設定されたとき、完全に電源切断される。逆に、いくつかの実施形態では、電圧調整器４０２は、ダミー負荷構成要素を提供するように構成されたバイパスユニットを含む。待機／冗長モードでは、バイパスユニットは、（たとえば、動作イネーブル信号６１２の制御下で）電圧調整器４０２の出力インターフェースから入力へのフィードバック経路をバイパスし、それにより、それぞれの電圧調整器４０２が出力インターフェースを介していずれのレール電流Ｉ_Rにも寄与するのを無効にすることを可能にされる。待機／冗長モードに関するさらなる詳細は、図１３を参照しながら以下で提供される。

[0094] いくつかの実施形態では、半導体デバイス６００は、１つまたは複数の直流（ＤＣ）電力供給インターフェース６１６をさらに含む。各ＤＣ電力供給インターフェース６１６は、別個のＤＣ供給電圧Ｖ_IN２０２を受け取るように構成される。各電圧調整器４０２は、１つまたは複数のＤＣ電力供給インターフェース６１６のそれぞれのサブセットに結合され、対応するＤＣ供給電圧Ｖ_IN２０２によって給電され、対応するＤＣ供給電圧Ｖ_IN２０２からそれぞれのレール電圧Ｖ_Rを生成するように構成される。

[0095] 図７Ａは、いくつかの実施形態による電圧調整器４０２のサブセットを使用してレール電圧Ｖ_Rにおいてレール電流Ｉ_Rを提供するプロセス７００を示し、図７Ｂは、いくつかの実施形態による、１つまたは複数の冗長な電圧調整器４０２に基づいてレール電圧Ｖ_Rにおいてレール電流Ｉ_Rを提供するプロセス７５０を示す。レール電流Ｉ_Rは、０と最大レール電流Ｉ_RLMとの間で変動することができる。電圧調整器４０２のサブセットの各々は、最大調整器電流Ｉ_RGMまでの調整器電流を提供するように構成される。電圧調整器４０２のサブセットは、最大レール電流Ｉ_RLMと最大調整器電流Ｉ_RGMとの比に対応する第１の数の電圧調整器を有する。たとえば、図６では、第１の電力レール２０６－１は、最大レール電流Ｉ_RLMを出力することを要求され、各電圧調整器４０２は、最大調整器電流Ｉ_RGMまでのそれぞれの調整器電流を提供することができる。最大レール電流Ｉ_RLM（たとえば、０．６Ａ）と最大調整器電流Ｉ_RGM（たとえば、８０ｍＡ）とに従って、８つの電圧調整器は、電力レール２０６－１に最大レール電流Ｉ_RLMまでのレール電流Ｉ_Rを提供することを要求される。

[0096] いくつかの実施形態では、最大レール電流Ｉ_RLMは、過渡負荷応答時間内にレール電圧Ｖ_Rに達するように、電力レール２０６の始動中に適用され、電力レール２０６は、その後、最大レール電流Ｉ_RLMよりも小さい動作電流を動作させる。電力レール２０６は、電力レール２０６の各始動において過渡負荷応答時間内にレール電圧Ｖ_Rに達するように構成される。過渡負荷応答時間内にレール電圧Ｖ_Rに達するように電力レールに十分な電力を提供することは、始動中に最大調整器電流Ｉ_RGMと最大レール電流Ｉ_RLMとを提供することによって可能にされ、したがって、電圧調整器の第１の数は、電力レール２０６の始動に必要な過渡負荷応答時間に部分的に基づいて決定される。しかしながら、いくつかの実施形態では、電力レールの始動においてそれぞれの電力レール２０６上で電圧をランプアップするとき、電力管理システム５００によって提供される電流は、システムストレスを低減し、オーバーシュートを回避することなどのために、その電力レールの最大レール電流よりも著しく小さい。

[0097] 電力レール２０６の（始動とは対照的に、本明細書では通常動作と呼ばれることがある）動作中に、ＳｏＣ１０２に給電している動作電流Ｉ_Rは変動し、最大レール電流Ｉ_RLMを超えない。逆に、いくつかの実施形態では、ＳｏＣ１０２の動作に給電するためにレール電流Ｉ_Rが使用されるとき、最大レール電流Ｉ_RLMには、少なくとも時々、電力レール２０６の通常動作中に達する。動作電流は、０と最大レール電流Ｉ_RLMとの間で変動する。電力レール２０６の始動とは対照的に、通常動作中では、電圧調整器の第１の数は、各始動における電力レール２０６の過渡負荷応答時間ではなく、電力レール２０６の動作電流に基づいて決定される。電力レール２０６の過渡負荷応答時間は、最大レール電流Ｉ_RLMよりも小さい過渡レール電流によって達成され得る。

[0098] 図７Ａを参照すると、電力レール２０６は、それぞれの時間において、それぞれの時間が電力レール２０６の始動に対応するか通常動作に対応するかとは無関係に、瞬時レール電流Ｉ_Rを有する。いくつかの実施形態では、電力アレイコントローラ６０２は、電圧調整器４０２のサブセットのすべてが電力レール２０６の瞬時レール電流Ｉ_Rを集合的に提供することを可能にするための、制御値６１０と動作イネーブル信号６１２とを生成する。言い換えれば、瞬時レールＩ_Rが０と最大レール電流Ｉ_RLMとの間で変動するとき、電圧調整器４０２のサブセットのいずれも待機／冗長モードで動作しない。たとえば、第１の電力レール２０６－１（図６）は、ある時間に０．５Ｉ_RLMに等しい瞬時レール電流Ｉ_Rを出力し、最大レール電流Ｉ_RLMを提供するように構成されたすべての８つの電圧調整器は、０．５Ｉ_RLMのみを集合的に提供するように電力アレイコントローラ６０２によって制御されながら、イネーブルにされる。したがって、この例では、各電圧調整器４０２の電力能力の一部分のみが利用される。いくつかの状況では、瞬時レール電流Ｉ_Rに関連するレール電圧Ｖ_Rは、最大レール電流Ｉ_RLMに関連するレール電圧Ｖ_Rとは第１のレール電圧誤差だけ異なる。電力アレイコントローラ６０２および／または電圧調整器４０２は、第１のレール電圧誤差をレールドリフト許容差Ｖ_RT内に維持（たとえば、制限または制御）するように構成される。

[0099] さらに、いくつかの実施形態では、電圧調整器４０２のサブセットは、実質的に等しく瞬時レール電流Ｉ_Rに寄与するように制御される。たとえば、各電圧調整器４０２は、それぞれの部分を瞬時レール電流Ｉ_Rに提供し、この部分は、同じ電力レール２０６に電力を提供するように構成された電圧調整器４０２の間で５％（または１０％、２０％または他のあらかじめ定義されたマージン）よりも小さく変動する。各電圧調整器４０２は、それぞれの電圧調整器４０２によって提供されるそれぞれのレール電流Ｉ_Rの一部分を、電圧調整器４０２のサブセット中の別個の電圧調整器４０２によって提供されるそれぞれのレール電流Ｉ_Rの少なくとも別の部分と平衡させるための、調整器間平衡回路を含み得る。いくつかの実装形態では、調整器間平衡回路（たとえば、図８Ｂの８２６）は、各電圧調整器４０２の内部にあり、それぞれの電圧調整器４０２によって提供されるそれぞれのレール電流Ｉ_Rの部分を、内部的に、および同じ電力レール２０６に電力を提供するように構成された他の電圧調整器とは無関係に、それぞれのレール電流Ｉ_Rの部分を制御するための負のフィードバックとして使用する。

[00100] 図７Ｂを参照すると、いくつかの実施形態では、１つまたは複数の電圧調整器４０２は、たとえば、動作イネーブル信号６１２の制御下で、電圧調整器４０２のサブセット中で無効にされ、待機／冗長モードで動作し、一方、電圧調整器４０２のサブセットの残りは、対応する電力レールの瞬時レール電流Ｉ_Rを集合的に提供することを可能にされる。１つまたは複数の電圧調整器４０２は、第２の数の電圧調整器４０２を有し、第２の数は、瞬時レール電流Ｉ_Rと最大調整器電流Ｉ_RGMとの間の比較（たとえば、それらの比）に従って決定されるか、または等価的に、瞬時レール電流Ｉ_Rと最大レール電流Ｉ_RLMとの間の比較（たとえば、それらの比）に従って決定される。たとえば、電圧調整器４０２のサブセットは８つの電圧調整器を有し、第２の数は１と８との間の値に等しい。瞬時レール電流Ｉ_Rが第１の範囲、たとえば、

内にある場合、第１の電圧調整器４０２Ａは、瞬時レール電流Ｉ_Rを提供することを可能にされる。瞬時レール電流Ｉ_Rが、それぞれの時間において増加して、

、

、

、

、

、

、および

を超える場合、電圧調整器４０２Ｂ、４０２Ｃ、４０２Ｄ、４０２Ｅ、４０２Ｆ、４０２Ｇ、および４０２Ｈは、それらのそれぞれの時間において、瞬時レール電流Ｉ_Rを対応するレール電流範囲内で提供することを可能にされる（たとえば、漸進的または連続的に可能にされる）。さらに、いくつかの実施形態では、第２の数の電圧調整器４０２が待機／冗長モードで動作している間、電圧調整器４０２のサブセットの残りは、実質的に等しく瞬時レール電流Ｉ_Rに寄与するように制御され、たとえば、各イネーブルにされた電圧調整器４０２は、同じ電力レール２０６に関連付けられた電圧調整器４０２の間で５％（または１０％、２０％または他のあらかじめ定義されたマージン）よりも小さく変動するそれぞれの部分を瞬時レール電流Ｉ_Rに提供する。

[00101] いくつかの状況では、１つまたは複数の電圧調整器４０２が待機／冗長モードで動作するとき、瞬時レール電流Ｉ_Rに関連するレール電圧Ｖ_Rは、最大レール電流Ｉ_RLMに関連するレール電圧Ｖ_Rとは第２のレール電圧誤差だけ異なる。第２のレール電圧誤差は、第２のレール電圧誤差をレールドリフト許容差Ｖ_RT内に維持（たとえば、制限または制御）するように（たとえば、電力アレイコントローラ６０２および／または電圧調整器４０２によって）制御される。同じレール電流Ｉ_Rが少なくとも１つの冗長調整器（図７Ｂ）とともにまたは冗長調整器（図７Ａ）なしに提供されるとき、第２のレール電圧誤差は第１のレール電圧誤差よりも小さく、冗長調整器４０２の関与により、より複雑な調整器制御を用いてより高い精度のレール電圧Ｖ_Rが提供される。

[00102] いくつかの実施形態では、フィールドプログラマブルアレイ４００中の各電圧調整器４０２は、図８Ａであり、電圧調整器４０２のブロック図であり、それは、いくつかの実施形態による、フィールドプログラマブルアレイ４００中の電圧調整器のうちの１つである。フィールドプログラマブルアレイ４００において、電力レール２０６は、その電力レールに、対応するレール電圧Ｖ_Rを集合的に提供するように構成された複数の電圧調整器４０２に電気的に結合される。各電圧調整器４０２は、出力インターフェース８０２と、１つまたは複数の駆動経路８０４と、電圧調整器コントローラ８０６とを含む。出力インターフェース８０２は、レール電圧Ｖ_Rを出力するために電力レール２０６に電気的に結合される。１つまたは複数の駆動経路８０４は、電圧調整器コントローラ８０６と出力インターフェース８０２との間で並列に結合され、各駆動経路８０４は、電力レール２０６にそれぞれの経路電流Ｉ_Pを提供するためにそれぞれの位相中に動作周波数で動作するように構成される。それぞれの経路電流Ｉ_Pは、電力レール２０６に導入されるレール電流Ｉ_Rの一部分となる。電圧調整器コントローラ８０６は、電力アレイコントローラ６０２から制御値６１０と動作イネーブル信号６１２とを受信し、１つまたは複数の駆動経路８０４を制御するための経路制御信号（path control signal）８０８を生成するように構成される。

[00103] 電圧調整器４０２は、出力インターフェース８０２を電圧調整器コントローラ８０６に結合するフィードバック経路８２２を含む。とは言うものの、電圧調整器コントローラ８０６は、出力インターフェース８０２の出力電圧を受け取るように構成されたフィードバック入力８４０を有する。電圧調整器コントローラ８０６は、出力インターフェース８０２の出力電圧に基づいて動的に経路制御信号８０８を調整し、制御値６１０によって定義されるようにレール電圧Ｖ_Rを生成するように構成される。特に、いくつかの実施形態では、経路制御信号８０８は、制御値６１０によって定義されたレール電圧Ｖ_Rとの出力インターフェース８０２の出力電圧の比較に従って電圧調整器コントローラ８０６によって動的に調整されるデューティサイクル（duty cycle）を定義する。

[00104] 電圧調整器４０２は、組込みスイッチに基づいて動作するバック変換器、すなわち、ＤＣ－ＤＣスイッチモード変換器を含む。各駆動経路８０４は、スイッチング構成要素８１０と、パルス幅変調（ＰＷＭ：pulse width modulation）ドライバ８１２とを含む。ＰＷＭドライバ８１２は、電圧調整器コントローラ８０６とスイッチング構成要素８１０との間に結合される。ＰＷＭドライバ８１２は、スイッチング構成要素８１０を制御するために、クロック信号（clock signal）８１４（たとえば、多相クロック５１８）と、経路制御信号８０８とを受信する。特に、経路制御信号８０８は、デューティサイクルを定義し、クロック信号８１４は、１つまたは複数の駆動経路８０４の動作周波数に等しい周波数を有する。ＰＷＭドライバ８１２は、スイッチング信号（switching signal）８１６を生成するためにクロック信号８１４を経路制御信号８０８で修正するように構成される。スイッチング構成要素８１０は、動作周波数において、デューティサイクルに従ってオンおよびオフになるようにスイッチング信号８１６によって制御される。スイッチング構成要素８１０はまた、ＤＣ電力供給インターフェース６１６に結合され、対応するＤＣ供給電圧Ｖ_INによって給電されるように構成され、これは、それにより、デューティサイクルに従って動作周波数でスイッチング構成要素８１０のスイッチ出力８１８に出力される。スイッチング構成要素８１０のスイッチ出力８１８は、レール電圧Ｖ_Rを生成するために、受動負荷構成要素（passive load component）８２０（たとえば、直列インダクタ）によってさらに調整（たとえば、フィルタ処理）される。レール電圧は、出力インターフェース８０２を介して電力レール２０６に出力される。いくつかの実装形態では、レール電圧Ｖ_Rは、実質的に一定であり（たとえば、リップル許容差よりも小さい出力リップル電圧を有し）、ＤＣ供給電圧Ｖ_INと、デューティサイクルと、スイッチング構成要素８１０の変換効率との積に等しい平均的な大きさを有する。

[00105] 図８Ｂは、いくつかの実施形態による、電流平衡および／または冗長制御を使用した電圧調整器４０２のブロック図である。いくつかの実施形態では、電圧調整器４０２は、調整器内平衡回路８２４と、調整器間平衡回路８２６と、バイパスユニット８２８とのうちの１つまたは複数をさらに含む。調整器内平衡回路８２４と、調整器間平衡回路８２６と、バイパスユニット８２８とは、電圧調整器４０２の内部にある。いくつかの実施形態では、各個々の電圧調整器４０２は、電流出力を独立して無効にし、電流を内部的に平衡させ、および／または、レール電流Ｉ_Rに対するそれの寄与を、同じ電力レール２０６を駆動する他の電圧調整器と平衡させることができる。特に、いくつかの実施形態では、電圧調整器４０２が複数の駆動経路８０４を含むとき、調整器内平衡回路８２４は、駆動経路８０４の受動負荷構成要素８２０と、駆動経路８０４のＰＷＭドライバ８１２のうちの少なくとも１つとの間に結合される。調整器内平衡回路８２４は、駆動経路８０４を監視し（たとえば、スイッチング構成要素８１０と受動負荷構成要素８２０とを通過する電流を監視し）、駆動経路８０４の少なくとも１つのデューティサイクルを調整し、駆動経路８０４のそれぞれの経路電流を動的に平衡させるようにＰＷＭドライバ８１２のうちの少なくとも１つを制御するように構成される。

[00106] いくつかの実施形態では、電圧調整器４０２は１つまたは複数の駆動経路８０４を含み、調整器間平衡回路８２６は、受動負荷構成要素８２０および出力インターフェース８０２から電圧調整器コントローラ８０６に結合される。各電圧調整器４０２について、調整器間平衡回路８２６は、たとえば、それぞれの電圧調整器自体によって提供されるそれぞれのレール電流Ｉ_Rの一部分に基づいて、それぞれの電圧調整器４０２によって提供されるそれぞれのレール電流Ｉ_Rの一部分を、同じ電力レール２０６に給電するために選択された電圧調整器４０２のサブセット中の別個の電圧調整器４０２によって提供されるそれぞれのレール電流Ｉ_Rの少なくとも別の部分と平衡させるように構成される。特に、いくつかの実施形態では、調整器間平衡回路８２６は、それぞれのレール電流Ｉ_Rの一部分を監視し、それぞれのレール電流Ｉ_R自体の一部分に基づいて経路制御信号８０８を制御するように構成される。各電圧調整器４０２について、スイッチング構成要素８１０および受動負荷構成要素８２０を通過するそれぞれのレール電流Ｉ_Rの一部分は、調整器間平衡回路８２６によって監視される。いくつかの状況では、それぞれの電圧調整器によって提供されるそれぞれのレール電流の一部分が比較的大きい場合、制御経路制御信号８０８は、それぞれのレール電流Ｉ_Rの一部分を抑制するために、（そのそれぞれの電圧調整器の）駆動経路８０４のデューティサイクルを低減する。それぞれの電圧調整器によって提供されるそれぞれのレール電流の一部分が比較的小さい場合、制御経路制御信号８０８は、それぞれのレール電流Ｉ_Rの一部分をブースト上昇させるために、駆動経路８０４のデューティサイクルを増加させる。

[00107] 逆に、今や示されるいくつかの実施形態では、第１の電圧調整器４０２の調整器間平衡回路８２６はまた、第１の電圧調整器４０２とは別個である第２の電圧調整器４０２の受動負荷構成要素８２０と出力インターフェース８０２とに結合され、第１の電圧調整器４０２と一緒に同じ電力レール２０６に給電する。調整器間平衡回路８２６は、第１の電圧調整器と第２の電圧調整器とによって提供されるレール電流Ｉ_Rの部分の比較に従って、第１の電圧調整器４０２によって提供されるそれぞれのレール電流Ｉ_Rの部分を、第２の電圧調整器４０２によって提供されるそれぞれのレール電流Ｉ_Rの部分と平衡させるように構成される。

[00108] バイパスユニット８２８は、電圧調整器４０２が、対応する電力レールのレール電流Ｉ_Rに寄与するのを無効にされる、待機／冗長モードを可能にするために使用される。待機／冗長モードは、場合によっては、電力レール２０６を駆動するために電圧調整器４０２（たとえば、図６の４０２Ｅ）が適用されるときに、またはいずれかの電力レール２０６を駆動するために電圧調整器４０２（たとえば、図６の４０２ＲＡ～４０２ＲＤ）が適用されないときに適用される。バイパスユニット８２８は、１つまたは複数の駆動経路８０４と電圧調整器コントローラ８０６とに結合され、電力レール２０６に結合された負荷の代わりに（たとえば、受動ＲＣフィルタを含む）ダミー負荷構成要素を提供するように構成される。待機／冗長モードでは、バイパスユニット８２８は、出力インターフェース８０２から電圧調整器コントローラ８０６の入力へのフィードバック経路８２２をバイパスし、それにより、それぞれの電圧調整器４０２がそれぞれのレール電流Ｉ_Rに寄与するのを無効にすることを可能にされる。図８Ｂに示されている例では、スイッチ８３０Ａは切られ、フィードバック経路８２２に挿入されており、スイッチ８３０Ｂは切られ、各駆動経路８０４中でスイッチング信号８１６を搬送する相互接続に挿入されている。いくつかの実装形態では、スイッチ８３０Ａおよび８３０Ｂの各々は、マルチプレクサ（）を含み、電圧調整器４０２によって受信される動作イネーブル信号６１２によって制御される。バイパスユニット８２８は、各駆動経路８０４のスイッチ８３０Ａとスイッチ８３０Ｂとの間に結合され、スイッチング信号８１６をインターセプトし、電圧調整器コントローラ８０６から電力レール２０６およびフィードバック経路８２２を分離するように構成される。したがって、バイパスユニット８２８は、待機／冗長モードにおいて補助経路８３２がフィードバック経路８２２をバイパスすることを可能にする。バイパスユニット８２８の実装形態の一例は、以下で説明される図１３に示される。

[00109] 図９は、いくつかの実施形態による、複数の駆動経路８０４を有する電圧調整器４０２の回路図である。電圧調整器コントローラ８０６は、駆動経路８０４Ａ～８０４Ｎの各々に結合され、それに経路制御信号８０８を提供する。フィードバック経路８２２は、駆動経路８０４Ａ～８０４Ｎの出力インターフェース８０２を電圧調整器コントローラ８０６のフィードバック入力８４０に接続する。いくつかの実施形態では、電圧調整器コントローラ８０６は、デジタルアナログ変換器（ＤＡＣ）９０２と、誤差増幅器９０４と、増幅器フィードバック回路とを含み、駆動経路８０４Ａ～８０４Ｎのためのパルス幅変調を可能にするように構成される。制御値６１０は、誤差増幅器９０４の入力において受け取られる基準電圧９０６を生成するために、ＤＡＣ９０２によって適用される。増幅器フィードバック回路とフィードバック経路８２２とは、基準電圧９０６に一致するように、出力インターフェース８０２において出力されるレール電圧Ｖ_Rを動的に制御する。特に、経路制御信号８０８は、レール電圧Ｖ_Rと基準電圧９０６を一致させるように駆動経路８０４Ａ～８０４Ｎのデューティサイクルを制御するために、電圧調整器コントローラ８０６によって生成される。いくつかの状況では、電力アレイコントローラ６０２はまた、それぞれのレール電圧Ｖ_Rとそれぞれのレール電流Ｉ_Rとを生成することを可能にするために、各電圧調整器４０２に動作イネーブル信号６１２を提供する。動作イネーブル信号６１２は、場合によっては、誤差増幅器９０４および／またはＤＡＣ９０２を制御する（たとえば、イネーブルにし無効にする）ために適用される。

[00110] 駆動経路８０４Ａ～８０４Ｎの各々は、出力インターフェース８０２に結合された受動負荷構成要素８２０と、ＰＷＭドライバ８１２と、スイッチング構成要素８１０とをさらに含む。ＰＷＭドライバ８１２は、動作周波数を有するクロック信号８１４を受信し、スイッチング信号８１６に位相（phase）を提供するようにクロック信号８１４を変調（modulate）するように構成される。電力スイッチング構成要素（power switching component）８１０は、ＰＷＭドライバ８１２と受動負荷構成要素８２０との間に結合され、スイッチング信号８１６の制御下で受動負荷構成要素８２０を１つまたは複数のＤＣ供給電圧Ｖ_INに結合するように構成される。いくつかの実施形態では、スイッチング構成要素８１０は、受動負荷構成要素８２０をそれぞれＤＣ供給電圧Ｖ_INと接地とに結合するようにスイッチング信号８１６によって制御される、第１のトランジスタ８１０Ａと第２のトランジスタ８１０Ｂとを含む。

[00111] 図１０Ａは、いくつかの実施形態による、調整器内平衡回路８２４によって平衡される２つの駆動経路８０４Ａおよび８０４Ｂを有する電圧調整器４０２の回路図である。電圧調整器４０２は、電力レール２０６に電気的に結合され、電力レール２０６にレール電圧Ｖ_Rを集合的に提供するように構成された、複数の電圧調整器４０２のうちの１つである。電圧調整器４０２は、出力インターフェース８０２に結合され、電力レール２０６に第１の経路電流Ｉ_P1を提供するために第１の位相中に動作周波数で動作するように構成された、第１の駆動経路８０４Ａを含む。第２の駆動経路８０４は、出力インターフェース８０２に結合され、電力レール２０６に第２の経路電流Ｉ_P2を提供するために第２の位相中に動作周波数で動作するように構成される。第２の駆動経路８０４Ｂは、第１の駆動経路８０４Ａと並列に電気的に結合される。いくつかの状況では、第１の位相と第２の位相は、同等であり、同じデューティサイクルを有する。いくつかの状況では、第１の位相と第２の位相は、互いに別個である。第１の位相の第１のデューティサイクルは、第２の位相の第２のデューティサイクルに等しいが、それからオフセットされる。第１の位相の第１のデューティサイクルは、第２の位相の第２のデューティサイクルと部分的に重複するか、またはそれから完全にオフセットされる。

[00112] 調整器内平衡回路８２４は、第１および第２の駆動経路８０４Ａおよび８０４Ｂに結合され、第１および第２の経路電流Ｉ_P1およびＩ_P2を感知し、第１および第２の経路電流Ｉ_P1およびＩ_P2の差に基づいて第１の位相の第１のデューティサイクル、第２の位相の第２のデューティサイクル、またはその両方を制御するための制御信号１００２を生成するように構成される。たとえば、調整器内平衡回路８２４が、第１の経路電流Ｉ_P1が第２の経路電流Ｉ_P2よりも大きいと決定した場合、それは、第１の経路電流Ｉ_P1を低減するために第１のデューティサイクルを減少させるように第１の駆動経路８０４ＡのＰＷＭドライバ８１２Ａを制御するか、または第２の経路電流Ｉ_P2を増加させるために第２のデューティサイクルを増加させるように第２の駆動経路８０４ＢのＰＷＭドライバ８１２Ｂを制御する。いくつかの実施形態では、調整器内平衡回路８２４は、２つの駆動経路８０４Ａおよび８０４Ｂの間で経路電流Ｉ_P1およびＩ_P2を動的に平衡させることを（たとえば、平衡制御１００４によって）常に可能にされる。いくつかの実施形態では、調整器内平衡回路８２４は、周期的に、またはＳｏＣ１０２から受信された命令に応答して、２つの駆動経路８０４Ａおよび８０４Ｂの間で経路電流Ｉ_P1およびＩ_P2を平衡させることを可能にされる。

[00113] いくつかの実施形態では、調整器内平衡回路８２４は、第１および第２の経路電流Ｉ_P1およびＩ_P2の差が経路電流平衡基準を満たさないと決定する。一例では、経路電流平衡基準は、差の絶対値が電流しきい値（たとえば、０．１ｍＡ）または割合しきい値（たとえば、５％）を超えないことを要求する。第１および第２の経路電流の差が経路電流平衡基準を満たさないという決定、および第１の経路電流が第２の経路電流よりも大きいという決定に従って、電圧調整器４０２は、第１および第２の経路電流の差が経路電流平衡基準を満たすまで、第１の位相の第１のデューティサイクルを低減することおよび第２の位相の第２のデューティサイクルを増加させることの一方または両方を実装する。代替的に、いくつかの状況下では、経路電流平衡基準は、第１および第２の経路電流Ｉ_P1およびＩ_P2が等しい（すなわち、それらの差が０である）ことを要求し、電圧調整器４０２は、経路電流Ｉ_P1およびＩ_P2が等しくないときはいつでも、駆動経路８０４Ａの第１の位相および／または駆動経路８０４Ｂの第２の位相を調整する。

[00114] 第１および第２の経路電流Ｉ_P1およびＩ_P2の差は、対応する駆動経路８０４のＰＷＭドライバ８１２、スイッチング構成要素８１０、または受動負荷構成要素８２０の不一致を含む、様々な要因によって引き起こされる。調整器内平衡回路８２４は、各電圧調整器４０２内の内部アナログ電流平衡ループが、デジタル信号処理を必要とすることまたは入出信号を加算することなしに、第１および第２の駆動経路８０４Ａおよび８０４Ｂの不一致を訂正することを可能にする。一例では、調整器内平衡回路８２４によって可能にされるアナログ電流平衡ループは、全体ループを含む。

[00115] 図１０Ｂは、いくつかの実施形態による、調整器内平衡回路８２４によって平衡される３つ以上の（たとえば、３つの）駆動経路８０４を有する電圧調整器４０２の回路図である。駆動経路８０４Ａおよび８０４Ｂのように、少なくとも第３の駆動経路８０４Ｃは、出力インターフェース８０２に結合され、第１の駆動経路８０４Ａおよび第２の駆動経路８０４Ｂと一緒に電力レール２０６に第３の経路電流Ｉ_P3を提供するために、第３の位相中に駆動経路８０４Ａおよび８０４Ｂの動作周波数で動作するように構成される。第３の駆動経路８０４Ｃは、第１および第２の駆動経路８０４Ａおよび８０４Ｂと並列に電気的に結合される。いくつかの実施形態では、制御信号１００２は、第１および第２の経路電流Ｉ_P1およびＩ_P2の差に基づいて第２の位相の第２のデューティサイクルを制御するために生成される第１の制御信号１００２Ａを含む。調整器内平衡回路８２４は、第３の駆動経路８０４Ｃに結合され、第３の経路電流Ｉ_P3を感知し、第１および第３の経路電流Ｉ_P1およびＩ_P3の差に基づいて第３の位相の第３のデューティサイクルを制御するための第２の制御信号１００２Ｂを生成するように構成される。これらの手段によって、両方の第１の経路電流Ｉ_P1は基準として使用され、他の駆動経路８０４の各々は、それぞれの経路電流を第１の経路電流Ｉ_P1に一致させるように調整される。

[00116] 代替的に、いくつかの実施形態では、調整器内平衡回路８２４は、第３の駆動経路８０４Ｃに結合され、第３の経路電流Ｉ_P3を感知し、第１および第２の経路電流Ｉ_P1およびＩ_P2の差に基づいて、ならびに第１および第３の経路電流Ｉ_P2およびＩ_P3の差に基づいて第１の位相の第１のデューティサイクルを制御するための制御信号１００２を生成するように構成される。第１の経路電流Ｉ_P1は、経路電流Ｉ_P1～Ｉ_P3の間の変動を低減するために、第２および第３の経路電流Ｉ_P2およびＩ_P3の間にあるように調整され得る。いくつかの状況では、駆動経路８０４の第１のペアに対応する最も小さい差が、駆動経路８０４Ａ～８０４Ｃのいずれかのペアの間の差の中で識別され、駆動経路８０４Ａ～８０４Ｃの残りのデューティサイクルは、第１のペア中の駆動経路のデューティサイクル間の値に調整される。したがって、経路電流Ｉ_P1、Ｉ_P2およびＩ_P3の間の平衡を向上させるために、３つの駆動経路８０４Ａ～８０４Ｃのデューティサイクルのうちのただ１つが調整される。

[00117] 図１０Ｃは、いくつかの実施形態による、差動増幅器１００６を用いて駆動経路８０４を平衡させる電圧調整器４０２の回路図である。調整器内平衡回路８２４は、１つまたは複数の差動増幅器１００６を含む。各差動増幅器１００６は、駆動経路８０４のうちの２つに結合される。特に、駆動経路８０４Ａおよび８０４Ｂのスイッチ出力８１８Ａおよび８１８Ｂは、スイッチ出力８１８Ａおよび８１８Ｂにおける高周波ノイズを除去するために、増幅器１００６の差動入力に結合されたローパスフィルタ１００８Ａおよび１００８Ｂによってフィルタ処理される。差動増幅器１００６は、スイッチ出力８１８Ａおよび８１８Ｂに基づいて、第１の位相の第１のデューティサイクル、第２の位相の第２のデューティサイクル、またはその両方を制御するための制御信号１００２を生成する。制御信号１００２は、場合によっては、シングルエンド信号または差動信号である。したがって、アクティブにされた場合、差動増幅器１００６は、経路電流Ｉ_P1およびＩ_P2が平衡されないときはいつでも、駆動経路８０４Ａの第１の位相および／または駆動経路８０４Ｂの第２の位相の調整を可能にする。

[00118] 図１１Ａは、いくつかの実施形態による、電圧調整器のフィールドプログラマブルアレイ４００中の２つの電圧調整器４０２によって駆動される電力レール２０６の等価回路図１１００である。調整器間電流平衡（inter-regulator current balancing）のために、各電圧調整器４０２は簡略化され、電圧源モデルによる電圧源１１１０に対応する。これらの電圧調整器４０２によって給電される電力レール２０６は、ＳｏＣ１０２のサブセットに給電するように構成される。各電圧調整器４０２について、出力インターフェース８０２は、物理的にそれぞれの電圧調整器４０２のフットプリント内に位置し、場合によっては第１の相互接続１１０２の寄生抵抗を含む抵抗Ｒｌｉｎｅ１を有する第１の相互接続１１０２を介して電力レール２０６に接続される。いくつかの状況では、電圧調整器４０２の第１の相互接続１１０２は併合されて、調整器ジョイント１１０４、たとえば、図４ＢのＤＣ接続３０８において電力レール２０６が形成される。いくつかの状況では、３つ以上の電圧調整器４０２の第１の相互接続１１０２が併合されて、２つ以上の調整器ジョイント１１０４において電力レール２０６が形成される。場合によっては、２つ以上の調整器ジョイント１１０４は、これらの２つ以上の調整器ジョイント１１０４を接続する追加の相互接続とともに使用される。場合によっては、共通の調整器ジョイント１１０４は、電力レール２０６に給電する電圧調整器４０２の第１の相互接続１１０２の等価抵抗を調整することによって決定される。電力レール２０６は、場合によっては電力レール２０６の寄生抵抗を含む分布抵抗Ｒｌｉｎｅ２を伴って調整器ジョイント１１０４から配線される。各電圧調整器４０２は出力インピーダンスＲ_o１１０６を有する。

[00119] いくつかの実施形態では、２つの電圧調整器４０２間の不一致は、たとえば、ＤＡＣ９０２の基準電圧誤差および／または電圧調整器コントローラ８０６の誤差増幅器９０４のオフセット電圧によって引き起こされる、電圧調整器４０２のうちの１つまたは複数における内部誤差に対応する。第１の相互接続１１０２の抵抗Ｒｌｉｎｅ１は無視できる。電力レール２０６の分布抵抗Ｒｌｉｎｅ２は、２つの電圧調整器４０２間の不一致に影響を及ぼさない。いくつかの実施形態では、各電圧調整器４０２の出力電流は、感知され、誤差増幅器９０４のオフセット入力を制御し、それによって誤差増幅器９０４のオフセット電圧を相殺するために使用される。いくつかの実装形態では、それぞれの電圧調整器４０２の内部誤差を補償するために、変調器１１０８が各電圧調整器４０２に組み込まれる。たとえば、変調器１１０８は、図８Ｂ、図１２Ａまたは図１２Ｂにおける調整器間平衡回路８２６として実装される。

[00120] いくつかの実施形態では、変調器１１０８はローパスフィルタ（ＬＰＦ）１１１２を含む。図１１Ｂは、いくつかの実施形態による、調整器間電流平衡のためにＬＰＦ１１１２を使用する単一の電圧調整器４０２の等価回路図１１５０である。電圧調整器４０２の出力インピーダンスＲ_o１１０６の電圧降下は、電圧調整器４０２の出力電流、すなわち、電圧調整器４０２によって寄与されるレール電流Ｉ_Rの一部分に対応する。電圧降下は、抽出され、ＬＰＦ１１１２によって高周波ノイズを低減するためにフィルタ処理され、スケールファクタ（たとえば、１）とともに電圧調整器コントローラ８０６（たとえば、誤差増幅器９０４）に適用される。ＬＰＦ１１１２は、負のフィードバックが電圧調整器４０２の内部誤差を相殺および補償することを可能にする。この電流平衡構成は、同じ電力レール２０６または電力アレイコントローラ６０２を駆動する他の電圧調整器４０２からのどんな入力または制御も必要とせずに、電圧調整器４０２内で内部的に実装される。

[00121] 図１２Ａと図１２Ｂとは、いくつかの実施形態による、調整器間平衡回路８２６によって制御される電圧調整器４０２の回路図である。調整器間平衡回路８２６は、出力インターフェース８０２と電圧調整器コントローラ８０６とに結合され、それぞれの電圧調整器４０２の出力電流を感知し、電圧調整器コントローラ８０６の制御入力にオフセット１２０２を適用するように構成される。オフセット１２０２は、電圧調整器４０２の感知された出力電流に基づいて決定される。いくつかの実施形態では、電圧調整器コントローラ８０６は、制御入力を受信し、フィードバック入力８４０と、この電圧調整器４０２によって給電される電力レール２０６のレール電圧を定義する制御値との間のオフセット１２０２を適用するように構成された、誤差増幅器９０４を含む。

[00122] 図１２Ａを参照すると、いくつかの実施形態では、調整器間平衡回路８２６は、出力インターフェース８０２において結合された受動負荷構成要素８２０の出力インダクタ１２０４に結合される。調整器間平衡回路８２６は、出力インダクタ１２０４上の電圧降下に基づいて電圧調整器４０２の出力電流を感知するように構成される。代替的に、いくつかの実施形態では、かなり小さい（たとえば、しきい値抵抗よりも小さい）抵抗を有する出力抵抗１２０６が、出力インターフェース８０２において直列に結合される。調整器間平衡回路８２６は、出力抵抗１２０４を介して出力インターフェース８０２に結合され、電圧調整器４０２の出力電流は、出力抵抗１２０４上の電圧降下から感知される。したがって、調整器間平衡回路８２６は、電圧調整器４０２の出力電流を感知し、電圧調整器コントローラ８０６によって受信された制御入力にオフセット１２０２を適用するように構成される。オフセット１２０２は、電圧調整器４０２の出力電流に基づいて、特に出力インダクタ１２０４または出力抵抗１２０６上の電圧降下に基づいて直接的に決定される。

[00123] 図１２Ｂを参照すると、いくつかの実施形態では、電圧調整器４０２は、場合によっては互いに平衡される経路電流を有する複数の駆動経路８０４を含む。いくつかの実施形態では、調整器間平衡回路８２６は、駆動経路８０４のうちの１つにおける受動負荷構成要素８２０の経路インダクタ１２０８に結合される。調整器間平衡回路８２６は、経路インダクタ１２０８上の電圧降下に基づいて電圧調整器４０２の複数の経路電流Ｉ_Pのうちの１つを感知するように構成される。代替的に、いくつかの実施形態では、かなり小さい（たとえば、しきい値抵抗よりも小さい）抵抗を有する経路抵抗１２１０が、複数の駆動経路８０４のうちの１つにおいて直列に結合される。調整器間平衡回路８２６は、経路抵抗１２１０に結合され、電圧調整器４０２の出力電流は、経路抵抗１２１０上の電圧降下から間接的に感知および決定される。とは言うものの、調整器間平衡回路８２６は、電圧調整器４０２の複数の経路電流Ｉ_Pのうちの１つを感知し、電圧調整器コントローラ８０６によって受信された制御入力にオフセット１２０２を適用するように構成される。オフセット１２０２は、複数の経路電流Ｉ_Pのうちの感知された１つに基づいて、特に経路インダクタ１２０８または経路抵抗１２１０上の電圧降下に基づいて決定される。

[00124] いくつかの実施形態では、調整器間平衡回路８２６は、それぞれ、出力インダクタ１２０４と、出力抵抗１２０６と、経路インダクタ１２０８と、経路抵抗１２１０とのうちの１つの２つの端部に結合された２つのＬＰＦを含む。オフセット１２０２は、電圧調整器４０２の出力電流のＤＣおよび低周波部分に基づいて決定される。

[00125] いくつかの実施形態では、電圧調整器４０２は、経路電流Ｉ_P1およびＩ_P2を平衡させるように構成された（図１２Ｂに示されていない）調整器内平衡回路８２４と、電圧調整器４０２の出力電流、すなわち、この電圧調整器４０２に関連付けられた電力レール２０６に提供されるレール電流Ｉ_Rの対応する部分を制御するように構成された調整器間平衡回路８２６の両方を含む。いくつかの実施形態では、電圧調整器４０２は、調整器内平衡回路８２４と調整器間平衡回路８２６とのうちのただ１つを含む。

[00126] 図１３は、いくつかの実施形態による、冗長性を制御するために補助ループ１３０２を有する電圧調整器のフィールドプログラマブルアレイ４００の電圧調整器４０２の回路図である。上記で説明されたように、電圧調整器４０２は、電圧調整器４０２（たとえば、４０２ＲＡ～４０２ＲＤ）が、どんな電力レール２０６にも給電することを可能にされないか、または電圧調整器４０２（たとえば、図７Ｂの４０２Ｈ）が、電力レール２０６を駆動するために使用されるが、電力レール２０６の対応するレール電流Ｉ_Rに寄与するのを一時的に無効にされる、待機／冗長モードを有する。いくつかの実施形態では、電圧調整器４０２がいずれかの電力レール２０６に結合されるかどうかにかかわらず、電圧調整器４０２は、出力インターフェース８０２と、１つまたは複数の駆動経路８０４と、電圧調整器コントローラ８０６と、バイパスユニット８２８とを含む。電圧調整器コントローラ８０６は、１つまたは複数の駆動経路８０４に結合された出力と、フィードバック経路８２２によって出力インターフェース８０２に結合されたフィードバック入力８４０とを有する。バイパスユニット８２８は、１つまたは複数の駆動経路８０４および電圧調整器コントローラ８０６に結合され、ダミー負荷構成要素１３０４を提供するように構成される。待機／冗長モードでは、バイパスユニット８２８がイネーブルにされたとき、補助ループ１３０２は、出力インターフェース８０２から電圧調整器コントローラ８０６の入力へのフィードバック経路８２２をバイパスし、１つまたは複数のスイッチング構成要素１３０６でダミー負荷構成要素１３０４を駆動する。したがって、補助ループ１３０２は、バイパスユニット８２８を含み、待機／冗長モードでは、電圧調整器４０２が電力レール２０６の対応するレール電流Ｉ_Rに寄与するのを無効にするために、フィードバック経路８２２の代わりにイネーブルにされる。

[00127] 待機／冗長モードでは、バイパスユニット８２８は、各駆動経路８０４のスイッチング構成要素８１０と受動負荷構成要素８２０とをバイパスすることを可能にされる。各駆動経路８０４は、ＰＷＭドライバ８１２と、スイッチング構成要素８１０と、バイパスユニット８２８とに結合されたマルチプレクサまたはスイッチ８３０Ｂをさらに含む。マルチプレクサまたはスイッチ８３０Ｂは、待機／冗長モードにおいてバイパスユニット８２８を選択し、スイッチング構成要素８１０を選択解除し、ＰＷＭドライバ８１２をバイパスユニット８２８に電気的に結合するように構成される。電圧調整器４０２は、電圧調整器コントローラ８０６のフィードバック入力８４０と出力インターフェース８０２との間に結合されたマルチプレクサまたはスイッチ８３０Ａをさらに含む。マルチプレクサまたはスイッチ８３０Ａは、バイパスユニットを選択し、電圧調整器コントローラ８０６の入力のために出力インターフェース８０２を選択解除するために、各駆動経路８０４のマルチプレクサまたはスイッチ８３０Ｂと同時に動作するように構成される。いくつかの実施形態では、待機／冗長モードを可能にするようにマルチプレクサまたはスイッチ８３０Ａと、マルチプレクサまたはスイッチ８３０Ｂと、ダミー負荷構成要素１３０４とを同時に制御するために、動作イネーブル信号６１２が使用される。これらの手段によって、待機／冗長モードにおいて、各駆動経路８０４のスイッチング構成要素８１０と受動負荷構成要素８２０とは無効にされる一方で、各駆動経路８０４の電圧調整器コントローラ８０６とＰＷＭドライバ８１２とは、ダミー負荷構成要素１３０４およびスイッチング構成要素１３０６とともに動作する。

[00128] 要約すれば、電圧調整器４０２が待機／冗長モードにあるとき、補助ループ１３０２は、電圧調整器４０２を完全に停止することなしに出力インターフェース８０２を分離するために適用される。駆動経路８０４の電圧調整器コントローラ８０６とＰＷＭドライバ８１２とは動作可能であり、それにより、電圧調整器４０２は、それが待機／冗長モードから回復するとき、即座にウェイクアップし、望ましい過渡応答時間を維持することが可能になる。その上、駆動経路８０４のスイッチング構成要素８１０は分離され、無効にされ、ダミー負荷構成要素１３０４とスイッチング構成要素１３０６とは、駆動経路８０４のスイッチング構成要素８１０と負荷構成要素８２０とよりも少ない電力を消費するように設計される。これは、待機／冗長モードにおいて電圧調整器４０２の電力消費量を効率的に節約する。逆に、電圧調整器４０２の待機／冗長モードを可能にするために補助ループ１３０２が使用されないとき、駆動経路８０４の電圧調整器コントローラ８０６とＰＷＭドライバ８１２とは、待機／冗長モードを可能にするために無効にされる。電圧調整器４０２は、待機／冗長モードにおいて完全に停止され、電圧調整器４０２によって給電される必要がある電力レール２０６の対応するレール電流Ｉ_Rに寄与するためにそれが待機／冗長モードから回復されるたびに、再開される必要がある。再開プロセスは、遅いことが多く、電圧調整器４０２が待機／冗長モードから回復するときのそれの過渡応答時間を損なう。

[00129] 本明細書の様々な記載された実装形態の説明において使用される用語は、特定の実装形態について説明するためのものにすぎず、限定することを意図されていない。様々な記載された実装形態の説明と添付の特許請求の範囲とにおいて使用される単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別段に明確に示すのでなければ、複数形をも含むことが意図される。また、本明細書で使用される「および／または」という用語は、関連する列挙された項目のうちの１つまたは複数のあらゆるすべての可能な組合せを参照および包含することが理解されよう。さらに、本明細書で使用される「含む（includes）」、「含む（including）」、「備える（comprises）」、および／または「備える（comprising）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことが理解されよう。さらに、「第１の」、「第２の」などの用語が、様々な要素について説明するために本明細書で使用され得るが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素を別の要素と区別するために使用されるにすぎない。

[00130] 本明細書で使用される「場合（if）」という用語は、場合によっては、文脈に応じて、「とき（when）」または「時に（upon）」または「を決定したことに応答して」または「を検出したことに応答して」または「という決定に従って」を意味するように解釈される。同様に、「と決定された場合」あるいは「『述べられた条件またはイベント』が検出された場合」という句は、場合によっては、文脈に応じて、「を決定する時に」あるいは「を決定したことに応答して」あるいは「『述べられた条件またはイベント』を検出する時に」あるいは「『述べられた条件またはイベント』を検出したことに応答して」あるいは「『述べられた条件またはイベント』が検出されたという決定に従って」を意味するように解釈される。

[00131] 上記の説明は、特定の実装形態に関して提供されている。しかしながら、上記の例示的な説明は、網羅的であることも、開示された正確な形態に限定することも意図されていない。多くの修正形態および変更形態が、上記の教示に鑑みて可能である。実装形態は、開示される原理と、それらの実際的適用例とを最も良く説明することによって、他者が、本開示と、企図される特定の使用に適した様々な修正を伴う様々な実装形態とを最も良く利用することを可能にするために、選定および説明されたものである。

Claims (18)

1. フィールドプログラマブルアレイ中に配置された複数の電圧調整器と、
   前記複数の電圧調整器に結合された電力アレイコントローラとを備え、ここにおいて、前記電力アレイコントローラは、複数の電力レールに電力を出力するように前記複数の電圧調整器を制御するように構成され、前記複数の電力レールの各々が、それぞれのレール電圧においてそれぞれのレール電流を提供し、前記複数の電力レール中の前記電力レールの各々について、前記電力アレイコントローラは、
   前記それぞれの電力レールに関連する前記それぞれのレール電流を決定することと、
   少なくとも前記それぞれのレール電流に従って電圧調整器のサブセットを選択することと、
   電圧調整器の前記サブセットが前記それぞれのレール電圧を生成し、前記それぞれのレール電流を集合的に提供することを可能にすることと
   を行うように構成された、集積半導体デバイス。
2. 前記電力アレイコントローラは、少なくとも前記それぞれのレール電圧に基づいて制御値を決定するように、および電圧調整器の前記サブセットが、前記決定された制御値に従って、前記それぞれのレール電圧を生成し、前記それぞれのレール電流を集合的に提供することを可能にするように構成された、請求項１に記載の集積半導体デバイス。
3. 電圧調整器の前記サブセットを可能にすることが、電圧調整器の前記サブセットに前記制御値を提供することを含み、ここにおいて、電圧調整器の前記サブセットが、前記それぞれのレール電圧を生成し、前記それぞれのレール電流を集合的に提供するように前記制御値によって制御される、請求項２に記載の集積半導体デバイス。
4. 電圧調整器の前記サブセットを可能にすることが、前記それぞれのレール電圧を生成し、前記それぞれのレール電流を集合的に提供するために、電圧調整器の前記選択されたサブセットに動作イネーブル信号を提供することをさらに含む、請求項３に記載の集積半導体デバイス。
5. 前記電力アレイコントローラが、前記それぞれの電力レール負荷に関する予期されるかまたは実際の負荷に対応する負荷情報に従って、前記それぞれの電力レールに関連する前記それぞれのレール電流を決定するように構成された、請求項１から４のいずれかに記載の集積半導体デバイス。
6. 前記負荷情報が、前記それぞれの電力レールに結合されたプロセッサの１つまたは複数のクラスタについてのプロセッサ負荷情報に対応する、請求項５に記載の集積半導体デバイス。
7. １つまたは複数の直流（ＤＣ）電力供給インターフェースをさらに備え、各ＤＣ電力供給インターフェースが、別個のＤＣ供給電圧を受け取るように構成され、各電圧調整器が、前記１つまたは複数のＤＣ電力供給インターフェースのそれぞれのサブセットに結合され、対応するＤＣ供給電圧によって給電され、前記対応するＤＣ供給電圧から前記それぞれのレール電圧を生成するように構成された、
   請求項１から６のいずれかに記載の集積半導体デバイス。
8. それぞれの時間において、前記複数の電圧調整器のうちの少なくとも１つが、冗長であり、前記複数の電力レールのいずれにも結合されていない、請求項１から７のいずれかに記載の集積半導体デバイス。
9. 各電力レールについて電圧調整器の前記サブセットを選択することが、
   それぞれの時間において電圧調整器の前記サブセットの各々を前記それぞれの電力レールに一意に関連付けること
   をさらに備える、請求項１から８のいずれかに記載の集積半導体デバイス。
10. 各電力レールについて、
    前記それぞれのレール電流が最大レール電流Ｉ_RLMを有し、
    電圧調整器の前記サブセットの各々が、最大調整器電流Ｉ_RGMまでの調整器電流を提供するように構成され、
    電圧調整器の前記サブセットが、前記最大レール電流Ｉ_RLMと前記最大調整器電流Ｉ_RGMとの比に対応する第１の数の電圧調整器を有する、
    請求項１から９のいずれかに記載の集積半導体デバイス。
11. 第１の電力レールが、前記第１の電力レールの各始動において過渡負荷応答時間内に前記それぞれのレール電圧に達するように構成され、
    前記過渡負荷応答時間が、前記最大調整器電流Ｉ_RGMによって可能にされ、
    前記第１の数が、前記過渡負荷応答時間に基づいて決定される、
    請求項１０に記載の集積半導体デバイス。
12. 第２の電力レールが、前記第２の電力レールの各始動において過渡負荷応答時間内に前記それぞれのレール電圧に達し、通常動作中に前記最大レール電流Ｉ_RLMを出力するように構成され、前記過渡負荷応答時間が、前記最大レール電流Ｉ_RLMよりも小さい過渡負荷電流によって可能にされる、請求項１０に記載の集積半導体デバイス。
13. 前記電力アレイコントローラは、各電力レールについて、
    前記それぞれの電力レールの瞬時レール電流を決定することと、
    電圧調整器の前記サブセットのすべてが前記それぞれの電力レールの前記瞬時レール電流を集合的に提供することを可能にすることと
    を行うように構成された、請求項１０に記載の集積半導体デバイス。
14. 前記電力アレイコントローラは、各電力レールについて、
    前記それぞれの電力レールの瞬時レール電流を決定することと、
    前記瞬時レール電流と前記最大調整器電流Ｉ_RGMとを比較することと、
    電圧調整器の前記サブセット中の１つまたは複数の電圧調整器を無効にすることと、
    前記電圧調整器の前記サブセットの残りが前記それぞれの電力レールの前記瞬時レール電流を集合的に提供することを可能にすることと
    を行うように構成された、請求項１０に記載の集積半導体デバイス。
15. 前記複数の電圧調整器が互いに同等である、請求項１から１４のいずれかに記載の集積半導体デバイス。
16. 前記複数の電圧調整器の各々が、複数のあらかじめ定義された電圧調整器タイプから選択されるそれぞれの電圧調整器タイプに対応し、
    各電力レールについて、電圧調整器の前記サブセットが、それぞれの電圧調整器タイプに対応し、電圧調整器の前記サブセットを選択することが、少なくとも１つの性能基準に基づいて前記それぞれの電圧調整器タイプを決定することを含む、
    請求項１から１５のいずれかに記載の集積半導体デバイス。
17. 各電力レールについて、電圧調整器の前記サブセットの各々は、
    前記それぞれの電力レールに結合され、前記レール電圧を提供し、前記それぞれのレール電流を前記それぞれの電力レールに送達するように構成された出力インターフェースと、
    前記出力インターフェースに結合され、動作周波数で動作するように構成された１つまたは複数の駆動経路と、
    前記１つまたは複数の駆動経路に結合された出力、およびフィードバック経路によって前記出力インターフェースに結合された入力を有し、前記１つまたは複数の駆動経路を制御するように構成された電圧調整器コントローラと、
    前記１つまたは複数の駆動経路および前記電圧調整器コントローラに結合されたバイパスユニットと、前記バイパスユニットが、ダミー負荷構成要素を提供するように構成され、ここにおいて、前記それぞれの電圧調整器は、前記バイパスユニットが、前記出力インターフェースから前記電圧調整器コントローラの前記入力への前記フィードバック経路をバイパスし、それにより、前記それぞれの電圧調整器が前記それぞれのレール電流に寄与するのを無効にすることを可能にされる、待機／冗長モードを有する、
    をさらに備える、請求項１から１６のいずれかに記載の集積半導体デバイス。
18. 各電力レールについて、電圧調整器の前記サブセット中の各電圧調整器が、前記それぞれのレール電流の一部分を提供するように構成され、
    前記それぞれの電力レールに電気的に結合された出力インターフェースと、
    各々が前記出力インターフェースに結合され、前記それぞれの電力レールにそれぞれの経路電流を提供するように構成された、複数の駆動経路と、
    調整器内平衡回路および調整器間平衡回路のうちの少なくとも１つと
    をさらに含み、
    ここにおいて、前記調整器内平衡回路が、前記複数の駆動経路に結合され、前記複数の駆動経路の前記それぞれの経路電流を平衡させるように構成され、および
    ここにおいて、前記調整器間平衡回路が、前記出力インターフェースに結合され、前記それぞれの電圧調整器によって提供される前記それぞれのレール電流の前記一部分を、電圧調整器の前記サブセット中の別個の電圧調整器によって提供される前記それぞれのレール電流の少なくとも別の部分と平衡させるように構成された、
    請求項１から１７のいずれかに記載の集積半導体デバイス。

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