KR20230133922A - 저항 값들의 변동이 적은 게이트 저항기들을 갖는 반도체 디바이스들 - Google Patents

저항 값들의 변동이 적은 게이트 저항기들을 갖는 반도체 디바이스들 Download PDF

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KR20230133922A
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세형 류
토마스 E. 해링턴 3세
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울프스피드, 인크.
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Abstract

전력 반도체 디바이스들은 복수의 단위 셀 트랜지스터를 갖는 활성 영역 및 비활성 게이트 패드 영역을 포함하는 반도체 층 구조물, 반도체 층 구조물의 상부 면 상의 게이트 저항기 층, 게이트 저항기 층의 상부 면 상에 직접 있는 내부 컨택트, 및 게이트 저항기 층의 상부 면 상에 직접 있는 외부 컨택트를 포함한다. 외부 컨택트는 반도체 디바이스의 상기 비활성 게이트 패드 영역 내에서 내부 컨택트를 감싼다.

Description

저항 값들의 변동이 적은 게이트 저항기들을 갖는 반도체 디바이스들
관련 출원에 대한 상호 참조
본 출원은 2021년 3월 1일자로 출원된 미국 특허 출원 일련 번호 제17/188,329호에 대한 우선권을 주장하며, 그 전체 내용은 여기에 참조로 포함된다.
기술 분야
본 발명은 반도체 디바이스들에 관한 것이고, 더 구체적으로는 게이트 저항기들을 갖는 반도체 디바이스들에 관한 것이다.
예를 들어 전력 금속 산화물 반도체 전계 효과 트랜지스터들("MOSFET"), 절연 게이트 바이폴라 트랜지스터("IGBT") 및 다양한 다른 디바이스들을 포함하는 광범위하게 다양한 전력 반도체 디바이스들이 본 기술분야에 공지되어 있다. 이러한 전력 반도체 디바이스들은 일반적으로 실리콘 탄화물 또는 질화갈륨계 재료들과 같은 와이드 밴드갭 반도체 재료들로 제조된다(여기서, "와이드 밴드갭 반도체"라는 용어는 적어도 1.4eV의 밴드갭을 갖는 임의의 반도체를 포괄함). 전력 반도체 디바이스들은 큰 전압들 및/또는 전류들을 선택적으로 차단하거나 통과시키도록 설계된다. 예를 들어, 차단 상태에서, 전력 반도체 디바이스는 수백 또는 수천 볼트의 전위를 유지하도록 설계될 수 있다.
전력 MOSFET과 같은 전력 반도체 디바이스들은 측방향 구조물 또는 수직 구조물을 가질 수 있다. 측방향 구조물을 갖는 전력 MOSFET은 디바이스의 반도체 층 구조물의 동일한 주요 표면(즉, 상측 또는 하측) 상에 MOSFET의 소스 영역 및 드레인 영역 둘 다를 갖는다. 대조적으로, 수직 구조물을 갖는 전력 MOSFET은 반도체 층 구조물의 하나의 주요 표면 상에 소스 영역을 갖고 그의 다른(반대되는) 주요 표면 상에 드레인 영역을 갖는다. 수직 구조물은 높은 전류 밀도들을 지원할 수 있고 높은 전압들을 차단할 수 있는 두꺼운 반도체 드리프트 층을 허용하므로, 수직 디바이스 구조물들은 전형적으로 매우 높은 전력의 응용들에 사용된다. 여기서, "반도체 층 구조물"이라는 용어는 반도체 기판들 및/또는 반도체 에피택셜 층들과 같은 하나 이상의 반도체 층을 포함하는 구조물을 지칭한다.
종래의 수직 실리콘 탄화물 전력 MOSFET은 실리콘 탄화물 웨이퍼와 같은 실리콘 탄화물 기판 상에 형성된 실리콘 탄화물 드리프트 영역을 포함한다. MOSFET은 하나 이상의 반도체 디바이스가 형성되는 활성 영역은 물론, 활성 영역 및/또는 게이트 본드 패드 영역을 둘러쌀 수 있는 종단 영역과 같은 하나 이상의 비활성 영역을 갖는다. 활성 영역은 역방향 바이어스 동작 동안 전압을 차단하고 순방향 바이어스 동작 동안 전류 흐름을 제공하기 위한 주 접합부의 역할을 한다. 전력 MOSFET은 전형적으로 단위 셀 구조물을 가지며, 이는 활성 영역이 전기적으로 병렬로 연결되어 단일 전력 MOSFET으로서 기능하는 다수의 개별 "단위 셀" MOSFET을 포함함을 의미한다. 고전력 응용들에서, 이러한 디바이스는 수천 또는 수만 개의 단위 셀을 포함할 수 있다.
전력 MOSFET들 및 IGBT들과 같은 많은 전력 반도체 디바이스들은 게이트 구조물들을 갖는다. 이러한 디바이스들은 그 게이트 구조물들에 상이한 바이어스 전압들을 인가함으로써 턴온 및 턴오프될 수 있다. 게이트 구조물은 게이트 본드 패드(또는 다른 게이트 단자)로부터 각각의 개별 단위 셀의 게이트 핑거까지의 전기적 경로의 길이의 함수인 분산된 게이트 저항, 및 게이트 구조물을 형성하는 재료들의 시트 저항을 갖는다. 게이트 구조물은 예를 들어 게이트 본드 패드, 디바이스의 활성 영역 내의 복수의 게이트 핑거, 게이트 패드, 게이트 패드와 게이트 핑거들 사이에서 연장되는 하나 이상의 게이트 버스, 및 게이트 버스(들)와 게이트 핑거들 사이에 위치될 수 있는 임의적인(optional) 게이트 러너들을 포함할 수 있다. 많은 응용들에서, 예를 들어 게이트 구조물 내의 어딘가에 이산 또는 "집중(lumped)" 게이트 저항기를 추가함으로써 게이트 저항의 양을 증가시키는 것이 바람직할 수 있다. 증가된 게이트 저항은 예를 들어 디바이스의 스위칭 속도를 제한하거나 전기적 링잉 및/또는 노이즈를 줄이기 위해 사용될 수 있다.
본 발명의 실시예들에 따르면, 복수의 단위 셀 트랜지스터를 갖는 활성 영역, 및 비활성 게이트 패드 영역을 포함하는 반도체 층 구조물; 반도체 층 구조물의 상부 면 상의 게이트 저항기 층; 게이트 저항기 층의 상부 면 상에 직접 있는(directly on) 내부 컨택트; 및 게이트 저항기 층의 상부 면 상에 직접 있는 외부 컨택트를 포함하는 반도체 디바이스들이 제공된다. 이러한 디바이스의 수평 단면에서, 외부 컨택트는 반도체 디바이스의 비활성 게이트 패드 영역 내에서 내부 컨택트를 감싼다.
일부 실시예들에서, 이러한 반도체 디바이스들은 내부 컨택트와 외부 컨택트 사이에서 게이트 저항기 층의 상부 면 상에 직접 있는 내부 유전체 패턴을 더 포함할 수 있다.
일부 실시예들에서, 집중 게이트 저항기(lumped gate resistor)는 내부 유전체 패턴의 바로 아래에서 게이트 저항기 층 내에 정의될 수 있다.
일부 실시예들에서, 집중 게이트 저항기의 수평 단면은 타원형 링의 적어도 일부를 정의할 수 있다. 일부 실시예들에서, 내부 유전체 패턴의 수평 단면은 타원형 링의 형상을 가질 수 있다.
일부 실시예들에서, 게이트 저항기 층은 제1 시트 저항을 갖는 제1 재료를 포함할 수 있고, 내부 컨택트 및 외부 컨택트는 각각 제1 시트 저항보다 작은 시트 저항을 갖는 재료들을 포함할 수 있다.
일부 실시예들에서, 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함할 수 있고, 집중 게이트 저항기는 게이트 패드와 게이트 핑거들 사이에 전기적으로 개재될 수 있다.
일부 실시예들에서, 내부 컨택트의 외부 측벽과 외부 컨택트의 내부 측벽 사이의 간격은 일정한 거리일 수 있는 한편, 다른 실시예들에서, 이러한 거리는 가변 거리일 수 있다.
일부 실시예들에서, 내부 유전체 패턴의 형상은 집중 게이트 저항기의 형상을 정의할 수 있다.
일부 실시예들에서, 내부 컨택트는 집중 게이트 저항기의 제1 에지에 게이트 신호를 전달하도록 구성될 수 있고, 외부 컨택트는 제1 에지에 반대되는 집중 게이트 저항기의 제2 에지로부터 게이트 신호를 수신하도록 구성될 수 있다.
일부 실시예들에서, 외부 컨택트가 내부 컨택트를 둘러쌀 수 있거나, 외부 컨택트, 및 반도체 디바이스의 적어도 하나의 에지가 내부 컨택트를 둘러쌀 수 있다.
본 발명의 추가 실시예들에 따르면, 반도체 층 구조물; 및 반도체 층 구조물의 상부 면 상에 집중 게이트 저항기를 포함하는 게이트 구조물을 포함하는 반도체 디바이스들이 제공된다. 집중 게이트 저항기의 수평 단면은 폐쇄된 형상을 정의한다.
일부 실시예들에서, 폐쇄된 형상은 타원형 링일 수 있다.
일부 실시예들에서, 폐쇄된 형상은 제1 폐쇄된 형상일 수 있고, 제2 폐쇄된 형상을 정의하는 수평 단면을 갖는 유전체 패턴은 집중 게이트 저항기의 바로 위에(directly above) 위치될 수 있다. 일부 실시예들에서, 제2 폐쇄된 형상은 타원형 링일 수 있다.
일부 실시예들에서, 유전체 패턴은 제1 유전체 패턴일 수 있고, 게이트 구조물은 제2 유전체 패턴 및 내부 컨택트를 더 포함할 수 있으며, 여기서 내부 컨택트는 제1 유전체 패턴을 제2 유전체 패턴으로부터 분리한다.
일부 실시예들에서, 게이트 구조물은 외부 컨택트를 더 포함할 수 있고, 외부 컨택트는 내부 컨택트 및 외부 컨택트를 위에서 볼 때 내부 컨택트를 감싼다.
일부 실시예들에서, 집중 게이트 저항기는 제1 시트 저항을 갖는 제1 재료를 포함할 수 있고, 내부 컨택트 및 외부 컨택트는 각각 제1 시트 저항보다 작은 시트 저항을 갖는 재료들을 포함할 수 있다.
일부 실시예들에서, 폐쇄된 형상은 환형 링일 수 있다.
일부 실시예들에서, 집중 게이트 저항기의 저항값은 집중 게이트 저항기 재료의 시트 저항 및 제1 내부 컨택트와 외부 컨택트 사이의 간격의 함수일 수 있다.
일부 실시예들에서, 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함할 수 있고, 집중 게이트 저항기는 게이트 패드와 게이트 핑거들 사이에 전기적으로 개재될 수 있다.
일부 실시예들에서, 폐쇄된 형상의 내부 에지와 폐쇄된 형상의 외부 에지 사이의 간격은 일정한 거리 또는 가변 거리일 수 있다.
본 발명의 또한 추가 실시예들에 따르면, 반도체 층 구조물의 상부 면 상에 집중 게이트 저항기를 포함하는 게이트 구조물을 포함하는 반도체 디바이스들이 제공된다. 집중 게이트 저항기의 제1 단부 및 반대되는 제2 단부는 각각 반도체 디바이스의 주변부로 연장된다.
일부 실시예들에서, 제1 단부는 반도체 디바이스의 제1 에지로 연장될 수 있고, 제2 단부는 또한 반도체 디바이스의 제1 에지로 연장될 수 있다. 일부 실시예들에서, 제1 단부는 반도체 디바이스의 제1 에지로 연장될 수 있고, 제2 단부는 반도체 디바이스의 제2 에지로 연장될 수 있으며, 여기서 제2 에지는 제1 에지에 인접할 수 있다.
일부 실시예들에서, 집중 게이트 저항기는 타원형 링의 대략 절반, 또는 타원형 링의 대략 1/4을 정의하는 수평 단면을 가질 수 있다.
일부 실시예들에서, 타원형 링의 일부를 정의하는 유전체 패턴은 집중 게이트 저항기의 바로 위에 위치될 수 있다.
일부 실시예들에서, 게이트 구조물은 집중 게이트 저항기의 외부 에지에 연결되는 외부 컨택트, 및 집중 게이트 저항기의 내부 에지에 연결되는 내부 컨택트를 더 포함할 수 있다.
일부 실시예들에서, 집중 게이트 저항기는 제1 시트 저항을 갖는 제1 재료를 포함할 수 있고, 내부 컨택트 및 외부 컨택트는 각각 제1 시트 저항보다 작은 시트 저항을 갖는 재료들을 포함할 수 있다.
일부 실시예들에서, 내부 컨택트의 외부 에지와 외부 컨택트의 내부 에지 사이의 간격은 집중 게이트 저항기의 길이를 따라 일정할 수 있다. 다른 실시예들에서, 내부 컨택트의 외부 에지와 외부 컨택트의 내부 에지 사이의 간격은 집중 게이트 저항기의 길이를 따라 변할 수 있다.
일부 실시예들에서, 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함할 수 있고, 집중 게이트 저항기는 게이트 패드와 게이트 핑거들 사이에 전기적으로 개재된다.
본 발명의 추가 실시예들에 따르면, 반도체 층 구조물; 및 반도체 층 구조물 상의 게이트 구조물을 포함하는 반도체 디바이스들이 제공되고, 게이트 구조물은 제1 재료로 형성된 집중 게이트 저항기, 내부 컨택트, 및 외부 컨택트를 포함한다. 이러한 디바이스들에서, 내부 컨택트 및 외부 컨택트 중 적어도 하나는 집중 게이트 저항기의 측벽과 실질적으로 정렬되는 만곡된 측벽을 갖고, 집중 게이트 저항기의 저항값은 제1 재료 층의 시트 저항 및 내부 컨택트와 외부 컨택트 사이의 간격의 함수이다.
일부 실시예들에서, 내부 컨택트의 외부 에지 및 외부 컨택트의 내부 에지 둘 다는 만곡된 측벽들을 가질 수 있다.
일부 실시예들에서, 내부 컨택트의 외부 에지와 외부 컨택트의 내부 에지 사이의 간격은 집중 게이트 저항기의 길이를 따라 일정할 수 있거나, 집중 게이트 저항기의 길이를 따라 변할 수 있다. 일부 실시예들에서, 내부 컨택트 및 외부 컨택트는 각각 제2 재료를 포함할 수 있고, 제1 재료의 시트 저항은 제2 재료의 시트 저항보다 클 수 있다.
일부 실시예들에서, 게이트 구조물은 게이트 패드, 및 복수의 게이트 핑거를 더 포함할 수 있고, 여기서 내부 컨택트는 게이트 패드를 집중 게이트 저항기에 전기적으로 연결하고, 외부 컨택트는 집중 게이트 저항기를 게이트 핑거들에 전기적으로 연결한다.
일부 실시예들에서, 집중 게이트 저항기의 적어도 일부는 타원형 링의 적어도 일부를 정의하는 수평 단면을 가질 수 있다. 일부 실시예들에서, 집중 게이트 저항기의 수평 단면은 반-타원형 링을 정의할 수 있고, 집중 게이트 저항기는 반도체 디바이스의 에지에 인접하여 위치될 수 있다. 일부 실시예들에서, 집중 게이트 저항기의 수평 단면은 타원형 링의 대략 1/4을 정의할 수 있고, 집중 게이트 저항기는 반도체 디바이스의 코너에 인접하여 위치될 수 있다.
일부 실시예들에서, 타원형 링의 적어도 일부를 정의하는 단면을 갖는 유전체 패턴은 집중 게이트 저항기의 바로 위에 위치될 수 있다.
본 발명의 다른 실시예들에 따르면, 반도체 층 구조물; 및 반도체 층 구조물의 상부 면 상의 게이트 구조물을 포함하는 반도체 디바이스들이 제공되고, 게이트 구조물은 만곡된 내부 측벽 및 만곡된 외부 측벽을 갖는 유전체 패턴을 포함한다.
일부 실시예들에서, 게이트 구조물은 유전체 패턴의 바로 아래에 있는 집중 게이트 저항기를 더 포함할 수 있다.
일부 실시예들에서, 집중 게이트 저항기는 유전체 패턴의 바로 아래에 있는 반도체 층의 부분일 수 있고, 집중 게이트 저항기의 제1 및 제2 반대 측벽들은 유전체 패턴의 제1 및 제2 반대 측벽들과 실질적으로 정렬될 수 있다.
일부 실시예들에서, 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함할 수 있고, 집중 게이트 저항기는 게이트 패드와 하나 이상의 게이트 버스 사이에 전기적으로 개재될 수 있다. 일부 실시예들에서, 게이트 패드 및 하나 이상의 게이트 버스는 각각 금속을 포함할 수 있다.
일부 실시예들에서, 만곡된 내부 측벽 및 만곡된 외부 측벽은 타원형 링(예를 들어, 환형 링)의 적어도 일부를 정의할 수 있다.
일부 실시예들에서, 만곡된 내부 측벽 및 만곡된 외부 측벽은 환형 링의 대략 절반을 정의할 수 있다.
일부 실시예들에서, 환형 링의 제1 단부는 반도체 디바이스의 제1 에지로 연장될 수 있고, 환형 링의 반대되는 제2 단부는 또한 반도체 디바이스의 제1 에지로 연장될 수 있다.
일부 실시예들에서, 만곡된 내부 측벽 및 만곡된 외부 측벽은 환형 링의 대략 1/4을 정의할 수 있다.
일부 실시예들에서, 환형 링의 제1 단부는 반도체 디바이스의 제1 에지로 연장될 수 있고, 환형 링 게이트의 반대되는 제2 단부는 반도체 디바이스의 제2 에지로 연장될 수 있다.
일부 실시예들에서, 반도체 디바이스의 제2 에지는 반도체 디바이스의 제1 에지에 인접할 수 있다.
일부 실시예들에서, 반도체 층 구조물은 복수의 와이드 밴드갭 반도체 층을 포함할 수 있고, 집중 게이트 저항기는 와이드 밴드갭 반도체 층 구조물의 상부 면 상에, 그리고 적어도 부분적으로 게이트 패드 아래에 있을 수 있다.
일부 실시예들에서, 게이트 구조물은 복수의 게이트 러너를 더 포함할 수 있고, 각각의 게이트 러너는 게이트 핑거들 각각에 연관되며, 집중 게이트 저항기는 게이트 패드와 게이트 러너들 각각의 사이에 전기적으로 개재될 수 있다.
일부 실시예들에서, 집중 게이트 저항기는 필드 산화물 층의 최상부에 있을 수 있다.
일부 실시예들에서, 유전체 패턴의 수평 단면은 반-타원형 링을 정의할 수 있고, 집중 게이트 저항기는 반도체 디바이스의 에지에 인접하여 위치될 수 있다.
일부 실시예들에서, 유전체 패턴의 수평 단면은 타원형 링의 대략 1/4을 정의할 수 있고, 집중 게이트 저항기는 반도체 디바이스의 코너에 인접하여 위치될 수 있다.
일부 실시예들에서, 유전체 패턴의 적어도 일부는 게이트 패드의 아래에 있을 수 있다.
일부 실시예들에서, 게이트 구조물은 유전체 패턴의 만곡된 내부 측벽에 접하는 내부 컨택트, 및 유전체 패턴의 만곡된 외부 측벽에 접하는 외부 컨택트를 더 포함할 수 있다.
본 발명의 다른 추가 실시예들에 따르면, 수직 방향을 따라 적층된 복수의 반도체 층을 포함하는 반도체 층 구조물; 및 반도체 층 구조물의 상부 면 상에 있고, 집중 게이트 저항기를 포함하는 게이트 구조물을 포함하는 반도체 디바이스들이 제공된다. 집중 게이트 저항기의 수평 단면은 만곡된 내부 표면 및 만곡된 외부 표면을 갖는다.
일부 실시예들에서, 만곡된 내부 표면 및 만곡된 외부 표면은 타원형 링의 적어도 일부를 정의할 수 있다.
일부 실시예들에서, 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함할 수 있고, 집중 게이트 저항기는 게이트 패드와 게이트 핑거들 사이에 전기적으로 개재될 수 있다. 일부 실시예들에서, 게이트 패드 및 하나 이상의 게이트 버스는 각각 금속을 포함할 수 있고, 게이트 핑거들은 반도체 재료를 포함할 수 있다.
일부 실시예들에서, 집중 게이트 저항기는 반도체 층 내에 있을 수 있다.
일부 실시예들에서, 집중 게이트 저항기의 수평 단면은 환형 링의 적어도 일부(예를 들어, 환형 링의 대략 절반 또는 환형 링의 대략 1/4)를 정의할 수 있다.
일부 실시예들에서, 반도체 층 구조물은 복수의 와이드 밴드갭 반도체 층을 포함할 수 있고, 집중 게이트 저항기는 와이드 밴드갭 반도체 층 구조물의 상부 면 상에, 그리고 적어도 부분적으로는 게이트 패드의 아래에 있을 수 있다.
일부 실시예들에서, 집중 게이트 저항기의 수평 단면은 반-타원형 링을 정의할 수 있고, 집중 게이트 저항기는 반도체 디바이스의 에지에 인접하여 위치될 수 있다.
일부 실시예들에서, 집중 게이트 저항기의 수평 단면은 타원형 링의 대략 1/4을 정의할 수 있고, 집중 게이트 저항기는 반도체 디바이스의 코너에 인접하여 위치될 수 있다.
일부 실시예들에서, 타원형 링의 적어도 일부를 정의하는 수평 단면을 갖는 유전체 층이 집중 게이트 저항기의 바로 위에 위치될 수 있다.
일부 실시예들에서, 집중 게이트 저항기는 폴리실리콘 층 내에 형성될 수 있다.
본 발명의 또 다른 실시예들에 따르면, 반도체 층 구조물; 반도체 층 구조물의 상부 면 상의 게이트 저항기 층; 게이트 저항기 층의 상부 면 상에 직접 있는 내부 컨택트; 게이트 저항기 층의 상부 면 상에 직접 있는 외부 컨택트; 및 내부 컨택트와 외부 컨택트 사이에서 게이트 저항기 층의 상부 면 상에 직접 있는 외부 유전체 패턴을 포함하는 반도체 디바이스들이 제공된다. 내부 컨택트의 외부 측벽과 외부 컨택트의 내부 측벽 사이의 거리는 변한다.
일부 실시예들에서, 이러한 반도체 디바이스들은 게이트 저항기 층의 상부 면 상에 직접 있는 내부 유전체 패턴을 더 포함할 수 있고, 내부 컨택트는 내부 유전체 패턴과 외부 유전체 패턴 사이에 있다.
도 1a는 종래의 전력 MOSFET의 개략적인 평면도이다.
도 1b는 그 최상부 층들이 제거된 도 1a의 전력 MOSFET의 개략적인 평면도이다.
도 1c는 도 1a의 라인 1C-1C를 따라 취해진 개략적인 수직 단면도이다.
도 2a는 그 패시베이션 층 및 게이트 본드 패드가 제거된 도 1a의 종래의 전력 MOSFET의 영역 "A"의 개략적인 수평 단면도이다.
도 2b는 도 2a의 라인 2B-2B를 따라 취해진 개략적인 수직 단면도이다.
도 2c는 게이트 버스들의 디바이스 구조물 내의 레벨에서 단면이 취해진, 도 1a의 전력 MOSFET의 영역 "A"의 개략적인 수평 단면도이다.
도 2d는 도 2c의 라인 2D-2D를 따라 취해진 개략적인 수직 단면도이다.
도 2e는 게이트 패드 아래에 형성된 반도체 층의 디바이스 구조물 내의 레벨에서 단면이 취해진, 도 1a의 전력 MOSFET의 영역 "A"의 개략적인 수평 단면도이다.
도 2f는 도 2e의 라인 2F-2F를 따라 취해진 개략적인 수직 단면도이다.
도 2g는 도 2e의 라인 2G-2G를 따라 취해진 개략적인 수직 단면도이다.
도 2h는 도 2e의 라인 2H-2H를 따라 취해진 개략적인 수직 단면도이다.
도 3a는 본 발명의 실시예들에 따른 전력 MOSFET의 개략적인 평면도이다.
도 3b는 게이트 본드 패드의 바로 아래에서 단면이 취해진 도 3a의 전력 MOSFET의 영역 "B"의 확대된 개략적인 수평 단면도이다.
도 3c는 도 3b의 라인 3C-3C를 따라 취해진 개략적인 수직 단면도이다.
도 3d는 게이트 패드의 아래에 있는 금속간 유전체 층의 레벨에서 단면이 취해진 도 3a의 전력 MOSFET의 영역 "B"의 개략적인 수평 단면도이다.
도 3e는 도 3d의 라인 3E-3E를 따라 취해진 개략적인 수직 단면도이다.
도 3f는 도 3a의 MOSFET의 여러 층의 개략적인 사시도이다.
도 4a는 본 발명의 추가 실시예들에 따른 전력 MOSFET의 개략적인 평면도이다.
도 4b는 게이트 패드의 아래에 있는 금속간 유전체 층의 레벨에서 단면이 취해진 도 4a의 전력 MOSFET의 영역 "C"의 개략적인 수평 단면도이다.
도 4c는 도 4b의 라인 4C-4C를 따라 취해진 개략적인 수직 단면도이다.
도 5a는 본 발명의 추가 실시예들에 따른 전력 MOSFET의 개략적인 평면도이다.
도 5b는 게이트 패드의 아래에 있는 금속간 유전체 층의 레벨에서 단면이 취해진 도 5a의 전력 MOSFET의 영역 "D"의 개략적인 수평 단면도이다.
도 5c는 도 5b의 라인 5C-5C를 따라 취해진 개략적인 수직 단면도이다.
도 6a는 비-원형 타원형 링 형상을 갖는 집중 게이트 저항기를 갖는 본 발명의 실시예들에 따른 전력 MOSFET의 개략적인 수평 단면도이다.
도 6b는 도 6a의 라인 6B-6B를 따라 취해진 수직 단면도이다.
도 7a-도 7c는 부분적으로 또는 완전히 선형인 형상들을 갖는 집중 게이트 저항기들을 갖는 본 발명의 추가 실시예들에 따른 MOSFET들의 수평 단면도들이다.
도 8은 집중 게이트 저항기에 대한 내부 및 외부 컨택트들 사이의 갭이 어떻게 일정할 필요가 없는지를 나타내는 본 발명의 추가 실시예들에 따른 전력 MOSFET의 개략적인 수평 단면도이다.
도 9a 및 도 9b는 집중 게이트 저항기에 대한 내부 컨택트를 위한 대안적인 설계를 나타내는, 위의 도 3d 및 도 3e에 각각 대응하는 개략적인 단면도들이다.
도 10은 본 발명의 실시예들에 따른 집중 게이트 저항기를 포함할 수 있는 게이트 트렌치 MOSFET의 개략적인 수직 단면도이다.
MOSFET들, IGBT들, 게이트 제어 사이리스터들(gate-controlled thyristors) 및 그와 유사한 것과 같은 전력 반도체 디바이스들은 게이트 저항을 원하는 값들로 증가시키도록 설계된 집중 게이트 저항기들을 포함할 수 있다. 이러한 집중 게이트 저항기들은 디바이스의 성능을 개선시킬 수 있지만, 제조 공차들로 인한 집중 게이트 저항기의 저항 값의 임의의 변동이 최대한 작게 유지되는 것이 중요할 수 있는데, 왜냐하면 이상적인 저항 값으로부터의 작은 변동들조차도 전력 반도체 디바이스의 성능에 부정적인 영향을 미칠 수 있기 때문이다. 통상적으로, 집중 게이트 저항기들은 고저항 재료를 통해 게이트 신호를 위한 전류 경로를 라우팅함으로써 구현된다. 종래의 집중 게이트 저항기의 저항은 저항기의 길이, 저항기의 폭, 및 그 안에 저항기가 형성되는 재료의 시트 저항의 함수이다. 제조 공차들로 인해, 저항기의 길이 및 폭은 그들의 이상적인 값으로부터 변할 수 있으며, 이러한 변동은 디바이스의 성능에 영향을 줄 만큼 충분히 클 수 있다.
본 발명의 실시예들에 따르면, 내부 컨택트 및 외부 컨택트 둘 다에 연결되는 집중 게이트 저항기들을 갖는 전력 반도체 디바이스들이 제공된다. 저항기들은 게이트 전류가 내부 컨택트로부터 저항기를 거쳐 외부 컨택트로 흐르도록 설계된다. 이러한 디바이스들에서, 외부 컨택트는 디바이스의 비활성 영역 내에서 내부 컨택트를 "감쌀(enclose)" 수 있다. 외부 컨택트에 의해 "감싸진다"는 것은 디바이스를 통한 수평 단면(즉, 반도체 층 구조물의 주 표면에 평행한 평면을 따라 취해진 디바이스를 통한 2차원 컷)에서, 외부 컨택트가 그 자체로 또는 디바이스의 하나 이상의 외부 에지와 함께 내부 컨택트를 둘러싼다는 것을 의미한다. 따라서, 집중 게이트 저항기는 내부 및 외부 컨택트 사이의 갭의 폭, 및 그 안에 저항기가 형성되는 재료의 시트 저항에만 의존하는 저항 값을 가질 수 있다. 본 발명의 실시예들에 따른 집중 게이트 저항기들은 제조 공차들(즉, 갭의 폭)에 의해 영향을 받는 하나의 파라미터에만 의존할 수 있기 때문에, 제조 공차들로 인한 저항의 변동을 더 적게 나타낼 수 있다. 이러한 집중 게이트 저항기들은 일부 실시예들에서 게이트 패드의 아래에 형성될 수 있는데, 왜냐하면 이는 디바이스의 크기를 증가시키거나 활성 영역의 크기를 감소시키지 않고서 게이트 저항기가 구현되는 것을 허용할 수 있기 때문이다.
본 발명의 일부 실시예들에서, 내부 컨택트는 만곡된 외부 표면을 가질 수 있고, 외부 컨택트는 만곡된 내부 표면을 가질 수 있다. 이러한 설계는 만곡된 내부 및 외부 표면들을 갖는 집중 게이트 저항기를 형성할 수 있다. 일부 실시예들에서, 집중 게이트 저항기들은 타원형 링을 정의하는 수평 단면들을 가질 수 있다. 타원형 링은 제1(외부) 타원으로 시작한 다음, 제1 타원의 중심으로부터 더 작은 제2(내부) 타원을 제거함으로써 형성된다. 타원들 둘 다는 내부 타원 상의 임의의 점과 외부 타원 상의 가장 가까운 대응 점 사이의 거리가 일정하도록 그 장반경과 단반경 사이의 차이가 동일하다. 환형 링(원형 링이라고도 지칭됨)은 각각의 타원이 일정한 반경을 갖는, 타원형 링의 특수한 경우이다.
일부 실시예들에서, 집중 게이트 저항기는 완전한 타원형 링인 수평 단면을 가질 수 있다. 예를 들어, 게이트 패드가 디바이스의 반도체 층 구조물의 상부 면의 중앙 영역 상에 형성되는 경우들에서, 집중 게이트 저항기는 타원형 링의 형상을 갖도록 형성될 수 있다(예를 들어, 환형 집중 게이트 저항기). 다른 실시예들에서, 집중 게이트 저항기는 타원형 링의 단지 일부인 수평 단면을 가질 수 있다. 예를 들어, 게이트 패드가 디바이스의 반도체 층 구조물의 상부 면의 제1 에지를 따라 형성되는 경우들에서, 집중 게이트 저항기는 반-타원형 링의 형상을 가질 수 있으며, 반-타원형 링의 평평한 측은 디바이스의 제1 에지에 평행하다. 다른 예로서, 게이트 패드가 디바이스의 반도체 층 구조물의 상부 면의 코너에 제공되는 경우들에서, 집중 게이트 저항기는 타원형 링의 1/4의 형상을 가질 수 있다. 상기 경우들 각각에서, 타원형 링은 원형 링일 수 있지만 반드시 그럴 필요는 없다.
일부 실시예들에서, 집중 게이트 저항기의 수평 단면은 타원형 링을 정의할 수 있지만, 본 발명의 실시예들은 이에 제한되지 않음을 이해할 것이다. 예를 들어, 다른 실시예들에서, 정사각형 링들, 육각형 링들, 다양한 폭들을 갖는 링들 및 그와 유사한 것과 같은 다른 폐쇄된 형상들을 갖는 수평 단면들을 갖는 집중 게이트 저항기들이 제공된다. 이러한 링들은 완전한 링들일 수 있거나, 반도체 디바이스의 주변부로 연장되는 제1 및 제2 단부들을 갖는 부분 링들일 수 있다. 반도체 디바이스의 "주변부"는 반도체 디바이스의 에지, 또는 반도체 디바이스의 에지에 평행하게 연장되며 디바이스의 작업 영역의 외부 에지를 정의하는 구조물일 수 있다.
본 발명의 실시예에 따른 집중 게이트 저항기는 일부 실시예들에서 반도체 층 내에 형성될 수 있는데, 왜냐하면 반도체 재료들은 게이트 패드, 및 게이트 구조물의 잠재적으로 다른 부분들(예를 들어, 게이트 버스들, 게이트 러너들 등)을 형성하는 데 사용되는 금속들보다 높은 시트 저항을 갖기 때문이다. 예를 들어, 게이트 패드를 게이트 핑거들에 연결하는 전기적 경로는 반도체 층의 일부를 통해 라우팅될 수 있고, 전기적 경로의 이러한 부분은 전체 게이트 저항을 증가시키는 집중 게이트 저항기로서 작용한다. 반도체 층은 예를 들어 폴리실리콘 층을 포함할 수 있고, 일부 실시예들에서는 디바이스의 활성 영역 내에 게이트 핑거들이 형성되는 폴리실리콘 층의 일부일 수 있다.
게이트 전류는 게이트 패드와 게이트 핑거들 사이의 최저 저항 경로를 따르는 경향이 있을 것이다. 전형적으로, 그 안에 집중 게이트 저항기가 형성되는 반도체 층(여기서는 더 일반적으로 게이트 저항기 층이라고도 지칭됨)은 게이트 패드에 비해 디바이스의 "하부" 층에 있을 것이다. 즉, 그 안에 집중 게이트 저항기가 형성되는 반도체 층은 게이트 패드에 비해 디바이스의 와이드 밴드갭 반도체 층 구조물에 더 가까울 수 있다. 집중 게이트 저항기는 반도체 층의 위에 형성된 금속 층들 내에 유전체 패턴을 형성함으로써 형성될 수 있다. 유전체 패턴은 게이트 전류가 게이트 구조물의 제1 금속 영역으로부터 게이트 구조물의 제2 금속 영역으로 직접 흐르는 것을 차단하고, 대신에 게이트 전류가 제1 금속 영역으로부터 반도체 층으로 그리고 반도체 층으로부터 제2 금속 영역으로 흐르도록 강제한다. 유전체 패턴의 내측 상의 제1 금속 영역은 집중 게이트 저항기에 대한 제1 컨택트로서 작용할 수 있고, 유전체 패턴의 외측 상의 제2 금속 영역은 집중 게이트 저항기에 대한 제2 컨택트로서 작용할 수 있다. 게이트 전류는 게이트 패드로부터 게이트 금속을 통해 제1 컨택트로 흐른 다음, 유전체 패턴(예를 들어, 타원형 유전체 링의 적어도 일부분의 형상을 가짐)의 아래의 반도체 층의 부분을 통해 제2 컨택트로 흐르고, 여기서 전류는 게이트 금속 내로 다시 흐른다. 따라서, 게이트 전류가 최저 저항 경로를 찾아내는 경향으로 인해, 완전한 또는 부분적인 타원형 링 형상을 갖는 집중 게이트 저항기는 게이트 저항기 층의 최상부 상에서 금속 층 내에 완전한 또는 부분적인 타원형 링 형상을 갖는 유전체 패턴을 형성함으로써 형성될 수 있음이 이해될 것이다.
일부 실시예들에서, 복수의 단위 셀 트랜지스터를 갖는 활성 영역 및 비활성 게이트 패드 영역을 갖는 반도체 층 구조물을 포함하는 반도체 디바이스들이 제공된다. 게이트 저항기 층은 반도체 층 구조물의 상부 면 상에 제공된다. 내부 컨택트 및 외부 컨택트는 게이트 저항기 층의 상부 면 상에 직접 형성된다. 외부 컨택트는 반도체 디바이스의 비활성 게이트 패드 영역 내에서 내부 컨택트를 감싼다. 위에서 논의된 바와 같이, 외부 컨택트에 의해 "감싸진다"는 것은 디바이스를 통한 수평 단면(즉, 반도체 층 구조물의 주 표면에 평행한 평면을 따라 취해진 디바이스를 통한 2차원 컷)에서, 외부 컨택트가 그 자체로 또는 디바이스의 하나 이상의 외부 에지와 함께 내부 컨택트를 둘러싼다는 것을 의미한다. 내부 유전체 패턴은 내부 컨택트와 외부 컨택트 사이의 게이트 저항기 층의 상부 면 상에 직접 제공될 수 있다. 내부 유전체 패턴 바로 아래의 게이트 저항기 층에 집중 게이트 저항기가 정의될 수 있다.
다른 실시예들에서, 반도체 층 구조물의 상부 면 상에 집중 게이트 저항기를 포함하는 게이트 구조물을 포함하는 반도체 디바이스들이 제공된다. 집중 게이트 저항기의 수평 단면은 예를 들어 타원형 링과 같은 폐쇄된 형상을 정의한다. 제2 폐쇄된 형상을 정의하는 수평 단면을 갖는 유전체 패턴은 집중 게이트 저항기의 바로 위에 위치될 수 있다. 제2 폐쇄된 형상은 제1 폐쇄된 형상과 동일한 형상일 수 있다.
또 다른 실시예들에서, 반도체 층 구조물의 상부 면 상에 집중 게이트 저항기를 포함하는 게이트 구조물을 포함하는 반도체 디바이스들이 제공된다. 집중 게이트 저항기의 제1 단부 및 반대되는 제2 단부는 각각 반도체 디바이스의 주변부로 연장된다. 일부 실시예들에서, 집중 게이트 저항기의 제1 및 제2 단부들은 반도체 디바이스의 제1 에지로 연장될 수 있다. 다른 실시예들에서, 제1 단부는 반도체 디바이스의 제1 에지로 연장될 수 있고, 제2 단부는 반도체 디바이스의 제2 에지로 연장될 수 있다.
또 다른 실시예들에서, 반도체 층 구조물 상에 게이트 구조물을 포함하는 반도체 디바이스들이 제공된다. 게이트 구조물은 집중 게이트 저항기, 내부 컨택트, 및 외부 컨택트를 포함한다. 내부 컨택트 및 외부 컨택트 중 적어도 하나는 집중 게이트 저항기의 에지와 실질적으로 정렬되는 만곡된 측벽을 갖는다. 이러한 디바이스들에서, 집중 게이트 저항기의 저항 값은 집중 게이트 저항기를 형성하는 재료의 시트 저항과 내부 및 외부 컨택트들 사이의 간격의 함수일 수 있다.
또 다른 실시예들에서, 반도체 층 구조물의 상부 면 상에 게이트 구조물을 포함하는 반도체 디바이스들이 제공된다. 게이트 구조물은 만곡된 내부 측벽 및 만곡된 외부 측벽을 갖는 유전체 패턴을 포함한다. 집중 게이트 저항기는 유전체 패턴의 바로 아래에 제공될 수 있다.
또 다른 실시예들에서, 수직 방향을 따라 적층된 복수의 반도체 층을 포함하는 반도체 층 구조물, 및 반도체 층 구조물의 상부 면 상의 게이트 구조물을 포함하는 반도체 디바이스들이 제공되며, 게이트 구조물은 집중 게이트 저항기를 포함한다. 집중 게이트 저항기의 수평 단면은 만곡된 내부 표면 및 만곡된 외부 표면을 갖는다.
또 다른 실시예들에서, 반도체 층 구조물의 상부 면 상의 게이트 저항기 층, 게이트 저항기 층의 상부 면 상에 직접 있는 내부 컨택트, 게이트 저항기 층의 상부 면 상에 직접 있는 외부 컨택트, 및 내부 컨택트와 외부 컨택트 사이에서 게이트 저항기 층의 상부 면 상에 직접 있는 외부 유전체 패턴을 포함하는 반도체 디바이스들이 제공된다. 내부 컨택트의 외부 측벽과 외부 컨택트의 내부 측벽 사이의 거리는 변한다. 반도체 디바이스는 게이트 저항기 층의 상부 면 상에 직접 있는 내부 유전체 패턴을 더 포함할 수 있고, 내부 컨택트는 내부 유전체 패턴과 외부 유전체 패턴 사이에 있다.
본 발명의 실시예들에 따른 반도체 디바이스들의 구체적인 예들을 설명하기 전에, 종래의 전력 MOSFET(1)의 구조 및 동작은 도 1a-도 1c를 참조하여 상세하게 설명될 것이다. 구체적으로, 도 1a는 종래의 전력 MOSFET(1)의 개략적인 평면도인 한편, 도 1b는 패시베이션 층, 최상부측 소스 금속화 구조물, 게이트 본드 패드, 및 금속간 유전체 패턴이 생략된 전력 MOSFET(1)의 개략적인 평면도이다. 도 1c는 MOSFET(1)의 하나의 전체 단위 셀 및 2개의 추가 단위 셀의 일부분들을 도시하는, 도 1a의 라인 1C-1C를 따라 취해진 개략적인 단면도이다.
전력 MOSFET(1)은 반도체 층 구조물(20)(도 1c), 및 반도체 층 구조물(20)의 양측에 형성된 복수의 금속 층을 포함한다. 먼저 도 1a를 참조하면, 게이트 본드 패드(10) 및 하나 이상의 소스 본드 패드(12-1, 12-2)는 반도체 층 구조물(20)(도 1c)의 상부 면 상에 형성되고, 드레인 패드(14)(도 1a에서 점선 박스로서 도시됨)는 MOSFET(1)의 바닥 면 상에 제공된다. 게이트 및 소스 패드들(10, 12) 각각은 알루미늄과 같은 금속으로 형성될 수 있으며, 본드 와이어들은 열 압축 또는 솔더링과 같은 종래의 기술들을 통해 용이하게 부착될 수 있다. 드레인 패드(14)는 솔더링, 브레이징(brazing), 직접 압축(direct compression) 또는 그와 유사한 것을 통해, 리드 프레임, 히트 싱크, 전력 기판 또는 그와 유사한 것과 같은 하부 서브마운트에 연결될 수 있는 금속으로 형성될 수 있다.
MOSFET(1)은 MOSFET(1)의 반도체 층 구조물(20) 내의 소스 영역들(28)을 소스 본드 패드들(12-1, 12-2)에 전기적으로 연결된 외부 디바이스 또는 전압 소스에 전기적으로 연결하는 소스 금속화 구조물(60)을 포함한다. 소스 금속화 구조물(60)은 도 1a에서 파선 박스로 표시되는데, 왜냐하면 최상부측 금속화 구조물(60)의 상당한 부분들이 폴리이미드 층과 같은 보호 층(16)에 의해 커버되기 때문이다. 소스 본드 패드들(12-1, 12-2)은 일부 실시예들에서 보호 층(16) 내의 개구들을 통해 노출되는 소스 금속화 구조물(60)의 부분들일 수 있다. 게이트 본드 패드(10) 및 소스 본드 패드들(12-1, 12-2)을 외부 회로들 또는 그와 유사한 것에 연결하기 위해 사용될 수 있는 본드 와이어들(18)이 도 1a에 도시되어 있다. 드레인 패드(14)는 MOSFET(1)이 탑재되는 하부 서브마운트(도시되지 않음)를 통해 외부 회로에 연결될 수 있다.
도 1b-도 1c를 참조하면, 복수의 게이트 절연 핑거(32)(도 1c), 복수의 게이트 핑거(34)(도 1b-1c), 게이트 패드(36)(도 1b), 및 게이트 핑거들(34)을 게이트 패드(36)에 전기적으로 연결하는 하나 이상의 게이트 버스(38)(도 1b)를 포함하는 게이트 구조물(30)이 제공된다. 게이트 러너들(도시되지 않음)이 임의적으로 제공될 수 있다. 이러한 게이트 러너들은 예를 들어 게이트 핑거들(34) 위로 이어질 수 있고, 게이트 핑거들(34)을 게이트 버스들(38)에 전기적으로 연결할 수 있다. 게이트 핑거들(34), 임의의 게이트 러너들, 및 게이트 버스들(38) 사이의 전기적 연결들은 통상적일 수 있으므로 여기서는 설명되지 않을 것이다. 게이트 절연 핑거들(32)은 예를 들어 실리콘 산화물을 포함할 수 있고, 하부 반도체 층 구조물(20)로부터 게이트 핑거들(34)를 절연할 수 있다. 게이트 핑거들(34)은 일부 실시예들에서 예를 들어 폴리실리콘 패턴을 포함할 수 있지만, 다른 전도성 패턴들이 대안적으로 사용될 수 있다. 게이트 핑거들(34)은 (도 1b에 도시된 바와 같이) 디바이스를 가로질러 수평으로 연장될 수 있거나, 대안적으로 개구들을 갖는 반도체 층 구조물(20)의 상부 표면을 가로질러 연장되는 평면 층을 포함할 수 있으며, 그러한 개구들을 통해, 최상부측 소스 금속화 구조물(60)(아래에서 논의됨)은 반도체 층 구조물(20) 내의 소스 영역들(28)에 연결된다. 다른 구성들이 사용될 수 있다(예를 들어, 단위 셀들이 육각형 구성을 가질 수 있음, 게이트 핑거들(34)이 수평이 아닌 수직으로 연장할 수 있음 등). 일부 실시예들에서, 게이트 핑거들(34)은 반도체 층 구조물(20)의 상부 표면 내의 트렌치들 내에 형성될 수 있는데, 왜냐하면 그러한 트렌치들 내에 게이트 핑거들(34)을 형성하는 것은 예를 들어 MOSFET(1)의 캐리어 이동도를 개선시킬 수 있기 때문이다. 게이트 패드(36)는 게이트 본드 패드(10) 바로 아래에 있을 수 있고 그에 전기적으로 연결될 수 있다. 일부 실시예들에서, 게이트 패드(36) 및 게이트 본드 패드(10)는 단일 모놀리식 구조물을 포함할 수 있다. 게이트 패드(36) 및 게이트 버스들(38)은 예시적인 실시예들에서 금속 구조물들을 포함할 수 있다.
도 1c를 참조하면, 단위 셀 트랜지스터들은 예를 들어 n-형 불순물들로 고농도로 도핑된(예를 들어 1×1018 원자/㎤ 내지 1×1021 원자/㎤) 단결정 4H 실리콘 탄화물 반도체 기판과 같은 n-형 실리콘 탄화물 반도체 기판(22) 상에 형성될 수 있다. 기판(22)은 임의의 적절한 두께(예를 들어, 100 내지 500 미크론 두께)를 가질 수 있고, 일부 실시예들에서 부분적으로 또는 완전히 제거될 수 있다. 기판(22) 및 다른 층들의 두께는 도 1c에서 일정 비율로 그려지지 않는다는 점을 알 것이다.
드레인 패드(14)는 반도체 기판(22)의 하부 표면 상에 형성될 수 있다. 드레인 패드(14)는 반도체 기판(22)에 대한 오믹 컨택트, 및 MOSFET(1)의 드레인 단자와 외부 디바이스들 사이의 전기적 연결을 제공하는 패드의 역할을 할 수 있다. 드레인 패드(14)는 예를 들어 니켈, 티타늄, 텅스텐 및/또는 알루미늄과 같은 금속들, 및/또는 이러한 및/또는 유사한 재료들의 합금들 및/또는 얇은 다층 스택들(thin layered stack)을 포함할 수 있다.
저농도로 도핑된 n-형(n-) 실리콘 탄화물 드리프트 영역(24)이 기판(22)의 상부 표면 상에 제공된다. n-형 실리콘 탄화물 드리프트 영역(24)은 예를 들어 실리콘 탄화물 기판(22) 상에 에피택셜 성장에 의해 형성될 수 있다. n-형 실리콘 탄화물 드리프트 영역(24)은 예를 들어 1×1014 내지 5×1016 도펀트/㎤의 도핑 농도를 가질 수 있다. n-형 실리콘 탄화물 드리프트 영역(24)은 예를 들어 3-100 미크론의 기판(22) 위의 수직 높이를 갖는 두꺼운 영역일 수 있다. 드리프트 영역(24)의 두께는 도 1c에서 일정 비율로 그려지지 않음을 알 것이다. 도 1c에는 도시되지 않았지만, 일부 실시예들에서, n-형 실리콘 탄화물 드리프트 영역(24)의 상측 부분은 n형 실리콘 탄화물 드리프트 영역(24)의 상측 부분 내에 전류 확산 층을 제공하기 위해 그 하측 부분보다 고농도로 도핑될 수 있다(예를 들어, 1×1016 내지 1×1017 도펀트/㎤의 도핑 농도).
P형 웰 영역들(26)은 n-형 드리프트 영역(24)의 상측 부분들 내에 형성된다. 다음으로, 고농도로 도핑된(n+) n-형 실리콘 탄화물 소스 영역들(28)은 예를 들어 이온 주입에 의해 웰 영역들(26)의 상측 부분들 내에 형성될 수 있다. 채널 영역들(27)은 웰 영역들(26)의 측면들 내에 정의된다. 기판(22), 드리프트 영역(24), 웰 영역들(26) 및 소스 영역들(28)은 함께 MOSFET(1)의 반도체 층 구조물(20)을 구성할 수 있다. 반도체 층 구조물(20)은 와이드 밴드갭 반도체 층 구조물(20)(즉, 와이드 밴드갭 반도체 재료들로 형성된 반도체 층 구조물(20))일 수 있다.
n형 소스 영역들(28)이 형성된 후, 복수의 게이트 절연 핑거(32)(집합적으로, 게이트 절연 패턴을 구성함)가 반도체 층 구조물(20)의 상부 표면 상에 형성될 수 있다. 각각의 게이트 절연 핑거(32)는 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 그와 유사한 것과 같은 유전체 재료의 길쭉한 스트립을 포함할 수 있다. 폴리실리콘 게이트 핑거들(34)과 같은 게이트 핑거들(34)은 각각의 게이트 절연 핑거(32) 상에 형성된다. 게이트 핑거들(34) 및 게이트 절연 핑거들(32)은 게이트 본드 패드(110), 게이트 패드(36), 게이트 버스(들)(38) 및 임의의 게이트 러너들과 함께 집합적으로 게이트 구조물(30)을 구성할 수 있다. 위에서 언급된 바와 같이, 각각의 게이트 핑거(34) 바로 아래에 있는 드리프트 영역(24)의 부분들과 소스 영역들(28) 사이에 있는 웰 영역들(26)의 수직 연장 부분들은 채널 영역들(27)을 포함한다. 채널 영역들(27)은 게이트 핑거들(34)에 충분한 바이어스 전압이 인가될 때, n-형 소스 영역들(28)을 드리프트 영역(24)에 전기적으로 연결한다. 게이트 핑거들(34)에 바이어스 전압이 인가되면, 전류는 n-형 소스 영역들(28)로부터 채널 영역들(27)을 거쳐 드리프트 영역(24)으로, 그리고 다음으로 드레인 패드(14)로 흐를 수 있다.
도 1c에 도시된 바와 같이, 금속간 유전체 패턴(50)은 게이트 핑거들(34)을 소스 금속화 구조물(60)로부터 전기적으로 고립시키기 위해, 게이트 절연 핑거들(32) 및 게이트 핑거들(34)의 상부 및 측면 표면들을 커버하도록 형성된다. 도 1c에는 도시되지 않았지만, 금속간 유전체 패턴(50)은 또한 게이트 패드(36) 및/또는 게이트 버스(들)(38)를 소스 금속화 구조물(60)로부터 전기적으로 절연할 수 있다. 금속간 유전체 패턴(50)은 각각의 게이트 핑거들(34)를 커버하는 복수의 개별 유전체 핑거들(52)은 물론, 디바이스의 게이트 패드 영역 내의 추가적인 유전체 구조물들을 포함할 수 있다. 금속간 유전체 패턴(50)은 실리케이트 또는 산질화물 합금된 유전체들을 형성하기 위해, 예를 들어 실리콘 산화물 패턴, 실리콘 질화물 패턴, 알루미늄 산화물, 마그네슘 산화물, 또는 이러한 또는 다른 산화물들 및 질화물들과 실리콘 이산화물의 혼합물들 중 하나 이상을 포함할 수 있다. 위에서 언급된 바와 같이, 전극 구조물(30)의 게이트 핑거들(34)은 폴리실리콘 게이트 핑거들일 수 있다. 따라서, 일부 실시예들에서, "금속간" 유전체 패턴(50)은 2개의 금속 패턴을 서로 절연시키는 것과 반대로, 반도체 패턴을 금속 패턴으로부터 절연시키기 위해 형성되는 패턴일 수 있음을 알 것이다.
소스 금속화 구조물(60)은 금속간 유전체 패턴(50) 상에 형성될 수 있다. 소스 금속화 구조물(60)은 예를 들어 확산 장벽 층 및 벌크 금속 층과 같은 하나 이상의 층을 포함할 수 있다.
도 2a-도 2h는 어떻게 집중 게이트 저항기가 도 1a-도 1c의 종래의 전력 MOSFET(1)에 포함될 수 있는지를 도시한다.
도 2a는 그 패시베이션 층(16) 및 게이트 본드 패드(10)가 제거된, "A"로 레이블링된 도 1a의 전력 MOSFET(1)의 영역의 개략적인 수평 단면도이다. 도 2a에 도시된 바와 같이, 게이트 패드(36)는 게이트 본드 패드(10)(도 2b)의 아래에 형성된다. 금속간 유전체 층(50)은 게이트 패드(36)를 소스 금속화부(60)로부터 전기적으로 절연시킨다.
도 2b는 도 2a의 라인 2B-2B를 따라 취해진 개략적인 수직 단면도이다. 도 2b에 도시된 바와 같이, 필드 산화물 층(40)(예를 들어, 두꺼운 실리콘 산화물 층)은 게이트 패드(36) 아래의 반도체 층 구조물(20) 상에 형성된다. 필드 산화물 층(40)의 상부 표면 상에는 폴리실리콘 층(70)이 형성된다. 폴리실리콘 층(70)은 (도 2b의 측면 에지들에 도시된 바와 같이) 디바이스의 활성 영역 내로 연장될 수 있고, 패터닝되어 각각의 게이트 절연 핑거들(32)의 최상부에 게이트 핑거들(34)을 형성할 수 있다. 게이트 패드(36)는 폴리실리콘 층(70)의 상부 표면 상에 형성되고, 게이트 본드 패드(10)는 게이트 패드(36)의 상부 표면 상에 형성된다. 게이트 패드(36) 및 게이트 본드 패드(10)는 모놀리식 구조물 또는 둘 이상의 분리된 층을 포함할 수 있다. 하나 이상의 게이트 버스(38)가 폴리실리콘 층(70)의 최상부 상에 형성된다. 도 2b의 단면에서는 2개의 게이트 버스(38)를 볼 수 있다. 게이트 버스들(38)은 게이트 패드(36)만큼 반도체 층 구조물(20) 위로 멀리 연장되지 않으므로, 금속간 유전체 층(50)이 각각의 게이트 버스(38)의 최상부 표면을 커버한다. 금속간 유전체 층(50)은 게이트 패드(36) 및 게이트 버스들(38)을 소스 금속화 구조물(60)로부터 전기적으로 절연시킨다. 도 2b의 라인 2A-2A는 도 2a의 수평 단면이 취해진 MOSFET(1)의 레벨을 도시한다.
도 2c는 게이트 버스들(38)의 디바이스 구조물 내의 레벨에서 단면이 취해진, 전력 MOSFET(1)의 영역 "A"의 개략적인 수평 단면도이다. 도 2c에 도시된 바와 같이, 금속간 유전체 패턴(50)의 내측 부분(52)은 게이트 패드(36)를 게이트 버스들(38)로부터 분리한다. 게이트 버스들(38)은 게이트 패드(36)를 둘러쌀 수 있고, 게이트 본드 패드(10)에 인가되는 게이트 신호를 게이트 핑거들(34)에 운반하기 위해 MOSFET(1) 전체에 걸쳐 연장될 수 있다. 금속간 유전체 패턴(50)의 외측 부분(54)은 게이트 버스들(38)을 소스 금속화부(60)로부터 분리한다. 금속간 유전체 층(50)의 내측 및 외측 부분들(52, 54)은 도 2d에 도시된 바와 같이 일부 실시예들에서 모놀리식 구조물일 수 있다.
도 2d는 도 2c의 라인 2D-2D를 따라 취해진 개략적인 수직 단면도이다. 알 수 있는 바와 같이, 도 2d의 단면은 도 2b의 단면과 유사하다. 그러나, 도 2d의 단면은 게이트 패드(36)를 통하는 대신에, 금속간 유전체 패턴(50)을 통해 취해진다. 도 2a-도 2d는 게이트 전류가 게이트 패드(36)로부터 게이트 버스(38)로 직접 흐를 수 없도록 금속간 유전체 패턴(50)이 게이트 패드(36)를 게이트 버스들(38)로부터 분리하는 방법을 함께 도시한다. 도 2d의 라인 2C-2C는 도 2c의 수평 단면이 취해지는 MOSFET(1)의 레벨을 도시한다.
도 2e는 폴리실리콘 반도체 층(70)의 디바이스 구조물 내의 레벨에서 단면이 취해진, 전력 MOSFET(1)의 영역 "A"의 개략적인 수평 단면도이다. 도 2e에 도시된 바와 같이, 금속간 유전체 패턴(50)은 또한 게이트 패드(36) 및 게이트 버스들(38) 아래에 놓이는 폴리실리콘 층(70) 내로 연장된다. 금속간 유전체 패턴(50)은 폴리실리콘 패턴(70)을 내부 영역(72) 및 외부 영역(74)으로 분리한다. 전류가 폴리실리콘 패턴(70)의 내측 부분(72)으로부터 폴리실리콘 패턴(70)의 외측 부분(74)으로 흐르도록 허용하는 개구(58)가 금속간 유전체 패턴(50) 내에 제공된다. 아래에서 설명되는 바와 같이, 금속간 유전체 패턴(50)의 개구부(52) 내에 있는 폴리실리콘 층(70)의 부분(76)은 게이트 구조물(30)의 저항을 증가시키는 데 사용될 수 있는 집중 게이트 저항기(76)를 형성한다.
도 2f는 도 2e의 라인 2F-2F를 따라 취해진 개략적인 수직 단면도이다. 도 2f에 도시된 바와 같이, 금속간 유전체 패턴(50) 내의 개구(58)로 인해, 폴리실리콘 패턴(70)은 내측 부분(72)을 외측 부분(74)에 연결하는 부분(76)을 포함한다. 따라서, 게이트 본드 패드(10)에 인가된 게이트 전류가 게이트 패드(36)를 통과한 다음 금속간 유전체 패턴(50)의 개구(58) 아래에 있는 폴리실리콘 패턴(70)의 부분을 통해 폴리실리콘 패턴(70)의 외측 부분(74)으로 흐르도록 허용하는 전류 경로가 폴리실리콘 패턴(70) 내에 제공되고, 그러면 게이트 전류는 게이트 버스들(38) 내로 흐를 수 있다. 도 2f의 라인 2E-2E는 도 2e의 수평 단면이 취해지는 MOSFET(1)의 레벨을 도시한다.
도 2g 및 도 2h는 각각 도 2e의 라인들 2G-2G 및 2H-2H의 위치들에서 MOSFET(1)을 통해 취해진 수직 단면들이다.
도 2g를 참조하면, 바이어스 전압이 게이트 본드 패드(10)에 인가될 때, 그것은 게이트 패드(36)로, 그리고 폴리실리콘 층(70)의 내측 부분(72) 내로 하향으로 흐른다. 전류는 내측 부분(72)과 외측 부분(74) 사이에 있는 폴리실리콘 층(70)의 부분(76)을 통해 흐른 다음, 게이트 버스(38) 내로의 최소 저항 경로를 따른다. 게이트 전류는 내측 부분(72)과 외측 부분(74) 사이에 있는 폴리실리콘 층(70)의 부분(76)의 상부 표면에서 또는 그 근처에서 주로 흐를 것이고, 전류가 게이트 버스(38) 내로 흐를 수 있게 되자마자 폴리실리콘 층(70)을 빠져나갈 것이다. 폴리실리콘 층(70)은 게이트 본드 패드(10), 게이트 패드(36) 및 게이트 버스(38)를 형성하는 데 사용된 금속보다 실질적으로 높은 저항을 가지므로, 폴리실리콘 층(70)을 통해 흐르는 게이트 전류 경로의 부분은 게이트 패드(36)와 게이트 버스(38) 사이의 게이트 전류 경로 상에 개재되는 집중 게이트 저항기(78)로서 작용할 수 있다.
도 2h를 참조하면, 금속간 유전체 층(50)은 폴리실리콘 패턴(70)을 완전히 관통하여 하부의 필드 산화물 층(40)까지 연장되는 것을 알 수 있다. 그 결과, 전류는 도 2h의 단면에 도시된 디바이스의 부분에서 폴리실리콘 층(70)의 내측 부분(72)으로부터 그 외측 부분(74)으로 흐를 수 없다. 즉, 게이트 전류는 단지 도 2e에 도시된 금속간 유전체 패턴(50) 내의 개구(58)의 영역에서 폴리실리콘 층(70)의 내측 부분(72)으로부터 외측 부분(74)으로 흐를 수 있으므로, 개구(58) 내의 폴리실리콘 층(70)의 부분(76)은 집중 게이트 저항기(78)로서 작용한다.
다시 도 2e를 참조하면, 게이트 저항기(78)의 저항은 개구(58)의 폭 W, 개구(58)의 길이 L, 및 폴리실리콘 재료(또는 게이트 저항기 층의 다른 재료)의 시트 저항의 함수임을 알 수 있다. 개구(58)를 정의하는 금속간 유전체 패턴(50)의 부분의 치수들은 집중 게이트 저항기(78)가 원하는 저항값을 가질 수 있도록 변할 수 있다. 구체적으로, 길이(L) 및/또는 폭(W)은 더 많은 저항을 제공하기 위해 증가될 수 있거나, 더 적은 저항을 제공하기 위해 감소될 수 있다. 위에서 언급된 바와 같이, 제조 공차들로 인해, 저항기(78)의 길이(L) 및 폭(W)은 상이한 웨이퍼들 상에 형성된 MOSFET들(1) 사이에서, 그리고 심지어는 동일한 웨이퍼 상에 형성된 MOSFET들(1) 사이에서 변할 수 있다. 전력 반도체 디바이스들의 구매자들은 종종 전력 MOSFET(1)과 같은 전력 반도체 디바이스의 누적 게이트 저항에 대해 매우 엄격한 범위를 지정한다. 예를 들어, 고객은 +/-5%, 또는 심지어는 그보다 낮은 공차와 함께 게이트 저항 값을 지정할 수 있다. 누적 게이트 저항은 디바이스의 스위칭 속도에 직접적으로 영향을 미칠 수 있고, 디바이스가 그것이 사용되는 응용에 대해 적절한 스위칭 속도를 나타내지 않는다면, 시스템 성능에 부정적인 영향을 줄 수 있는 원하지 않는 진동들 또는 다른 원하지 않는 거동이 발생할 수 있기 때문에, 이러한 엄격한 공차들이 요구될 수 있다. 도 2e의 L 및 W의 치수들을 제어하는 데에 있어서의 제조 공차들은, 디바이스들이 일부 고객들에 의해 및/또는 일부 응용들에 대해 지정된 범위 내에서 누적 게이트 저항들을 가질 것을 보장하기 어려울 수 있을 정도로 충분히 클 수 있다.
본 발명의 실시예들에 따르면, 더 적은 저항 변동들을 갖는 집중 게이트 저항기들을 갖는 반도체 디바이스들이 제공된다. 도 3a-도 3f는 이러한 집중 게이트 저항기를 포함하는 본 발명의 실시예에 따른 MOSFET(100A)를 도시한다. 구체적으로, 도 3a는 전력 MOSFET(100A)의 개략적인 평면도이다. 도 3b는 게이트 본드 패드(110)의 바로 아래에서 단면이 취해진, 도 3a에서 "B"로 레이블링된 전력 MOSFET의 영역의 확대된 개략적인 수평 단면도이다. 도 3c는 도 3b의 라인 3C-3C를 따라 단면이 취해진, 도 3b의 전력 MOSFET(100A)의 개략적인 수직 단면도이다. 도 3d는 게이트 패드의 아래에 있는 금속간 유전체 층의 레벨에서 단면이 취해진, 도 3a의 전력 MOSFET의 영역 "B"의 개략적인 수평 단면도이다. 도 3e는 도 3d의 라인 3E-3E를 따라 단면이 취해진 도 3d의 전력 MOSFET(100A)의 개략적인 수직 단면도이다. 도 3f는 도 3a의 MOSFET(100A)의 영역 "B"의 여러 상부 층의 개략적인 사시도이다.
도 3a에 도시된 바와 같이, 전력 MOSFET(100A)은 디바이스의 상부 표면에서 노출되는 게이트 본드 패드(110) 및 한 쌍의 소스 본드 패드(112-1, 112-2)를 포함한다. 금속간 유전체 패턴(150)(도 3b 내지 도 3f)은 게이트 본드 패드(110)와 소스 본드 패드들(112-1, 112-2) 사이에 개재되어 이들 사이에 전기적 절연을 제공한다. 패시베이션 층(116)은 MOSFET(100A)의 최상부 면에서 금속간 유전체 패턴(150)과 나머지 게이트 및 소스 금속을 커버한다.
도 3b는 게이트 본드 패드(110)의 바로 아래에서 단면이 취해진, "B"로 레이블링된 도 3a의 부분의 개략적인 수평 단면도이다. 도 3b에 도시된 바와 같이, 게이트 패드(136)는 게이트 본드 패드(110) 아래에 제공된다. 게이트 패드(136)는 금속으로 형성될 수 있다. 게이트 패드(136) 및 게이트 본드 패드(110)는 일부 실시예들에서 모놀리식 금속 층을 포함할 수 있다. 원형 게이트 버스(138)는 게이트 패드(136)를 둘러싼다. 금속간 유전체 패턴(150)의 내부 링(152)은 게이트 패드(136)를 원형 게이트 버스(138)로부터 분리한다. 추가적인 게이트 버스들(138)은 MOSFET(100A)의 활성 영역 전체에 걸쳐 게이트 신호를 운반하기 위해 원형 게이트 버스(138)로부터 방사상으로 연장된다. 도시된 실시예에서, 4개의 이러한 추가적인 게이트 버스(138)가 보이고, 서로 약 90도만큼 분리되어 있다. 각각의 추가적인 게이트 버스(138)의 작은 부분만이 도 3b의 수평 단면도에서 보인다. 금속간 유전체 패턴(150)의 외부 링(154)은 원형 게이트 버스(138)를 소스 금속화부(160)로부터 분리한다. 외부 링(154)은 각각의 추가 게이트 버스(138)가 물리적으로 및 전기적으로 원형 게이트 버스(138)에 연결될 수 있도록 개구(158)를 포함한다.
도 3c는 도 3b의 라인 3C-3C를 따라 취해진 개략적인 수직 단면도이다. 도 3c의 라인 3B-3B는 도 3c에서 도 3b의 수평 단면이 취해진 MOSFET(100A)의 레벨을 도시한다.
도 3c에 도시된 바와 같이, MOSFET(100A)은 반도체 층 구조물(120)을 포함한다. 반도체 층 구조물(120)은 기판(122)(예를 들어, 실리콘 탄화물 반도체 기판(122)), 기판(122)의 상부 표면 상에 형성된 드리프트 영역(124), 및 드리프트 영역(124)의 상측 부분 내에 제공되는 웰 영역(126)을 포함한다. 기판(122), 드리프트 영역(124), 및 웰 영역(126)은 수직 방향을 따라 적층된다. 드레인 패드(도시되지 않음)는 기판(122)의 하부 표면 상에 제공될 수 있다. 도 3c에는 도시되지 않았지만, 반도체 층 구조물(120)은 웰 영역들(126)의 측면들 내에 정의된 채널 영역들(127), 및 웰 영역(126)의 상측 부분들에 형성된 소스 영역들(128)을 더 포함할 수 있다. 채널 영역들(127) 및 소스 영역들(128)은 MOSFET(100A)의 활성 영역에만 형성될 수 있으므로 도 3c에서는 보이지 않는데, 왜냐하면 도 3c의 단면도는 단위 셀 트랜지스터들을 포함하지 않는 게이트 패드(136) 아래의 디바이스의 "비활성" 부분을 도시하기 때문이다. MOSFET(100A)의 활성 영역은 도 1c의 단면도에 도시된 종래의 설계를 가질 수 있다. 더욱이, 기판(122), 드리프트 영역(124) 및 웰 영역(126)은 도 1c의 대응하는 기판(22), 드리프트 영역(24) 및 웰 영역(26)과 동일한 재료들을 포함할 수 있다.
도 3c에 추가로 도시된 바와 같이, 두꺼운 실리콘 산화물 층과 같은 필드 산화물 층(140)은 반도체 층 구조물(120)의 상부 표면 상에 형성된다. 폴리실리콘 층(170)은 필드 산화물 층(140) 상에 형성된다. 폴리실리콘 층(170)은 MOSFET(100A)의 게이트 핑거들(도면들에는 도시되지 않았지만, 도 1c의 게이트 핑거들(34)에 대응함)을 형성하는 데 사용되는 모놀리식 층의 부분일 수 있다. 폴리실리콘 층(170) 내에 게이트 저항기가 형성될 수 있으므로, 폴리실리콘 층(170)은 본 명세서에서는 게이트 저항기 층이라고도 지칭될 수 있다.
폴리실리콘 층(170)은 도핑된 폴리실리콘 층(170)일 수 있다. 도핑된 폴리실리콘 층(170)은 임의의 적절한 방식으로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 도핑된 폴리실리콘 층(170)은 (예를 들어, 본 기술분야에 공지된 바와 같이 저압 화학 기상 증착로에서) 퇴적(deposition)에 의해 형성될 수 있다. 다른 실시예들에서, 폴리실리콘 층(170)은 도핑되지 않은 폴리실리콘 층(170)으로서 퇴적될 수 있고, 다음으로 이온 주입을 통해 도핑될 수 있다. 또 다른 실시예들에서, 폴리실리콘 층(170)은 도핑되지 않은 폴리실리콘 층(170)으로서 퇴적될 수 있고, 다음으로 확산을 통해 도핑될 수 있다. 퇴적 동안 폴리실리콘 층(170)을 도핑하는 것은 가장 단순한 제조 프로세스를 제공할 수 있고, 따라서 일부 응용들에 대해 바람직할 수 있다. 이온 주입에 의해 폴리실리콘 층(170)을 도핑하는 것은 실리콘 결정들을 더 작은 결정 단위들로 분해하는 작용을 할 수 있다. 이는 도핑 프로파일의 균일성을 개선할 수 있고, 폴리실리콘 층(170) 내에 형성된 임의의 게이트 저항기들에 대해 가장 균일한 저항을 제공할 수 있다. 주입 프로세스가 다결정질 구조물을 더 작은 결정 단위들로 분해하는 것을 보장하기 위해, 붕소 이불화물과 같은 비교적 무거운 도펀트들이 폴리실리콘 층(170) 내에 주입될 수 있다. 도핑 프로파일의 균일성을 더욱 증가시키기 위해 다른 도펀트 종(예를 들어, 질소)의 추가 주입이 또한 수행될 수 있으며, 이는 더 일관된 저항 값들을 보장하는 데 도움이 된다.
또한, 게이트 저항기 층은 폴리실리콘 이외의 재료들로 형성될 수 있음을 알 것이다. 반도체 층 구조물(120) 및 필드 산화물 층(140)은 본 출원에 포함된 모든 수직 단면도에 존재할 것이라는 점에 유의해야 한다. 나머지 도면들을 단순화하기 위해, MOSFET(100A)(및 본 명세서에 도시된 다른 MOSFET들)의 이러한 층들은 도시되지 않았지만, 이러한 층들이 존재할 수 있음을 알 것이다. 또한, 도 3c(및 다른 수직 단면도들)의 다양한 층들 및 패턴들의 두께들은 일정 비율로 그려지지 않는다는 점을 알 것이다.
여전히 도 3c를 참조하면, 금속간 유전체 패턴(150)은 폴리실리콘 층(170) 상에 형성된다. 게이트 패드(136)는 금속간 유전체 패턴(150)을 관통하여 폴리실리콘 층(170)에 접촉하는 하향 연장된 내부 컨택트(137)를 포함한다. 하향 연장된 컨택트 부분(137)은 금속간 유전체 패턴(150)의 중앙 부분(156)을, 내부 링(152)을 포함하는 금속간 유전체 패턴(150)의 부분으로부터 분리한다. 금속간 유전체 패턴(150)의 중앙 부분(156)은 게이트 패드(136)와 폴리실리콘 층(170) 사이에 수직으로 개재된다. 금속간 유전체 패턴(150)의 중앙 부분(156)은 위에서 볼 때(평면도에서) 원형 형상을 가질 수 있다. 게이트 패드(136)의 내부 컨택트(137)는 일부 실시예들에서 링 형상일 수 있다(즉, 환형 수평 단면을 가짐). 금속간 유전체 패턴(150)은 게이트 패드(136) 및 게이트 본드 패드(110)를 소스 금속화 구조물(160) 및 소스 본드 패드들(112)로부터 물리적으로 및 전기적으로 분리하기 위해 MOSFET(100A)의 상부 표면으로 연장된다(디바이스의 상부 표면으로 연장되는 금속간 유전체 패턴(150)의 부분은 패시베이션 층(116)에 의해 커버되기 때문에 도 3a에서는 보이지 않음).
도 3d는 도 3a의 전력 MOSFET(100A)의 영역 "B"의 다른 개략적인 수평 단면도이다. 단면은 도 3b의 수평 단면에 비해 MOSFET(100A)의 더 낮은 레벨에서 취해지고; 즉 도 3d의 수평 단면은 폴리실리콘 층(170)의 바로 위에서 취해진다. 도 3e는 도 3d의 라인 3E-3E를 따라 취해진 개략적인 수직 단면도이다. 도 3e의 수직 단면도는 MOSFET(100A)의 영역 B의 동일한 "절단" 라인을 따라 단면들이 취해지기 때문에 도 3c의 수직 단면도와 동일하다. 도 3d와 도 3e 사이에서 연장되는 점선들이 수평 및 수직 단면도들 내의 영역들 간의 대응관계를 시각화하는 데 도움을 주기 때문에 도 3e가 제공된다.
도 3b 내지 도 3e를 참조하면, 도 3d에 도시된 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분이 도 3b에 도시된 금속간 유전체 패턴(150)의 내부 링(152) 상측 부분보다 넓음을 알 수 있다. 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분은 폴리실리콘 층(170) 내에서 집중 게이트 저항기(178)를 정의한다. 금속간 유전체 패턴(150)의 내부 링(152) 하측 부분의 폭은 집중 게이트 저항기(178)가 원하는 저항값을 가질 수 있도록 선택될 수 있다.
도 3c 및 도 3e에 도시된 바와 같이, 집중 게이트 저항기(178)는 도 3d-도 3e에 도시된 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분의 바로 아래에 있는 폴리실리콘 층(170)의 부분을 포함한다. 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분이 링 형상을 가지므로, 집중 게이트 저항기도 마찬가지로 링 형상을 갖는다. 게이트 패드(136)의 내부 컨택트(137)는 집중 게이트 저항기(178) 에 물리적으로 및 전기적으로 연결되는 내부 컨택트(180)로서 작용한다. 원형 게이트 버스(138)의 하측 부분은 집중 게이트 저항기(178)에 물리적으로 및 전기적으로 연결되는 외부 컨택트(182)로서 작용한다. 도 3a-도 3f의 실시예에서, 내부 컨택트(180)는 환형 형상을 가지므로, 일정한 반경을 갖는 만곡된 외부 측벽을 갖는다. 마찬가지로, 외부 컨택트(182)는 환형 형상을 가지므로, 일정한 반경을 갖는 만곡된 내부 측벽을 갖는다. 내부 컨택트(180)의 만곡된 외부 측벽 및 외부 컨택트(182)의 만곡된 내부 측벽은 또한 집중 게이트 저항기(178)로서 작용하는 폴리실리콘 층(170)의 부분을 정의한다. 따라서, 집중 게이트 저항기(178)는 마찬가지로 내부 컨택트(180)의 만곡된 외부 측벽 및 외부 컨택트(182)의 만곡된 내부 측벽과 각각 실질적으로 정렬되는 만곡된 내부 및 외부 측벽들을 포함한다. 금속간 유전체 패턴(150)의 내부 링(152)은 마찬가지로 만곡된 내부 및 외부 측벽들을 갖는다. 내부 컨택트(137) 및 외부 컨택트(182)는 예를 들어 집중 게이트 저항기(178)와 오믹 컨택트하는 재료들로 형성될 수 있다. 예를 들어, 집중 게이트 저항기(178)가 도핑된 폴리실리콘을 포함하는 경우, 내부 및 외부 컨택트들(137, 182)은 예시적인 실시예들에서 알루미늄, 티타늄 또는 티타늄 질화물을 포함할 수 있다.
도 3c 및 도 3e에 도시된 바와 같이, 게이트 신호가 게이트 본드 패드(110)에 인가되면, 게이트 신호는 게이트 패드(136)를 통과한 다음, 내부 컨택트(137/180)를 통해 폴리실리콘 층(170)에 전달된다. 금속간 유전체 패턴(150)의 내부 링(152)의 넓어진 하측 부분은 게이트 패드(136)와 원형 게이트 버스(138) 사이에 개재되므로, 게이트 패드(136)와 원형 게이트 버스(138) 사이의 유일한 전류 경로는 집중 게이트 저항기(178)로서 작용하는 폴리실리콘 층(170)의 부분을 통하는 것이다. 금속 게이트 패드(136) 및 금속 게이트 버스(138)는 집중 게이트 저항기(178)(폴리실리콘 내에 형성됨)보다 훨씬 낮은 저항값들을 가지므로, 게이트 신호는 금속간 유전체 패턴(150)의 내부 링(152)의 바로 아래에 있는 폴리실리콘 층(170)의 부분을 통해서만 흐르는 경향이 있을 것이다. 게이트 전류는 폴리실리콘 층(170)의 상부 표면에서 또는 그 근처에서 주로 흐를 것이고, 전류가 외부 컨택트/게이트 버스(138/180)로 흐를 수 있게 되자마자 폴리실리콘 층(70)을 빠져나갈 것이다. 즉, 게이트 전류는 금속간 유전체 패턴(150)의 내부 링(152)의 내부 측벽의 하부 에지에 바로 인접한 폴리실리콘 층(170)에 들어갈 것이고, 폴리실리콘 층(170)을 빠져나와, 금속간 유전체 패턴(150)의 내부 링(152)의 외부 측벽의 하부 에지에 바로 인접한 원형 게이트 버스(138)에 들어갈 것이다. 이는 도 3c 및 도 3e에서 "현재 경로"라고 레이블링된 화살표에 의해 개략적으로 도시된다.
금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분은 집중 게이트 저항기의 형상을 정의한다. 즉, 집중 게이트 저항기는 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분과 실질적으로 동일한 수평 단면을 갖는다. 도 3e에 도시된 바와 같이, 이러한 폐쇄된 형상은 일부 실시예들에서 환형 링(또는 더 일반적으로는 타원형 링)일 수 있다.
도 3f는 도 3a의 MOSFET(100A)의 여러 상부 층의 개략적인 사시도이다. 도 3f는 어떻게 금속간 유전체 패턴(150)의 내부 링(152)의 넓어진 하측 부분이 폴리실리콘 층(170) 내에 게이트 저항기(178)를 정의하는지를 도시한다. 도 3f에 도시된 바와 같이, 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분은 게이트 패드(136)와 원형 게이트 버스(138) 사이의 직접 전류 경로를 차단함으로써, 게이트 전류가 원형 게이트 버스(138)에 도달하기 위해 폴리실리콘 층(170) 내로 흐르도록 강제한다. 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분의 형상은 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분에 대응하는 형상(이 경우에는 환형 형상)을 갖는 폴리실리콘 층(170)의 집중 게이트 저항기(178)를 정의한다. 집중 게이트 저항기(178)의 저항값은 금속간 유전체 패턴(150)의 내부 링(152) 하측 부분의 폭을 변화시킴으로써 설정될 수 있다.
다시 도 3a를 참조하면, MOSFET(100)은 반도체 층 구조물(120) 내에 정의된 활성 영역(102) 및 비활성 영역(104)을 갖는다. 활성 영역(102)은 단위 셀 트랜지스터들이 정의되는 반도체 층 구조물(120)의 부분을 포함한다. 비활성 영역(104)은 반도체 층 구조물(120)의 나머지, 예컨대 게이트 본드 패드(110) 아래의 반도체 층 구조물(120)의 부분은 물론, 활성 영역(102)을 둘러쌀 수 있는 종단 영역들(도시되지 않음)과 같은 디바이스의 다른 영역들을 포함할 수 있다. 도 3f에서 볼 수 있는 바와 같이, 폴리실리콘 층(170)은 반도체 층 구조물(120)의 상부 면 상에 제공되고, 내부 컨택트(180) 및 외부 컨택트(182) 둘 다는 폴리실리콘 층(170)의 상부 면 상에 직접 형성된다. 외부 컨택트(182)는 MOSFET(100A)의 비활성 게이트 패드 영역 내에서 내부 컨택트(180)를 감싼다. 내부 유전체 패턴(152)은 내부 컨택트(180)와 외부 컨택트(182) 사이의 폴리실리콘 층(170)의 상부 면 상에 직접 제공될 수 있다. 집중 게이트 저항기(178)는 내부 유전체 패턴(152) 바로 아래의 폴리실리콘 층(170) 내에 정의된다.
외부 컨택트(182)는 MOSFET(100A)의 비활성 영역 내에서(여기서는 디바이스의 게이트 패드 영역 내에서) 내부 컨택트(180)를 감싼다. 집중 게이트 저항기(178)의 저항 값은 내부 및 외부 컨택트들(180, 182) 사이의 갭의 폭, 및 그 안에 집중 게이트 저항기(178)가 형성되는 재료(이 예에서는 폴리실리콘이지만, 다른 재료들이 사용될 수 있음)의 시트 저항에만 의존할 수 있다. 구체적으로, 집중 게이트 저항기(178)의 저항값 R은 다음과 같이 결정될 수 있다:
위의 수학식에서, Rsh는 집중 게이트 저항기(178)를 형성하는 데 사용되는 재료의 시트 저항이고, R1은 내부 컨택트(180)의 외부 반경이고, R2는 외부 컨택트(182)의 내부 반경이다. 집중 게이트 저항기(178)의 저항은 제조 공차들(즉, 갭 R2/R1의 폭)에 의해 영향을 받는 하나의 파라미터에만 의존하기 때문에, 저항기(178)는 제조 공차들로 인한 저항의 변동을 더 적게 나타낼 수 있다.
본 발명의 추가 실시예들은 도 4a-도 10을 참조하여 아래에서 논의된다. 이러한 도면들 및 첨부된 설명에서, 도 3a-도 3f를 참조하여 위에서 설명된 동일한 요소들을 논의하기 위해 동일한 참조 번호들이 사용될 것이지만, 도 4a-도 10의 실시예들에서, 이러한 요소들 중 일부의 형상 및/또는 구성은 도 3a-도 3f에 도시된 것과 다를 것이다.
도 4a-도 4c는 본 발명의 추가 실시예들에 따른 전력 MOSFET(100B)를 개략적으로 도시한다. 구체적으로, 도 4a는 전력 MOSFET(100B)의 개략적인 평면도이고, 도 4b는 게이트 패드 아래에 있는 폴리실리콘 층의 바로 위에 있는 디바이스 내의 레벨에서 단면이 취해진, 도 4a에서 "C"로 레이블링된 전력 MOSFET의 영역의 개략적인 수평 단면도이며, 도 4c는 도 4b의 라인 4C-4C를 따라 취해진 개략적인 수직 단면도이다. 도 4b 및 도 4c의 단면들은 MOSFET(100A)에 대한 도 3d 및 도 3e의 단면들에 대응한다.
MOSFET(100B)은 도 3a-도 3f의 MOSFET(100A)과 거의 동일할 수 있고, 주된 차이점은 게이트 본드 패드(110)가 MOSFET(100A)의 경우에서와 같이 디바이스의 중앙 영역에(즉, 에지로부터 멀리) 형성되는 것과 대조적으로, 디바이스의 에지에 또는 그 근처에 형성된다는 것이다. 게이트 본드 패드(136)가 디바이스의 에지 근처에 형성될 때, MOSFET(100A)의 원형 게이트 저항기(178)는 예를 들어 반원형 링 형상을 갖는 게이트 저항기(178)로 대체될 수 있다. 구체적으로, 도 4b 및 도 4c에 도시된 바와 같이, 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분은 폴리실리콘 층(170) 내에 반원형 링 형상을 갖는 게이트 저항기(178)를 정의하기 위해 (위에서 볼 때) 반원형 링 형상을 갖는다. 게이트 패드(136), 내부 컨택트(180), 외부 컨택트(182)(게이트 버스(138)의 하측 부분임), 및 게이트 버스(138)는 각각 또한 위에서 볼 때(평면도에서) 반원형 링 형상을 갖는다.
집중 게이트 저항기(178)의 저항값은 내부 및 외부 컨택트들(180, 182) 사이의 갭의 폭, 및 그 안에 집중 게이트 저항기(178)가 형성되는 재료의 시트 저항에 의존한다. 구체적으로, 집중 게이트 저항기(178)의 저항값 R은 다음과 같이 결정될 수 있다:
따라서, 게이트 저항기(178)는 도 2a-도 2h를 참조하여 위에서 설명된 종래의 집중 게이트 저항기(78)에 비해, 제조 공차들로 인한 변동에 덜 민감할 수 있다.
위에서 논의된 바와 같이, 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분은 집중 게이트 저항기(178)의 최상부 표면의 형상을 정의한다. 도 4b에 도시된 바와 같이, 금속간 유전체 패턴(150)의 내부 링(152) 하측 부분의 제1 단부는 MOSFET(100B)의 에지로 연장되고, 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분의 반대되는 제2 단부는 또한 MOSFET(100B)의 동일한 에지로 연장된다. 결과적으로, 집중 게이트 저항기(178)의 제1 단부 및 반대되는 제2 단부는 각각 MOSFET(100B)의 주변부로, 더 구체적으로는 MOSFET(100B)의 공통 에지로 연장된다. 또한 도 4b 및 도 4c에서 알 수 있는 바와 같이, 외부 컨택트(182)는 MOSFET(100B)의 비활성 게이트 패드 영역 내에서 내부 컨택트(180)를 감싼다. 이러한 실시예에서, 외부 컨택트(182)는 MOSFET(100A)의 경우에서와 같이 내부 컨택트(180)를 완전히 둘러싸지 않고, 대신에 외부 컨택트(182)는 외부 컨택트(182) 및 디바이스의 에지가 내부 컨택트(180)를 둘러싸도록 디바이스의 에지로 연장됨으로써 비활성 게이트 패드 영역 내에서 내부 컨택트(180)를 감싼다. 위에서 논의된 바와 같이, "감싼다"는 용어는 외부 컨택트가 (가능하게는 디바이스의 에지들과 결합하여) 디바이스를 통한 수평 단면에서 내부 컨택트를 둘러싼다는 것을 의미하기 위해 사용된다. 따라서, 내부 컨택트를 감싸거나 둘러싸는 외부 컨택트에 대한 언급들은 3차원 모두에서 내부 컨택트를 감싸거나 둘러싸는 것과는 대조적으로, 2차원에서 내부 컨택트를 감싸거나 둘러싸는 것을 지칭한다는 것을 알 것이다.
도 5a-도 5c는 본 발명의 또한 추가 실시예들에 따른 전력 MOSFET(100C)을 개략적으로 도시한다. 구체적으로, 도 5a는 전력 MOSFET(100C)의 개략적인 평면도이고, 도 5b는 게이트 패드 아래에 있는 금속간 유전체 층의 레벨에서 단면이 취해진, 도 5a에서 "D"로 레이블링된 전력 MOSFET의 영역의 개략적인 수평 단면도이며, 도 5c는 도 5b의 라인 5C-5C를 따라 취해진 개략적인 수직 단면도이다. 도 5b 및 도 5c의 단면들은 MOSFET(100A)에 대한 도 3d 및 도 3e의 단면들에 대응한다.
MOSFET(100C)은 도 3a-도 3f의 MOSFET(100A)과 거의 동일할 수 있고, 주된 차이점은 게이트 본드 패드(110)가 MOSFET(100A)의 경우에서와 같이 디바이스의 중앙 영역에(즉, 에지로부터 멀리) 형성되는 것과 대조적으로, 디바이스의 코너에 형성된다는 것이다. 게이트 본드 패드가 디바이스의 코너에 형성될 때, MOSFET(100A)의 원형 게이트 저항기(178)는 위에서 볼 때 1/4-원형 링 형상을 갖는 게이트 저항기(178)로 대체될 수 있다. 구체적으로, 도 5b 및 도 5c에 도시된 바와 같이, 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분은 폴리실리콘 층(170) 내에 환형 링의 대략 1/4를 포함하는 게이트 저항기(178)를 정의하기 위해 원의 대략 1/4를 통해 연장된다. 게이트 패드(136), 내부 컨택트(180), 외부 컨택트(182)(게이트 버스(138)의 하측 부분임), 및 게이트 버스(138)는 각각 또한 위에서 볼 때(평면도에서) 원형 링의 1/4의 형상을 갖는다.
집중 게이트 저항기(178)의 저항값은 내부 및 외부 컨택트들(180, 182) 사이의 갭의 폭, 및 그 안에 집중 게이트 저항기(178)가 형성되는 재료의 시트 저항에 의존하고, 따라서 종래의 집중 게이트 저항기들보다 제조 공차들로 인한 변동에 덜 민감할 수 있다. 구체적으로, 집중 게이트 저항기(178)의 저항값 R은 다음과 같이 결정될 수 있다:
금속간 유전체 패턴(150)의 내부 링(152) 하측 부분의 제1 단부는 MOSFET(100C)의 제1 에지로 연장되고, 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분의 제2 단부는 또한 MOSFET(100B)의 제2 에지로 연장된다. 제2 에지는 제1 에지에 인접해있다. 그러한 것으로서, 집중 게이트 저항기(178)의 제1 및 제2 단부는 각각 MOSFET(100C)의 주변부로 연장된다. 외부 컨택트(182)는 다시 MOSFET(100C)의 비활성 게이트 패드 영역 내에서 내부 컨택트(180)를 감싼다.
본 발명의 실시예들에 따른 집중 게이트 저항기들은 원형 링 형상들이 아닌 형상들을 가질 수 있음을 알 것이다. 예를 들어, 위에서 논의된 바와 같이, 일부 실시예들에서, 집중 게이트 저항기들은 위에서 볼 때 타원형 링 형상들을 가질 수 있다. 도 6a-도 6b는 집중 게이트 저항기(178)가 MOSFET(100A)의 저항기(178)의 환형 링 형상과는 대조적으로 비-원형 타원형 링 형상을 갖는 것을 제외하고는 도 3a-도 3f의 MOSFET(100A)과 유사한 MOSFET(100D)을 도시한다. 도 6a는 MOSFET(100A)의 도 3d의 수평 단면에 대응하는 전력 MOSFET(100D)의 개략적인 수평 단면도이다. 도 6b는 도 6a의 라인 6B-6B를 따라 취해진 수직 단면도이다.
도 6a-도 6b를 참조하면, MOSFET(100D)은 게이트 버스(138)(외부 컨택트(182)로서 작용하는 그 하측 부분을 포함함), 금속간 유전체 패턴(150)의 내부 링(152), 게이트 패드(136)의 내부 컨택트(137)(내부 컨택트(180)로 작용함), 및 집중 게이트 저항기(178) 모두가 위에서 볼 때(또는 수평 단면에서) 타원형 링 형상들을 갖도록 형성된다는 점을 제외하고는 MOSFET(100A)과 동일할 수 있음을 알 수 있으며, 여기서 타원들의 장축 및 단축은 동일하지 않다(즉, 타원형 링은 환형 링이 아님). 금속간 유전체 패턴(150)의 내부 링(152)의 하부 표면의 폭은 MOSFET(100D) 내에서 일정하다. 도면들을 단순화하기 위해 도 6a-도 6b에는 원형 게이트 버스(138)만이 도시되어 있음에 유의해야 한다. 추가적인 게이트 버스들은 이러한 추가적인 게이트 버스들(138)이 도 3a-도 3f의 MOSFET(100A)에 포함되는 것과 동일한 방식으로 MOSFET(100D)의 활성 영역 전체에 걸쳐 원형 게이트 버스(138)로부터 연장될 수 있음을 알 것이다.
또한, 도 6a-도 6b는 완전한 타원형 링(링을 정의하는 타원들의 장축 및 단축이 동일하지 않음)을 통해 연장되는 집중 게이트 저항기(178)를 갖는 MOSFET을 도시하지만, 본 발명의 실시예들은 이에 제한되지 않음을 이해할 것이다. 예를 들어, 반원형 링 형상(링을 정의하는 타원들의 장축 및 단축이 동일하지 않은 MOSFET(100B)에 대응함)을 갖는 집중 게이트 저항기, 또는 1/4 원 링 형상(링을 정의하는 타원들의 장축 및 단축이 동일하지 않은 MOSFET(100C)에 대응함)을 갖는 집중 게이트 저항기를 갖는 대응하는 MOSFET들이 제공될 수 있다.
본 발명의 또한 추가 실시예들에서, 집중 게이트 저항기들은 부분적으로 또는 완전히 선형인 형상들을 가질 수 있다. 도 7a-도 7c는 이러한 형상들을 갖는 집중 게이트 저항기들을 갖는 본 발명의 추가 실시예들에 따른 MOSFET들의 수평 단면도들이다. 도 7a-도 7c의 수평 단면도들은 각각 금속간 유전체 층(150)의 내부 링(152)(또는 게이트 패드가 디바이스의 에지를 따라 또는 디바이스의 코너에 형성되는 디바이스의 경우에서는 부분 링)의 하측 부분을 통해 취해진다. 따라서, 도 7a-도 7c의 단면들은 위의 도 3d, 도 4b, 도 5b, 및 도 6a의 수평 단면들에 대응한다. 도 7a-도 7c의 MOSFET들은 집중 게이트 저항기(178)를 정의하는 그 집중 게이트 저항기들의 설계(또한, 내부 컨택트(180), 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분, 및 외부 컨택트(182)의 설계)를 제외하면, (게이트 패드가 형성되는 위치에 따라) MOSFET들(100A, 100B 또는 100C) 중 대응하는 것과 동일할 수 있다.
도 7a를 참조하면, 집중 게이트 저항기(178)가 직각 형상을 갖는 MOSFET(100E)이 도시된다. 집중 게이트 저항기(178)는 금속간 유전체 패턴(150)의 내부 링(152) 아래에 있기 때문에 도 7a의 단면에서 보이지 않는다는 것을 알 것이다. MOSFET(100E)의 집중 게이트 저항기(178)의 형상은 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분의 형상과 동일할 것이다. 특히, MOSFET(100E)의 집중 게이트 저항기(178)는 만곡된 측벽들을 갖지 않는다. 내부 컨택트(180)와 외부 컨택트(182) 사이의 갭의 폭은 일정한 거리 W이므로, 집중 게이트 저항기(178)의 폭도 일정하다. 도 7a의 실시예는 게이트 패드(136)가 디바이스의 코너에 위치되는 MOSFET들에 특히 적합할 수 있다.
도 7b를 참조하면, 집중 게이트 저항기(178)가 일반적인 "L" 형상을 갖지만 "L"의 내부 및 외부 코너들이 둥글게 된 MOSFET(100F)이 도시된다. 집중 게이트 저항기(178)는 금속간 유전체 패턴(150)의 내부 링(152) 아래에 있기 때문에 도 7b의 단면에서 보이지 않는다는 것을 알 것이다. 내부 컨택트(180)와 외부 컨택트(182) 사이의 갭의 폭은 다시 일정한 거리 W이고, 따라서 집중 게이트 저항기(178)의 폭도 일정하다. 도 7b의 실시예는 내부 컨택트(180), 외부 컨택트(182), 금속간 유전체 패턴(150)의 내부 링(152), 및 집중 게이트 저항기(178)가 직선형 및 만곡된 표면들의 조합들인 측벽들을 가질 수 있음을 도시한다. 도 7b의 실시예는 게이트 패드(136)가 디바이스의 코너에 위치되는 MOSFET들에 특히 적합할 수 있다.
도 7c를 참조하면, 금속간 유전체 패턴(150)의 내부 링(152)(그리고 따라서 그 아래의 집중 게이트 저항기(178))이 위에서 볼 때 육각형 링 형상을 갖는 MOSFET(100G)이 도시된다. 내부 컨택트(180)와 외부 컨택트(182) 사이의 갭의 폭은 다시 일정한 거리 W이고, 따라서 집중 게이트 저항기(178)의 폭도 일정하다. 도 7c의 실시예는 게이트 패드(136)가 디바이스의 중앙 영역에 위치되는 MOSFET들에 특히 적합할 수 있다.
내부 및 외부 컨택트들(180, 182) 사이의 갭의 폭이 반드시 일정한 거리일 필요는 없다는 것을 또한 알 것이다. 도 8은 금속간 유전체 패턴(150)의 내부 링(152)의 하측 부분(그리고 따라서 그 아래의 집중 게이트 저항기(178))이 일정하지 않은 폭을 갖는 실시예를 도시한다. 도 8에 도시된 실시예는, 도 8의 실시예에서 내부 및 외부 컨택트들(180, 182) 사이의 거리가 내부 링(152)의 하측 부분의 "코너" 영역에서 감소된다는 점을 제외하면, 위의 도 7b의 실시예에 대응한다. "갭"의 폭을 줄이면 이 영역을 통해 흐르는 전류 밀도가 높아지는 결과를 초래할 수 있다. 위의 실시예들 모두는 내부 및 외부 컨택트들(180, 182) 사이에 일정하지 않은 갭들을 갖도록 수정될 수 있고, 그에 의해 집중 게이트 저항기들의 폭들은 일정하지 않을 수 있음을 이해할 것이다.
도 9a 및 도 9b는 각각 집중 게이트 저항기에 대한 내부 컨택트를 위한 대안적인 설계를 갖는 본 발명의 실시예들에 따른 MOSFET(100I)을 도시하는, 위의 도 3d 및 도 3e에 대응하는 개략적인 단면도들이다. 도 9a 및 도 9b에 도시된 바와 같이, MOSFET(100I)은 MOSFET(100A)의 환형 내부 컨택트(137)가 MOSFET(100I)에서 한 쌍의 이격된 환형 내부 컨택트(137a, 137b)로 대체된 것을 제외하고는 도 3a-도 3f의 MOSFET(100A)과 동일할 수 있다. 디바이스가 올바르게 작동한다면, 모든 전류가 2개의 내부 컨택트(즉, 내부 컨택트(137a)) 중 바깥쪽의 것을 통해 흐를 것이고, MOSFET(100I)은 MOSFET(100A)와 동일하게 동작할 것이다. 그러나, 바깥쪽의 내부 컨택트(137a)가 어떤 이유로 실패하는 경우, 제2 내부 컨택트(137b)가 여전히 게이트 패드로부터 게이트 핑거들까지의 전류 경로를 제공하여 MOSFET(100I)이 동작하도록 허용할 것이다. 이러한 상황들 하에서, 집중 게이트 저항기(178)는 (폴리실리콘 층(170)을 통과하는 더 긴 전류 경로일 것이기 때문에) 이상적인 저항을 갖지 않을 것이다.
위의 논의는 주로 평면 MOSFET들에 초점이 맞춰져 있지만, 개시된 모든 실시예는 게이트 핑거들이 반도체 층 구조물의 트렌치들 내에 형성되는 MOSFET들에서 마찬가지로 사용될 수 있음을 알 것이다. 예를 들어, 도 10은 도 1c에 도시된 종래의 MOSFET(1)의 수정된 버전인 MOSFET(1')의 개략적인 단면도이다. 도 10의 MOSFET(1')은 반도체 층 구조물(20) 상에 형성된 평면 게이트 핑거들(34)을 갖는 것과는 대조적으로, 반도체 층 구조물(20) 내의 트렌치들(21) 내에 형성된 게이트 핑거들(34')을 포함한다. 도 10에 도시된 바와 같이, MOSFET(1')은 복수의 트렌치(21)가 반도체 층 구조물(20) 내에 에칭(또는 다른 방식으로 형성)된 후, 게이트 절연 핑거들(32) 및 게이트 핑거들(34')이 각각의 트렌치들(21) 내에 형성된다는 것을 제외하고는 도 1c의 MOSFET(1)과 매우 유사할 수 있다. 추가적으로, 역 바이어스 동작 동안 게이트 절연 핑거들(32)을 보호하기 위해 각각의 트렌치(21)의 전부 또는 일부 아래에 p-형 차폐 영역들(29)이 형성될 수 있으며, p-형 차폐 영역들(29)을 소스 금속화부(60)에 전기적으로 연결하는 p-차폐 연결 영역들(31)이 제공될 수 있다. 따라서, 본 발명의 실시예에 따른 게이트 저항기들은 도 10의 디바이스와 같은 게이트 트렌치들을 갖는 게이트-제어 디바이스들은 물론, 평면 게이트 핑거들을 갖는 디바이스들에서 구현될 수 있음을 알 것이다.
마찬가지로, 본 명세서의 논의는 전력 MOSFET 디바이스들에 초점을 맞추지만, 본 명세서에 개시된 기술들은 그러한 디바이스들에 제한되지 않음을 알 것이다. 예를 들어, 본 명세서에 개시된 기술들은 또한 IGBT 디바이스들, JFET들, 사이리스터들, GTO들 또는 임의의 다른 게이트 제어 디바이스에서 사용될 수 있다.
위에서 논의된 MOSFET들은 그 상부 면 상의 소스 본드 패드 및 그 바닥 면 상의 드레인 패드를 갖는 n-형 디바이스들이지만, p-형 디바이스들에서는 이러한 위치들이 반대로 됨을 알 것이다. 또한, 위에서 설명된 전력 MOSFET들 및 본 명세서에 설명된 다른 디바이스들은 실리콘 탄화물계 반도체 디바이스들인 것으로 도시되어 있지만, 본 발명의 실시예들은 이에 제한되지 않음을 알 것이다. 대신에, 반도체 디바이스들은 예를 들어 질화갈륨계 반도체 디바이스들, 질화갈륨계 반도체 디바이스들 및 Ⅱ-Ⅵ족 화합물 반도체 디바이스들을 포함하는 전력 반도체 디바이스들에 사용하기에 적합한 임의의 와이드 밴드갭 반도체를 포함할 수 있다.
여기서 사용될 때, "수평 단면"이라는 용어는 반도체 층 구조물의 최하부 표면에 의해 정의되는 평면에 평행한 평면을 따라 취해진 단면을 지칭한다.
본 발명은 본 발명의 실시예들이 도시되어 있는 첨부 도면들을 참조하여 위에서 설명되었다. 그러나, 본 발명은 다수의 상이한 형태로 구현될 수 있으며, 여기서 제시되는 실시예들에 제한되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은 본 개시내용이 더욱 충실하고 완전해지며 본 기술분야의 통상의 기술자들에게 본 발명의 사상을 완전하게 전달하도록 제공된다. 도면들에서, 층들 및 영역들의 크기 및 상대적인 크기들은 명확성을 위해 과장될 수 있다. 요소 또는 층이 다른 요소 또는 층에 "상에 있는", "연결된" 또는 "결합된" 것으로 언급될 때, 그것은 직접적으로 다른 요소 또는 층 상에 있거나 그에 연결되거나 결합될 수 있거나, 중간 요소들 또는 층들이 존재할 수 있음이 이해될 것이다. 대조적으로, 요소가 다른 요소 또는 층 상에 "직접 있는", 그에 "직접 연결되는" 또는 "직접 결합되는" 것으로 지칭될 때, 중간 요소 또는 층은 존재하지 않는다. 본 명세서에서 사용될 때, "및/또는"이라는 용어는 연관된 나열된 항목들 중 하나 이상의 항목의 임의의 및 모든 조합을 포함한다. 유사한 번호들은 전체적으로 유사한 요소들을 나타낸다.
제1 및 제2라는 용어가 본 명세서에서 다양한 영역들, 층들 및/또는 요소들을 설명하기 위해 사용되지만, 이러한 영역들, 층들 및/또는 요소들은 이러한 용어들에 의해 제한되어서는 안 된다는 점이 이해될 것이다. 이러한 용어들은 하나의 영역, 층 또는 요소를 다른 영역, 층 또는 요소로부터 구별하기 위해서만 사용된다. 따라서, 본 발명의 범위를 벗어나지 않고서, 이하에 논의되는 제1 영역, 층 또는 요소는 제2 영역, 층 또는 요소로 명명될 수 있고, 마찬가지로 제2 영역, 층 또는 요소는 제1 영역, 층 또는 요소로 명명될 수 있다.
"하부" 또는 "최하부" 및 "상부" 또는 "최상부"와 같은 상대적인 용어들은 다른 요소에 대한 하나의 요소의 관계를 도면들에 도시된 대로 설명하기 위해 본 명세서에서 사용될 수 있다. 상대적인 용어들은 도면들에 묘사된 배향에 추가하여, 디바이스의 상이한 배향들을 포괄하도록 의도된 것임이 이해될 것이다. 예를 들어, 도면들의 디바이스가 뒤집힌 경우, 다른 요소들의 "하부" 면 상에 있는 것으로 설명된 요소들은 다른 요소들의 "상부" 면들 상에 배향될 것이다. 따라서, 예시적인 용어 "하부"는 도면의 특정 배향에 따라 "하부" 및 "상부"의 배향 둘 다를 포괄할 수 있다. 마찬가지로, 도면들 중 하나의 디바이스가 뒤집힌 경우, 다른 요소들의 "밑" 또는 "아래"로 설명된 요소들은 다른 요소들의 "위"로 배향될 것이다. 따라서, 예시적인 용어들 "밑" 또는 "아래"는 위와 아래의 배향 둘 다를 포함할 수 있다.
여기서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위한 것이며, 본 발명을 제한하도록 의도되지 않는다. 본 명세서에서 사용될 때, 단수형 "a", "an" 및 "the"는 문맥상 명백하게 다르게 나타나지 않는 한 복수형들도 포함하는 것으로 의도된다. 여기서 사용될 때, 용어 "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)" 및/또는 "포함하는(including)"은 언급된 특징들, 요소들 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징, 요소, 컴포넌트 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않음이 더 이해될 것이다.
본 발명의 실시예들은 본 명세서에서 개략도들인 단면도들을 참조하여 설명된다. 그러한 것으로서, 예를 들어 제조 기술들 및/또는 공차들의 결과로서 도면들의 형상들로부터의 변동들이 예상되어야 한다. 따라서, 본 발명의 실시예들은 여기에 도시된 영역들의 특정 형상들로 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조로 인해 발생하는 형상들의 편차들을 포함해야 한다. 예를 들어, 직사각형으로 도시된 주입된 영역은 전형적으로 주입된 영역으로부터 비-주입된 영역으로의 이원적 변화보다는, 그것의 에지들에서 둥근 또는 만곡된 특징형상들 및/또는 주입 농도의 기울기를 가질 것이다. 따라서, 도면들에 도시된 영역들은 본질적으로 개략적이며, 그들의 형상들은 디바이스의 영역의 실제 형상을 도시하도록 의도되지 않으며, 본 발명의 범위를 제한하도록 의도되지 않는다.
본 명세서에 개시된 실시예들은 조합될 수 있다는 것이 이해될 것이다. 따라서, 제1 실시예와 관련하여 묘사 및/또는 설명된 특징들은 마찬가지로 제2 실시예에 포함될 수 있으며, 그 역도 마찬가지이다.
상기 실시예들은 특정 도면들을 참조하여 설명되었지만, 본 발명의 일부 실시예들은 추가 및/또는 개재 층들, 구조물들 또는 요소들을 포함할 수 있고/있거나 특정 층들, 구조물들 또는 요소들은 제거될 수 있음이 이해될 것이다. 본 발명의 몇 가지 예시적인 실시예가 설명되었지만, 본 기술분야의 통상의 기술자들은 본 발명의 신규의 교시들 및 이점들로부터 실질적으로 벗어나지 않고서, 예시적인 실시예들에서 많은 수정이 가능하다는 것을 쉽게 알 것이다. 따라서, 이러한 모든 수정은 청구항들에서 정의된 바와 같은 본 발명의 범위 내에 포함되도록 의도된다. 따라서, 전술한 내용은 본 발명을 예시하는 것이며, 개시된 특정 실시예들에 제한되는 것으로 해석되어서는 안 되며, 개시된 실시예들은 물론, 다른 실시예들에 대한 수정들은 첨부된 청구항들의 범위 내에 포함되도록 의도됨을 이해해야 한다. 본 발명은 이하의 청구항들에 의해 정의되며, 청구항들의 등가물들은 그에 포함된다.

Claims (83)

  1. 반도체 디바이스로서,
    복수의 단위 셀 트랜지스터를 갖는 활성 영역, 및 비활성 게이트 패드 영역을 포함하는 반도체 층 구조물;
    상기 반도체 층 구조물의 상부 면 상의 게이트 저항기 층;
    상기 게이트 저항기 층의 상기 상부 면 상에 직접 있는(directly on) 내부 컨택트; 및
    상기 게이트 저항기 층의 상기 상부 면 상에 직접 있는 외부 컨택트
    를 포함하고, 상기 반도체 디바이스의 수평 단면에서, 상기 외부 컨택트는 상기 반도체 디바이스의 상기 비활성 게이트 패드 영역 내에서 상기 내부 컨택트를 감싸는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 내부 컨택트와 상기 외부 컨택트 사이에서 상기 게이트 저항기 층의 상기 상부 면 상에 직접 있는 내부 유전체 패턴을 더 포함하는, 반도체 디바이스.
  3. 제2항에 있어서, 집중 게이트 저항기(lumped gate resistor)는 상기 내부 유전체 패턴의 바로 아래에서 상기 게이트 저항기 층 내에 정의되는, 반도체 디바이스.
  4. 제3항에 있어서, 상기 집중 게이트 저항기의 수평 단면은 타원형 링의 적어도 일부를 정의하는, 반도체 디바이스.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 내부 유전체 패턴의 수평 단면은 타원형 링의 형상을 갖는, 반도체 디바이스.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 저항기 층은 제1 시트 저항을 갖는 제1 재료를 포함하고, 상기 내부 컨택트 및 상기 외부 컨택트는 각각 상기 제1 시트 저항보다 작은 시트 저항을 갖는 재료들을 포함하는, 반도체 디바이스.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함하고, 상기 집중 게이트 저항기는 상기 게이트 패드와 상기 게이트 핑거들 사이에 전기적으로 개재되는, 반도체 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 내부 컨택트의 외부 측벽과 상기 외부 컨택트의 내부 측벽 사이의 간격은 일정한 거리인, 반도체 디바이스.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 내부 컨택트의 외부 측벽과 상기 외부 컨택트의 내부 측벽 사이의 간격은 가변 거리인, 반도체 디바이스.
  10. 제3항 내지 제9항 중 어느 한 항에 있어서, 상기 내부 유전체 패턴의 형상은 상기 집중 게이트 저항기의 형상을 정의하는, 반도체 디바이스.
  11. 제3항 내지 제10항 중 어느 한 항에 있어서, 상기 내부 컨택트는 상기 집중 게이트 저항기의 제1 에지에 게이트 신호를 전달하도록 구성되고, 상기 외부 컨택트는 상기 제1 에지에 반대되는 상기 집중 게이트 저항기의 제2 에지로부터 게이트 신호를 수신하도록 구성되는, 반도체 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 외부 컨택트는 상기 내부 컨택트를 둘러싸는, 반도체 디바이스.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 외부 컨택트, 및 상기 반도체 디바이스의 적어도 하나의 에지는 상기 내부 컨택트를 둘러싸는, 반도체 디바이스.
  14. 반도체 디바이스로서,
    반도체 층 구조물; 및
    상기 반도체 층 구조물의 상부 면 상에 집중 게이트 저항기를 포함하는 게이트 구조물
    을 포함하고, 상기 집중 게이트 저항기의 수평 단면은 폐쇄된 형상을 정의하는, 반도체 디바이스.
  15. 제14항에 있어서, 상기 폐쇄된 형상은 타원형 링인, 반도체 디바이스.
  16. 제14항 또는 제15항에 있어서, 상기 폐쇄된 형상은 제1 폐쇄된 형상이고, 제2 폐쇄된 형상을 정의하는 수평 단면을 갖는 유전체 패턴은 상기 집중 게이트 저항기의 바로 위에(directly above) 위치되는, 반도체 디바이스.
  17. 제16항에 있어서, 상기 제2 폐쇄된 형상은 타원형 링인, 반도체 디바이스.
  18. 제16항에 있어서, 상기 유전체 패턴은 제1 유전체 패턴이고, 상기 게이트 구조물은 제2 유전체 패턴 및 내부 컨택트를 더 포함하고, 상기 내부 컨택트는 상기 제1 유전체 패턴을 상기 제2 유전체 패턴으로부터 분리하는, 반도체 디바이스.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서, 상기 게이트 구조물은 외부 컨택트를 더 포함하고, 상기 외부 컨택트는 상기 내부 컨택트 및 상기 외부 컨택트를 위에서 볼 때 상기 내부 컨택트를 감싸는, 반도체 디바이스.
  20. 제19항에 있어서, 상기 집중 게이트 저항기는 제1 시트 저항을 갖는 제1 재료를 포함하고, 상기 내부 컨택트 및 외부 컨택트는 각각 상기 제1 시트 저항보다 작은 시트 저항을 갖는 재료들을 포함하는, 반도체 디바이스.
  21. 제14항 내지 제20항 중 어느 한 항에 있어서, 상기 폐쇄된 형상은 환형 링인 반도체 디바이스.
  22. 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 집중 게이트 저항기의 저항값은 상기 집중 게이트 저항기 재료의 시트 저항 및 상기 제1 내부 컨택트와 상기 외부 컨택트 사이의 간격의 함수인, 반도체 디바이스.
  23. 제14항 내지 제22항 중 어느 한 항에 있어서, 상기 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함하고, 상기 집중 게이트 저항기는 상기 게이트 패드와 상기 게이트 핑거들 사이에 전기적으로 개재되는, 반도체 디바이스.
  24. 제14항 내지 제23항 중 어느 한 항에 있어서, 상기 폐쇄된 형상의 내부 에지와 상기 폐쇄된 형상의 외부 에지 사이의 간격은 일정한 거리인, 반도체 디바이스.
  25. 제14항 내지 제23항 중 어느 한 항에 있어서, 상기 폐쇄된 형상의 내부 에지와 상기 폐쇄된 형상의 외부 에지 사이의 간격은 가변 거리인, 반도체 디바이스.
  26. 반도체 디바이스로서,
    반도체 층 구조물; 및
    상기 반도체 층 구조물의 상부 면 상에 집중 게이트 저항기를 포함하는 게이트 구조물
    을 포함하고, 상기 집중 게이트 저항기의 제1 단부 및 반대되는 제2 단부는 각각 상기 반도체 디바이스의 주변부로 연장되는, 반도체 디바이스.
  27. 제26항에 있어서, 상기 제1 단부는 상기 반도체 디바이스의 제1 에지로 연장되고, 상기 제2 단부는 또한 상기 반도체 디바이스의 상기 제1 에지로 연장되는, 반도체 디바이스.
  28. 제27항에 있어서, 상기 집중 게이트 저항기는 타원형 링의 대략 절반을 정의하는 수평 단면을 갖는, 반도체 디바이스.
  29. 제26항에 있어서, 상기 제1 단부는 상기 반도체 디바이스의 제1 에지로 연장되고, 상기 제2 단부는 상기 반도체 디바이스의 제2 에지로 연장되는, 반도체 디바이스.
  30. 제29항에 있어서, 상기 제2 에지는 상기 제1 에지에 인접하는, 반도체 디바이스.
  31. 제30항에 있어서, 상기 집중 게이트 저항기는 타원형 링의 대략 1/4을 정의하는 수평 단면을 갖는, 반도체 디바이스.
  32. 제26항 내지 제31항 중 어느 한 항에 있어서, 타원형 링의 일부를 정의하는 유전체 패턴은 상기 집중 게이트 저항기의 바로 위에 위치되는, 반도체 디바이스.
  33. 제26항 내지 제32항 중 어느 한 항에 있어서, 상기 게이트 구조물은 상기 집중 게이트 저항기의 외부 에지에 연결되는 외부 컨택트, 및 상기 집중 게이트 저항기의 내부 에지에 연결되는 내부 컨택트를 더 포함하는, 반도체 디바이스.
  34. 제33항에 있어서, 상기 집중 게이트 저항기는 제1 시트 저항을 갖는 제1 재료를 포함하고, 상기 내부 컨택트 및 상기 외부 컨택트는 각각 상기 제1 시트 저항보다 작은 시트 저항을 갖는 재료들을 포함하는, 반도체 디바이스.
  35. 제33항 또는 제34항에 있어서, 상기 내부 컨택트의 외부 에지와 상기 외부 컨택트의 내부 에지 사이의 간격은 상기 집중 게이트 저항기의 길이를 따라 일정한, 반도체 디바이스.
  36. 제33항 또는 제34항에 있어서, 상기 내부 컨택트의 외부 에지와 상기 외부 컨택트의 내부 에지 사이의 간격은 상기 집중 게이트 저항기의 길이를 따라 변하는, 반도체 디바이스.
  37. 제26항 내지 제36항 중 어느 한 항에 있어서, 상기 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함하고, 상기 집중 게이트 저항기는 상기 게이트 패드와 상기 게이트 핑거들 사이에 전기적으로 개재되는, 반도체 디바이스.
  38. 반도체 디바이스로서,
    반도체 층 구조물; 및
    상기 반도체 층 구조물 상의 게이트 구조물 - 상기 게이트 구조물은 제1 재료로 형성된 집중 게이트 저항기, 내부 컨택트, 및 외부 컨택트를 포함함 -
    을 포함하고, 상기 내부 컨택트 및 상기 외부 컨택트 중 적어도 하나는 상기 집중 게이트 저항기의 측벽과 실질적으로 정렬되는 만곡된 측벽을 갖고,
    상기 집중 게이트 저항기의 저항값은 제1 재료 층의 시트 저항 및 상기 내부 컨택트와 상기 외부 컨택트 사이의 간격의 함수인, 반도체 디바이스.
  39. 제38항에 있어서, 상기 내부 컨택트의 외부 에지 및 상기 외부 컨택트의 내부 에지 둘 다는 만곡된 측벽들을 갖는, 반도체 디바이스.
  40. 제39항에 있어서, 상기 내부 컨택트의 외부 에지와 상기 외부 컨택트의 내부 에지 사이의 간격은 상기 집중 게이트 저항기의 길이를 따라 일정한, 반도체 디바이스.
  41. 제39항에 있어서, 상기 내부 컨택트의 외부 에지와 상기 외부 컨택트의 내부 에지 사이의 간격은 상기 집중 게이트 저항기의 길이를 따라 변하는, 반도체 디바이스.
  42. 제38항 내지 제41항 중 어느 한 항에 있어서, 상기 내부 컨택트 및 상기 외부 컨택트는 각각 제2 재료를 포함하고, 상기 제1 재료의 시트 저항은 상기 제2 재료의 시트 저항보다 큰, 반도체 디바이스.
  43. 제38항 내지 제42항 중 어느 한 항에 있어서,
    상기 게이트 구조물은 게이트 패드, 및 복수의 게이트 핑거를 더 포함하고, 상기 내부 컨택트는 상기 게이트 패드를 상기 집중 게이트 저항기에 전기적으로 연결하고, 상기 외부 컨택트는 상기 집중 게이트 저항기를 상기 게이트 핑거들에 전기적으로 연결하는, 반도체 디바이스.
  44. 제38항 내지 제43항 중 어느 한 항에 있어서, 상기 집중 게이트 저항기의 적어도 일부는 타원형 링의 적어도 일부를 정의하는 수평 단면을 갖는, 반도체 디바이스.
  45. 제38항 내지 제44항 중 어느 한 항에 있어서, 상기 집중 게이트 저항기의 수평 단면은 반-타원형 링을 정의하고, 상기 집중 게이트 저항기는 상기 반도체 디바이스의 에지에 인접하여 위치되는, 반도체 디바이스.
  46. 제38항 내지 제44항 중 어느 한 항에 있어서, 상기 집중 게이트 저항기의 수평 단면은 타원형 링의 대략 1/4을 정의하고, 상기 집중 게이트 저항기는 상기 반도체 디바이스의 코너에 인접하여 위치되는, 반도체 디바이스.
  47. 제38항 내지 제43항 중 어느 한 항에 있어서, 타원형 링의 적어도 일부를 정의하는 단면을 갖는 유전체 패턴이 상기 집중 게이트 저항기의 바로 위에 위치되는, 반도체 디바이스.
  48. 반도체 디바이스로서,
    반도체 층 구조물; 및
    상기 반도체 층 구조물의 상부 면 상의 게이트 구조물
    을 포함하고, 상기 게이트 구조물은 만곡된 내부 측벽 및 만곡된 외부 측벽을 갖는 유전체 패턴을 포함하는, 반도체 디바이스.
  49. 제48항에 있어서, 상기 게이트 구조물은 상기 유전체 패턴의 바로 아래에 있는 집중 게이트 저항기를 더 포함하는, 반도체 디바이스.
  50. 제49항에 있어서, 상기 집중 게이트 저항기는 상기 유전체 패턴의 바로 아래에 있는 반도체 층의 부분이고, 상기 집중 게이트 저항기의 제1 및 제2 반대 측벽들은 상기 유전체 패턴의 제1 및 제2 반대 측벽들과 실질적으로 정렬되는, 반도체 디바이스.
  51. 제50항에 있어서, 상기 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함하고, 상기 집중 게이트 저항기는 상기 게이트 패드와 상기 하나 이상의 게이트 버스 사이에 전기적으로 개재되는, 반도체 디바이스.
  52. 제51항에 있어서, 상기 게이트 패드 및 상기 하나 이상의 게이트 버스는 각각 금속을 포함하는, 반도체 디바이스.
  53. 제48항에 있어서, 상기 만곡된 내부 측벽 및 상기 만곡된 외부 측벽은 타원형 링의 적어도 일부를 정의하는, 반도체 디바이스.
  54. 제48항 내지 제53항 중 어느 한 항에 있어서, 상기 만곡된 내부 측벽 및 상기 만곡된 외부 측벽은 환형 링을 정의하는, 반도체 디바이스.
  55. 제48항 내지 제53항 중 어느 한 항에 있어서, 상기 만곡된 내부 측벽 및 상기 만곡된 외부 측벽은 환형 링의 대략 절반을 정의하는, 반도체 디바이스.
  56. 제55항에 있어서, 상기 환형 링의 제1 단부는 상기 반도체 디바이스의 제1 에지로 연장되고, 상기 환형 링의 반대되는 제2 단부는 또한 상기 반도체 디바이스의 상기 제1 에지로 연장되는, 반도체 디바이스.
  57. 제48항 내지 제53항 중 어느 한 항에 있어서, 상기 만곡된 내부 측벽 및 상기 만곡된 외부 측벽은 환형 링의 대략 1/4을 정의하는, 반도체 디바이스.
  58. 제57항에 있어서, 상기 환형 링의 제1 단부는 상기 반도체 디바이스의 제1 에지로 연장되고, 상기 환형 링 게이트의 반대되는 제2 단부는 상기 반도체 디바이스의 제2 에지로 연장되는, 반도체 디바이스.
  59. 제58항에 있어서, 상기 반도체 디바이스의 상기 제2 에지는 상기 반도체 디바이스의 상기 제1 에지에 인접하는, 반도체 디바이스.
  60. 제48항 내지 제59항 중 어느 한 항에 있어서, 상기 반도체 층 구조물은 복수의 와이드 밴드갭 반도체 층을 포함하고, 상기 집중 게이트 저항기는 상기 와이드 밴드갭 반도체 층 구조물의 상기 상부 면 상에, 그리고 적어도 부분적으로 상기 게이트 패드 아래에 있는, 반도체 디바이스.
  61. 제51항에 있어서, 상기 게이트 구조물은 복수의 게이트 러너를 더 포함하고, 각각의 게이트 러너는 상기 게이트 핑거들 각각에 연관되며, 상기 집중 게이트 저항기는 상기 게이트 패드와 상기 게이트 러너들 각각의 사이에 전기적으로 개재되는, 반도체 디바이스.
  62. 제49항 내지 제52항 또는 제54항 내지 제61항 중 어느 한 항에 있어서, 상기 집중 게이트 저항기는 필드 산화물 층의 최상부에 있는, 반도체 디바이스.
  63. 제49항에 있어서, 상기 유전체 패턴의 수평 단면은 반-타원형 링을 정의하고, 상기 집중 게이트 저항기는 상기 반도체 디바이스의 에지에 인접하여 위치되는, 반도체 디바이스.
  64. 제49항에 있어서, 상기 유전체 패턴의 수평 단면은 타원형 링의 대략 1/4을 정의하고, 상기 집중 게이트 저항기는 상기 반도체 디바이스의 코너에 인접하여 위치되는, 반도체 디바이스.
  65. 제51항에 있어서, 상기 유전체 패턴의 적어도 일부는 상기 게이트 패드의 아래에 있는, 반도체 디바이스.
  66. 제48항 내지 제65항 중 어느 한 항에 있어서, 상기 게이트 구조물은 상기 유전체 패턴의 상기 만곡된 내부 측벽에 접하는 내부 컨택트, 및 상기 유전체 패턴의 상기 만곡된 외부 측벽에 접하는 외부 컨택트를 더 포함하는, 반도체 디바이스.
  67. 제66항에 있어서, 상기 내부 컨택트의 외부 에지와 상기 외부 컨택트의 내부 에지 사이의 간격은 상기 유전체 패턴의 길이를 따라 일정한, 반도체 디바이스.
  68. 제66항에 있어서, 상기 내부 컨택트의 외부 에지와 상기 외부 컨택트의 내부 에지 사이의 간격은 상기 유전체 패턴의 길이를 따라 변하는, 반도체 디바이스.
  69. 반도체 디바이스로서,
    수직 방향을 따라 적층된 복수의 반도체 층을 포함하는 반도체 층 구조물; 및
    상기 반도체 층 구조물의 상부 면 상에 있고, 집중 게이트 저항기를 포함하는 게이트 구조물
    을 포함하고, 상기 집중 게이트 저항기의 수평 단면은 만곡된 내부 표면 및 만곡된 외부 표면을 갖는, 반도체 디바이스.
  70. 제69항에 있어서, 상기 만곡된 내부 표면 및 상기 만곡된 외부 표면은 타원형 링의 적어도 일부를 정의하는, 반도체 디바이스.
  71. 제69항 또는 제70항에 있어서, 상기 게이트 구조물은 게이트 패드, 하나 이상의 게이트 버스, 및 복수의 게이트 핑거를 더 포함하고, 상기 집중 게이트 저항기는 상기 게이트 패드와 상기 게이트 핑거들 사이에 전기적으로 개재되는, 반도체 디바이스.
  72. 제71항에 있어서, 상기 게이트 패드 및 상기 하나 이상의 게이트 버스는 각각 금속을 포함하고, 상기 게이트 핑거들은 반도체 재료를 포함하는, 반도체 디바이스.
  73. 제69항 내지 제72항 중 어느 한 항에 있어서, 상기 집중 게이트 저항기는 반도체 층 내에 있는, 반도체 디바이스.
  74. 제69항 내지 제73항 중 어느 한 항에 있어서, 상기 집중 게이트 저항기의 수평 단면은 환형 링의 적어도 일부를 정의하는, 반도체 디바이스.
  75. 제74항에 있어서, 상기 집중 게이트 저항기의 수평 단면은 환형 링의 대략 절반을 정의하는, 반도체 디바이스.
  76. 제74항에 있어서, 상기 집중 게이트 저항기의 수평 단면은 환형 링의 대략 1/4을 정의하는, 반도체 디바이스.
  77. 제69항 내지 제76항 중 어느 한 항에 있어서, 상기 반도체 층 구조물은 복수의 와이드 밴드갭 반도체 층을 포함하고, 상기 집중 게이트 저항기는 상기 와이드 밴드갭 반도체 층 구조물의 상부 면 상에, 그리고 적어도 부분적으로는 상기 게이트 패드의 아래에 있는, 반도체 디바이스.
  78. 제74항에 있어서, 상기 집중 게이트 저항기의 수평 단면은 반-타원형 링을 정의하고, 상기 집중 게이트 저항기는 상기 반도체 디바이스의 에지에 인접하여 위치되는, 반도체 디바이스.
  79. 제74항에 있어서, 상기 집중 게이트 저항기의 수평 단면은 타원형 링의 대략 1/4을 정의하고, 상기 집중 게이트 저항기는 상기 반도체 디바이스의 코너에 인접하여 위치되는, 반도체 디바이스.
  80. 제69항 내지 제79항 중 어느 한 항에 있어서, 타원형 링의 적어도 일부를 정의하는 수평 단면을 갖는 유전체 층이 상기 집중 게이트 저항기의 바로 위에 위치되는, 반도체 디바이스.
  81. 제69항 내지 제80항 중 어느 한 항에 있어서, 상기 집중 게이트 저항기는 폴리실리콘 층 내에 형성되는, 반도체 디바이스.
  82. 반도체 디바이스로서,
    반도체 층 구조물;
    상기 반도체 층 구조물의 상부 면 상의 게이트 저항기 층;
    상기 게이트 저항기 층의 상기 상부 면 상에 직접 있는 내부 컨택트;
    상기 게이트 저항기 층의 상기 상부 면 상에 직접 있는 외부 컨택트; 및
    상기 내부 컨택트와 상기 외부 컨택트 사이에서 상기 게이트 저항기 층의 상부 면 상에 직접 있는 외부 유전체 패턴
    을 포함하고, 상기 내부 컨택트의 외부 측벽과 상기 외부 컨택트의 내부 측벽 사이의 거리는 변하는, 반도체 디바이스.
  83. 제82항에 있어서, 상기 게이트 저항기 층의 상기 상부 면 상에 직접 있는 내부 유전체 패턴을 더 포함하고, 상기 내부 컨택트는 상기 내부 유전체 패턴과 상기 외부 유전체 패턴 사이에 있는, 반도체 디바이스.
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