KR20230131370A - 표시 장치 - Google Patents

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Abstract

표시 장치는 기판, 기판 상에 배치되는 액티브 패턴 및 액티브 패턴 상에 배치되고, 액티브 패턴과 중첩하는 영역에서 채널 영역을 정의하는 게이트 전극을 포함하는 트랜지스터, 및 트랜지스터 상에 배치되는 발광 소자를 포함하는 서브 화소, 게이트 전극 상에 배치되어 채널 영역과 중첩하고, 게이트 전극에 센싱 신호를 전달하는 센싱 신호 배선, 제1 방향으로 연장되고, 액티브 패턴에 접속되며, 액티브 패턴에 초기화 전압을 전달하는 소스 배선 및 서브 화소와 동일한 구조를 갖고, 서브 화소와 제1 방향과 교차하는 제2 방향으로 인접하며, 서브 화소와 소스 배선의 중심을 지나는 가상의 대칭 라인을 기준으로 대칭인 대칭 서브 화소를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 더욱 상세하게는, 본 발명은 시각 정보를 제공하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 예를 들어, 액정 표시 장치(liquid crystal display device, LCD), 유기 발광 표시 장치(organic light emitting display device, OLED), 플라즈마 표시 장치(plasma display device, PDP), 양자점 표시 장치(quantum dot display device) 등과 같은 표시 장치의 사용이 증가하고 있다.
한편, 상기 표시 장치는 뛰어난 성능을 갖기 위하여, 상기 표시 장치에 포함되는 구성 요소들이 증가하고 있다. 다만, 상기 구성 요소들이 제한된 면적 내에 배치되어야만, 상기 표시 장치의 소형화가 달성될 수 있다. 따라서, 상기 표시 장치 면적의 효율성을 개선할 수 있는 방안이 요구되고 있다.
본 발명의 목적은 표시 품질이 개선된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 액티브 패턴 및 상기 액티브 패턴 상에 배치되고, 상기 액티브 패턴과 중첩하는 영역에서 채널 영역을 정의하는 게이트 전극을 포함하는 트랜지스터, 및 상기 트랜지스터 상에 배치되는 발광 소자를 포함하는 서브 화소, 상기 게이트 전극 상에 배치되어 상기 채널 영역과 중첩하고, 상기 게이트 전극에 센싱 신호를 전달하는 센싱 신호 배선, 제1 방향으로 연장되고, 상기 액티브 패턴에 접속되며, 상기 액티브 패턴에 초기화 전압을 전달하는 소스 배선 및 상기 서브 화소와 동일한 구조를 갖고, 상기 서브 화소와 상기 제1 방향과 교차하는 제2 방향으로 인접하며, 상기 서브 화소와 상기 소스 배선의 중심을 지나는 가상의 대칭 라인을 기준으로 대칭인 대칭 서브 화소를 포함할 수 있다.
일 실시예에 있어서, 상기 서브 화소 및 상기 대칭 서브 화소는 상기 소스 배선을 공유할 수 있다.
일 실시예에 있어서, 상기 게이트 전극의 전부는 상기 센싱 신호 배선과 중첩할 수 있다.
일 실시예에 있어서, 상기 게이트 전극 및 상기 센싱 신호 배선은 상기 제1 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 게이트 전극 및 상기 센싱 신호 배선은 상기 제1 방향으로 연장되고, 상기 액티브 패턴은 상기 제2 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 게이트 전극 및 상기 센싱 신호 배선 사이에 배치되는 절연층을 더 포함하고, 상기 센싱 신호 배선은 상기 절연층의 일부를 제거하여 형성된 콘택홀을 통하여 상기 게이트 전극에 접속될 수 있다.
일 실시예에 있어서, 평면 상에서, 상기 콘택홀은 상기 액티브 패턴과 이격할 수 있다.
일 실시예에 있어서, 상기 소스 배선은 상기 센싱 신호 배선과 동일한 층 상에 배치될 수 있다.
일 실시예에 있어서, 상기 소스 배선 및 상기 센싱 신호 배선은 동일한 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 게이트 전극 및 상기 센싱 신호 배선 사이에 배치되는 절연층을 더 포함하고, 상기 소스 배선은 상기 절연층의 일부를 제거하여 형성된 콘택홀을 통하여 상기 액티브 패턴에 접속될 수 있다.
일 실시예에 있어서, 상기 서브 화소는 상기 게이트 전극과 동일한 층 상에 배치되는 제1 전극 및 상기 센싱 신호 배선과 동일한 층 상에 배치되는 제2 전극을 포함하는 스토리지 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 센싱 신호 배선의 상기 제1 방향으로의 길이는 상기 게이트 전극의 상기 제1 방향으로의 길이보다 클 수 있다.
일 실시예에 있어서, 상기 게이트 전극 및 상기 센싱 신호 배선은 동일한 도전 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 액티브 패턴은 제1 부분 및 상기 제1 부분과 상기 가상의 대칭 라인을 기준으로 서로 대칭된 평면 형상을 갖는 제2 부분을 포함하고, 상기 트랜지스터는 상기 액티브 패턴의 상기 제1 부분을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 및 상기 액티브 패턴 사이에 배치되는 데이터 배선을 더 포함하고, 상기 데이터 배선은 상기 제2 방향으로 연장되고, 상기 게이트 전극은 상기 제1 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 서브 화소 및 상기 대칭 서브 화소 각각은 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 중 어느 하나일 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 트랜지스터 및 상기 트랜지스터 상에 배치되는 발광 소자를 포함하는 서브 화소, 제1 방향으로 연장되고, 상기 트랜지스터에 연결되어 상기 트랜지스터에 초기화 전압을 전달하는 소스 배선 및 상기 서브 화소와 동일한 구조를 갖고, 상기 서브 화소와 상기 제1 방향과 교차하는 제2 방향으로 인접하며, 상기 서브 화소와 상기 소스 배선의 중심을 지나는 가상의 대칭 라인을 기준으로 대칭인 대칭 서브 화소를 포함할 수 있다.
일 실시예에 있어서, 상기 서브 화소 및 상기 대칭 서브 화소는 상기 소스 배선을 공유할 수 있다.
일 실시예에 있어서, 상기 트랜지스터는 상기 기판 상에 배치되는 액티브 패턴 및 상기 액티브 패턴과 중첩하는 영역에서 채널 영역을 정의하는 게이트 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 서브 화소는 상기 게이트 전극과 동일한 층 상에 배치되는 제1 전극 및 상기 소스 배선과 동일한 층 상에 배치되는 제2 전극을 포함하는 스토리지 커패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 트랜지스터 및 상기 트랜지스터 상에 배치되는 발광 소자를 포함하는 서브 화소, 제1 방향으로 연장되고, 상기 트랜지스터에 연결되어 상기 트랜지스터에 초기화 전압을 전달하는 소스 배선 및 상기 서브 화소와 상기 제1 방향과 교차하는 제2 방향으로 인접하고, 상기 서브 화소와 상기 소스 배선의 중심을 지나는 가상의 대칭 라인을 기준으로 대칭인 대칭 서브 화소를 포함할 수 있다. 이에 따라, 스토리지 커패시터의 용량이 증가될 수 있다. 또한, 상기 서브 화소 및 상기 대칭 서브 화소가 상기 소스 배선을 공유함으로써, 배선들이 배치되는 공간이 추가적으로 할애될 수 있다. 이로 인해, 상기 표시 장치의 표시 품질이 개선될 수 있다.
다만, 본 발명의 효과가 상기 효과들로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 2는 도 1의 표시 장치의 일 서브 화소를 나타내는 회로도이다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 단면도이다.
도 4는 도 1의 표시 장치에 포함되는 화소를 나타내는 배치도이다.
도 5 내지 도 8은 도 4의 배치도에 도시된 구성 요소들을 층별로 나타내는 배치도들이다.
도 9는 도 4의 I-I' 라인을 따라 자른 단면도이다.
도 10은 도 4의 II-II' 라인을 따라 자른 단면도이다.
도 11은 도 4의 III-III' 라인을 따라 자른 단면도이다.
도 12는 도 4의 IV-IV' 라인을 따라 자른 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 표시 장치에 대하여 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)는 표시 영역(DA) 및 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 광을 생성하거나, 외부의 광원으로부터 제공된 광의 투과율을 조절하여 영상을 표시할 수 있는 영역일 수 있다. 비표시 영역(NDA)은 영상을 표시하지 않는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 위치할 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
평면 상에서, 표시 장치(1000)는 직사각형의 형상을 가질 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 평면 상에서, 표시 장치(1000)는 다양한 형상을 가질 수도 있다.
표시 장치(1000)는 표시 영역(DA)에 배치되는 복수의 화소들(PX)을 포함할 수 있다. 화소들(PX)이 광을 방출함으로써, 표시 영역(DA)은 영상을 표시할 수 있다.
화소들(PX) 각각은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 일 실시예에 있어서, 제1 서브 화소(SPX1)는 적색 광을 방출하는 적색 서브 화소이고, 제2 서브 화소(SPX2)는 녹색 광을 방출하는 녹색 서브 화소이며, 제3 서브 화소(SPX3)는 청색 광을 방출하는 청색 서브 화소일 수 있다. 다만, 각 서브 화소들(SPX1, SPX2, SPX3)이 방출하는 광의 색은 이에 한정되는 것은 아니다. 또한, 서브 화소들(SPX1, SPX2, SPX3)은 3개인 것으로 도시되었으나, 이에 한정되는 아니다. 예를 들어, 화소들(PX) 각각은 백색 광을 방출하는 제4 서브 화소를 더 포함할 수도 있다.
화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 반복적으로 배열될 수 있다. 따라서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3) 각각은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복적으로 배열될 수 있다.
표시 장치(1000)는 비표시 영역(NDA)에 배치되는 구동부들 포함할 수 있다. 예를 들어, 상기 구동부들은 게이트 구동부, 데이터 구동부 등을 포함할 수 있다. 상기 구동부들은 화소(PX)와 전기적으로 연결될 수 있다. 상기 구동부들은 상기 광을 방출하기 위한 신호들 및 전압들을 화소(PX)에 제공할 수 있다.
제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 평면이 정의될 수 있다. 예를 들어, 제1 방향(DR1)은 제2 방향(DR2)과 수직일 수 있다. 제3 방향(DR3)은 상기 평면과 수직일 수 있다.
도 2는 도 1의 표시 장치의 일 서브 화소를 나타내는 회로도이다. 예를 들어, 도 2에 도시된 회로도는 도 1에 도시된 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나를 도시한 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)의 서브 화소들(SPX1, SPX2, SPX3) 각각은 제1 내지 제3 트랜지스터들(T1, T2, T3), 스토리지 커패시터(CST) 및 발광 소자(EL)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 구동 전압이 공급되는 구동 전압 배선(ELVDL)으로부터 발광 소자(EL)로 흐르는 전류를 조정할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 발광 소자(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제1 트랜지스터(T1)의 드레인 전극은 상기 구동 전압이 인가되는 구동 전압 배선(ELVDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 게이트 신호 배선(GSL)의 게이트 신호에 의해 턴-온 되어 데이터 배선(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킬 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 게이트 신호 배선(GSL)에 연결되고, 제2 트랜지스터(T2)의 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 트랜지스터(T2)의 드레인 전극은 데이터 배선(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 신호 배선(SSL)의 센싱 신호에 의해 턴-온 되어 초기화 전압 배선(VIL)을 발광 소자(EL)의 일 단에 연결시킬 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 신호 배선(SSL)에 연결되고, 제3 트랜지스터(T3)의 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 제3 트랜지스터(T3)의 소스 전극은 발광 소자(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
다만, 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각의 소스 전극 및 드레인 전극은 이에 한정되는 것은 아니며, 그 반대의 경우일 수도 있다. 또한, 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각은 박막 트랜지스터(thin film transistor) 로 형성될 수 있다.
스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성될 수 있다. 스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장할 수 있다.
발광 소자(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EL)는 제1 전극(예를 들어, 애노드 전극), 유기 발광층 및 제2 전극(예를 들어, 캐소드 전극)을 포함하는 유기 발광 다이오드일 수 있다. 다만, 이에 제한되는 것은 아니다. 발광 소자(EL)의 제1 전극은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 발광 소자(EL)의 제2 전극은 구동 전압보다 낮은 공통 전압이 인가되는 공통 전압 배선(ELVSL)에 연결될 수 있다.
다만, 도 2에서는, 각 서브 화소(SPX)가 3개의 트랜지스터들 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 단면도이다. 예를 들어, 도 3은 도 1의 표시 영역(DA)의 단면의 일 예를 나타낸다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)는 기판(SUB), 회로층(CL), 화소 정의막(PDL), 발광 소자(EL), 봉지 구조물(TFE), 뱅크층(BNK), 제1 및 제2 색 변환층들(CCL1, CCL2), 광 투과층(LTL), 캡핑층(CPL), 저굴절층(LRL), 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3) 및 보호층(PL)을 포함할 수 있다. 여기서, 발광 소자(EL)는 화소 전극(PE), 발광층(EML) 및 공통 전극(CE)을 포함할 수 있다.
기판(SUB)은 투명한 물질 또는 불투명한 물질을 포함할 수 있다. 기판(SUB)은 투명 수지 기판으로 이루어질 수 있다. 상기 투명 수지 기판의 예로는, 폴리이미드 기판 등을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판(SUB)은 제1 유기층, 제1 배리어층, 제2 유기층 등을 포함할 수 있다. 선택적으로, 기판(SUB)은 석영(quartz) 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘(calcium fluoride) 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임 유리(sodalime) 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수도 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
기판(SUB) 상에 회로층(CL)이 배치될 수 있다. 회로층(CL)은 발광 소자(EL)가 발광하기 위한 신호들 및 전압들을 발광 소자(EL)에 제공할 수 있다. 예를 들어, 회로층(CL)은 트랜지스터, 도전층, 절연층 등을 포함할 수 있다.
회로층(CL) 상에 화소 전극(PE)이 배치될 수 있다. 화소 전극(PE)은 회로층(CL)으로부터 상기 신호들 및 상기 전압들을 제공받을 수 있다. 예를 들어, 화소 전극(PE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들어, 화소 전극(PE)은 애노드(anode) 전극일 수 있다. 선택적으로, 화소 전극(PE)은 캐소드(cathode) 전극일 수도 있다.
회로층(CL) 및 화소 전극(PE) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PE)의 일부를 노출시키는 개구부를 가질 수 있다. 화소 정의막(PDL)이 상기 개구부를 가짐으로써, 화소 정의막(PDL)은 광을 방출하는 각각의 서브 화소들(SPX1, SPX2, SPX3)을 정의할 수 있다. 화소 정의막(PDL)은 유기 물질 또는 무기 물질을 포함할 수 있다. 화소 정의막(PDL)으로 사용될 수 있는 상기 유기 물질의 예로는, 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 들 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
화소 전극(PE) 상에 발광층(EML)이 배치될 수 있다. 구체적으로, 발광층(EML)은 화소 정의막(PDL)의 상기 개구부 내에 배치될 수 있다. 발광층(EML)은 광을 방출하기 위한 물질들을 포함할 수 있다. 예를 들어, 발광층(EML)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다.
화소 정의막(PDL) 및 발광층(EML) 상에 공통 전극(CE)이 배치될 수 있다. 예를 들어, 공통 전극(CE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들어, 공통 전극(CE)은 캐소드 전극일 수 있다. 선택적으로, 공통 전극(CE)은 애노드 전극일 수도 있다.
이에 따라, 화소 전극(PE), 발광층(EML) 및 공통 전극(CE)을 포함하는 발광 소자(EL)가 기판(SUB) 상에 배치될 수 있다. 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 발광 소자(EL)를 포함할 수 있다.
공통 전극(CE) 상에 봉지 구조물(TFE)이 배치될 수 있다. 봉지 구조물(TFE)은 외부로부터 발광 소자(EL)에 불순물, 수분 등이 침투하는 것을 방지할 수 있다. 봉지 구조물(TFE)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 예를 들어, 상기 무기 봉지층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 상기 유기 봉지층은 폴리아크릴레이트 등과 같은 고분자 경화물을 포함할 수 있다.
봉지 구조물(TFE) 상에 뱅크층(BNK)이 배치될 수 있다. 뱅크층(BNK)은 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL)을 둘러쌀 수 있다. 뱅크층(BNK)에는 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL)을 형성하는 과정에서 잉크 조성물을 수용할 수 있는 공간이 형성될 수 있다. 따라서, 평면 상에서, 뱅크층(BNK)은 그리드(grid) 형상 또는 매트릭스(matrix) 형상을 가질 수 있다. 예를 들어, 뱅크층(BNK)은 유기 물질을 포함할 수 있다.
봉지 구조물(TFE) 상에 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL)이 배치될 수 있다. 제1 및 제2 색 변환층들(CCL1, CCL2)은 발광 소자(EL)에서 방출되는 광을 특정한 파장을 갖는 광으로 변환시킬 수 있다.
제1 색 변환층(CCL1)은 제1 서브 화소(SPX1)가 배치된 영역과 중첩하고, 제2 색 변환층(CCL2)은 제2 서브 화소(SPX2)가 배치된 영역과 중첩하며, 광 투과층(LTL)은 제3 서브 화소(SPX3)가 배치된 영역과 중첩할 수 있다.
제1 색 변환층(CCL1)은 발광 소자(EL)로부터 방출된 광(L1)(예를 들어, 청색 광)을 제1 색의 광(Lr)으로 변환시킬 수 있다. 제2 색 변환층(CCL2)은 발광 소자(EL)로부터 방출된 광(L1)을 제2 색의 광(Lg)으로 변환시킬 수 있다. 광 투과층(LTL)은 발광 소자(EL)로부터 방출된 광(L1)을 투과시킬 수 있다. 일 실시예에 있어서, 상기 제1 색은 적색이고, 상기 제2 색은 녹색일 수 있다. 또한, 광 투과층(LTL)은 청색 광(Lb)을 투과시킬 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니다.
제1 색 변환층(CCL1)은 발광 소자(EL)로부터 생성된 광(L1)에 의해 여기되어 상기 제1 색의 광(예를 들어, 적색 광(Lr))을 방출하는 제1 색 변환 입자를 포함할 수 있다. 또한, 제1 색 변환층(CCL1)은 제1 산란입자들이 분산된 제1 감광성 폴리머를 더 포함할 수 있다.
제2 색 변환층(CCL2)은 발광 소자(EL)로부터 생성된 광(L1)에 의해 여기되어 상기 제2 색의 광(예를 들어, 녹색 광(Lg))을 방출하는 제2 색 변환 입자를 포함할 수 있다. 또한, 제2 색 변환층(CCL2)은 제2 산란입자들이 분산된 제2 감광성 폴리머를 더 포함할 수 있다. 상기 제1 색 변환 입자 및 상기 제2 색변환 입자 각각은 양자점(quantum dot)을 의미할 수 있다.
광 투과층(LTL)은 발광 소자(EL)로부터 생성된 광(L1)을 투과하여 보호층(PL) 방향으로 방출할 수 있다. 광 투과층(LTL)은 제3 산란입자들이 분산된 제3 감광성 폴리머를 포함할 수 있다. 예를 들어, 상기 제1 내지 제3 감광성 폴리머들 각각은 실리콘 수지, 에폭시 수지 등의 광 투과성을 갖는 유기 물질을 포함할 수 있다. 상기 제1 내지 제3 감광성 폴리머들은 서로 동일한 물질을 포함할 수 있다. 상기 제1 내지 제3 산란입자들은 발광 소자(EL)로부터 생성된 광(L1)을 산란시켜 방출시킬 수 있으며, 상기 제1 내지 제3 산란입자들은 서로 동일한 물질을 포함할 수 있다.
뱅크층(BNK), 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL) 상에 캡핑층(CPL)이 배치될 수 있다. 캡핑층(CPL)은 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL)의 열화 방지를 위한 투습 방지 역할을 수행할 수 있다. 예를 들어, 캡핑층(CPL)은 실리콘 화합물을 포함할 수 있다.
캡핑층(CPL) 상에 저굴절층(LRL)이 배치될 수 있다. 저굴절층(LRL)은 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 저굴절층(LRL)의 굴절률은 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL)의 굴절률보다 낮을 수 있다. 저굴절층(LRL)은 유기 물질을 포함할 수 있디. 예를 들어, 저굴절층(LRL)은 실리콘을 포함하는 유기 고분자 물질을 포함할 수 있다.
저굴절층(LRL) 상에 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3)이 배치될 수 있다. 구체적으로, 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3)은 저굴절층(LRL) 상에 제3 컬러 필터층(CF3), 제1 컬러 필터층(CF1) 및 제2 컬러 필터층(CF2)의 순서로 배치될 수 있다. 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3)은 특정 파장을 갖는 광을 선택적으로 투과시킬 수 있다.
제1 컬러 필터층(CF1)은 제1 색 변환층(CCL1)과 부분적으로 중첩하고, 제2 컬러 필터층(CF2)은 제2 색 변환층(CCL2)과 부분적으로 중첩하며, 제3 컬러 필터층(CF3)은 광 투과층(LTL)과 부분적으로 중첩할 수 있다.
예를 들어, 제1 컬러 필터층(CF1 )은 적색 광(Lr)을 투과시키고, 적색 광(Lr)과 다른 색을 갖는 광들을 차단시킬 수 있다. 제2 컬러 필터층(CF2)은 녹색 광(Lg)을 투과시키고, 녹색 광(Lg)과 다른 색을 갖는 광들을 차단시킬 수 있다. 예를 들어, 제3 컬러 필터층(CF3)은 청색 광(Lb)을 투과시키고, 청색 광(Lb)과 다른 색을 갖는 광들을 차단시킬 수 있다.
제1 내지 제3 컬러 필터층들(CF1, CF2, CF3) 상에 보호층(PL)이 배치될 수 있다. 보호층(PL)은 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3)을 커버할 수 있다. 예를 들어, 보호층(PL)은 무기 물질 또는 유기 물질을 포함할 수 있다.
다만, 본 발명의 표시 장치(1000)는 유기 발광 표시 장치(organic light emitting display device, OLED)를 한정하여 설명하고 있지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 다른 실시예들에 있어서, 표시 장치(1000)는 액정 표시 장치(liquid crystal display device, LCD), 전계 방출 표시 장치(field emission display device, FED), 플라즈마 표시 장치(plasma display device, PDP), 전기 영동 표시 장치(electrophoretic display device, EPD), 양자점 표시 장치(quantum dot display device) 또는 무기 발광 표시 장치(inorganic light emitting display device)를 포함할 수도 있다.
도 4는 도 1의 표시 장치에 포함되는 화소를 나타내는 배치도이다. 예를 들어, 도 4는 도 3의 회로층(CL)을 나타내는 평면도의 일 예시일 수 있다. 도 3의 발광 소자(EL)는 도 4에 도시된 배치도 상에 배치될 수 있다.
도 4를 참조하면, 도 1을 참조하여 설명한 바와 같이, 복수의 화소들(PX) 각각은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 동일한 구성 요소를 포함할 수 있다.
예를 들어, 화소들(PX)은 제1 화소(PX1) 및 제2 화소(PX2)를 포함할 수 있다. 제2 화소(PX2)는 제1 화소(PX1)와 제1 방향(DR1)과 교차하는 제2 방향(DR2)과 반대 방향으로 인접할 수 있다. 예를 들어, 제1 화소(PX1)는 제1 방향(DR1)을 따라 제1 행(1N)에 반복적으로 배치될 수 있고, 제2 화소(PX2)는 제1 방향(DR1)을 따라 제1 행(1N)에 인접한 제2 행(2N)에 배치될 수 있다. 이와 같은 화소 배치가 기 설정된 소정의 행까지 반복될 수 있다.
일 실시예에 있어서, 제1 화소(PX1) 및 제2 화소(PX2)는 소스 배선(예를 들어, 도 8에 도시된 소스 배선(SRL))의 중심을 지나는 가상의 대칭 라인(SL)을 기준으로 서로 대칭일 수 있다. 즉, 제1 화소(PX1) 및 제2 화소(PX2)는 동일한 구조를 가질 수 있다. 다시 말하면, 제1 화소(PX1) 및 제2 화소(PX2) 각각은 동일한 구성 요소를 포함하는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
제1 화소(PX1)의 서브 화소들(SPX1, SPX2, SPX3) 각각은 서브 화소로 정의하고, 제2 화소(PX2)의 서브 화소들(SPX1, SPX2, SPX3) 각각은 대칭 서브 화소로 정의할 수 있다.
이하에서는, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 동일한 구성 요소를 가지므로, 하나의 서브 화소(예를 들어, 제1 서브 화소(SPX1))에 대하여 자세히 설명하기로 한다.
도 5 내지 도 8은 도 4의 배치도에 도시된 구성 요소들을 층별로 나타내는 배치도들이다.
도 3, 도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)는 제1 도전층(100)을 더 포함할 수 있다. 제1 도전층(100)은 기판(SUB) 상에 배치될 수 있다.
제1 도전층(100)은 제1 및 제2 구동 전압 배선들(ELVDL1, ELVDL2), 공통 전압 배선(ELVSL), 초기화 전압 배선(VIL) 및 데이터 배선(DTL)을 포함할 수 있다.
제1 구동 전압 배선(ELVDL1) 및 제2 구동 전압 배선(ELVDL2)은 서로 이격할 수 있다. 예를 들어, 제2 구동 전압 배선(ELVDL2)은 제1 구동 전압 배선(ELVDL1)으로부터 제1 방향(DR1)으로 서로 이격할 수 있다. 일 실시예에 있어서, 평면 상에서, 제1 구동 전압 배선(ELVDL1)은 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이에 위치하고, 제2 구동 전압 배선(ELVDL2)은 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이에 위치할 수 있다.
제1 및 제2 구동 전압 배선들(ELVDL1, ELVDL2) 각각은 제1 부분(ELVDL11, ELVDL21) 및 제2 부분(ELVDL12, ELVDL22)을 포함할 수 있다. 제1 부분(ELVDL11, ELVDL21) 및 제2 부분(ELVDL12, ELVDL22)은 서로 이격할 수 있다. 구체적으로, 제1 부분(ELVDL11, ELVDL21) 및 제2 부분(ELVDL12, ELVDL22)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 이격할 수 있다. 일 실시예에 있어서, 제1 화소(PX1) 및 제2 화소(PX2)는 제1 및 제2 구동 전압 배선들(ELVDL1, ELVDL2) 각각의 제1 부분(ELVDL11, ELVDL21)을 공유할 수 있다.
공통 전압 배선(ELVSL)은 제1 부분(ELVSL1) 및 제2 부분(ELVSL2)을 포함할 수 있다. 제1 부분(ELVSL1) 및 제2 부분(ELVSL2)은 서로 이격할 수 있다. 구체적으로, 제1 부분(ELVSL1) 및 제2 부분(ELVSL2)은 제2 방향(D2)으로 서로 이격할 수 있다. 일 실시예에 있어서, 제1 화소(PX1) 및 제2 화소(PX2)는 공통 전압 배선(ELVSL)의 제1 부분(ELVSL1)을 공유할 수 있다.
구동 전압 배선(ELVD11, ELVDL2)은 구동 전압을 제1 트랜지스터(예를 들어, 도 2에 도시된 제1 트랜지스터(T1))에 전달할 수 있다. 공통 전압 배선(ELVSL)은 공통 전압을 발광 소자(예를 들어, 도 2에 도시된 발광 소자(EL))에 전달할 수 있다. 초기화 전압 배선(VIL)은 초기화 전압을 제2 트랜지스터(예를 들어, 도 2에 도시된 제3 트랜지스터(T3))에 전달할 수 있다. 예를 들어, 상기 구동 전압은 상기 공통 전압보다 클 수 있고, 상기 초기화 전압은 기 설정된 전압일 수 있다.
제1 및 제2 구동 전압 배선들(ELVDL1, ELVDL2), 공통 전압 배선(ELVSL), 초기화 전압 배선(VIL) 및 데이터 배선(DTL) 각각은 제2 방향(DR2)으로 연장될 수 있다. 즉, 제1 및 제2 구동 전압 배선들(ELVDL1, ELVDL2), 공통 전압 배선(ELVSL), 초기화 전압 배선(VIL) 및 데이터 배선(DTL)은 동일한 방향으로 연장될 수 있다.
제1 도전층(100)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 제1 도전층(100)에 사용될 수 있는 상기 금속의 예로는, 은(Ag), 몰리브데늄(Mo), 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐(In) 등을 들 수 있다. 제1 도전층(100)에 사용될 수 있는 상기 도전성 금속 산화물의 예로는, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO) 등을 들 수 있다. 이들은 각각 단독으로 또는 서로 조합되어 사용될 수 있다. 다만, 제1 도전층(100)에 사용될 수 있는 물질은 이에 한정되는 것은 아니다.
도 3, 도 4 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)는 액티브층(200)을 더 포함할 수 있다. 제1 도전층(100) 상에 액티브층(200)이 배치될 수 있다. 구체적으로, 제1 도전층(100) 상에 제1 도전층(100)을 커버하는 버퍼층(예를 들어, 도 9에 도시된 버퍼층(150))이 배치될 수 있고, 액티브층(200)은 상기 버퍼층 상에 배치될 수 있다.
액티브층(200)은 제1 액티브 패턴(ACT1), 제2 액티브 패턴(ACT3) 및 제3 액티브 패턴(ACT3)을 포함할 수 있다. 일 실시예에 있어서, 제1 화소(PX1) 및 제2 화소(PX2)는 제1 액티브 패턴(ACT1)을 공유할 수 있다. 예를 들어, 제1 화소(PX1) 및 제2 화소(PX2)의 트랜지스터(예를 들어, 도 2에 도시된 제3 트랜지스터(T3))가 제1 액티브 패턴(ACT1)의 상기 제1 부분 및 상기 제2 부분을 각각 포함할 수 있다. 상기 제1 부분 및 상기 제2 부분은 제1 방향(DR1)으로 연장되는 가상의 대칭 라인(SL)을 기준으로 서로 대칭된 평면 형상을 가질 수 있다.
제1 내지 제3 액티브 패턴들(ACT1, ACT2, ACT3)은 동일한 층(예를 들어, 도 9에 도시된 버퍼층(150)) 상에 배치될 수 있다. 제1 내지 제3 액티브 패턴들(ACT1, ACT2, ACT3)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 이격할 수 있다. 제1 내지 제3 액티브 패턴들(ACT1, ACT2, ACT3) 각각은 제2 방향(D2)으로 연장될 수 있다. 다만, 도 4 및 도 6에는 액티브 패턴들(ACT1, ACT2, ACT3)의 개수가 3개인 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니며, 액티브층(200)은 다양한 개수의 액티브 패턴들을 포함할 수도 있다.
액티브층(200)은 금속 산화물 반도체(예를 들어, 인듐 갈륨 아연 산화물(IGZO)), 무기물 반도체(예를 들어, 아몰퍼스 실리콘(amorphous silicon), 폴리실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
도 3, 도 4 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)는 제2 도전층(300)을 더 포함할 수 있다. 제2 도전층(300)은 액티브층(200) 상에 배치될 수 있다. 구체적으로, 액티브층(200) 상에 액티브층(200)을 커버하는 제1 절연층(예를 들어, 도 9에 도시된 제1 절연층(250))이 배치될 수 있고, 제2 도전층(300)은 상기 제1 절연층 상에 배치될 수 있다.
제2 도전층(300)은 제1 게이트 전극(GAT1), 제2 게이트 전극(GAT2) 및 제1 전극(CE1)을 포함할 수 있다. 제1 게이트 전극(GAT1), 제2 게이트 전극(GAT2) 및 제1 전극(CE1)은 동일한 층(예를 들어, 도 9에 도시된 제1 절연층(250)) 상에 배치될 수 있다.
제1 게이트 전극(GAT1)은 제1 방향(DR1)으로 연장될 수 있다. 제2 게이트 전극(GAT2)은 제1 부분(GAT21) 및 제2 부분(GAT22)을 포함할 수 있다. 제1 부분(GAT21)은 제1 방향(DR1)으로 연장될 수 있다. 제2 부분(GAT22)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 즉, 제2 게이트 전극(GAT2)은 평면 상에서 구부러진 형상을 가질 수 있다.
예를 들어, 제2 도전층(300)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
도 3, 도 4 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)는 제3 도전층(400)을 더 포함할 수 있다. 제3 도전층(400)은 제2 도전층(300) 상에 배치될 수 있다. 구체적으로, 제2 도전층(300) 상에 제2 도전층(300)을 커버하는 제2 절연층(예를 들어, 도 9에 도시된 제2 절연층(350))이 배치될 수 있고, 제3 도전층(400)은 상기 제2 절연층 상에 배치될 수 있다.
제3 도전층(400)은 소스 배선(SRL), 센싱 신호 배선(SSL), 게이트 신호 배선(GSL), 제2 전극(CE2), 제1 내지 제4 전달 전극들(TE1, TE2, TE3, TE4) 및 연장 배선(ETL)을 포함할 수 있다. 소스 배선(SRL), 센싱 신호 배선(SSL), 게이트 신호 배선(GSL), 제2 전극(CE2), 제1 내지 제4 전달 전극들(TE1, TE2, TE3, TE4) 및 연장 배선(ETL)은 동일한 층(예를 들어, 도 9에 도시된 제2 절연층(350)) 상에 배치될 수 있다.
일 실시예에 있어서, 제1 화소(PX1) 및 제2 화소(PX2)는 소스 배선(SRL)을 공유할 수 있다. 예를 들어, 소스 배선(SRL)의 제1 부분은 제1 화소(PX1)에 위치하고, 소스 배선(SRL)의 제2 부분은 제2 화소(PX2)에 위치할 수 있다. 상기 제1 부분 및 상기 제2 부분은 제1 방향(DR1)으로 연장되는 가상의 대칭 라인(SL)을 기준으로 서로 대칭된 평면 형상을 가질 수 있다.
게이트 신호 배선(GSL), 센싱 신호 배선(SSL) 및 소스 배선(SRL) 각각은 제1 방향(DR1)으로 연장될 수 있다. 즉, 게이트 신호 배선(GSL), 센싱 신호 배선(SSL) 및 소스 배선(SRL)은 동일한 방향으로 연장될 수 있다.
제1 전달 전극(TE1)은 제2 방향(DR2)으로 연장될 수 있다. 제2 전달 전극(TE2)은 제1 방향(DR1)으로 연장되는 부분과 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제3 전달 전극(TE3) 및 제4 전달 전극(TE4)은 제1 방향(DR1)으로 연장될 수 있다.
또한, 발광 소자(예를 들어, 도 3에 도시된 발광 소자(EL))가 제3 도전층(400) 상에 배치될 수 있다. 상기 발광 소자는 콘택홀을 통해 제3 도전층(400)에 전기적으로 연결될 수 있다.
이하에서는, 도 4 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 표시 장치(1000)의 제1 도전층(100), 액티브층(200), 제2 도전층(300) 및 제3 도전층(400)의 배치 관계에 대하여 설명하기로 한다.
도 4 내지 도 8을 참조하면, 하나의 화소(PX)에는 1개의 공통 전압 배선(ELVSL)과 2개의 구동 전압 배선들(ELVDL1, ELVDL2)이 연결될 수 있다. 다만, 본 발명의 구성은 이에 한정되는 것은 아니며, 하나의 화소(PX)에는 다양한 개수의 공통 전압 배선들과 다양한 개수의 구동 전압 배선들이 연결될 수도 있다.
제2 전극(CE2)은 제1 전극(CE1)과 함께 스토리지 커패시터(CST)를 구성할 수 있다. 이를 위해, 제2 전극(CE2)은 제1 전극(CE1)과 중첩할 수 있다. 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 동일한 구성 요소를 포함하므로, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 스토리지 커패시터(CST)를 포함할 수 있다. 따라서, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 스토리지 커패시터(CST)는 제1 방향(DR1)으로 배치될 수 있다.
제1 게이트 전극(GAT1)은 제1 액티브 패턴(ACT1)과 중첩할 수 있다. 구체적으로, 제1 게이트 전극(GAT1)은 제1 액티브 패턴(ACT1)과 부분적으로 중첩할 수 있다. 제1 게이트 전극(GAT1)은 제1 액티브 패턴(ACT1) 상에 부분적으로 중첩되도록 배치됨으로써, 제1 게이트 전극(GAT1)은 제1 액티브 패턴(ACT1)과 중첩하는 영역인 제1 채널 영역(CA1)을 정의할 수 있다.
제2 게이트 전극(GAT2)은 제2 액티브 패턴(ACT2)과 중첩할 수 있다. 구체적으로, 제2 게이트 전극(GAT2)은 제2 액티브 패턴(ACT2)과 부분적으로 중첩할 수 있다. 제2 게이트 전극(GAT2)은 제2 액티브 패턴(ACT2) 상에 부분적으로 중첩되도록 배치됨으로써, 제2 게이트 전극(GAT2)은 제2 액티브 패턴(ACT2)과 중첩하는 영역인 제2 채널 영역(CA2)을 정의할 수 있다.
제1 전극(CE1)은 제3 액티브 패턴(ACT3)과 중첩할 수 있다. 구체적으로, 제1 전극(CE1)은 제3 액티브 패턴(ACT3)과 부분적으로 중첩할 수 있다. 제1 전극(CE1)은 제3 액티브 패턴(ACT3) 상에 부분적으로 중첩되도록 배치됨으로써, 제1 전극(CE1)은 제3 액티브 패턴(ACT3)과 중첩하는 영역인 제3 채널 영역(CA3)을 정의할 수 있다.
센싱 신호 배선(SSL)은 제1 게이트 전극(GAT1) 상에 배치될 수 있다. 또한, 센싱 신호 배선(SSL)은 제1 채널 영역(CA1)과 중첩할 수 있다.
제1 게이트 전극(GAT1) 및 센싱 신호 배선(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 즉, 제1 게이트 전극(GAT1) 및 센싱 신호 배선(SSL)은 동일한 방향으로 연장될 수 있다. 또한, 센싱 신호 배선(SSL)의 제1 방향(DR1)으로의 길이는 제1 게이트 전극(GAT1)의 제1 방향(DR1)으로 길이보다 클 수 있다.
센싱 신호 배선(SSL)은 제1 게이트 전극(GAT1)과 중첩할 수 있다. 즉, 센싱 신호 배선(SSL)은 제1 채널 영역(CA1)과만 중첩하는 것은 아닐 수 있다. 일 실시예에 있어서, 제1 게이트 전극(GAT1)의 전부는 센싱 신호 배선(SSL)과 중첩할 수 있다.
일 실시예에 있어서, 제1 게이트 전극(GAT1) 및 센싱 신호 배선(SSL)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(GAT1) 및 센싱 신호 배선(SSL)은 구리를 포함할 수 있다. 다른 실시예에 있어서, 제1 게이트 전극(GAT1) 및 센싱 신호 배선(SSL)은 상이한 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(GAT1)은 구리를 포함하고, 센싱 신호 배선(SSL)은 몰리브데늄을 포함할 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 제1 게이트 전극(GAT1) 및 센싱 신호 배선(SSL)은 다양한 도전성 물질을 포함할 수도 있다.
센싱 신호 배선(SSL)은 상기 게이트 구동부와 전기적으로 연결될 수 있다. 따라서, 센싱 신호 배선(SSL)은 상기 게이트 구동부로부터 신호(예를 들어, 상기 센싱 신호)를 제공받을 수 있다.
센싱 신호 배선(SSL)은 제1 게이트 전극(GAT1)에 상기 센싱 신호를 전달할 수 있다. 즉, 센싱 신호 배선(SSL)은 상기 게이트 구동부로부터 상기 센싱 신호를 제공받고, 제1 게이트 전극(GAT1)에 상기 센싱 신호를 전달할 수 있다. 상기 센싱 신호는 제1 액티브 패턴(ACT1)의 제1 채널 영역(CA1)을 활성화시킬 수 있다.
센싱 신호 배선(SSL)은 제1 콘택홀(CNT1)을 통해 제1 게이트 전극(GAT1)과 접속될 수 있다. 따라서, 센싱 신호 배선(SSL)은 제1 게이트 전극(GAT1)에 상기 센싱 신호를 전달할 수 있다. 즉, 센싱 신호 배선(SSL)은 제1 채널 영역(CA1)에 상기 센싱 신호를 전단할 수 있다. 또한, 제1 콘택홀(CNT1)은 평면 상에서 제1 액티브 패턴(ACT1)과 이격할 수 있다. 즉, 제1 콘택홀(CNT1)은 제1 액티브 패턴(ACT1)과 중첩하지 않을 수 있다.
게이트 신호 배선(GSL)은 제2 게이트 전극(GAT2) 상에 배치될 수 있다. 게이트 신호 배선(GSL)은 평면 상에서 제2 채널 영역(CA2)과 이격할 수 있다. 즉, 게이트 신호 배선(GSL)은 제2 채널 영역(CA2)과 중첩하지 않을 수 있다. 다시 말하면, 제2 게이트 전극(GAT2)의 제1 부분(GAT21)은 게이트 신호 배선(GSL)과 중첩하지 않고, 제2 게이트 전극(GAT2)의 제2 부분(GAT22)은 게이트 신호 배선(GSL)과 중첩할 수 있다. 제2 게이트 전극(GAT2)의 제1 부분(GAT21)은 제2 채널 영역(CA2)과 중첩할 수 있다.
일 실시예에 있어서, 제2 게이트 전극(GAT2) 및 게이트 신호 배선(GSL)은 동일한 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극(GAT2) 및 게이트 신호 배선(GSL)은 구리를 포함할 수 있다. 다른 실시예에 있어서, 제2 게이트 전극(GAT2) 및 게이트 신호 배선(GSL)은 상이한 물질을 포함할 수도 있다. 예를 들어, 제2 게이트 전극(GAT2)은 구리를 포함하고, 게이트 신호 배선(GSL)은 몰리브데늄을 포함할 수도 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 제2 게이트 전극(GAT2) 및 게이트 신호 배선(GSL)은 다양한 도전성 물질을 포함할 수도 있다.
게이트 신호 배선(GSL)은 상기 게이트 구동부와 전기적으로 연결될 수 있다. 따라서, 게이트 신호 배선(GSL)은 상기 게이트 구동부로부터 신호(예를 들어, 상기 게이트 신호)를 제공받을 수 있다.
게이트 신호 배선(GSL)은 제2 게이트 전극(GAT2)에 상기 게이트 신호를 전달할 수 있다. 즉, 게이트 신호 배선(GSL)은 상기 게이트 구동부로부터 상기 게이트 신호를 제공받고, 제2 게이트 전극(GAT2)에 상기 게이트 신호를 전달할 수 있다. 상기 게이트 신호는 제2 액티브 패턴(ACT2)의 제2 채널 영역(CA2)을 활성화시킬 수 있다.
게이트 신호 배선(GSL)은 제2 콘택홀(CNT2)을 통하여 제2 게이트 전극(GAT2)에 접속될 수 있다. 구체적으로, 게이트 신호 배선(GSL)은 제2 콘택홀(CNT2)을 통하여 제2 게이트 전극(GAT2)의 제2 부분(GAT22)에 접속될 수 있다. 따라서, 게이트 신호 배선(GSL)은 제2 게이트 전극(GAT2)에 상기 게이트 신호를 전달할 수 있다. 즉, 게이트 신호 배선(GSL)은 제2 채널 영역(CA2)에 상기 게이트 신호를 전달할 수 있다. 또한, 제2 콘택홀(CNT2)은 평면 상에서 이격할 수 있다. 즉, 제2 콘택홀(CNT2)은 제2 액티브 패턴(ACT2)과 중첩하지 않을 수 있다.
소스 배선(SRL)은 제3 콘택홀(CNT3)을 통해 제1 액티브 패턴(ACT1)에 접속될 수 있다. 제1 액티브 패턴(ACT1)에 접속되는 소스 배선(SRL)의 부분은 소스 전극의 역할을 할 수 있다. 제3 콘택홀(CNT3)은 제1 액티브 패턴(ACT1)과 중첩할 수 있다. 또한, 소스 배선(SRL)은 콘택홀을 통해 초기화 전압 배선(VIL)에 접속될 수 있다. 따라서, 초기화 전압 배선(VIL)은 상기 초기화 전압을 소스 배선(SRL)에 전달하고, 소스 배선(SRL)은 상기 초기화 전압을 제1 액티브 패턴(ACT1)에 전달할 수 있다.
제2 전극(CE2)은 제1 전극(CE1) 상에 배치될 수 있다. 제2 전극(CE2)은 제1 전극(CE1)과 부분적으로 중첩할 수 있다. 제2 전극(CE2)의 제1 부분은 콘택홀을 통해 제1 액티브 패턴(ACT1)에 접속될 수 있다. 제1 액티브 패턴(ACT1)에 접속되는 제2 전극(CE2)의 상기 제1 부분은 드레인 전극의 역할을 할 수 있다. 제2 전극(CE2)의 제2 부분은 콘택홀을 통해 제3 액티브 패턴(ACT3)에 접속될 수 있다. 제3 액티브 패턴(ACT3)에 접속되는 제2 전극(CE2)의 상기 제2 부분은 드레인 전극의 역할을 할 수 있다. 따라서, 제2 전극(CE2)은 발광 소자(예를 들어, 도 2 및 도 3에 도시된 발광 소자(EL))에 전기적으로 연결될 수 있다.
제1 전달 전극(TE1)은 공통 전압 배선(ELVSL) 상에 배치될 수 있다. 제1 전달 전극(TE1)은 콘택홀들을 통하여 공통 전압 배선(ELVSL)의 제1 부분(ELVSL1) 및 제2 부분(ELVSL2)을 전기적으로 연결할 수 있다.
제2 전달 전극(TE2)은 제1 구동 전압 배선(ELVDL1) 상에 배치될 수 있다. 제2 전달 전극(TE2)은 콘택홀들을 통하여 제1 구동 전압 배선(ELVDL1)의 제1 부분(ELVDL11) 및 제2 부분(ELVDL12)을 전기적으로 연결할 수 있다. 또한, 제2 전달 전극(TE2)의 일부는 제1 방향(DR1)과 반대 방향에서 분지되어 제3 액티브 패턴(ACT3)과 중첩할 수 있다. 제2 전달 전극(TE2)의 상기 일부는 콘택홀을 통하여 제3 액티브 패턴(ACT3)에 접속될 수 있다. 따라서, 제2 전달 전극(TE2)은 제3 액티브 패턴(ACT3)을 통하여 제2 전극(CE2)과 전기적으로 연결될 수 있다.
제3 전달 전극(TE3)은 제2 액티브 패턴(ACT2) 및 제1 전극(CE1)과 각각 중첩할 수 있다. 제3 전달 전극(TE3)은 콘택홀들을 통하여 제2 액티브 패턴(ACT2) 및 제1 전극(CE1)을 전기적으로 연결할 수 있다.
제4 전달 전극(TE4)은 제2 액티브 패턴(ACT2) 및 데이터 배선(DTL)과 각각 중첩할 수 있다. 제4 전달 전극(TE4)은 콘택홀들을 통하여 제2 액티브 패턴(ACT) 및 데이터 배선(DTL)을 전기적으로 연결할 수 있다.
연장 배선(ETL)은 제1 도전층(100)과 부분적으로 중첩할 수 있다. 예를 들어, 연장 배선(ETL)은 보조 전압을 트랜지스터(예를 들어, 도 2에 도시된 제1 트랜지스터(T1))에 전달할 수 있다. 상기 보조 전압을 상기 구동 전압으로 사용할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1000)의 단면 구조에 대하여 설명하기로 한다.
도 9는 도 4의 I-I' 라인을 따라 자른 단면도이다.
도 4 및 도 9를 참조하면, 기판(SUB) 상에 버퍼층(150)이 배치될 수 있다. 버퍼층(150)은 기판으로부터 액티브층(200)으로 불순물이 확산되는 것을 방지할 수 있다. 또한, 버퍼층(150)은 액티브층(200)을 형성하는 공정에서 발생되는 열의 전달 속도를 조절할 수 있다. 따라서, 액티브층(200)은 균일하게 형성될 수 있다. 예를 들어, 버퍼층(150)은 무기 절연 물질을 포함할 수 있다.
액티브층(200)의 제3 액티브 패턴(ACT3)은 버퍼층(150) 상에 배치될 수 있다. 버퍼층(150) 및 액티브층(200) 상에 제1 절연층(250)이 배치될 수 있다. 제1 절연층(250)은 액티브층(200)의 일부와 중첩하도록 패터닝될 수 있다. 또한, 제1 절연층(250)은 버퍼층(150)의 일부와 중첩하도록 패터닝될 수 있다. 예를 들어, 제1 절연층(250)은 무기 절연 물질을 포함할 수 있다. 상기 무기 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 티타늄 산화물, 탄탈륨 산화물 등을 들 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 도전층(300)의 제1 전극(CE1)은 제1 절연층(250) 상에 배치될 수 있다. 제1 전극(CE1)은 제3 액티브 패턴(ACT3)과 중첩하는 영역에서 제3 채널 영역(CA3)을 정의할 수 있다. 제3 액티브 패턴(ACT3)과 중첩하는 제1 전극(CE1)의 부분 및 제3 액티브 패턴(ACT3)은 제1 트랜지스터(예를 들어, 도 2에 도시된 제1 트랜지스터(T1))를 구성할 수 있다.
액티브층(200) 및 제2 도전층(300) 상에 제2 절연층(350)이 배치될 수 있다. 제2 절연층(350)은 제2 도전층(300)을 커버할 수 있다. 예를 들어, 제2 절연층(350)은 무기 절연 물질을 포함할 수 있다. 상기 무기 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 티타늄 산화물, 탄탈륨 산화물 등을 들 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 절연층(350) 상에 제2 전달 전극(TE2)이 배치될 수 있다. 제2 전달 전극(TE2)은 제2 절연층(350)의 일부를 제거하여 형성된 콘택홀을 통하여 제3 액티브 패턴(ACT3)에 접속될 수 있다. 따라서, 제3 액티브 패턴(ACT3)에 접속되는 제2 전달 전극(TE2)의 부분은 소스 전극의 역할을 할 수 있다.
제3 도전층(400)의 제2 전극(CE2)은 제2 절연층(350) 상에 배치될 수 있다. 제1 전극(CE1) 및 제1 전극(CE1)과 중첩하는 제2 전극(CE2)의 부분은 스토리지 커패시터(CST)를 구성할 수 있다. 또한, 제2 전극(CE2)은 제2 절연층(350)의 일부를 제거하여 형성된 콘택홀을 통하여 제3 액티브 패턴(ACT3)에 접속될 수 있다. 따라서, 제3 액티브 패턴(ACT3)에 접속되는 제2 전극(CE2)의 부분은 드레인 전극의 역할을 할 수 있다.
제2 절연층(350) 및 제3 도전층(400) 상에 제3 절연층(450)이 배치될 수 있다. 제3 절연층(450)은 제3 도전층(400)을 커버할 수 있다. 제3 절연층(450)은 유기 절연 물질을 포함할 수 있다. 상기 유기 절연 물질의 예로는, 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지 등을 들 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
도 10은 도 4의 II-II' 라인을 따라 자른 단면도이다. 다만, 도 9와 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 4 및 도 10을 참조하면, 액티브층(200)의 제1 액티브 패턴(ACT1)은 버퍼층(150) 상에 배치될 수 있다. 제1 게이트 전극(GAT1)은 제1 액티브 패턴(ACT1) 상에 배치될 수 있다. 제1 게이트 전극(GAT1)은 제1 액티브 패턴(ACT1)과 중첩하는 영역에서 제1 채널 영역(CA1)을 정의할 수 있다. 제1 액티브 패턴(ACT1)과 중첩하는 제1 게이트 전극(GAT1)의 부분 및 제1 액티브 패턴(ACT1)은 제3 트랜지스터(예를 들어, 도 2에 도시된 제3 트랜지스터(T3))를 구성할 수 있다.
제3 도전층(400)의 소스 배선(SRL)은 제2 절연층(350)의 일부를 제거하여 형성된 제3 콘택홀(CNT3)을 통하여 제1 액티브 패턴(ACT1)에 접속될 수 있다. 따라서, 제1 액티브 패턴(ACT1)과 중첩하는 소스 배선(SRL)은 소스 전극의 역할을 할 수 있다.
제3 도전층(400)의 제2 전극(CE2)은 제2 절연층(350)의 일부를 제거하여 형성된 제4 콘택홀(CNT4)을 통하여 제1 액티브 패턴(ACT1)에 접속될 수 있다. 따라서, 제1 액티브 패턴(ACT1)과 중첩하는 제2 전극(CE2)은 드레인 전극의 역할을 할 수 있다.
제3 도전층(400)의 센싱 신호 배선(SSL)은 제1 액티브 패턴(ACT1) 및 제1 게이트 전극(GAT1)과 중첩할 수 있다. 다시 말하면, 센싱 신호 배선(SSL)은 제1 채널 영역(CA1)에서 제1 게이트 전극(GAT1)과 중첩할 수 있다. 다만, 센싱 신호 배선(SSL)은 제1 채널 영역(CA1)에서 제1 게이트 전극(GAT1)과 접촉하지 않을 수 있다.
도 11은 도 4의 III-III' 라인을 따라 자른 단면도이다. 다만, 도 9 및 도 10과 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 4 및 도 11을 참조하면, 데이터 배선(DTL)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(150)은 데이터 배선(DTL) 상에 배치될 수 있다. 버퍼층(150)은 데이터 배선(DTL)을 커버할 수 있다.
센싱 신호 배선(SSL)은 제1 게이트 전극(GAT1)과 전체적으로 중첩할 수 있다. 구체적으로, 제1 게이트 전극(GAT1)의 전부는 센싱 신호 배선(SSL)과 중첩할 수 있다.
센싱 신호 배선(SSL)은 제2 절연층(350)의 일부를 제거하여 형성된 제1 콘택홀(CNT1)을 통해 제1 게이트 전극(GAT1)에 접속될 수 있다. 즉, 센싱 신호 배선(SSL)은 제1 콘택홀(CNT1)을 통해 제1 게이트 전극(GAT1)과 전기적으로 연결될 수 있다. 따라서, 센싱 신호 배선(SSL)은 제1 게이트 전극(GAT1)에 상기 센싱 신호를 전달할 수 있다.
도 12는 도 4의 IV-IV' 라인을 따라 자른 단면도이다. 다만, 도 9, 도 10 및 도 11과 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 4 및 도 12를 참조하면, 버퍼층(150) 상에 액티브층(200)의 제2 액티브 패턴(ACT2)이 배치될 수 있다. 제2 게이트 전극(GAT2)은 제2 액티브 패턴(ACT2) 상에 배치될 수 있다. 제2 게이트 전극(GAT2)은 제2 액티브 패턴(ACT2)과 중첩하는 영역에서 제2 채널 영역(CA2)을 정의할 수 있다. 제2 액티브 패턴(ACT2)과 중첩하는 제2 게이트 전극(GAT2)의 부분(예를 들어, 도 7에 도시된 제1 부분(GAT21)) 및 제2 액티브 패턴(ACT2)은 제2 트랜지스터(예를 들어, 도 2에 도시된 제2 트랜지스터(T2))를 구성할 수 있다.
제3 도전층(400)의 제3 전달 전극(TE3)은 제2 절연층(350)의 일부를 제거하여 형성된 콘택홀을 통하여 제2 액티브 패턴(ACT2)에 접속될 수 있다. 따라서, 제2 액티브 패턴(ACT2)과 중첩하는 제3 전달 전극(TE3)의 부분은 드레인 전극의 역할을 할 수 있다.
제3 도전층(400)의 게이트 신호 배선(GSL)은 제2 절연층(350)의 일부를 제거하여 형성된 콘택홀을 통하여 제2 게이트 전극(GAT2)에 접속될 수 있다. 즉, 게이트 신호 배선(GSL)은 상기 콘택홀을 통하여 제2 게이트 전극(GAT2)에 전기적으로 연결될 수 있다. 따라서, 게이트 신호 배선(GSL)은 제2 게이트 전극(GAT2)에 상기 게이트 신호를 전달할 수 있다.
도 1 내지 도 12를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1000)는 트랜지스터(예를 들어, 도 2에 도시된 제3 트랜지스터(T3)) 및 상기 트랜지스터 상에 배치되는 발광 소자(예를 들어, 도 2에 도시된 발광 소자(EL))를 포함하는 서브 화소(예를 들어, 제1 화소(PX1)의 제1 서브 화소(SPX1)), 제1 방향(DR1)으로 연장되고, 상기 트랜지스터에 연결되어 상기 트랜지스터에 초기화 전압을 전달하는 소스 배선(SRL) 및 상기 서브 화소와 제2 방향(DR2)으로 인접하고, 상기 서브 화소와 소스 배선(SRL)의 중심을 지나는 가상의 대칭 라인(SL)을 기준으로 대칭인 대칭 서브 화소(예를 들어, 제2 화소(PX2)의 제1 서브 화소(SPX1))를 포함할 수 있다. 이에 따라, 제1 전극(CE1) 및 제2 전극(CE2)을 포함하는 스토리지 커패시터(CST)의 용량이 증가될 수 있다. 또한, 상기 서브 화소 및 상기 대칭 서브 화소가 소스 배선(SRL)을 공유함으로써, 배선들이 배치되는 공간이 추가적으로 할애될 수 있다. 이로 인해, 표시 장치(1000)의 표시 품질이 개선될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 13을 참조하면, 상기 표시 장치는 어레이 기판(500), 충진층(FL) 및 색 변환 기판(600)을 포함할 수 있다. 여기서, 어레이 기판(500)은 제1 기판(SUB1), 회로층(CL), 화소 정의막(PDL), 발광 소자(EL) 및 봉지 구조물(TFE)을 포함할 수 있다. 색 변환 기판(600)은 제1 캡핑층(CPL1), 뱅크층(BNK), 제1 및 제2 색 변환층들(CCL1, CCL2), 광 투과층(LTL), 제2 캡핑층(CPL2), 저굴절층(LRL), 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3) 및 제2 기판(SUB2)을 포함할 수 있다. 다만, 도 13을 참조하여 설명하는 상기 표시 장치는 두 개의 기판들을 갖는 구조인 것을 제외하고는 도 3을 참조하여 설명한 표시 장치(1000)와 실질적으로 동일하거나 유사할 수 있다. 이하에서, 중복되는 설명은 생략하기로 한다.
어레이 기판(500)의 구성 요소는 도 3의 표시 장치(1000)의 구성 요소(즉, 기판(SUB), 회로층(CL), 화소 정의막(PDL), 발광 소자(EL) 및 봉지 구조물(TFE))와 동일하다. 이하에서는, 색 변환 기판(600)에 대하여만 설명하기로 한다.
제2 기판(SUB2)은 투명 수지 기판으로 이루어질 수 있다. 예를 들어, 제2 기판(SUB2)은 유리, 플라스틱 등의 절연성 물질을 포함할 수 있다. 선택적으로, 제2 기판(SUB2)은 폴리카보네이트, 폴리에틸렌, 폴리프로필렌 등의 유기 고분자 물질을 포함할 수도 있다.
제2 기판(SUB2) 아래에 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3)이 배치될 수 있다. 구체적으로, 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3)은 제2 기판(SUB2) 아래에서 제3 컬러 필터층(CF3), 제1 컬러 필터층(CF1) 및 제2 컬러 필터층(CF2)의 순서로 배치될 수 있다.
제1 내지 제3 컬러 필터층들(CF1, CF2, CF3) 아래에 저굴절층(LRL)이 배치될 수 있다. 저굴절층(LRL)은 제1 내지 제3 컬러 필터층들(CF1, CF2, CF3)을 커버할 수 있다. 저굴절층(LRL)은 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 저굴절층(LRL)은 유기 물질을 포함할 수 있다.
저굴절층(LRL) 아래에 제2 캡핑층(CPL2)이 배치될 수 있다. 예를 들어, 제2 캡핑층(CPL2)은 실리콘 화합물을 포함할 수 있다. 제2 캡핑층(CPL2) 아래에 뱅크층(BNK)이 배치될 수 있다. 뱅크층(BNK)은 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL)을 둘러쌀 수 있다. 예를 들어, 뱅크층(BNK)은 유기 물질을 포함할 수 있다.
제2 캡핑층(CPL2) 아래에 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL)이 배치될 수 있다. 뱅크층(BNK), 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL) 아래에 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 뱅크층(BNK), 제1 색 변환층(CCL1), 제2 색 변환층(CCL2) 및 광 투과층(LTL)을 커버할 수 있다. 예를 들어, 제1 캡핑층(CPL1)은 실리콘 화합물을 포함할 수 있다.
어레이 기판(500)과 색 변환 기판(600) 사이에 충진층(FL)이 배치될 수 있다. 충진층(FL)은 어레이 기판(500)과 색 변환 기판(600) 사이를 채울 수 있다. 충진층(FL)은 광을 투과할 수 있는 물질을 포함할 수 있다. 예를 들어, 충진층(FL)은 유기 물질을 포함할 수 있다. 다른 실시예에 있어서, 충진층(FL)은 생략될 수도 있다. 즉, 도 3에서는, 본 발명의 표시 장치(1000)가 싱글 기판 구조인 것을 예시로 설명하였으나, 도 13을 참조하여 설명하는 상기 표시 장치는 두 개의 기판들(예를 들어, 제1 기판(SUB1) 및 제2 기판(SUB2))을 갖는 구조일 수도 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
1000: 표시 장치 150: 버퍼층
250: 제1 절연층 350: 제2 절연층
450: 제3 절연층 SUB: 기판
SRL: 소스 배선 ELVSL: 공통 전압 배선
GSL: 게이트 신호 배선 SSL: 센싱 신호 배선
CST: 스토리지 커패시터
ELVDL1, ELVDL2: 제1 및 제2 구동 전압 배선들
CNT1, CNT2, CNT3, CNT4: 제1 내지 제4 콘택홀들
ACT1, ACT2, ACT3: 제1 내지 제3 액티브 패턴들
GAT1, GAT2: 제1 및 제2 게이트 전극들
GAT21, GAT22: 제1 및 제2 부분들
CA1, CA2, CA3: 제1 내지 제3 채널 영역들
CE1, CE2: 제1 및 제2 전극들
TE1, TE2, TE3, TE4: 제1 내지 제4 전달 전극들

Claims (20)

  1. 기판,
    상기 기판 상에 배치되는 액티브 패턴 및 상기 액티브 패턴 상에 배치되고, 상기 액티브 패턴과 중첩하는 영역에서 채널 영역을 정의하는 게이트 전극을 포함하는 트랜지스터, 및 상기 트랜지스터 상에 배치되는 발광 소자를 포함하는 서브 화소;
    상기 게이트 전극 상에 배치되어 상기 채널 영역과 중첩하고, 상기 게이트 전극에 센싱 신호를 전달하는 센싱 신호 배선;
    제1 방향으로 연장되고, 상기 액티브 패턴에 접속되며, 상기 액티브 패턴에 초기화 전압을 전달하는 소스 배선; 및
    상기 서브 화소와 동일한 구조를 갖고, 상기 서브 화소와 상기 제1 방향과 교차하는 제2 방향으로 인접하며, 상기 서브 화소와 상기 소스 배선의 중심을 지나는 가상의 대칭 라인을 기준으로 대칭인 대칭 서브 화소를 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 서브 화소 및 상기 대칭 서브 화소는 상기 소스 배선을 공유하는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서, 상기 게이트 전극의 전부는 상기 센싱 신호 배선과 중첩하는 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서, 상기 게이트 전극 및 상기 센싱 신호 배선은 상기 제1 방향으로 연장되는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서, 상기 게이트 전극 및 상기 센싱 신호 배선은 상기 제1 방향으로 연장되고, 상기 액티브 패턴은 상기 제2 방향으로 연장되는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극 및 상기 센싱 신호 배선 사이에 배치되는 절연층을 더 포함하고,
    상기 센싱 신호 배선은 상기 절연층의 일부를 제거하여 형성된 콘택홀을 통하여 상기 게이트 전극에 접속되는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서, 평면 상에서, 상기 콘택홀은 상기 액티브 패턴과 이격하는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서, 상기 소스 배선은 상기 센싱 신호 배선과 동일한 층 상에 배치되는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서, 상기 소스 배선 및 상기 센싱 신호 배선은 동일한 방향으로 연장되는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 게이트 전극 및 상기 센싱 신호 배선 사이에 배치되는 절연층을 더 포함하고,
    상기 소스 배선은 상기 절연층의 일부를 제거하여 형성된 콘택홀을 통하여 상기 액티브 패턴에 접속되는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서, 상기 서브 화소는,
    상기 게이트 전극과 동일한 층 상에 배치되는 제1 전극 및 상기 센싱 신호 배선과 동일한 층 상에 배치되는 제2 전극을 포함하는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서, 상기 센싱 신호 배선의 상기 제1 방향으로의 길이는 상기 게이트 전극의 상기 제1 방향으로의 길이보다 큰 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서, 상기 게이트 전극 및 상기 센싱 신호 배선은 동일한 도전 물질을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제1 항에 있어서, 상기 액티브 패턴은 제1 부분 및 상기 제1 부분과 상기 가상의 대칭 라인을 기준으로 서로 대칭된 평면 형상을 갖는 제2 부분을 포함하고, 상기 트랜지스터는 상기 액티브 패턴의 상기 제1 부분을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제1 항에 있어서,
    상기 기판 및 상기 액티브 패턴 사이에 배치되는 데이터 배선을 더 포함하고,
    상기 데이터 배선은 상기 제2 방향으로 연장되고, 상기 게이트 전극은 상기 제1 방향으로 연장되는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서, 상기 서브 화소 및 상기 대칭 서브 화소 각각은 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 중 어느 하나인 것을 특징으로 하는 표시 장치.
  17. 기판,
    상기 기판 상에 배치되는 트랜지스터 및 상기 트랜지스터 상에 배치되는 발광 소자를 포함하는 서브 화소;
    제1 방향으로 연장되고, 상기 트랜지스터에 연결되어 상기 트랜지스터에 초기화 전압을 전달하는 소스 배선; 및
    상기 서브 화소와 동일한 구조를 갖고, 상기 서브 화소와 상기 제1 방향과 교차하는 제2 방향으로 인접하며, 상기 서브 화소와 상기 소스 배선의 중심을 지나는 가상의 대칭 라인을 기준으로 대칭인 대칭 서브 화소를 포함하는 표시 장치.
  18. 제17 항에 있어서, 상기 서브 화소 및 상기 대칭 서브 화소는 상기 소스 배선을 공유하는 것을 특징으로 하는 표시 장치.
  19. 제17 항에 있어서, 상기 트랜지스터는,
    상기 기판 상에 배치되는 액티브 패턴; 및
    상기 액티브 패턴과 중첩하는 영역에서 채널 영역을 정의하는 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  20. 제19 항에 있어서, 상기 서브 화소는,
    상기 게이트 전극과 동일한 층 상에 배치되는 제1 전극 및 상기 소스 배선과 동일한 층 상에 배치되는 제2 전극을 포함하는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
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