KR20230126294A - 화소 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 화소는 제1 구동 전압이 인가되는 제1 전원선에 접속된 제1 전극, 제1 노드에 접속된 제2 전극, 및 제2 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터; 데이터선에 접속된 제1 전극, 상기 제2 노드에 접속된 제2 전극, 및 주사선에 접속된 게이트 전극을 포함하는 제2 트랜지스터; 제1 센싱선에 접속된 제1 전극, 상기 제1 노드에 접속된 제2 전극, 및 제1 제어선에 접속된 게이트 전극을 포함하는 제3 트랜지스터; 제2 센싱선에 접속된 제1 전극, 제3 노드에 접속된 제2 전극, 및 제2 제어선에 접속된 게이트 전극을 포함하는 제4 트랜지스터; 상기 제1 노드에 접속된 제1 전극과 상기 제3 노드에 접속된 제2 전극 사이에 순방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제1 서브 발광 유닛; 및 상기 제3 노드에 접속된 제1 전극과 상기 제1 구동 전압과 상이한 제2 구동 전압이 인가되는 제2 전원선에 접속된 제2 전극 사이에 순방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제2 서브 발광 유닛을 포함한다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 화소 및 이를 포함하는 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 화소에 포함되는 각 서브 발광 유닛의 발광 소자의 개수를 예측하기 위한 화소 및 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 구동 전압이 인가되는 제1 전원선에 접속된 제1 전극, 제1 노드에 접속된 제2 전극, 및 제2 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터; 데이터선에 접속된 제1 전극, 상기 제2 노드에 접속된 제2 전극, 및 주사선에 접속된 게이트 전극을 포함하는 제2 트랜지스터; 제1 센싱선에 접속된 제1 전극, 상기 제1 노드에 접속된 제2 전극, 및 제1 제어선에 접속된 게이트 전극을 포함하는 제3 트랜지스터; 제2 센싱선에 접속된 제1 전극, 제3 노드에 접속된 제2 전극, 및 제2 제어선에 접속된 게이트 전극을 포함하는 제4 트랜지스터; 상기 제1 노드에 접속된 제1 전극과 상기 제3 노드에 접속된 제2 전극 사이에 순방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제1 서브 발광 유닛; 및 상기 제3 노드에 접속된 제1 전극과 상기 제1 구동 전압과 상이한 제2 구동 전압이 인가되는 제2 전원선에 접속된 제2 전극 사이에 순방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제2 서브 발광 유닛을 포함한다.
상기 제1 서브 발광 유닛은 상기 제3 트랜지스터를 통해 상기 제1 센싱선에 전기적으로 연결되고, 상기 제2 서브 발광 유닛은 상기 제4 트랜지스터를 통해 상기 제2 센싱선에 전기적으로 연결될 수 있다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시키고, 상기 제1 센싱선에 제1 기준 전압을 공급하며, 상기 제2 센싱선에 상기 제1 기준 전압보다 낮은 제2 기준 전압을 공급할 수 있다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시킬 때, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프시킬 수 있다.
상기 제1 서브 발광 유닛의 적어도 하나의 발광 소자에는 상기 제1 기준 전압과 상기 제2 기준 전압 차이에 대응하는 전류가 인가될 수 있다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시키고, 상기 제1 센싱선에 제1 기준 전압을 공급하며, 상기 제2 센싱선에 상기 제1 기준 전압과 동일한 제2 기준 전압을 공급하고, 상기 제2 기준 전압은 상기 제2 구동 전압보다 높을 수 있다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시킬 때, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프시킬 수 있다.
상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자에는 상기 제2 기준 전압과 상기 제2 구동 전압 차이에 대응하는 전류가 인가될 수 있다.
상기 발광 소자는, 제1 반도체층; 상기 제1 반도체층과 상이한 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 위치하는 활성층을 포함할 수 있다.
일 실시예에 따른 표시 장치는 제1 구동 전압이 인가되는 제1 전원선에 접속된 제1 전극, 제1 노드에 접속된 제2 전극, 및 제2 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터; 데이터선에 접속된 제1 전극, 상기 제2 노드에 접속된 제2 전극, 및 주사선에 접속된 게이트 전극을 포함하는 제2 트랜지스터; 제1 센싱선에 접속된 제1 전극, 상기 제1 노드에 접속된 제2 전극, 및 제1 제어선에 접속된 게이트 전극을 포함하는 제3 트랜지스터; 제2 센싱선에 접속된 제1 전극, 제3 노드에 접속된 제2 전극, 및 제2 제어선에 접속된 게이트 전극을 포함하는 제4 트랜지스터; 상기 제3 노드에 접속된 제1 전극과 상기 제1 노드에 접속된 제2 전극 사이에 역방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제1 서브 발광 유닛; 및 상기 제1 구동 전압과 상이한 제2 구동 전압이 인가되는 제2 전원선에 접속된 제1 전극과 상기 제3 노드에 접속된 제2 전극 사이에 역방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제2 서브 발광 유닛을 포함한다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프시키고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시키며, 상기 제1 센싱선에 제1 기준 전압을 공급하고, 상기 제2 센싱선에 상기 제1 기준 전압보다 높은 제2 기준 전압을 공급하며, 상기 제2 기준 전압은 상기 제2 구동 전압과 동일할 수 있다.
상기 제1 서브 발광 유닛의 적어도 하나의 발광 소자에는 상기 제1 기준 전압과 상기 제2 기준 전압 차이에 대응하는 전류가 인가될 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프시키고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시키며, 상기 제1 센싱선에 제1 기준 전압을 공급하고, 상기 제2 센싱선에 상기 제1 기준 전압과 동일한 제2 기준 전압을 공급하며, 상기 제2 기준 전압은 상기 제2 구동 전압보다 낮을 수 있다.
상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자에는 상기 제2 기준 전압과 상기 제2 구동 전압 차이에 대응하는 전류가 인가될 수 있다.
일 실시예에 따른 표시 기간 및 센싱 기간을 포함하여 구동하는 표시 장치에 있어서, 적어도 하나의 발광 소자를 포함하고, 제1 센싱선에 전기적으로 연결된 제1 서브 발광 유닛 및 적어도 하나의 발광 소자를 포함하고, 제2 센싱선에 전기적으로 연결된 제2 서브 발광 유닛을 포함하는 화소; 및 상기 제1 센싱선 및 상기 제2 센싱선에 전기적으로 연결된 센싱부를 포함하고, 상기 센싱부는 상기 센싱 기간 중에 상기 제1 서브 발광 유닛의 적어도 하나의 발광 소자에 흐르는 제1 서브 검출 전류 및 상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자에 흐르는 제2 서브 검출 전류를 기초로, 상기 제1 서브 발광 유닛 및 상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자의 개수를 예측한다.
상기 화소는, 제1 구동 전압이 인가되는 제1 전원선에 접속된 제1 전극, 제1 노드에 접속된 제2 전극, 및 제2 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터; 데이터선에 접속된 제1 전극, 상기 제2 노드에 접속된 제2 전극, 및 주사선에 접속된 게이트 전극을 포함하는 제2 트랜지스터; 제1 센싱선에 접속된 제1 전극, 상기 제1 노드에 접속된 제2 전극, 및 제1 제어선에 접속된 게이트 전극을 포함하는 제3 트랜지스터; 제2 센싱선에 접속된 제1 전극, 제3 노드에 접속된 제2 전극, 및 제2 제어선에 접속된 게이트 전극을 포함하는 제4 트랜지스터를 포함하고, 상기 제1 서브 발광 유닛의 적어도 하나의 발광 소자는 상기 제1 노드에 접속된 제1 전극과 상기 제3 노드에 접속된 제2 전극 사이에 순방향으로 병렬 연결되며, 상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자는 상기 제3 노드에 접속된 제1 전극과 상기 제1 구동 전압과 상이한 제2 구동 전압이 인가되는 제2 전원선에 접속된 제2 전극 사이에 순방향으로 병렬 연결된다.
상기 센싱부는 상기 제1 센싱선에 제1 기준 전압을 공급하고, 상기 제2 센싱선에 상기 제1 기준 전압보다 낮은 제2 기준 전압을 공급할 수 있다.
상기 센싱부는 상기 제1 노드를 통해 상기 제1 서브 발광 유닛에 인가되는 제1 검출 전류를 상기 제1 서브 검출 전류로 나눈 값으로 상기 제1 서브 발광 유닛의 발광 소자의 개수를 예측할 수 있다.
상기 센싱부는 상기 제1 센싱선에 제1 기준 전압을 공급하고, 상기 제2 센싱선에 상기 제1 기준 전압과 동일한 제2 기준 전압을 공급하며, 상기 제2 기준 전압은 상기 제2 구동 전압보다 높을 수 있다.
상기 센싱부는 상기 제3 노드를 통해 상기 제2 서브 발광 유닛에 인가되는 제2 검출 전류를 상기 제2 서브 검출 전류로 나눈 값으로 상기 제2 서브 발광 유닛의 발광 소자의 개수를 예측할 수 있다.
일 실시예에 따르면, 화소는 각 서브 발광 유닛의 각 발광 소자에 흐르는 전류를 검출하여, 각 서브 발광 유닛의 발광 소자의 개수를 예측할 수 있고, 각 서브 발광 유닛의 발광 소자의 개수를 고려하여 화소의 열화를 보상하도록 할 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 도시한 블록도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 3은 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 사시도이다.
도 4는 일 실시예에 따른 화소의 일 예를 도시한 회로도이다.
도 5는 도 4의 제1 서브 발광 유닛에 흐르는 전류 패스를 도시한 도면이다.
도 6은 도 5의 제1 서브 발광 유닛에 포함된 발광 소자의 전압과 전류의 관계를 발광 소자의 개수에 따라 도시한 도면이다.
도 7은 도 4의 제2 서브 발광 유닛에 흐르는 전류 패스를 도시한 도면이다.
도 8은 도 7의 제2 서브 발광 유닛에 포함된 발광 소자의 전압과 전류의 관계를 발광 소자의 개수에 따라 도시한 도면이다.
도 9는 일 실시예에 따른 화소의 일 예를 도시한 회로도이다.
도 10은 도 9의 제1 서브 발광 유닛에 흐르는 전류 패스를 도시한 도면이다.
도 11은 도 9의 제2 서브 발광 유닛에 흐르는 전류 패스를 도시한 도면이다.
도 12는 일 실시예에 따른 화소의 일 예를 도시한 회로도이다.
도 13은 일 실시예에 따른 화소의 일 예를 도시한 회로도이다.
도 14는 일 실시예에 따른 화소의 일 예를 도시한 회로도이다.
도 15 및 도 16은 도 2의 표시 영역에 배치되는 한 서브 화소의 일 예들을 도시한 단면도들이다.
도 17은 도 2의 표시 영역에 배치되는 한 화소의 일 예를 도시한 평면도이다.
도 18은 도 2의 표시 영역에 배치되는 한 화소의 일 예를 도시한 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 일 실시예에 따른 표시 장치를 도시한 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 화소부(100), 타이밍 제어부(200), 주사 구동부(300), 데이터 구동부(400), 센싱부(500), 및 전압 공급부(600)를 포함할 수 있다.
표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다. 또한, 표시 장치(1000)는 스마트폰, 태블릿, 스마트 패드, TV, 모니터 등의 다양한 전자 기기에 적용될 수 있다.
한편, 표시 장치(1000)는 유기 발광 표시 장치, 무기 발광 표시 장치 등으로 구현될 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)의 구성이 이에 한정되는 것은 아니다.
일 실시예에서, 표시 장치(1000)는 영상을 표시하는 표시 기간 및 화소(PX)들 각각에 포함된 구동 트랜지스터의 특성을 센싱하고, 화소(PX)들에 포함된 각 서브 발광 유닛의 발광 소자에 흐르는 전류를 검출하는 센싱 기간을 포함하도록 구동될 수 있다.
화소부(100)는 데이터선들(DL1 내지 DLm, 단, m은 자연수), 주사선들(SL1 내지 SLn, 단, n은 자연수), 제1 제어선들(CL11 내지 CL1n), 제2 제어선들(CL21 내지 CL2n), 제1 센싱선들(SSL11 내지 SSL1m), 및 제2 센싱선들(SSL21 내지 SSL2m)에 각각 연결되는 화소(PX)들을 구비한다. 화소(PX)들은 후술하는 전압 공급부(600)로부터 제1 구동 전압(VDD), 제2 구동 전압(VSS), 및 초기화 전압(VINT)을 공급받을 수 있다. 한편, 도 1에서는 n개의 주사선들(SL1 내지 SLn)이 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 화소(PX)의 회로 구조에 대응하여 화소부(100)에는 하나 이상의 주사선, 제어선 등이 추가로 형성될 수 있다.
타이밍 제어부(200)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호(DCS), 주사 구동 제어 신호(SCS), 및 전원 구동 제어 신호(PCS)를 생성할 수 있다. 타이밍 제어부(200)에서 생성된 주사 구동 제어 신호(SCS)는 주사 구동부(300)로 공급되고, 데이터 구동 제어 신호(DCS)는 데이터 구동부(400)로 공급되며, 전원 구동 제어 신호(PCS)는 전압 공급부(600)로 공급될 수 있다.
주사 구동 제어 신호(SCS)에는 주사 시작 신호, 제어 시작 신호, 및 클럭 신호들이 포함될 수 있다. 주사 시작 신호는 주사 신호의 타이밍을 제어할 수 있다. 제어 시작 신호는 제어 신호의 타이밍을 제어할 수 있다. 클럭 신호들은 주사 시작 신호 및/또는 제어 시작 신호를 쉬프트시키기 위하여 사용될 수 있다.
데이터 구동 제어 신호(DCS)에는 소스 시작 신호 및 클럭 신호들이 포함될 수 있다. 소스 시작 신호는 데이터의 샘플링 시작 시점을 제어할 수 있다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
전원 구동 제어 신호(PCS)는 제1 구동 전압(VDD), 제2 구동 전압(VSS), 및 초기화 전압(VINT)의 공급 및 전압 레벨들을 제어할 수 있다.
타이밍 제어부(200)는 센싱부(500)의 동작을 제어할 수 있다. 예를 들어, 타이밍 제어부(200)는 제1 센싱선들(SSL11 내지 SSL1m)을 통해 화소(PX)들에 초기화 전압(VINT)을 공급하는 타이밍 및/또는 제1 센싱선들(SSL11 내지 SSL1m)과 제2 센싱선들(SSL21 내지 SSL2m)을 통해 화소(PX)에서 생성된 전류를 센싱하는 타이밍을 제어할 수 있다.
타이밍 제어부(200)는 센싱부(500)에서 제공된 센싱 데이터(SSD)에 기초하여 화소(PX)들의 특성 값을 보상하는 보상 값을 생성할 수 있다. 여기서, 센싱 데이터(SSD)는 제1 센싱선들(SSL11 내지 SSL1m)과 제2 센싱선들(SSL21 내지 SSL2m)을 통해 센싱된 보상 영상 데이터(CDATA)를 생성하기 위한 전류 및/또는 전압에 대응되는 값일 수 있다.
타이밍 제어부(200)는 화소(PX)에 포함되는 구동 트랜지스터의 문턱 전압 변화, 이동도 변화, 및 발광 소자의 특성 변화 등을 반영하여 입력 영상 데이터(IDATA)를 보상할 수 있다. 타이밍 제어부(200)는 입력 영상 데이터(IDATA)에 센싱 데이터(SSD)를 반영하여 생성된 보상 영상 데이터(CDATA)를 데이터 구동부(400)에 공급할 수 있다.
주사 구동부(300)는 타이밍 제어부(200)로부터 주사 구동 제어 신호(SCS)를 수신할 수 있다. 주사 구동부(300)는 주사선들(SL1 내지 SLn), 제1 제어선들(CL11 내지 CL1n) 및 제2 제어선들(CL21 내지 CL2n)과 전기적으로 연결될 수 있다. 주사 구동 제어 신호(SCS)를 공급받은 주사 구동부(300)는 주사선들(SL1 내지 SLn)로 주사 신호를 공급하고, 제1 제어선들(CL11 내지 CL1n) 및 제2 제어선들(CL21 내지 CL2n)로 각각 제어 신호를 공급할 수 있다.
일례로, 주사 구동부(300)는 주사선들(SL1 내지 SLn)로 주사 신호를 순차적으로 공급할 수 있다. 주사선들(SL1 내지 SLn)로 주사 신호가 순차적으로 공급되면 화소(PX)들은 수평 라인 단위로 선택될 수 있다. 이를 위하여, 주사 신호는 화소(PX)들에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 논리 하이 레벨)으로 설정될 수 있다.
마찬가지로, 주사 구동부(300)는 제1 제어선들(CL11 내지 CL1n) 및 제2 제어선들(CL21 내지 CL2n)로 각각 제1 제어 신호 및 제2 제어 신호를 공급할 수 있다. 제1 제어 신호 및 제2 제어 신호는 화소(PX)에 흐르는 구동 전류(즉, 구동 트랜지스터를 통해 흐르는 전류)를 센싱(또는, 추출)하는데 이용될 수 있다. 또한, 일 실시예에서 제1 제어 신호 및 제2 제어 신호는 화소(PX)에 포함된 각 서브 발광 유닛의 발광 소자의 개수를 예측하는데 이용될 수 있다. 주사 신호와 제어 신호들이 공급되는 타이밍 및 파형은 표시 기간 및 센싱 기간에 따라 다르게 설정될 수 있다.
한편, 도 1에는 하나의 주사 구동부(300)가 주사 신호와 제어 신호들을 모두 출력하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 주사 구동부(300)는 주사 신호를 화소부(100)에 공급하는 제1 주사 구동부 및 제어 신호들을 화소부(100)에 공급하는 제2 주사 구동부를 포함할 수 있다.
데이터 구동부(400)는 타이밍 제어부(200)로부터 데이터 구동 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(400)는 데이터선들(DL1 내지 DLm)과 전기적으로 연결될 수 있다. 데이터 구동부(400)는 센싱 기간에 화소 특성 검출을 위한 데이터 신호(예를 들어, 센싱 데이터 신호)를 데이터선들(DL1 내지 DLm)을 통해 화소부(100)에 공급할 수 있다. 또한, 데이터 구동부(400)는 표시 기간에 보상 영상 데이터(CDATA)에 기초하여 영상 표시를 위한 데이터 신호(예를 들어, 영상 데이터 신호)를 데이터선들(DL1 내지 DLm)을 통해 화소부(100)에 공급할 수 있다.
센싱부(500)는 제1 센싱선들(SSL11 내지 SSL1m) 및 제2 센싱선들(SSL21 내지 SSL2m)과 전기적으로 연결될 수 있다.
센싱부(500)는 표시 기간에 제1 센싱선들(SSL11 내지 SSL1m)을 통해 영상 표시를 위한 소정의 전압을 화소부(100)에 공급할 수 있다.
센싱부(500)는 센싱 기간에 제1 센싱선들(SSL11 내지 SSL1m)을 통해 화소(PX)들 중 적어도 하나의 화소(PX)로부터 제공되는 센싱 값(예를 들면, 구동 트랜지스터의 특성 정보 또는 발광 소자의 정보 등)을 수신하고, 타이밍 제어부(200)에 센싱 데이터(SSD)를 공급할 수 있다.
또한, 센싱부(500)는 센싱 기간에 제1 센싱선들(SSL11 내지 SSL1m) 및 제2 센싱선들(SSL21 내지 SSL2m)을 통해 화소(PX)들에 포함된 각 서브 발광 유닛의 발광 소자에 흐르는 전류를 검출할 수 있고, 각 서브 발광 유닛의 발광 소자의 개수를 예측할 수 있다. 구체적으로, 센싱부(500)는 제1 센싱선들(SSL11 내지 SSL1m) 및 제2 센싱선들(SSL21 내지 SSL2m)을 통해 소정의 기준 전압을 각각 공급하여, 각 센싱선들에 연결된 서브 발광 유닛의 발광 소자에 흐르는 전류(또는, 전류 값)를 추출할 수 있다. 예를 들면, 센싱부(500)는 제1 센싱선들(SSL11 내지 SSL1m)에 제1 기준 전압을 공급하고, 제2 센싱선들(SSL21 내지 SSL2m)에 제1 기준 전압보다 낮은 제2 기준 전압을 공급하여, 서브 발광 유닛의 발광 소자에 흐르는 전류 값을 검출할 수 있고, 센싱부(500)는 제1 센싱선들(SSL11 내지 SSL1m)에 제1 기준 전압을 공급하고, 제2 센싱선들(SSL21 내지 SSL2m)에 제1 기준 전압과 동일한 제2 기준 전압을 공급하여, 서브 발광 유닛의 발광 소자에 흐르는 전류 값을 검출할 수 있다.
센싱부(500)는 각 서브 발광 유닛의 발광 소자에 흐르는 전류를 검출하여, 각 서브 발광 유닛의 발광 소자의 개수를 예측할 수 있다. 따라서, 일 실시예에 따른 화소는 각 서브 발광 유닛의 각 발광 소자에 흐르는 전류를 검출하고, 각 서브 발광 유닛의 발광 소자의 개수를 예측할 수 있으므로, 각 서브 발광 유닛의 발광 소자의 개수를 고려하여 화소의 열화를 보상하도록 할 수 있다. 이에 따라, 화소부의 휘도 균일도가 향상될 수 있다.
도 1에서는 센싱부(500)가 타이밍 제어부(200)와 별개의 구성인 것으로 도시되었으나, 센싱부(500)의 적어도 일부의 구성은 타이밍 제어부(200)에 포함될 수 있다. 예를 들어, 센싱부(500)와 타이밍 제어부(200)는 하나의 구동 IC로 형성될 수 있다. 나아가, 데이터 구동부(400) 또한 타이밍 제어부(200)에 포함될 수 있다. 따라서, 센싱부(500), 데이터 구동부(400), 및 타이밍 제어부(200) 중 적어도 일부는 하나의 구동 IC로 형성될 수 있다.
전압 공급부(600)는 전원 구동 제어 신호(PCS)에 기초하여 제1 구동 전압(VDD), 제2 구동 전압(VSS), 및 초기화 전압(VINT)을 화소부(100)에 공급할 수 있다. 일 실시예에서, 제1 구동 전압(VDD)은 구동 트랜지스터의 제1 전극의 전압(예를 들어, 드레인 전압)을 결정할 수 있고, 제2 구동 전압(VSS)은 발광 소자의 캐소드 전압을 결정할 수 있다. 또한, 초기화 전압(VINT)은 센싱 기간에서 구동 트랜지스터의 특성을 센싱할 수 있는 소정의 전압을 제공할 수 있다.
이하에서는, 도 2를 참조하여 일 실시예에 따른 표시 장치에 관하여 살펴본다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2를 참조하면, 표시 장치(1000)는 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PX)들을 포함할 수 있다.
기판(SUB)은 표시 장치(1000)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소(PX)가 배치되어 영상을 표시하는 영역이다. 비표시 영역(NDA)은 표시 영역(DA) 이외의 영역으로, 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PX)에 연결되는 구동 회로부, 배선들, 및 패드들이 배치될 수 있다. 도면에 도시되지 않았으나, 실시예에 따라, 비표시 영역(NDA)은 표시 영역(DA)의 내부에 배치될 수도 있다.
일 예에 따르면, 화소(PX)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 배열될 수 있으나, 이에 한정되지 않으며, 공지된 다양한 실시 형태가 적용될 수 있다.
실시예에 따르면, 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 각각 서브 화소일 수 있다. 적어도 하나의 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
예를 들어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 소정 색의 광을 방출할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색(일 예로, 제1 색)의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색(일 예로, 제2 색)의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색(일 예로, 제3 색)의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 구성하는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다.
이하에서는, 도 3을 참조하여 일 실시예에 따른 표시 장치에 포함되는 발광 소자에 관하여 살펴본다.
도 3은 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 사시도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치에 포함되는 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 반도체층(11)과 제2 반도체층(13) 사이에 위치하는 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상, 즉, 원 기둥 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 도 3에서는 기둥 형상의 발광 소자(LD)를 도시하였으나, 일 실시예에 의한 발광 소자의 종류 및/또는 형상은 이에 한정되지 않는다.
제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
상술한 실시예에서는, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 반도체층(11) 및 제2 반도체층(13)의 일 영역을 더 둘러쌀 수 있다. 다만, 실시예에 따라, 절연막(14)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(14)은 길이(L) 방향에서 발광 소자(LD)의 양단에 위치한 제1 반도체층(11) 및 제2 반도체층(13) 각각의 일단, 일 예로 원기둥의 두 밑면(발광 소자(LD)의 상부면 및 하부면)을 커버하지 않고 노출할 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연막(14)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)는 표면에 절연막(14)을 포함함으로서, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)가 절연막(14)을 포함하면, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 발광 소자(LD)들이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 절연막(14) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극을 추가적으로 포함할 수 있다.
발광 소자(LD)는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 각 화소 영역에 적어도 하나의 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 발광 소자(LD)들을 배치하고, 발광 소자(LD)들을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
이하에서는, 도 4를 참조하여 일 실시예에 따른 화소에 관하여 살펴본다.
도 4는 일 실시예에 따른 화소의 일 예를 도시한 회로도이다. 도 4에서는 설명의 편의를 위하여 j번째 행(수평 라인)에 위치하며, k번째 열에 위치하는 화소(PX)를 도시하였다.
도 4를 참조하면, 일 실시예에 따른 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 스토리지 커패시터(Cst), 및 발광 유닛(EMU)을 포함할 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 제1 전극은 제1 구동 전압(VDD)이 인가되는 제1 전원선(PL1)에 접속되고, 제2 전극은 제1 노드(N1)(또는, 발광 유닛(EMU)의 제1 전극(EL1))에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 노드(N2)에 접속될 수 있다. 일 실시예에서, 제1 전극은 드레인 전극일 수 있고, 제2 전극은 소스 전극일 수 있다. 제1 트랜지스터(T1)는 제2 노드(N2)의 전압에 대응하여, 발광 유닛(EMU)으로 흐르는 구동 전류(Id)의 전류량을 제어할 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)의 제1 전극은 데이터선(DLk)에 접속되고, 제2 전극은 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 게이트 전극)에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(SLj)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(SLj)으로 주사 신호(예를 들면, 하이 레벨 전압)가 공급될 때 턴-온되어, 데이터선(DLk)으로부터 데이터 전압을 제2 노드(N2)로 전달할 수 있다.
제3 트랜지스터(T3)의 제1 전극은 제1 센싱선(SSL1k)에 접속되고, 제2 전극은 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 제2 전극)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제1 제어선(CL1j)에 접속될 수 있다. 제3 트랜지스터(T3)는 센싱 기간 중 제1 제어선(CL1j)으로 제1 제어 신호(예를 들면, 하이 레벨 전압)가 공급될 때 턴-온되어, 제1 센싱선(SSL1k)과 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제4 트랜지스터(T4)의 제1 전극은 제2 센싱선(SSL2k)에 접속되고, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제2 제어선(CL2j)에 접속될 수 있다. 제4 트랜지스터(T4)는 센싱 기간 중 제2 제어선(CL2j)으로 제2 제어 신호(예를 들면, 하이 레벨 전압)가 공급될 때 턴-온되어, 제2 센싱선(SSL2k)과 제3 노드(N3)를 전기적으로 접속시킬 수 있다.
일 실시예에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 센싱 기간 중 턴-온되어, 각 서브 발광 유닛의 발광 소자(LD)에 흐르는 전류를 검출하고, 예측하는데 이용될 수 있다. 이때, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴-오프 상태일 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 이러한 스토리지 커패시터(Cst)는 한 프레임 동안 제2 노드(N2)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전할 수 있다. 이에 따라, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압 차에 대응하는 전압을 저장할 수 있다. 일 예로, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극으로 공급되는 데이터 전압과 제1 트랜지스터(T1)의 제2 전극으로 공급되는 초기화 전압(VINT, 도 1 참조)의 차에 대응하는 전압을 저장할 수 있다.
발광 유닛(EMU)은 제1 구동 전압(VDD)이 인가되는 제1 전원선(PL1)과 제2 구동 전압(VSS)이 인가되는 제2 전원선(PL2) 사이에 직렬 및/또는 병렬로 연결된 발광 소자(LD)들을 포함할 수 있다. 일 예로, 제1 구동 전압(VDD)은 제2 구동 전압(VSS)보다 높을 수 있다. 본 발명이 이에 한정되는 것은 아니고, 실시예에 따라 제2 구동 전압(VSS)이 제1 구동 전압(VDD)보다 높을 수 있다.
발광 유닛(EMU)은 제1 트랜지스터(T1)로부터 공급되는 구동 전류(Id)에 대응하여 소정 휘도의 빛을 생성할 수 있다. 예를 들면, 한 프레임 기간 동안, 제1 트랜지스터(T1)는 해당 프레임 데이터(예를 들면, 보상 데이터(CDATA, 도 1 참조))의 계조값에 대응하는 구동 전류(Id)를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류(Id)는 발광 소자(LD)들에 나뉘어 흐를 수 있다. 여기서, 발광 소자(LD)들에 나뉘어 흐르는 전류는 서브 구동 전류라 할 수 있다. 각각의 발광 소자(LD)는 서브 구동 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)은 구동 전류(Id)에 대응하는 휘도의 광을 방출할 수 있다.
일 예로, 발광 유닛(EMU)은 직렬 및 병렬로 연결된 발광 소자(LD)들을 포함할 수 있다. 병렬 연결된 발광 소자(LD)들 중 서로 동일한 방향으로 연결된 각각의 발광 소자(LD)는 유효 광원을 구성할 수 있다. 또한, 서로 동일한 방향으로 병렬 연결된 발광 소자(LD)들은 하나의 서브 발광 유닛을 구성할 수 있다.
발광 유닛(EMU)은 적어도 하나의 서브 발광 유닛을 포함할 수 있다. 일 예로, 발광 유닛(EMU)은 제1 서브 발광 유닛(SEM1) 및 제2 서브 발광 유닛(SEM2)을 포함할 수 있다. 각 서브 발광 유닛은 직렬로 연결되어, 발광 유닛(EMU)을 구성할 수 있다. 도 4에는 두 개의 서브 발광 유닛이 도시되었으나, 본 발명은 이에 한정되지 않는다. 실시예에 따라, 발광 유닛(EMU)이 포함하는 서브 발광 유닛의 개수는 다양할 수 있다. 또한, 일 예로, 발광 소자(LD)는 공정 과정에서 각 서브 발광 유닛에 순방향 또는 역방향으로 배치될 수 있다. 이해를 돕기 위해, 도 4에서는 순방향으로 배치된 적어도 하나의 발광 소자(LD)를 포함하는 서브 발광 유닛을 도시하였다. 이에 따라, 도 4에서는 역방향으로 배치된 발광 소자(LD)가 생략되었다. 역방향으로 배치된 적어도 하나의 발광 소자(LD)를 포함하는 서브 발광 유닛은 도 9 이하를 참조하여 살펴본다.
제1 서브 발광 유닛(SEM1)은 제1 노드(N1)에 접속된 제1 전극(EL1)과 제3 노드(N3)에 접속된 제2 전극(EL2) 사이에 병렬 연결된 발광 소자(LD)들을 포함할 수 있다. 여기서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 제1 전극(EL1)은 캐소드일 수 있고, 제2 전극(EL2)은 애노드일 수 있다.
제2 서브 발광 유닛(SEM2)은 제3 노드(N3)에 접속된 제1 전극(EL1)과 제2 전원선(PL2)을 통해 제2 구동 전압(VSS)에 접속된 제2 전극(EL2) 사이에 병렬 연결된 발광 소자(LD)들을 포함할 수 있다.
제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수는 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수와 동일하거나 상이할 수 있다. 예를 들면, 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수는 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수보다 많을 수 있고, 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수는 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수보다 적을 수 있다.
각 서브 발광 유닛의 발광 소자(LD)의 개수에 따라 각 서브 발광 유닛에 포함되는 하나의 발광 소자(LD)에 흐르는 전류의 크기는 달라질 수 있다. 예를 들면, 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수가 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수보다 많으면, 일정한 구동 전류가 발광 유닛(EMU)으로 인가될 때, 제1 서브 발광 유닛(SEM1)에 포함되는 발광 소자(LD) 각각에 흐르는 전류의 크기는 제2 서브 발광 유닛(SEM2)에 포함되는 발광 소자(LD) 각각에 흐르는 전류의 크기보다 작을 수 있다.
일 실시예에서, 제1 서브 발광 유닛(SEM1) 및 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수는 각 서브 발광 유닛(SEM1, SEM2)의 각 발광 소자(LD)에 흐르는 전류를 검출하여 예측될 수 있다. 구체적으로, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 턴-온시키고, 제1 센싱선(SSL1k) 및 제2 센싱선(SSL2k)에 소정의 제1 기준 전압 및 제2 기준 전압을 각각 인가하여, 각 서브 발광 유닛(SEM1, SEM2)의 각 발광 소자(LD)에 흐르는 전류를 검출하여 예측될 수 있다. 따라서, 일 실시예에 따른 화소(PX)는 각 서브 발광 유닛의 각 발광 소자(LD)에 흐르는 전류를 검출하고, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 예측할 수 있으므로, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 고려하여 화소(PX)의 열화를 보상하도록 할 수 있다. 이에 따라, 화소부(100, 도 1 참조)의 휘도 균일도가 향상될 수 있다.
이하에서는, 도 5 내지 도 8을 참조하여, 일 실시예에 따른 화소의 구동 방법 및 특징에 관하여 살펴본다.
도 5는 도 4의 제1 서브 발광 유닛에 흐르는 전류 패스를 도시한 도면이고, 도 6은 도 5의 제1 서브 발광 유닛에 포함된 발광 소자의 전압과 전류의 관계를 발광 소자의 개수에 따라 도시한 도면이며, 도 7은 도 4의 제2 서브 발광 유닛에 흐르는 전류 패스를 도시한 도면이고, 도 8은 도 7의 제2 서브 발광 유닛에 포함된 발광 소자의 전압과 전류의 관계를 발광 소자의 개수에 따라 도시한 도면이다. 도 5 및 도 7에 도시된 화소의 구동 방법은 각 서브 발광 유닛에 포함된 순방향으로 병렬 연결된 발광 소자(LD)들의 개수를 예측하기 위한 것이다.
도 5를 참조하면, 일 실시예에 따른 화소(PX)에서, 제1 센싱선(SSL1k)에 제1 기준 전압이 공급되고, 제2 센싱선(SSL2k)에 제2 기준 전압이 공급되며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온될 때, 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수가 예측될 수 있다.
센싱부(500, 도 1 참조)는 제1 센싱선(SSL1k)에 제1 기준 전압을 공급할 수 있고, 제2 센싱선(SSL2k)에 제2 기준 전압을 공급할 수 있다. 제1 기준 전압은 제3 트랜지스터(T3)의 문턱 전압보다 큰 값일 수 있고, 제2 기준 전압은 제1 기준 전압보다 낮은 전압일 수 있다. 예를 들면, 제2 기준 전압은 접지 전압에 해당하여, 제2 서브 발광 유닛(SEM2)에는 전류가 흐르지 않을 수 있다. 이 때, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴-오프 상태일 수 있다.
일 실시예에서, 제1 센싱선(SSL1k)으로부터 인가되는 제1 기준 전압 및 제2 센싱선(SSL2k)으로부터 인가되는 제2 기준 전압에 의해, 제3 트랜지스터(T3), 제1 서브 발광 유닛(SEM1), 및 제4 트랜지스터(T4)를 경유하도록 전류 패스(화살표로 도시됨)가 형성될 수 있다. 이때, 제1 노드(N1)에 인가되는 제1 검출 전류(Is1)는 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)들에 나뉘어 흐를 수 있다. 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)들에 각각 흐르는 전류는 제1 서브 검출 전류(Isb1)라 할 수 있다. 여기서, 제1 서브 검출 전류(Isb1)는 센싱부(500)에 포함된 당업계에서 통상적으로 사용되는 전류 센서 등으로부터 검출(또는, 측정)될 수 있다.
센싱부(500)는 제1 검출 전류(Is1) 및 제1 서브 검출 전류(Isb1)를 파악하여, 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수를 예측할 수 있다. 즉, 센싱부(500)는 제1 검출 전류(Is1)를 제1 서브 검출 전류(Isb1)로 나눈 값으로 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수를 예측할 수 있다. 따라서, 일 실시예에 따른 화소(PX)는 각 서브 발광 유닛의 각 발광 소자(LD)에 흐르는 전류를 검출할 수 있고, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 예측할 수 있고, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 고려하여 화소(PX)의 열화를 보상하도록 할 수 있으며, 화소부(100, 도 1 참조)의 휘도 균일도를 향상시킬 수 있다.
도 6을 참조하면, 제1 서브 발광 유닛(SEM1)에 포함된 발광 소자(LD)의 제1 전극(EL1) 및 제2 전극(EL2) 사이에 발생되는 전압의 크기를 VLD로 도시하였고, 이러한 전압의 변화에 따른 제1 서브 검출 전류(Isb1)를 도시하였다. 문턱 전압(Vth) 이상의 범위에서 발광 소자(LD)의 제1 전극(EL1) 및 제2 전극(EL2) 사이에 발생되는 전압(VLD)이 커질수록 제1 서브 검출 전류(Isb1)의 크기는 증가할 수 있다. 또한, 발광 소자(LD)의 개수가 증가할수록, 발광 소자(LD)의 제1 전극(EL1) 및 제2 전극(EL2) 사이에 발생되는 전압(VLD)이 커질수록 제1 서브 검출 전류(Isb1)의 크기는 증가할 수 있다. 예를 들면, 발광 소자(LD)의 개수가 1개(1ea), 2개(2ea), 3개(3ea), 4개(4ea)로 증가할수록, 제1 서브 검출 전류(Isb1)의 크기는 증가할 수 있다.
예를 들어, 도 6에 도시된 Vx는 제1 기준 전압과 제2 기준 전압의 차이 값에 해당할 수 있다. 이에 따라, 센싱부(500)는 제1 기준 전압과 제2 기준 전압의 크기를 알고 있으므로, 제1 기준 전압과 제2 기준 전압의 차이 값에 의해 검출된 제1 서브 검출 전류(Isb1)로부터 발광 소자(LD)의 개수를 예측할 수도 있다.
도 7을 참조하면, 일 실시예에 따른 화소(PX)에서, 제1 센싱선(SSL1k)에 제1 기준 전압이 공급되고, 제2 센싱선(SSL2k)에 제2 기준 전압이 공급되며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온될 때, 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수가 예측될 수 있다.
센싱부(500, 도 1 참조)는 제1 센싱선(SSL1k)에 제1 기준 전압을 공급할 수 있고, 제2 센싱선(SSL2k)에 제2 기준 전압을 공급할 수 있다. 제2 기준 전압은 제4 트랜지스터(T4)의 문턱 전압보다 큰 값일 수 있고, 제2 기준 전압은 제1 기준 전압과 동일한 전압일 수 있다. 제1 기준 전압은 제2 기준 전압과 동일함에 따라, 제1 서브 발광 유닛(SEM1)에는 전류가 흐르지 않을 수 있다. 이 때, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴-오프 상태일 수 있다.
일 실시예에서, 제2 센싱선(SSL2k)으로부터 인가되는 제2 기준 전압 및 제1 센싱선(SSL1k)으로부터 인가되는 제1 기준 전압에 의해, 제4 트랜지스터(T4) 및 제2 서브 발광 유닛(SEM2)을 경유하도록 전류 패스(화살표로 도시됨)가 형성될 수 있다. 이때, 제3 노드(N3)에 인가되는 제2 검출 전류(Is2)는 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)들에 나뉘어 흐를 수 있다. 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)들에 각각 흐르는 전류는 제2 서브 검출 전류(Isb2)라 할 수 있다. 여기서, 제2 서브 검출 전류(Isb2)는 센싱부(500)에 포함된 당업계에서 통상적으로 사용되는 전류 센서 등으로부터 검출(또는, 측정)될 수 있다.
센싱부(500)는 제2 검출 전류(Is2) 및 제2 서브 검출 전류(Isb2)를 파악하여, 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수를 예측할 수 있다. 즉, 센싱부(500)는 제2 검출 전류(Is2)를 제2 서브 검출 전류(Isb2)로 나눈 값으로 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수를 예측할 수 있다. 따라서, 일 실시예에 따른 화소(PX)는 각 서브 발광 유닛의 각 발광 소자(LD)에 흐르는 전류를 검출하고, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 예측할 수 있으므로, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 고려하여 화소(PX)의 열화를 보상하도록 할 수 있다. 이에 따라, 화소부(100, 도 1 참조)의 휘도 균일도가 향상될 수 있다.
도 8을 참조하면, 제2 서브 발광 유닛(SEM2)에 포함된 발광 소자(LD)의 제1 전극(EL1) 및 제2 전극(EL2) 사이에 발생되는 전압의 크기를 VLD로 도시하였고, 이러한 전압의 변화에 따른 제2 서브 검출 전류(Isb2)를 도시하였다. 문턱 전압(Vth) 이상의 범위에서 발광 소자(LD)의 제1 전극(EL1) 및 제2 전극(EL2) 사이에 발생되는 전압(VLD)이 커질수록 제2 서브 검출 전류(Isb2)의 크기는 증가할 수 있다. 또한, 발광 소자(LD)의 개수가 증가할수록, 발광 소자(LD)의 제1 전극(EL1) 및 제2 전극(EL2) 사이에 발생되는 전압(VLD)이 커질수록 제2 서브 검출 전류(Isb2)의 크기는 증가할 수 있다. 예를 들면, 발광 소자(LD)의 개수가 1개(1ea), 2개(2ea), 3개(3ea), 4개(4ea)로 증가할수록, 제2 서브 검출 전류(Isb2)의 크기는 증가할 수 있다.
예를 들어, 도 8에 도시된 Vx는 제2 기준 전압과 제2 구동 전압(VSS)의 차이 값에 해당할 수 있다. 이에 따라, 센싱부(500)는 제2 기준 전압과 제2 구동 전압(VSS)의 크기를 알고 있으므로, 제2 기준 전압과 제2 구동 전압(VSS)의 차이 값에 의해 검출된 제2 서브 검출 전류(Isb2)로부터 발광 소자(LD)의 개수를 예측할 수도 있다.
이하에서는, 도 9를 참조하여 일 실시예에 따른 화소의 다양한 구조에 관하여 살펴본다.
도 9는 일 실시예에 따른 화소의 일 예를 도시한 회로도이다. 도 9에 도시된 회로도는 도 4에 도시된 회로도와 유사한바, 이하에서는 차이점을 중심으로 설명한다.
도 9를 참조하면, 일 실시예에 따른 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 스토리지 커패시터(Cst), 및 발광 유닛(EMU)을 포함할 수 있다.
발광 유닛(EMU)은 제1 서브 발광 유닛(SEM1) 및 제2 서브 발광 유닛(SEM2)을 포함할 수 있다.
제1 서브 발광 유닛(SEM1)은 제1 노드(N1)에 접속된 제2 전극(EL2)과 제3 노드(N3)에 접속된 제1 전극(EL1) 사이에 병렬 연결된 발광 소자(LD)들을 포함할 수 있다. 여기서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다.
제2 서브 발광 유닛(SEM2)은 제3 노드(N3)에 접속된 제2 전극(EL2)과 제2 전원선(PL2)을 통해 제2 구동 전압(VSS)에 접속된 제1 전극(EL1) 사이에 병렬 연결된 발광 소자(LD)들을 포함할 수 있다.
일 실시예에서, 제1 서브 발광 유닛(SEM1) 및 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수는 각 서브 발광 유닛(SEM1, SEM2)의 각 발광 소자(LD)에 흐르는 전류를 검출하여 예측될 수 있다. 구체적으로, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 턴-온시키고, 제1 센싱선(SSL1k) 및 제2 센싱선(SSL2k)에 소정의 제1 기준 전압 및 제2 기준 전압을 각각 인가하여, 각 서브 발광 유닛(SEM1, SEM2)의 각 발광 소자(LD)에 흐르는 전류를 검출하여 예측될 수 있다. 따라서, 일 실시예에 따른 화소(PX)는 각 서브 발광 유닛의 각 발광 소자(LD)에 흐르는 전류를 검출할 수 있으므로, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 예측할 수 있고, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 고려하여 화소의 열화를 보상하도록 할 수 있으며, 화소부(100, 도 1 참조)의 휘도 균일도를 향상시킬 수 있다.
이하에서는 도 10 및 도 11을 참조하여, 일 실시예에 따른 화소의 구동 방법을 살펴본다.
도 10은 도 9의 제1 서브 발광 유닛에 흐르는 전류 패스를 도시한 도면이고, 도 11은 도 9의 제2 서브 발광 유닛에 흐르는 전류 패스를 도시한 도면이다. 도 10 및 도 11에 도시된 화소의 구동 방법은 각 서브 발광 유닛에 포함된 역방향으로 병렬 연결된 발광 소자(LD)들의 개수를 예측하기 위한 것이다.
도 10을 참조하면, 일 실시예에 따른 화소(PX)에서, 제1 센싱선(SSL1k)에 제1 기준 전압이 공급되고, 제2 센싱선(SSL2k)에 제2 기준 전압이 공급되며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온될 때, 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수가 예측될 수 있다.
센싱부(500, 도 1 참조)는 제1 센싱선(SSL1k)에 제1 기준 전압을 공급할 수 있고, 제2 센싱선(SSL2k)에 제2 기준 전압을 공급할 수 있다. 제2 기준 전압은 제4 트랜지스터(T4)의 문턱 전압보다 큰 값일 수 있고, 제1 기준 전압은 제2 기준 전압보다 낮은 전압일 수 있다. 예를 들면, 제1 기준 전압은 접지 전압에 해당하고, 제2 구동 전압(VSS)은 제2 기준 전압과 동일하여, 제2 서브 발광 유닛(SEM2)에는 전류가 흐르지 않을 수 있다. 이 때, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴-오프 상태일 수 있다.
일 실시예에서, 제2 센싱선(SSL2k)으로부터 인가되는 제2 기준 전압 및 제1 센싱선(SSL1k)으로부터 인가되는 제1 기준 전압에 의해, 제4 트랜지스터(T4), 제1 서브 발광 유닛(SEM1), 및 제3 트랜지스터(T3)를 경유하도록 전류 패스(화살표로 도시됨)가 형성될 수 있다. 이때, 제3 노드(N3)에 인가되는 제1 검출 전류(Is1')는 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)들에 나뉘어 흐를 수 있다. 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)들에 각각 흐르는 전류는 제1 서브 검출 전류(Isb1')라 할 수 있다.
센싱부(500)는 제1 검출 전류(Is1') 및 제1 서브 검출 전류(Isb1')를 파악하여, 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수를 예측할 수 있다. 즉, 센싱부(500)는 제1 검출 전류(Is1')를 제1 서브 검출 전류(Isb1')로 나눈 값으로 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수를 예측할 수 있다. 따라서, 일 실시예에 따른 화소(PX)는 각 서브 발광 유닛의 각 발광 소자(LD)에 흐르는 전류를 검출할 수 있으므로, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 예측할 수 있고, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 고려하여 화소의 열화를 보상하도록 할 수 있으며, 화소부(100, 도 1 참조)의 휘도 균일도를 향상시킬 수 있다.
도 11을 참조하면, 일 실시예에 따른 화소(PX)에서, 제1 센싱선(SSL1k)에 제1 기준 전압이 공급되고, 제2 센싱선(SSL2k)에 제2 기준 전압이 공급되며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온될 때, 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수가 예측될 수 있다.
센싱부(500, 도 1 참조)는 제1 센싱선(SSL1k)에 제1 기준 전압을 공급할 수 있고, 제2 센싱선(SSL2k)에 제2 기준 전압을 공급할 수 있다. 제1 기준 전압은 제2 기준 전압과 동일한 전압일 수 있다. 예를 들면, 제1 기준 전압 및 제2 기준 전압은 접지 전원일 수 있다. 제1 기준 전압은 제2 기준 전압과 동일함에 따라, 제1 서브 발광 유닛(SEM1)에는 전류가 흐르지 않을 수 있다. 이 때, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴-오프 상태일 수 있다.
전압 공급부(600, 도 1 참조)는 제2 기준 전압보다 높은 제2 구동 전압(VSS)을 제2 전원선(PL2)을 통해 제2 서브 발광 유닛(SEM2)에 공급할 수 있다.
일 실시예에서, 제2 전원선(PL2)으로부터 인가되는 제2 구동 전압(VSS) 및 제2 센싱선(SSL2k)으로부터 인가되는 제2 기준 전압에 의해, 제2 서브 발광 유닛(SEM2) 및 제4 트랜지스터(T4)를 경유하도록 전류 패스(화살표로 도시됨)가 형성될 수 있다. 이때, 제2 서브 발광 유닛(SEM2)에 인가되는 제2 검출 전류(Is2')는 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)들에 나뉘어 흐를 수 있다. 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)들에 각각 흐르는 전류는 제2 서브 검출 전류(Isb2')라 할 수 있다.
센싱부(500)는 제2 검출 전류(Is2') 및 제2 서브 검출 전류(Isb2')를 파악하여, 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수를 예측할 수 있다. 즉, 센싱부(500)는 제2 검출 전류(Is2')를 제2 서브 검출 전류(Isb2')로 나눈 값으로 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수를 예측할 수 있다. 따라서, 일 실시예에 따른 화소(PX)는 각 서브 발광 유닛의 각 발광 소자(LD)에 흐르는 전류를 검출할 수 있으므로, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 예측할 수 있고, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 고려하여 화소의 열화를 보상하도록 할 수 있으며, 화소부(100, 도 1 참조)의 휘도 균일도를 향상시킬 수 있다.
이하에서는, 도 12를 참조하여 일 실시예에 따른 화소의 다양한 구조에 관하여 살펴본다.
도 12는 일 실시예에 따른 화소의 일 예를 도시한 회로도이다. 도 12에 도시된 회로도는 도 4에 도시된 회로도와 유사한바, 이하에서는 차이점을 중심으로 설명한다.
도 12를 참조하면, 일 실시예에 따른 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 스토리지 커패시터(Cst), 및 발광 유닛(EMU)을 포함할 수 있다.
발광 유닛(EMU)은 제1 서브 발광 유닛(SEM1) 및 제2 서브 발광 유닛(SEM2)을 포함할 수 있다.
제1 서브 발광 유닛(SEM1)은 제1 노드(N1)에 접속된 제1 전극(EL1)과 제3 노드(N3)에 접속된 제2 전극(EL2) 사이에 병렬 연결된 발광 소자(LD)들 및 발광 소자(LD)들 각각과 연결된 저항들(R1, R2)을 포함할 수 있다. 여기서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 제1 전극(EL1)은 캐소드일 수 있고, 제2 전극(EL2)은 애노드일 수 있다.
제2 서브 발광 유닛(SEM2)은 제3 노드(N3)에 접속된 제1 전극(EL1)과 제2 전원선(PL2)을 통해 제2 구동 전압(VSS)에 접속된 제2 전극(EL2) 사이에 병렬 연결된 발광 소자(LD)들 및 발광 소자(LD)들 각각과 연결된 저항들(R3, R4)을 포함할 수 있다.
저항들(R1, R2, R3, R4)은 각각 발광 소자(LD)의 제1 전극(EL1)과 제1 노드(N1) 사이에 연결될 수 있다. 저항들(R1, R2, R3, R4)의 크기는 모두 동일할 수 있고, 서로 다를 수도 있다. 일 실시예에서는, 제1 서브 발광 유닛(SEM1)에 저항들(R1, R2, R3, R4)을 포함함으로써, 제1 서브 발광 유닛(SEM1)의 적어도 하나의 발광 소자(LD)가 단락되어 발생할 수 있는 과전류를 방지할 수 있다. 이에 따라, 일 실시예에서는 과전류를 방지하면서 제1 서브 발광 유닛(SEM1)의 발광 소자(LD)의 개수를 예측할 수 있다.
도 12의 화소(PX)는 도 4의 화소(PX)보다 저항들(R1, R2, R3, R4)을 더 포함할 뿐, 제1 서브 발광 유닛(SEM1) 및 제2 서브 발광 유닛(SEM2)의 발광 소자(LD)의 개수를 예측하기 위한 구동 방법은 도 5 및 도 7에 도시된 방법과 동일하다.
이하에서는, 도 13을 참조하여 일 실시예에 따른 화소의 다양한 구조에 관하여 살펴본다.
도 13은 일 실시예에 따른 화소의 일 예를 도시한 회로도이다. 도 13에 도시된 회로도는 도 4에 도시된 회로도와 유사한바, 이하에서는 차이점을 중심으로 설명한다.
도 13을 참조하면, 일 실시예에 따른 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 내지 제n 트랜지스터(Tn), 스토리지 커패시터(Cst), 및 발광 유닛(EMU)을 포함할 수 있다.
발광 유닛(EMU)은 적어도 하나의 서브 발광 유닛을 포함할 수 있다. 구체적으로, 발광 유닛(EMU)은 제1 서브 발광 유닛(SEM1), 제2 서브 발광 유닛(SEM2) 내지 제n 서브 발광 유닛(SEMn)을 포함할 수 있다.
제n 트랜지스터(Tn)의 제1 전극은 제m 센싱선(SSLmk)에 접속되고, 제2 전극은 제n+2 노드(N+2)에 접속되며, 제n 트랜지스터(Tn)의 게이트 전극은 제n 제어선(CLnj)에 접속될 수 있다. 제n 트랜지스터(Tn)는 소정의 센싱 기간 중 제n 제어선(CLnj)으로 제n 제어 신호(예를 들면, 하이 레벨 전압)가 공급될 때 턴-온되어, 제m 센싱선(SSLmk)과 제n+2 노드(N+2)를 전기적으로 접속시킬 수 있다.
일 실시예에 따른 화소(PX)는 각 서브 발광 유닛에 연결된 센싱선(또는, 센싱선과 제2 전원선(PL2))에 의해 소정의 기준 전압이 공급될 때, 각 서브 발광 유닛의 발광 소자의 개수가 예측될 수 있다. 예를 들면, 제n 서브 발광 유닛(SEMn)은 제2 전원선(PL2) 및 제m 센싱선(SSLmk)에 접속될 수 있고, 제m 센싱선(SSLmk)에는 다른 센싱선(예를 들면, 제1 센싱선(SSL1), 제2 센싱선(SSL2))에 인가되는 제1 기준 전압과 동일한 제2 기준 전압이 인가될 수 있다. 제1 기준 전압은 제2 기준 전압과 동일함에 따라, 나머지 서브 발광 유닛에는 전류가 흐르지 않을 수 있고, 제2 기준 전압보다 낮은 제2 구동 전압(VSS)에 의해, 제n 서브 발광 유닛(SEMn)에 검출 전류가 흐를 수 있다. 이때, 센싱부(500, 도 1 참조)는 제n 서브 발광 유닛(SEMn)에 흐르는 검출 전류와 제n 서브 발광 유닛(SEMn)의 각 발광 소자(LD)에 흐르는 서브 검출 전류를 파악하여, 제n 서브 발광 유닛(SEMn)의 발광 소자(LD)의 개수를 예측할 수 있다. 따라서, 일 실시예에 따른 화소(PX)는 각 서브 발광 유닛의 각 발광 소자(LD)에 흐르는 전류를 검출하고, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 예측할 수 있으므로, 각 서브 발광 유닛의 발광 소자(LD)의 개수를 고려하여 화소(PX)의 열화를 보상하도록 할 수 있다. 이에 따라, 화소부(100, 도 1 참조)의 휘도 균일도가 향상될 수 있다.
이하에서는, 도 14를 참조하여 일 실시예에 따른 화소에 관하여 살펴본다.
도 14는 일 실시예에 따른 화소의 일 예를 도시한 회로도이다. 도 14는 도 1의 표시 장치에 포함되는 화소의 다른 예에 해당할 수 있다.
도 14를 참조하면, 화소(PX)는 발광 소자(LD), 제1 트랜지스터(T1, 구동 트랜지스터), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(애노드 또는 캐소드)은 제2 노드(N2)에 접속되고 제2 전극(캐소드 또는 애노드)은 제2 전원선(PL2)을 통해 제2 구동 전압(VSS)에 접속된다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
제1 트랜지스터(T1)의 제1 전극은 제1 전원선(PL1)을 통해 제1 구동 전압(VDD)에 접속되고, 제2 전극은 발광 소자(LD)의 제1 전극(또는, 제1 노드(N1))에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(T1)는 제2 노드(N2)의 전압에 대응하여 발광 소자(LD)로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)의 제1 전극은 데이터선(DLk)에 접속되고, 제2 전극은 제2 노드(N2)에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(SLj)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(SLj)으로 주사 신호가 공급될 때 턴-온되어 데이터선(DLk)으로부터의 데이터 신호를 제2 노드(N2)로 전달할 수 있다.
제3 트랜지스터(T3)는 센싱선(SSLk)과 제1 트랜지스터(T1)의 제2 전극(즉, 제1 노드(N1)) 사이에 접속될 수 있다. 즉, 제3 트랜지스터(T3)의 제1 전극은 센싱선(SSLk)에 접속될 수 있고, 제2 전극은 제1 트랜지스터(T1)의 제2 전극에 접속될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어선(CLj)에 접속될 수 있다. 제3 트랜지스터(T3)는 제어선(CLj)으로 제어 신호가 공급될 때 턴-온되어 센싱선(SSLk)과 제1 노드(N1, 즉, 제1 트랜지스터(T1)의 제2 전극)를 전기적으로 접속시킬 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압 차에 대응하는 전압을 저장할 수 있다.
한편, 본 발명의 실시예에서 화소(PX)의 회로 구조는 도 14에 의하여 한정되지 않는다. 일례로, 발광 소자(LD)는 제1 전원선(PL1)과 제1 트랜지스터(T1)의 제1 전극 사이에 위치될 수도 있다. 또한, 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극 사이에는 기생 커패시터가 형성될 수도 있다.
한편, 도 14에서는 트랜지스터들(T1, T2, T3)을 NMOS로 도시하였지만, 본 발명이 이에 한정되지는 않는다. 일례로, 트랜지스터들(T1, T2, T3) 중 적어도 하나는 PMOS로 형성될 수 있다. 또한, 도 14에 도시된 트랜지스터들(T1, T2, T3)은 산화물 반도체, 비정질 실리콘 반도체, 다결정 실리콘 반도체 중 적어도 하나를 포함하는 박막 트랜지스터일 수 있다.
이하에서는, 도 15 및 도 16을 참조하여, 도 14에 도시된 화소 구조를 살펴본다. 도 15 및 도 16에서는 도 14에 도시된 하나의 발광 소자(LD)가 복수의 발광 소자로 연결된 경우를 도시하였고, 제1 전극(EL1)과 제2 전극(EL2) 사이에 위치하는 중간 전극을 더 포함하는 경우를 도시하였다.
도 15 및 도 16은 도 2의 표시 영역(DA)에 배치되는 한 서브 화소의 일 예들을 도시한 단면도들이다. 여기서, 한 서브 화소(SPX)는 제1 서브 화소(SPX1, 도 2 참조), 제2 서브 화소(SPX2, 도 2 참조), 및 제3 서브 화소(SPX3, 도 2 참조) 중 어느 하나에 해당할 수 있다.
도 15 및 도 16을 참조하면, 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 위에 배치된 화소 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 또한, 표시 장치는 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)을 더 포함할 수 있다.
기판(SBU)은 단단한(rigid) 기판이거나, 유연한(flexible) 기판 또는 필름일 수 있고, 그 재료나 구조가 특별히 한정되지는 않는다. 예를 들어, 기판(SBU)은 투명 또는 불투명한 적어도 하나의 절연 물질을 포함하며, 단일 층 또는 다중 층의 기판 또는 필름일 수 있다.
화소 회로층(PCL)은 각 화소(PX)의 화소 회로를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 도 4에 도시된 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
또한, 화소 회로층(PCL)은 회로 소자들에 연결되는 각종 신호선들 및 전원선들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 도 1에 도시된 주사선들(SL1 내지 SLn), 제1 제어선들(CL11 내지 CL1n), 제2 제어선들(CL21 내지 CL2n), 데이터선들(DL1 내지 DLm), 제1 센싱선들(SEN11 내지 SEN1m), 제2 센싱선들(SEN21 내지 SEN2m), 및 제1 및 제2 전원선들(PL1, PL2, 도 2 참조)을 포함할 수 있다.
화소 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB) 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 배치되는 하부 금속층(BML)을 포함할 수 있다. 하부 금속층(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하며, 제1 트랜지스터(T1)의 게이트 전극(GE) 및 반도체 패턴(SCP)과 중첩할 수 있다.
버퍼층(BFL)은 기판(SUB) 및 하부 금속층(BML)을 덮도록, 하부 금속층(BML) 상에 위치할 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지하기 위한 것으로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 무기 절연 물질을 포함할 수 있고, 유기 절연 물질을 포함할 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 반도체 패턴(SCP)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 중첩하는 채널 영역, 채널 영역의 양측에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어질 수 있다.
반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 무기 절연 물질을 포함할 수 있고, 유기 절연 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 제1 트랜지스터(T1)의 게이트 전극(GE)이 위치할 수 있다.
게이트 절연층(GI) 및 게이트 전극(GE) 상에는 층간 절연층(ILD)이 배치될 수 있다. 층간 절연층(ILD)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 무기 절연 물질을 포함할 수 있고, 유기 절연 물질을 포함할 수 있다.
층간 절연층(ILD) 상에는 제1 트랜지스터(T1)의 소스 전극(SE) 및 드레인 전극(DE)이 위치할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 각각 컨택홀(CH)을 통해 반도체 패턴(SCP)의 소스 영역 및 드레인 영역과 각각 연결될 수 있다.
제1 트랜지스터(T1)의 소스 전극(SE) 및 드레인 전극(DE) 상에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은 유기 절연 물질을 포함하며, 화소 회로층(PCL)의 표면을 평탄화할 수 있다.
표시층(DPL)은 패시베이션층(PSV) 상에 배치될 수 있다.
표시층(DPL)은 한 서브 화소(SPX)의 발광 영역(EA)에 배치된 제1 정렬 전극(ALE1), 제2 정렬 전극(AEL2), 발광 소자(LD), 제1 전극(EL1), 및 제2 전극(EL2)을 포함할 수 있다.
또한, 표시층(DPL)은 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3), 제2 뱅크(BNK2) 및 제4 절연층(INS4)을 포함할 수 있고, 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은 패시베이션층(PSV) 상에 배치될 수 있다. 뱅크 패턴들(BNP)은 한 서브 화소(SPX)의 발광 영역(EA)에 배치된 적어도 하나의 발광 소자(LD)들을 둘러싸도록 발광 소자들(LD)이 배열되는 각각의 영역(일 예로, 발광 유닛(EMU, 도 4 참조)의 각 직렬 단을 구성하는 발광 소자들이 배열된 발광 소자 배열 영역)에 대응하는 개구부들 또는 오목부들을 가질 수 있다. 뱅크 패턴들(BNP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
뱅크 패턴들(BNP) 상에는 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)이 배치될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 및 제1 절연층(INS1)이 배치된 표시 영역(DA) 상에는 제1 뱅크(BNK1)가 배치될 수 있다.
제1 뱅크(BNK1)는 한 서브 화소(SPX)의 발광 영역(EA)에 대응하는 개구부를 가지며, 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 제공될 수 있다. 이에 따라, 발광 소자(LD)들이 공급되는 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다.
발광 영역(EA)에는 발광 소자(LD)가 공급될 수 있다. 발광 소자(LD)는 제1 단부(EP1)가 제1 정렬 전극(ALE1)을 향하고, 제2 단부(EP2)가 제2 정렬 전극들(ALE2)을 향하도록 제2 방향(DR2) 또는 사선 방향 등으로 배열될 수 있다. 또한, 발광 소자(LD)는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
발광 소자들(LD)의 일 부분 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 한 서브 화소(SPX)의 발광 영역(EA)에 정렬된 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)를 노출하도록 발광 소자(LD)의 중앙 부분을 포함한 일 부분 상에 배치될 수 있다. 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 무기 또는 유기 절연 물질을 포함할 수 있다.
발광 소자(LD)의 제1 및 제2 단부(EP1, EP2) 상에는 제1 전극(EL1), 제2 전극(EL2), 및 중간 전극(IET) 중 서로 다른 전극들이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 전극(EL1)이 배치되고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 중간 전극(IET)이 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 중간 전극(IET)이 배치되고, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 전극(EL2)이 배치될 수 있다.
제1 전극(EL1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 제1 정렬 전극(ALE1)의 상부에 배치되고, 제2 전극(EL2)은 제2 정렬 전극(ALE2)의 일 부분과 중첩되도록 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다. 중간 전극(IET)은 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 각각의 다른 일 부분과 중첩되도록 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
제1 전극(EL1), 제2 전극(EL12), 및/또는 중간 전극(IET)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 제1 전극(EL1), 제2 전극(EL2) 및 중간 전극(IET)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
도 15의 실시예에서, 제2 절연층(INS2) 상에 중간 전극(IET)이 먼저 형성될 수 있다. 중간 전극(IET)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 직접적으로 접촉됨으로써, 제1 발광 소자(LD1)와 제2 발광 소자(LD2)의 사이에 연결될 수 있으나, 본 발명이 이에 한정되지는 않는다. 이후, 중간 전극(IET)을 덮도록 발광 영역(EA)에 제3 절연층(INS3)이 형성되고, 제1 전극(EL1) 및 제2 전극(EL2)이 형성될 수 있다. 제1 전극(EL1) 및 제2 전극(EL2)은 동시에 또는 순차적으로 형성될 수 있다. 제1 전극(EL1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 직접적으로 접촉됨으로써 제1 발광 소자(LD1)의 제1 단부(EP1)에 연결될 수 있고, 제2 전극(EL2)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 직접적으로 접촉됨으로써 제2 발광 소자(LD2)의 제2 단부(EP2)에 연결될 수 있으나, 본 발명이 이에 한정되지는 않는다.
도 16의 실시예에서, 제1 전극(ELT1), 제2 전극(ELT2) 및 중간 전극(IET)은 표시층(DPL)의 동일한 층에 배치되며, 동시에 또는 순차적으로 형성될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다. 도 16의 실시예에서, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 전극들을 동일 층에 동시 형성할 경우, 화소 공정을 간소화하고 제조 효율을 높일 수 있다.
표시층(DPL)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
발광 영역(EA)에는 광 변환층(CCL)이 배치될 수 있다.
광 변환층(CCL)은 발광 소자(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하는 파장 변환 입자들(또는 컬러 변환 입자들), 및/또는 발광 소자들(LD)로부터 방출된 빛을 산란시켜 출광 효율을 높이는 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 각각의 서브 화소(SPX) 상에는 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함하는 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 각각의 광 변환층(CCL)이 제공될 수 있다. 예를 들어, 어느 하나의 서브 화소(SPX)가 적색(또는, 녹색)의 서브 화소로 설정되고, 청색의 발광 소자들(LD)이 제공되었을 경우, 서브 화소(SPX) 상에는 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
서브 화소(SPX)의 광 변환층(CCL)을 포함한 기판(SUB) 상에는 제4 절연층(INS4)이 배치될 수 있다. 일 실시예에서, 제4 절연층(INS4)은 유기 및/또는 무기 절연막을 포함하며, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다.
제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 서브 화소(SPX)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은 제1 서브 화소(SPX1) 상에 배치된 제1 컬러 필터(CF1), 제2 서브 화소(SPX2) 상에 배치된 제2 컬러 필터(CF2), 및 제3 서브 화소(SPX3) 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치되어, 서브 화소들(SPX) 사이의 광 간섭을 차단할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각 서브 화소에 서로 분리되어 형성되고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제5 절연층(INS5)을 포함한 적어도 하나의 유기 및/또는 무기 절연막을 포함할 수 있다. 제5 절연층(INS5)은 화소 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록, 표시 영역(DA)에 전면적으로 형성될 수 있다.
제5 절연층(INS5)은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제5 절연층(INS5)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlxOy) 등을 비롯한 다양한 종류의 무기 절연 물질을 포함할 수 있고, 유기 절연 물질을 포함할 수 있다.
일 실시예에서, 제5 절연층(INS5)은 다중 층으로 형성될 수 있다. 예를 들어, 제5 절연층(INS5)은 적어도 두 층의 무기 절연막들과 상기 적어도 두 층의 무기 절연막들의 사이에 개재된 적어도 한 층의 유기 절연막을 포함할 수 있다. 다만, 제5 절연층(INS5)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서, 제5 절연층(INS5)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
도 17은 도 2의 표시 영역(DA)에 배치되는 한 화소의 일 예를 도시한 평면도이다. 도 17에서 반도체 패턴 및 소스 전극, 반도체 패턴 및 드레인 전극을 전기적으로 연결하는 컨택홀은 도면 부호를 도시하지 않고, 내부에 X가 포함된 직사각형으로 도시하였다.
도 17을 참조하면, 한 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 서로 인접하여 배치될 수도 있다.
한 화소(PX)는 주사선(SL), 데이터선(DL), 센싱선(SENL), 및 제1 및 제2 전원선들(PL1, PL2)을 포함할 수 있다. 일 실시예에서, 제어선(CL)은 해당 수평 라인의 주사선(SL)과 통합될 수 있다.
주사선(SL)은 표시 영역(DA)에서 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 복수의 서브 주사선들을 포함할 수 있다. 예를 들어, 제n 주사선(SLn)은 표시 영역(DA)의 제n 수평 라인에 배치되며 제2 방향(DR2)을 따라 연장된 제1 서브 주사선(SLn_H), 및 상기 제1 서브 주사선(SLn_H)과 교차하도록 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며 제1 서브 주사선(SLn_H)에 연결된 제2 서브 주사선(SLn_V)을 포함할 수 있다. 또한, 표시 영역(DA)의 제n+1 수평 라인에 배치되는 주사선 중 제2 서브 주사선(SLn+1_V)은 제1 서브 주사선(SLn_H)과 교차할 수 있다.
데이터선(DL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장될 수 있다. 데이터선(DL)은 각 화소(PX)를 구성하는 서브 화소들(SPX)에 개별적으로 연결되는 복수의 서브 데이터선들을 포함할 수 있다. 예를 들어, 제m 데이터선(DLm)은 제m 수직 라인에 배치된 화소들(PX)의 제1 서브 화소들(SPX1)에 연결되는 제1 서브 데이터선(D1), 제m 수직 라인에 배치된 화소들(PX)의 제2 서브 화소들(SPX2)에 연결되는 제2 서브 데이터선(D2), 및 제m 수직 라인에 배치된 화소들(PX)의 제3 서브 화소들(SPX3)에 연결되는 제3 서브 데이터선(D3)을 포함할 수 있다. 이에 따라, 각각의 서브 화소(SPX)에 개별적으로 데이터 신호를 공급할 수 있다.
센싱선(SENL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며, 적어도 하나의 수직 라인마다 형성될 수 있다. 일 실시예에서, 센싱선(SENL)은 각각의 수직 라인마다 형성되며 각각의 화소(PX)를 구성하는 서브 화소들(SPX)에 공통으로 연결될 수 있다. 이 경우, 각 화소(PX)의 특성을 개별적으로 검출할 수 있다.
제1 전원선(PL1) 및 제2 전원선(PL2)은 표시 영역(DA)의 화소들(PX)에 공통으로 연결될 수 있다.
일 예로, 제1 전원선(PL1)은 제1 방향(DR1)으로 연장될 수 있다. 또한, 제1 전원선(PL1)은 제2 방향(DR2)으로 연장되는 제1 서브 전원선(미도시)을 더 포함할 수 있다. 제1 서브 전원선은 제1 전원선(PL1)과 서로 교차하며, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
제2 전원선(PL2)은 제1 방향(DR1)으로 연장될 수 있다. 또한, 제2 전원선(PL2)은 제2 방향(DR2)으로 연장되는 제2 서브 전원선(미도시)을 더 포함할 수 있다. 제2 서브 전원선은 제2 전원선(PL2)과 서로 교차하며, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
서브 화소들은 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
각 서브 화소의 제1 트랜지스터(T1)는 제1 반도체 패턴(SCP1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 또한, 각 서브 화소의 제1 트랜지스터(T1)는 제1 게이트 전극(GE1)과 중첩되는 하부 금속층(BML)을 더 포함할 수 있다.
제1 반도체 패턴(SCP1)은 제1 게이트 전극(GE1) 및 하부 금속층(BML)과 중첩되며, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다. 예를 들어, 제1 반도체 패턴(SCP1)의 양 단부들은 각각의 컨택홀을 통해 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다.
제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 하부 전극(LE) 및 제2 소스 전극(SE2)에 전기적으로 연결될 수 있다.
제1 소스 전극(SE1)은 스토리지 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)에 전기적으로 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 각각의 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 제1 전극(EL1, 도 14 및 도 15 참조)에 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 드레인 전극(DE1)은 적어도 하나의 컨택홀을 통해 제1-1 서브 전원선(PL1_V)에 연결될 수 있다.
하부 금속층(BML)은 제1 반도체 패턴(SCP1) 및 제1 게이트 전극(GE1)과 중첩되며, 제1 소스 전극(SE1)에 전기적으로 연결될 수 있다.
각 서브 화소의 제2 트랜지스터(T2)는 제2 반도체 패턴(SCP2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 반도체 패턴(SCP2)은 제2 게이트 전극(GE2)과 중첩되며, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다.
제2 게이트 전극(GE2)은 주사선(SL)에 연결될 수 있다. 예를 들어, 제2 게이트 전극(GE2)은 적어도 하나의 컨택홀을 통해 각각의 주사선(SL)(일 예로, 제n 주사선(SLn)의 제1 서브 주사선(SLn_H))에 연결될 수 있다.
제2 소스 전극(SE2)은 스토리지 커패시터(Cst)의 하부 전극(LE) 및 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다.
제2 드레인 전극(DE2)은 해당 서브 화소(SPX)의 서브 데이터선에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀을 통해 제1 서브 데이터선(D1)에 연결되고, 제2 화소 회로(PXC2)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀을 통해 제2 서브 데이터선(D2)에 연결되며, 제3 화소 회로(PXC3)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀을 통해 제3 서브 데이터선(D3)에 연결될 수 있다.
각 서브 화소의 제3 트랜지스터(T3)는 제3 반도체 패턴(SCP3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 반도체 패턴(SCP3)은 제3 게이트 전극(GE3)과 중첩되며, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다.
제3 게이트 전극(GE3)은 각각의 주사선(SL)에 연결되거나, 주사선(SL)과 분리된 별도의 제어선(미도시)에 연결될 수도 있다. 일 실시예에서, 제3 게이트 전극(GE3)은 제2 게이트 전극(GE2)과 일체로 연결되며, 적어도 하나의 컨택홀을 통해 각각의 주사선(SL)에 연결될 수 있다.
제3 소스 전극(SE3)은 스토리지 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 제3 소스 전극(SE3)은 스토리지 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)과 일체로 연결될 수 있다.
제3 드레인 전극(DE3)은 센싱선(SENL)에 연결될 수 있다. 예를 들어, 제3 드레인 전극(DE3)은 적어도 하나의 컨택홀(CH)을 통해 센싱선(SENL)에 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE) 및 상부 전극(UE)을 포함할 수 있다.
스토리지 커패시터(Cst)의 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)에 연결될 수 있다. 스토리지 커패시터(Cst)의 상부 전극(UE)은 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)에 연결될 수 있다.
도 18은 도 2의 표시 영역(DA)에 배치되는 한 화소의 일 예를 도시한 평면도이다.
도 18을 참조하면, 한 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제2 방향(DR2)으로 서로 인접하여 배치될 수도 있다.
한 화소(PX)는 주사선(SL), 제어선(CL), 데이터선(DL), 센싱선(SENL), 및 제1 및 제2 전원선들(PL1, PL2)을 포함할 수 있다.
주사선(SL)은 제2 방향(DR2)으로 연장될 수 있다. 하나의 주사선(SL)은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에 걸쳐 배치될 수 있다. 주사선(SL)에는 주사 신호가 인가되어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에는 각각 주사 신호가 공급될 수 있다.
제어선(CL)은 제2 방향(DR2)으로 연장될 수 있다. 하나의 제어선(CL)은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에 걸쳐 배치될 수 있다. 제어선(CL)에는 제어 신호가 인가되어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에는 각각 제어 신호가 공급될 수 있다.
데이터선(DL)은 제2 방향(DR2)과 수직인 제1 방향(DR1)으로 연장될 수 있다. 데이터선(DL)은 주사선(SL)과 수직으로 배치될 수 있다. 각 서브 화소에는 각각 하나의 데이터선(DL)이 배치될 수 있다. 데이터선(DL)에는 데이터 전압이 인가되어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에는 각각 데이터 전압이 공급될 수 있다.
센싱선(SENL)은 제1 방향(DR1)으로 연장될 수 있고, 데이터선(DL)과 인접하여 배치될 수 있다. 각 서브 화소에는 각각 하나의 센싱선(SENL)이 배치될 수 있다. 센싱선(SENL)에는 소정의 기간 동안 초기화 전압이 인가될 수 있고, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에는 각각 초기화 전압이 공급될 수 있다. 또한, 센싱선(SENL)은 소정의 기간 동안 제3 트랜지스터(T3)로부터 각 서브 화소의 특성을 검출할 수도 있다.
제1 전원선(PL1)은 제1 방향(DR1)으로 연장될 수 있고, 데이터선(DL)과 인접하여 배치될 수 있다. 각 서브 화소에는 각각 하나의 제1 전원선(PL1)이 배치될 수 있다. 제1 전원선(PL1)에는 제1 구동 전압이 인가되어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에는 각각 제1 구동 전압이 공급될 수 있다.
제2 전원선(PL2)은 제1 방향(DR1)으로 연장된 제2-1 서브 전원선(PL2_V) 및 제2 방향(DR2)으로 연장된 제2-2 서브 전원선(PL2_H)을 포함할 수 있다. 제2-1 서브 전원선(PL2_V) 및 제2-2 서브 전원선(PL2_H)은 서로 교차하며, 제11 컨택홀(CH11)을 통해 전기적으로 연결될 수 있다. 제2 전원선(PL2)에는 제2 구동 전압이 인가되어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)에는 각각 제2 구동 전압이 공급될 수 있다. 제2 전원선(PL2)은 제2 컨택홀(CH2)을 통해 발광 유닛(EMU)의 제2 전극(EL2, 도 16 참조)에 전기적으로 연결될 수 있다.
서브 화소들은 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
각 서브 화소의 제1 트랜지스터(T1)는 제1 반도체 패턴(SCP1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 또한, 각 서브 화소의 제1 트랜지스터(T1)는 제1 게이트 전극(GE1)과 중첩되는 하부 금속층(BML)을 더 포함할 수 있다.
제1 반도체 패턴(SCP1)은 제1 게이트 전극(GE1) 및 하부 금속층(BML)과 적어도 일부분 중첩되며, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다. 예를 들어, 제1 반도체 패턴(SCP1)의 양 단부들은 각각 제12 컨택홀(CH12) 및 제13 컨택홀(CH13)을 통해 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다.
제1 게이트 전극(GE1)은 제1 방향(DR1)으로 일부분 연장될 수 있고, 하부 금속층(BML), 제1 반도체 패턴(SCP1), 제2 트랜지스터(T2)의 제2 소스 전극(SE2), 및 제1 소스 전극(SE1)(또는, 제3 트랜지스터(T3)의 제3 소스 전극(SE3))과 적어도 일부분 중첩할 수 있다. 예를 들어, 제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 하부 전극(LE)과 일체로 구현될 수 있고, 제14 컨택홀(CH14)을 통해 제2 소스 전극(SE2)에 전기적으로 연결될 수 있다.
제1 소스 전극(SE1)은 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 일체로 구현될 수 있다. 또한, 제1 소스 전극(SE1)은 스토리지 커패시터(Cst)의 상부 전극(UE)과 일체로 구현될 수 있다. 제1 소스 전극(SE1)은 제1 컨택홀(CH1)을 통해 해당 서브 화소의 제1 전극(EL1, 도 16 참조)에 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 전원선(PL1)과 적어도 일부분 중첩할 수 있고, 제15 컨택홀(CH15)을 통해 제1 전원선(PL1)과 전기적으로 연결될 수 있다.
하부 금속층(BML)은 제1 반도체 패턴(SCP1) 및 제1 게이트 전극(GE1)과 중첩되며, 제16 컨택홀(CH16)을 통해 제1 소스 전극(SE1)에 전기적으로 연결될 수 있다.
각 서브 화소의 제2 트랜지스터(T2)는 제2 반도체 패턴(SCP2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 반도체 패턴(SCP2)은 제2 게이트 전극(GE2)과 적어도 일부분 중첩되며, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다. 예를 들어, 제2 반도체 패턴(SCP2)의 양 단부들은 각각 제17 컨택홀(CH17) 및 제18 컨택홀(CH18)을 통해 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다.
제2 게이트 전극(GE2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 일부분 연장된 섬 형상일 수 있다. 제2 게이트 전극(GE2)은 주사선(SL)과 적어도 일부분 중첩할 수 있고, 주사선(SL)과 제19 컨택홀(CH19)을 통해 전기적으로 연결될 수 있다.
제2 소스 전극(SE2)은 제2 게이트 전극(GE2)과 인접한 섬 형상일 수 있다. 제2 소스 전극(SE2)은 스토리지 커패시터(Cst)의 하부 전극(LE) 및 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다.
제2 드레인 전극(DE2)은 제2 게이트 전극(GE2)과 인접한 섬 형상일 수 있다. 제2 드레인 전극(DE2)은 데이터선(DL)과 적어도 일부분 중첩할 수 있고, 데이터선(DL)과 제20 컨택홀(CH20)을 통해 전기적으로 연결될 수 있다.
각 서브 화소의 제3 트랜지스터(T3)는 제3 반도체 패턴(SCP3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 반도체 패턴(SCP3)은 제3 게이트 전극(GE3) 및 제1 소스 전극(SE1)과 적어도 일부분 중첩하며, 각각 제21 컨택홀(CH21) 및 제22 컨택홀(CH22)을 통해 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다.
제3 게이트 전극(GE3)은 제1 방향(DR1) 및 제2 방향(DR2)으로 일부분 연장된 섬 형상일 수 있다. 제3 게이트 전극(GE3)은 제어선(CL)과 적어도 일부분 중첩하며, 제23 컨택홀(CH23)을 통해 제어선(CL)과 전기적으로 연결될 수 있다.
제3 소스 전극(SE3)은 스토리지 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 제3 소스 전극(SE3)은 스토리지 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)과 일체로 연결될 수 있다.
제3 드레인 전극(DE3)은 제3 게이트 전극(GE3)과 인접한 섬 형상일 수 있다. 제3 드레인 전극(DE3)은 센싱선(SENL)과 적어도 일부분 중첩할 수 있고, 센싱선(SENL)과 제24 컨택홀(CH24)을 통해 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE) 및 상부 전극(UE)을 포함할 수 있다.
스토리지 커패시터(Cst)의 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)에 연결될 수 있다. 스토리지 커패시터(Cst)의 상부 전극(UE)은 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)에 연결될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
100: 화소부
200: 타이밍 제어부
300: 주사 구동부
400: 데이터 구동부
500: 센싱부
600: 전압 공급부
LD: 발광 소자
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
T4: 제4 트랜지스터
EMU: 발광 유닛
SEM1: 제1 서브 발광 유닛
SEM2: 제2 서브 발광 유닛

Claims (20)

  1. 제1 구동 전압이 인가되는 제1 전원선에 접속된 제1 전극, 제1 노드에 접속된 제2 전극, 및 제2 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터선에 접속된 제1 전극, 상기 제2 노드에 접속된 제2 전극, 및 주사선에 접속된 게이트 전극을 포함하는 제2 트랜지스터;
    제1 센싱선에 접속된 제1 전극, 상기 제1 노드에 접속된 제2 전극, 및 제1 제어선에 접속된 게이트 전극을 포함하는 제3 트랜지스터;
    제2 센싱선에 접속된 제1 전극, 제3 노드에 접속된 제2 전극, 및 제2 제어선에 접속된 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제1 노드에 접속된 제1 전극과 상기 제3 노드에 접속된 제2 전극 사이에 순방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제1 서브 발광 유닛; 및
    상기 제3 노드에 접속된 제1 전극과 상기 제1 구동 전압과 상이한 제2 구동 전압이 인가되는 제2 전원선에 접속된 제2 전극 사이에 순방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제2 서브 발광 유닛을 포함하는 화소.
  2. 제1항에서,
    상기 제1 서브 발광 유닛은 상기 제3 트랜지스터를 통해 상기 제1 센싱선에 전기적으로 연결되고,
    상기 제2 서브 발광 유닛은 상기 제4 트랜지스터를 통해 상기 제2 센싱선에 전기적으로 연결되는 화소.
  3. 제2항에서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시키고,
    상기 제1 센싱선에 제1 기준 전압을 공급하며,
    상기 제2 센싱선에 상기 제1 기준 전압보다 낮은 제2 기준 전압을 공급하는 화소.
  4. 제3항에서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시킬 때,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프시키는 화소.
  5. 제4항에서,
    상기 제1 서브 발광 유닛의 적어도 하나의 발광 소자에는 상기 제1 기준 전압과 상기 제2 기준 전압 차이에 대응하는 전류가 인가되는 화소.
  6. 제2항에서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시키고,
    상기 제1 센싱선에 제1 기준 전압을 공급하며,
    상기 제2 센싱선에 상기 제1 기준 전압과 동일한 제2 기준 전압을 공급하고,
    상기 제2 기준 전압은 상기 제2 구동 전압보다 높은 화소.
  7. 제6항에서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시킬 때,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프시키는 화소.
  8. 제7항에서,
    상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자에는 상기 제2 기준 전압과 상기 제2 구동 전압 차이에 대응하는 전류가 인가되는 화소.
  9. 제1항에서,
    상기 발광 소자는,
    제1 반도체층;
    상기 제1 반도체층과 상이한 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 위치하는 활성층을 포함하는 화소.
  10. 제1 구동 전압이 인가되는 제1 전원선에 접속된 제1 전극, 제1 노드에 접속된 제2 전극, 및 제2 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터선에 접속된 제1 전극, 상기 제2 노드에 접속된 제2 전극, 및 주사선에 접속된 게이트 전극을 포함하는 제2 트랜지스터;
    제1 센싱선에 접속된 제1 전극, 상기 제1 노드에 접속된 제2 전극, 및 제1 제어선에 접속된 게이트 전극을 포함하는 제3 트랜지스터;
    제2 센싱선에 접속된 제1 전극, 제3 노드에 접속된 제2 전극, 및 제2 제어선에 접속된 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제3 노드에 접속된 제1 전극과 상기 제1 노드에 접속된 제2 전극 사이에 역방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제1 서브 발광 유닛; 및
    상기 제1 구동 전압과 상이한 제2 구동 전압이 인가되는 제2 전원선에 접속된 제1 전극과 상기 제3 노드에 접속된 제2 전극 사이에 역방향으로 병렬 연결된 적어도 하나의 발광 소자를 포함하는 제2 서브 발광 유닛을 포함하는 화소.
  11. 제10항에서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프시키고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시키며,
    상기 제1 센싱선에 제1 기준 전압을 공급하고,
    상기 제2 센싱선에 상기 제1 기준 전압보다 높은 제2 기준 전압을 공급하며,
    상기 제2 기준 전압은 상기 제2 구동 전압과 동일한 화소.
  12. 제11항에서,
    상기 제1 서브 발광 유닛의 적어도 하나의 발광 소자에는 상기 제1 기준 전압과 상기 제2 기준 전압 차이에 대응하는 전류가 인가되는 화소.
  13. 제10항에서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프시키고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터를 턴-온시키며,
    상기 제1 센싱선에 제1 기준 전압을 공급하고,
    상기 제2 센싱선에 상기 제1 기준 전압과 동일한 제2 기준 전압을 공급하며,
    상기 제2 기준 전압은 상기 제2 구동 전압보다 낮은 화소.
  14. 제13항에서,
    상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자에는 상기 제2 기준 전압과 상기 제2 구동 전압 차이에 대응하는 전류가 인가되는 화소.
  15. 표시 기간 및 센싱 기간을 포함하여 구동하는 표시 장치에 있어서,
    적어도 하나의 발광 소자를 포함하고, 제1 센싱선에 전기적으로 연결된 제1 서브 발광 유닛 및 적어도 하나의 발광 소자를 포함하고, 제2 센싱선에 전기적으로 연결된 제2 서브 발광 유닛을 포함하는 화소; 및
    상기 제1 센싱선 및 상기 제2 센싱선에 전기적으로 연결된 센싱부를 포함하고,
    상기 센싱부는 상기 센싱 기간 중에 상기 제1 서브 발광 유닛의 적어도 하나의 발광 소자에 흐르는 제1 서브 검출 전류 및 상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자에 흐르는 제2 서브 검출 전류를 기초로, 상기 제1 서브 발광 유닛 및 상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자의 개수를 예측하는 표시 장치.
  16. 제15항에서,
    상기 화소는,
    제1 구동 전압이 인가되는 제1 전원선에 접속된 제1 전극, 제1 노드에 접속된 제2 전극, 및 제2 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터선에 접속된 제1 전극, 상기 제2 노드에 접속된 제2 전극, 및 주사선에 접속된 게이트 전극을 포함하는 제2 트랜지스터;
    제1 센싱선에 접속된 제1 전극, 상기 제1 노드에 접속된 제2 전극, 및 제1 제어선에 접속된 게이트 전극을 포함하는 제3 트랜지스터;
    제2 센싱선에 접속된 제1 전극, 제3 노드에 접속된 제2 전극, 및 제2 제어선에 접속된 게이트 전극을 포함하는 제4 트랜지스터를 포함하고,
    상기 제1 서브 발광 유닛의 적어도 하나의 발광 소자는 상기 제1 노드에 접속된 제1 전극과 상기 제3 노드에 접속된 제2 전극 사이에 순방향으로 병렬 연결되며,
    상기 제2 서브 발광 유닛의 적어도 하나의 발광 소자는 상기 제3 노드에 접속된 제1 전극과 상기 제1 구동 전압과 상이한 제2 구동 전압이 인가되는 제2 전원선에 접속된 제2 전극 사이에 순방향으로 병렬 연결되는 표시 장치.
  17. 제16항에서,
    상기 센싱부는 상기 제1 센싱선에 제1 기준 전압을 공급하고, 상기 제2 센싱선에 상기 제1 기준 전압보다 낮은 제2 기준 전압을 공급하는 표시 장치.
  18. 제17항에서,
    상기 센싱부는 상기 제1 노드를 통해 상기 제1 서브 발광 유닛에 인가되는 제1 검출 전류를 상기 제1 서브 검출 전류로 나눈 값으로 상기 제1 서브 발광 유닛의 발광 소자의 개수를 예측하는 표시 장치.
  19. 제16항에서,
    상기 센싱부는 상기 제1 센싱선에 제1 기준 전압을 공급하고, 상기 제2 센싱선에 상기 제1 기준 전압과 동일한 제2 기준 전압을 공급하며,
    상기 제2 기준 전압은 상기 제2 구동 전압보다 높은 표시 장치.
  20. 제19항에서,
    상기 센싱부는 상기 제3 노드를 통해 상기 제2 서브 발광 유닛에 인가되는 제2 검출 전류를 상기 제2 서브 검출 전류로 나눈 값으로 상기 제2 서브 발광 유닛의 발광 소자의 개수를 예측하는 표시 장치.
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