KR20230099276A - 노이즈를 제거할 수 있는 신호 생성 회로 - Google Patents

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Abstract

신호 생성 회로는 글리치 제거 회로, 입력 레벨 감지 회로, 전압 생성 회로를 포함할 수 있다. 상기 글리치 제거 회로는 입력 신호를 수신하여 출력 신호를 생성할 수 있다. 상기 입력 레벨 감지 회로는 상기 출력 신호에 기초하여 레벨 감지 신호 및 레벨 감지 신호의 상보 신호를 생성할 수 있다. 상기 전압 생성 회로는 상기 입력 신호, 상기 입력 신호의 상보 신호 및 상기 레벨 감지 신호, 상기 레벨 감지 신호의 상보 신호에 기초하여 제 1 제어 전압, 제 2 제어 전압 및 제 1 게이트 전압 내지 제 4 게이트 전압을 생성할 수 있다.

Description

노이즈를 제거할 수 있는 신호 생성 회로{A SIGNAL GENERATION CIRCUIT CAPABLE OF REMOVING A NOISE}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 글리치 및/ 또는 노이즈를 제거할 수 있는 신호 생성 회로에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 입력 신호를 증폭 및/ 또는 버퍼링하여 출력 신호를 생성하는 버퍼 회로를 구비할 수 있는데 일반적인 버퍼 회로는 정 입력 신호와 부 입력 신호를 차동 증폭하여 출력 신호를 생성하는 차동 증폭기일 수 있다. 글리치(glitch)란 디지털 신호에 있어서 의도하지 않은 노이즈 펄스(Noise Pulse)를 의미하는 것으로서 상기 글리치는 디지털 시스템의 잘못된 출력이나 일시적인 오동작을 야기하므로 이를 필터링하는 많은 방법이 연구되어 왔다.
본 발명의 실시예는 출력 신호에 기초하여 입력 신호의 레벨을 감지하고 입력 신호의 로직 레벨에 상관없이 제어 전압을 통해 스위칭 문턱전압을 조절함으로써 입력 신호의 글리치 및/ 또는 노이즈를 제거하는 신호 생성 회로를 제공할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 순차적으로 직렬로 연결되어 입력 신호를 수신하여 출력 신호를 생성하는 n(n은 2 이상의 짝수)개의 인버터를 포함하고, 제 1 제어 전압 또는 제 2 제어 전압에 기초하여 상기 입력 신호의 글리치 로직 레벨에 따라 상기 인버터의 스위칭 문턱전압이 상승하는 글리치 제거 회로;
상기 출력 신호에 기초하여 상기 출력 신호의 상승 에지 및 하강 에지에서 상기 출력 신호의 레벨을 감지하고, 레벨 감지 신호 및 레벨 감지 신호의 상보 신호를 생성하는 입력 레벨 감지 회로; 및
상기 레벨 감지 신호 및 상기 레벨 감지 신호의 상보 신호에 기초하여 상기 n개의 인버터 중에서 홀수 번째 인버터로 상기 제 1 제어 전압을 제공하고, 짝수 번째 인버터로 상기 제 2 제어 전압을 제공하는 전압 생성 회로를 포함 할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 입력 신호를 반전시켜 입력 신호의 상보 신호를 생성하고, 제 1 제어 전압에 기초하여 스위칭 문턱전압이 상승하는 제 1 인버팅 회로;
상기 입력 신호의 상보 신호를 반전시켜 출력 신호를 생성하고, 제 2 제어 전압에 기초하여 스위칭 문턱전압이 상승하는 제 2 인버팅 회로;
상기 출력 신호를 수신하여 상기 출력 신호의 상승 에지에서 펄스를 생성하고, 상기 출력 신호의 하강 에지에서 펄스를 생성하여 레벨 감지 신호 및 레벨 감지 신호의 상보 신호를 생성하는 입력 레벨 감지 회로; 및
제 1 동작모드에서 상기 제 1 전원 전압(VDD)을 제 1 제어 전압으로 제공하고, 상기 제 2 전원 전압(VSS)을 상기 제 2 제어 전압으로 제공하며, 제 2 동작모드에서 상기 제 2 전원 전압(VSS)을 상기 제 1 제어 전압으로 제공하고, 상기 제 1 전원 전압(VDD)을 상기 제 2 제어 전압으로 제공하는 전압 생성 회로를 포함할 수 있다.
본 발명의 실시예는 출력 신호의 로직 레벨에 기초하여 제어 전압을 생성하고, 스위칭 문턱전압을 조절함으로써 글리치 및/ 또는 노이즈를 제거하여 반도체 장치 및/ 또는 반도체 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 신호 생성 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 글리치 제거 회로의 구성을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 입력 레벨 감지 회로의 구성을 보여주는 도면이다.
도 4는 본 발명의 실시예에 따른 클럭 신호 생성 회로의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 전압 생성 회로의 구성을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 신호 생성 회로를 통해 감소하는 글리치 및/ 또는 노이즈를 도시한 도면이다.
도 7은 본 발명의 실시예에 따른 신호 생성 회로의 동작을 보여주는 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 통해 설명될 것이다. 그러나 본 발명은 여기에 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다.
본 명세서에서 특정한 용어들이 사용되었으나, 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 본 발명의 실시예에 따른 신호 생성 회로(100)의 구성을 보여주는 도면이다.
도 1을 참조하면, 상기 신호 생성 회로(100)는 입력 신호(IN)를 수신하여 출력 신호(OUT)를 생성할 수 있다.
상기 신호 생성 회로(100)는 상기 입력 신호(IN)에 글리치 및/ 또는 노이즈가 발생되는 경우, 제어 전압에 기초하여 트랜지스터의 스위칭 문턱전압을 상승시켜 펄스폭을 조절하여 글리치 및/ 또는 노이즈를 제거할 수 있다.
상기 신호 생성 회로(100)는 상기 출력 신호(OUT)의 로직 레벨을 감지하고, 레벨 감지 신호(BUF_EN) 및 레벨 감지 신호의 상보 신호(BUF_ENb)를 생성할 수 있다. 또한, 상기 레벨 감지 신호(BUF_EN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)에 기초하여 제 1 제어 전압(VST_OD), 제 2 제어 전압(VST_EV) 및 제 1 게이트 전압(VP_OD), 제 2 게이트 전압(VP_EV), 제 3 게이트 전압(VN_OD), 제 4 게이트 전압(VN_EV)을 생성할 수 있다.
상기 신호 생성 회로(100)는 상기 입력 신호(IN)를 수신하고, 제 1 전원 전압(VDD) 또는 제 2 전원 전압(VSS)에 기초하여 상기 입력 신호(IN)의 글리치 및/ 또는 노이즈를 제거하고, 상기 출력 신호(OUT)를 생성할 수 있다.
상기 신호 생성 회로(100)는 글리치 제거 회로(110), 입력 레벨 감지 회로(120), 전압 생성 회로(130)를 포함할 수 있다.
상기 글리치 제거 회로(110)는 상기 입력 신호(IN), 상기 제 1 제어 전압(VST_OD), 상기 제 2 제어 전압(VST_EV) 및 상기 제 1 게이트 전압(VP_OD), 상기 제 2 게이트 전압(VP_EV), 상기 제 3 게이트 전압(VN_OD), 상기 제 4 게이트 전압(VN_EV)을 수신하고, 상기 출력 신호(OUT)를 생성할 수 있다.
상기 글리치 제거 회로(110)는 직렬로 연결되는 n개(n은 2 이상의 짝수)의 2단 슈미트 트리거 인버터의 Multiple-stage로 구성될 수 있고, 상기 슈미트 트리거 인버터의 스위칭 문턱전압은 상기 제 1 제어 전압(VST_OD) 또는 상기 제 2 제어 전압(VST_EV)에 기초하여 상승할 수 있다.
상기 제 1 제어 전압(VST_OD)에 상기 제 1 전원 전압(VDD)이 인가되면 상기 슈미트 트리거 인버터의 UTP(Upper Triggering Point)를 조절하고, 상기 제 2 제어 전압(VST_EV)에 상기 제 2 전원 전압(VSS)이 인가되면 상기 슈미트 트리거 인버터의 LTP(Lower Triggering Point)를 조절할 수 있다.
상기 제 1 제어 전압(VST_OD)에 상기 제 2 전원 전압(VSS)이 인가되면 상기 슈미트 트리거의 LTP(Lower Triggering Point)를 조절하고, 상기 제 2 제어 전압(VST_EV)에 상기 제 1 전원 전압(VDD)이 인가되면 상기 슈미트 트리거의 UTP(Upper Triggering Point)를 조절할 수 있다.
상기 제 1 제어 전압(VST_OD) 및 상기 제 2 제어 전압(VST_EV)은 상기 레벨 감지 신호(BUF_EN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)에 기초하여 상기 인버터의 스위칭 문턱전압을 상승시켜 펄스폭을 조절할 수 있다.
상기 입력 레벨 감지 회로(120)는 상기 출력 신호(OUT)를 수신하고, 상기 레벨 감지 신호(BUF_EN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 생성할 수 있다.
상기 입력 레벨 감지 회로(120)는 상기 출력 신호(OUT)의 로직 레벨을 감지하여 상기 출력 신호(OUT)의 로직 레벨에 따른 상기 레벨 감지 신호(BUF_EN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 생성할 수 있다.
상기 전압 생성 회로(130)는 상기 입력 신호(IN), 상기 입력 신호의 상보 신호(INb) 및 상기 레벨 감지 신호(BUF_EN), 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신하고, 상기 제 1 제어 전압(VST_OD), 상기 제 2 제어 전압(VST_EV), 상기 제 1 게이트 전압(VP_OD), 상기 제 2 게이트 전압(VP_EV), 상기 제 3 게이트 전압(VN_OD), 상기 제 4 게이트 전압(VN_EV)을 생성할 수 있다.
상기 전압 생성 회로(130)는 상기 레벨 감지 신호(BUF_EN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)에 기초하여 제 1 동작 모드에서 상기 제 2 전원 전압(VSS)이 인가된 제 2 제어 전압(VST_EV)을 짝수 번째 인버터로 제공하고, 상기 제 1 전원 전압(VDD)이 인가된 제 1 제어 전압(VST_OD)을 홀수 번째 인버터로 제공할 수 있다. 예를 들어, 상기 레벨 감지 신호(BUF_EN)가 로우 로직 레벨일 때, 상기 제 1 동작 모드에서 상기 제 1 전원 전압(VDD)을 상기 제 1 제어 전압(VST_OD)으로 인가하여 홀수 번째 인버터로 제공하고, 상기 제 2 전원 전압(VSS)을 상기 제 2 제어 전압(VST_EV)으로 인가하여 짝수 번째 인버터로 제공할 수 있다.
상기 전압 생성 회로(130)는 상기 레벨 감지 신호(BUF_EN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)에 기초하여 제 2 동작 모드에서 상기 제 1 전원 전압(VDD)이 인가된 제 2 제어 전압(VST_EV)을 짝수 번째 인버터로 제공하고, 상기 제 2 전원 전압(VSS)이 인가된 제 1 제어 전압(VST_OD)을 홀수 번째 인버터로 제공할 수 있다. 예를 들어, 상기 레벨 감지 신호(BUF_EN)가 하이 로직 레벨일 때, 상기 제 2 동작 모드에서 상기 제 2 전원 전압(VSS)을 상기 제 1 제어 전압(VST_OD)으로 인가하여 홀수 번째 인버터로 제공하고, 상기 제 2 전원 전압(VDD)을 상기 제 2 제어 전압(VST_EV)으로 인가하여 짝수 번째 인버터로 제공할 수 있다.
도 2는 본 발명의 실시예에 따른 글리치 제거 회로(110)의 구성을 보여주는 도면이다.
도 2 를 참조하면, 상기 글리치 제거 회로(110)는 상기 입력 신호(IN), 상기 제 1 제어 전압(VST_OD), 상기 제 2 제어 전압(VST_EV), 상기 제 1 게이트 전압(VP_OD), 상기 제 2 게이트 전압(VP_EV), 상기 제 3 게이트 전압(VN_OD), 상기 제 4 게이트 전압(VN_EV)을 수신하여, 상기 출력 신호(OUT)를 생성할 수 있다.
상기 제 1 제어 전압(VST_OD), 상기 제 2 제어 전압(VST_EV) 및, 상기 제 1 게이트 전압(VP_OD) 내지 제 4 게이트 전압(VN_EV)은 상기 글리치 제거 회로(110)의 내부 회로를 동작시키기 위한 어떠한 동작 제어 신호일 수 있다.
상기 글리치 제거 회로(110)는 제 1 인버팅 회로(111), 제 2 인버팅 회로(112)를 포함할 수 있다.
상기 입력 신호(IN)에 글리치 및/ 또는 노이즈가 발생되는 경우, 상기 제 1 인버팅 회로(111) 및 상기 제 2 인버팅 회로(112)는 상기 제 1 제어 전압(VST_OD) 또는 상기 제 2 제어 전압(VST_EV)에 기초하여 트랜지스터의 스위칭 문턱전압을 상승시켜 출력 신호(OUT)의 펄스폭을 조절할 수 있다.
상기 제 1 인버팅 회로(111)는 상기 입력 신호(IN)를 반전시켜 입력 신호의 상보 신호(INb)를 생성하고, 상기 제 1 전원 전압(VDD) 또는 상기 제 2 전원 전압(VSS)이 인가된 상기 제 1 제어 전압(VST_OD) 및 상기 제 1 게이트 전압(VP_OD), 상기 제 3 게이트 전압(VN_OD)에 기초하여 트랜지스터의 스위칭 문턱전압을 조절할 수 있다.
예를 들어, 상기 입력 신호(IN)가 로우 로직 레벨로 입력 되면, 상기 제 1 인버팅 회로(111)에 상기 제 1 전원 전압(VDD)이 인가되어 있던, 상기 제 1 제어 전압(VST_OD)에 의해서 입력 신호(IN)의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 제 1 인버팅 회로(111)의 N 채널 모스 트랜지스터들(N1, N2)의 스위칭 문턱전압을 상승시켜 입력 신호(IN) 글리치의 레벨 천이 시간을 증가시키고, 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다.
또한, 상기 입력 신호(IN)가 하이 로직 레벨이면, 상기 제 1 인버팅 회로(111)에 상기 제 2 전원 전압(VSS)이 인가되어 있던, 상기 제 1 제어 전압(VST_OD)에 의해서 입력 신호(IN)의 글리치가 하이 로직 레벨에서 로우 로직 레벨로 천이할 때, 상기 제 1 인버팅 회로(111)의 P 채널 모스 트랜지스터들(P1, P2)의 스위칭 문턱전압을 상승시켜 입력 신호(IN) 글리치의 레벨 천이 시간을 증가시키고, 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다.
상기 글리치 제거 회로(110)는 상기 입력 신호(IN)를 수신하여 상기 입력 신호의 상보 신호(INb)를 생성하는 상기 제 1 인버팅 회로(111) 및 상기 입력 신호의 상보 신호(INb)를 수신하여 상기 출력 신호(OUT)를 생성하는 상기 제 2 인버팅 회로를 포함할 수 있다.
상기 제 1 인버팅 회로(111)는 상기 입력 신호(IN) 및 상기 제 1 제어 전압(VST_OD)에 기초하여 상기 스위칭 문턱전압을 상승시키는 제 1 인버터(111-1) 및 상기 입력 신호(IN)의 로직 레벨에 따라 제 1 전원 전압(VDD) 또는 제 2 전원 전압(VSS)을 제 1 노드(node1)를 통하여 상기 제 1 인버터(111-1)에 인가하는 제 1 제어 전압 인가부(111-2)를 포함할 수 있고, 상기 제 2 인버팅 회로(112)는 상기 입력 신호의 상보 신호(INb) 및 상기 제 2 제어 전압(VST_EV)에 기초하여 스위칭 문턱전압을 상승시키는 제 2 인버터(112) 및 상기 입력 신호의 상보 신호(INb)의 로직 레벨에 따라 제 1 전원 전압(VDD) 또는 제 2 전원 전압(VSS)을 제 2 노드(node2)를 통하여 상기 제 2 인버터(112-1)에 인가하는 제 2 제어 전압 인가부(112-2)를 포함할 수 있다.
상기 제 1 인버팅 회로(111)는 제 1 인버터(111-1), 제 1 제어 전압 인가부(111-2)를 포함할 수 있다.
상기 제 1 인버터(111-1)는 제 1 P 채널 모스 트랜지스터(P1), 제 2 P 채널 모스 트랜지스터(P2), 제 1 N 채널 모스 트랜지스터(N1), 제 2 N 채널 모스 트랜지스터(N2)를 포함할 수 있고, 상기 제 1 제어 전압 인가부(111-2)는 제 3 P 채널 모스 트랜지스터(P3), 제 3 N 채널 모스 트랜지스터(N3)를 포함할 수 있다.
상기 제 1 인버터(111-1)는 상기 입력 신호(IN)가 로우 로직 레벨이면 인에이블 되고, 상기 입력 신호(IN)가 하이 로직 레벨이면 디스에이블 되는 상기 제 1 P 채널 모스 트랜지스터(P1), 상기 입력 신호(IN)가 로우 로직 레벨이면 인에이블 되고, 상기 입력 신호(IN)가 하이 로직 레벨이면 디스에이블 되는 상기 제 2 P 채널 모스 트랜지스터(P2) 및 상기 입력 신호(IN)가 로우 로직 레벨이면 디스에이블 되고, 상기 입력 신호(IN)가 하이 로직 레벨이면 인에이블 되는 상기 제 1 N 채널 모스 트랜지스터(N1), 상기 입력 신호(IN)가 로우 로직 레벨이면 디스에이블 되고, 상기 입력 신호(IN)가 하이 로직 레벨이면 인에이블 되는 상기 제 2 N 채널 모스 트랜지스터(N2)를 포함할 수 있다.
상기 제 1 인버터(111-1)는 상기 입력 신호(IN)가 로우 로직 레벨이면 상기 제 1 제어 전압 인가부(111-2)에 상기 제 1 전원 전압(VDD)이 인가되어, 상기 입력 신호(IN)의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 P 채널 모스 트랜지스터들(P1, P2)의 문턱전압을 상승시켜 글리치의 레벨 전이 시간을 상승시키고, 상기 입력 신호(IN)가 하이 로직 레벨이면 상기 제 1 제어 전압 인가부(111-2)에 상기 제 2 전원 전압(VSS)이 인가되어, 상기 입력 신호(IN) 글리치가 하이 로직 레벨에서 로우 로직 레벨로 천이할 때, 상기 상기 N 채널 모스 트랜지스터들(N1, N2)의 문턱전압을 상승시켜 글리치의 레벨 전이 시간을 상승시킬 수 있다.
상기 제 1 P 채널 모스 트랜지스터(P1)의 소스는 제 1 전원 전압(VDD)을 수신하고, 상기 제 1 P 채널 모스 트랜지스터(P1)의 게이트는 상기 제 1 게이트 전압(VP_OD)을 수신하며, 상기 제 1 P 채널 모스 트랜지스터(P1)의 드레인은 상기 제 2 P 채널 모스 트랜지스터(P2)의 소스에 연결될 수 있다.
상기 제 2 P 채널 모스 트랜지스터(P2)의 소스는 상기 제 1 P 채널 모스 트랜지스터(P1)의 드레인에 연결되고, 상기 제 2 P 채널 모스 트랜지스터(P2)의 게이트는 상기 입력 신호(IN)를 수신하며, 상기 제 2 P 채널 모스 트랜지스터(P2)의 드레인은 상기 제 2 N 채널 모스 트랜지스터(N2)의 드레인에 연결될 수 있다.
상기 제 3 P 채널 모스 트랜지스터(P3)는 상기 제 1 P 채널 모스 트랜지스터(P1) 및 상기 제 1 노드(node1) 사이에 연결되고, 상기 제 3 P 채널 모스 트랜지스터(P3)의 게이트는 상기 제 2 N 채널 모스 트랜지스터(N2)의 드레인에 연결될 수 있다.
상기 제 1 N 채널 모스 트랜지스터(N1)의 소스는 상기 제 2 전원 전압(VSS)을 수신하고, 상기 제 1 N 채널 모스 트랜지스터(N1)의 게이트는 상기 제 3 게이트 전압(VN_OD)을 수신하며, 상기 제 1 N 채널 모스 트랜지스터(N1)의 드레인은 상기 제 2 N 채널 모스 트랜지스터(N2)소스에 연결될 수 있다.
상기 제 2 N 채널 모스 트랜지스터(N2)의 소스는 상기 제 1 N 채널 모스 트랜지스터(N1)의 드레인에 연결되고, 상기 제 2 N 채널 모스 트랜지스터(N2)의 게이트는 상기 입력 신호(IN)를 수신하며, 상기 제 2 N 채널 모스 트랜지스터(N2)의 드레인은 상기 제 2 P 채널 모스 트랜지스터(P2)의 소스와 연결될 수 있다.
상기 제 3 N 채널 모스 트랜지스터(N3)는 상기 제 1 N 채널 모스 트랜지스터(N1) 및 상기 제 1 노드(node1) 사이에 연결되고, 상기 제 3 N 채널 모스 트랜지스터(N3)의 게이트는 상기 제 2 P 채널 모스 트랜지스터(P2)의 드레인에 연결될 수 있다.
예를 들어, 상기 제 1 인버팅 회로(111)에 상기 입력 신호(IN)가 로우 로직 레벨이면, 상기 제 3 P 채널 모스 트랜지스터(P3) 및 상기 제 3 N 채널 모스 트랜지스터(N3)에 상기 제 1 전원 전압(VDD)이 인가되어 있던, 상기 제 1 제어 전압(VST_OD)에 의해서 상기 제 1 P 채널 모스 트랜지스터(P1), 상기 제 2 P 채널 모스 트랜지스터(P2), 상기 제 3 N 채널 모스 트랜지스터(N3)가 인에이블 되고, 상기 제 1 N 채널 모스 트랜지스터(N1), 상기 제 2 N 채널 모스 트랜지스터(N2), 상기 제 3 P 채널 모스 트랜지스터(P3)가 디스에이블 될 수 있다.
이 때, 입력 신호(IN)가 로우 로직 레벨에서 하이 로직 레벨로 천이 되면서 상기 제 1 N 채널 모스 트랜지스터(N1), 상기 제 2 N 채널 모스 트랜지스터(N2)가 턴 온 되고, 상기 제 1 전원 전압(VDD)이 인가되어 있던 상기 제 1 제어 전압(VST_OD)에 의해서 상기 N 채널 모스 트랜지스터들(N1, N2)의 스위칭 문턱전압이 상승하고, 입력 신호(IN)의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이하는 시간이 증가해 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다.
또한, 상기 제 1 인버팅 회로(111)에 상기 입력 신호(IN)가 하이 로직 레벨이면, 상기 제 3 N 채널 모스 트랜지스터(N3) 및 상기 제 3 P 채널 모스 트랜지스터(P3)에 상기 제 2 전원 전압(VSS)이 인가되어 있던, 상기 제 1 제어 전압(VST_OD)에 의해서 상기 제 1 N 채널 모스 트랜지스터(N1), 상기 제 2 N 채널 모스 트랜지스터(N2), 상기 제 3 P 채널 모스 트랜지스터(P3)가 인에이블 되고, 상기 제 1 P 채널 모스 트랜지스터(P1), 상기 제 2 P 채널 모스 트랜지스터(P2), 상기 제 3 N 채널 모스 트랜지스터(N3)가 디스에이블 될 수 있다.
이 때, 입력 신호(IN)가 하이 로직 레벨에서 로우 로직 레벨로 천이 되면서 상기 제 1 P 채널 모스 트랜지스터(P1), 상기 제 2 P 채널 모스 트랜지스터(P2)가 턴 온 되고, 상기 제 2 전원 전압(VSS)이 인가되어 있던 상기 제 1 제어 전압(VST_OD)에 의해서 상기 P 채널 모스 트랜지스터들(P1, P2)의 스위칭 문턱전압이 상승하고, 입력 신호(IN)의 글리치가 하이 로직 레벨에서 로우 로직 레벨로 천이하는 시간이 먼저 증가해 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다.
상기 제 2 인버팅 회로(112)는 상기 입력 신호의 상보 신호(INb)를 반전시켜 출력 신호(OUT)를 생성하고, 상기 제 1 전원 전압(VDD) 또는 상기 제 2 전원 전압(VSS)이 인가된 상기 제 2 제어 전압(VST_EV) 및 상기 제 2 게이트 전압(VP_EV), 상기 제 4 게이트 전압(VN_EV)에 기초하여 트랜지스터의 스위칭 문턱전압을 조절할 수 있다.
예를 들어, 상기 입력 신호의 상보 신호(INb)가 하이 로직 레벨이면, 상기 제 2 인버팅 회로(112)에 상기 제 2 전원 전압(VSS)이 인가되어 있던, 상기 제 2 제어 전압(VST_EV)에 의해서 입력 신호(IN)의 글리치가 하이 로직 레벨에서 로우 로직 레벨로 천이할 때 상기 제 2 인버팅 회로(112)의 P 채널 모스 트랜지스터들(P4, P5)의 스위칭 문턱전압을 추가로 상승시켜 펄스 시간 폭을 줄일 수 있다.
또한, 상기 입력 신호의 상보 신호(INb)가 로우 로직 레벨로 입력 되면, 상기 제 2 인버팅 회로(112)에 상기 제 1 전원 전압(VDD)이 인가되어 있던, 상기 제 2 제어 전압(VST_EV)에 의해서 입력 신호(IN)의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 제 2 인버팅 회로(112)의 N 채널 모스 트랜지스터들(N4, N5)의 스위칭 문턱전압을 추가로 상승시켜 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다.
상기 제 2 인버팅 회로(112)는 제 2 인버터(112-1), 제 2 제어 전압 인가부(112-2)를 포함할 수 있다.
상기 제 2 인버터(112-1)는 제 4 P 채널 모스 트랜지스터(P4), 제 5 P 채널 모스 트랜지스터(P5), 제 4 N 채널 모스 트랜지스터(N4), 제 5 N 채널 모스 트랜지스터(N5)를 포함할 수 있고, 상기 제 2 제어 전압 인가부(112-2)는 제 6 P 채널 모스 트랜지스터(P6), 제 6 N 채널 모스 트랜지스터(N6)를 포함할 수 있다.
상기 제 2 인버터(112-1)는 상기 입력 신호의 상보 신호(INb)가 로우 로직 레벨이면 인에이블 되고, 상기 입력 신호의 상보 신호(INb)가 하이 로직 레벨이면 디스에이블 되는 상기 제 4 P 채널 모스 트랜지스터(P4), 상기 입력 신호(IN)가 로우 로직 레벨이면 인에이블 되고, 상기 입력 신호(IN)가 하이 로직 레벨이면 디스에이블 되는 상기 제 5 P 채널 모스 트랜지스터(P5) 및 상기 입력 신호의 상보 신호(INb)가 로우 로직 레벨이면 디스에이블 되고, 상기 입력 신호의 상보 신호(INb)가 하이 로직 레벨이면 인에이블 되는 상기 제 4 N 채널 모스 트랜지스터(N4), 상기 입력 신호(IN)가 로우 로직 레벨이면 디스에이블 되고, 상기 입력 신호의 상보 신호(INb)가 하이 로직 레벨이면 인에이블 되는 상기 제 5 N 채널 모스 트랜지스터(N5)를 포함할 수 있다.
상기 제 2 인버터(112-1)는 상기 입력 신호의 상보 신호(INb)가 로우 로직 레벨이면 상기 제 2 제어 전압 인가부(112-2)에 상기 제 1 전원 전압(VDD)이 인가되어, 상기 입력 신호 상보 신호(INb)의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 P 채널 모스 트랜지스터들(P4, P5)의 문턱전압을 상승시켜 글리치의 레벨 전이 시간을 상승시키고, 상기 입력 신호의 상보 신호(INb)가 하이 로직 레벨이면 상기 제 2 제어 전압 인가부(112-2)에 상기 제 2 전원 전압(VSS)이 인가되어, 상기 입력 신호 상보 신호(INb)의 글리치가 하이 로직 레벨에서 로우 로직 레벨로 천이할 때, 상기 상기 N 채널 모스 트랜지스터들(N4, N5)의 문턱전압을 상승시켜 글리치의 레벨 전이 시간을 상승시킬 수 있다.
상기 제 4 P 채널 모스 트랜지스터(P4)의 소스는 상기 제 1 전원 전압(VDD)를 수신하고, 상기 제 4 P 채널 모스 트랜지스터(P4)의 게이트는 상기 제 2 게이트 전압(VP_EV)을 수신하며, 상기 제 4 P 채널 모스 트랜지스터(P4)의 드레인은 상기 제 5 P 채널 모스 트랜지스터(P5)의에 연결될 수 있다.
상기 제 5 P 채널 모스 트랜지스터(P5)의 소스는 상기 제 4 P 채널 모스 트랜지스터(P4)의 드레인에 연결되고, 상기 제 5 P 채널 모스 트랜지스터(P5)의 게이트는 상기 입력 신호의 상보 신호(INb)를 수신하며, 상기 제 5 P 채널 모스 트랜지스터(P5)의 드레인은 상기 제 5 N 채널 모스 트랜지스터(N5)의 드레인에 연결될 수 있다.
상기 제 6 P 채널 모스 트랜지스터(P6)는 상기 제 4 P 채널 모스 트랜지스터(P4) 및 상기 제 2 노드(node2) 사이에 연결되고, 상기 제 6 P 채널 모스 트랜지스터(P6)의 게이트는 상기 제 5 N 채널 모스 트랜지스터(N5)의 드레인에 연결될 수 있다.
상기 제 4 N 채널 모스 트랜지스터(N4)의 소스는 상기 제 2 전원 전압(VSS)를 수신하고, 상기 제 4 N 채널 모스 트랜지스터(N4)의 게이트는 상기 제 4 게이트 전압(VN_EV)을 수신하며, 상기 제 4 N 채널 모스 트랜지스터(N4)의 드레인은 상기 제 5 N 채널 모스 트랜지스터(N5)의에 연결될 수 있다.
상기 제 5 N 채널 모스 트랜지스터(N5)의 소스는 상기 제 4 N 채널 모스 트랜지스터(N4)의 드레인에 연결 되고, 상기 제 5 N 채널 모스 트랜지스터(N5)의 게이트는 상기 입력 신호의 상보 신호(INb)를 수신하며, 상기 제 5 N 채널 모스 트랜지스터(N5)의 드레인은 상기 제 5 P 채널 모스 트랜지스터(P5)의 드레인에 연결될 수 있다.
상기 제 6 N 채널 모스 트랜지스터(N6)는 (N4) 및 상기 제 2 노드(node2) 사이에 연결되고, 상기 제 6 N 채널 모스 트랜지스터(N6)의 게이트는 상기 제 5 P 채널 모스 트랜지스터(P5)의 드레인에 연결될 수 있다.
예를 들어, 상기 제 2 인버팅 회로(112)에 상기 입력 신호의 상보 신호(INb)가 하이 로직 레벨이면, 상기 제 6 P 채널 모스 트랜지스터(P6) 및 상기 제 6 N 채널 모스 트랜지스터(N6)에 상기 제 2 전원 전압(VSS)이 인가된 상기 제 2 제어 전압(VST_EV)이 입력되고, 상기 제 4 N 채널 모스 트랜지스터(N4), 상기 제 5 N 채널 모스 트랜지스터(N5), 상기 제 6 P 채널 모스 트랜지스터(P6)가 인에이블 되고, 상기 제 4 P 채널 모스 트랜지스터(P4), 상기 제 5 P 채널 모스 트랜지스터(P5), 상기 제 6 N 채널 모스 트랜지스터(N6)가 디스에이블 될 수 있다.
이 때, 하이 로직 레벨에서 로우 로직 레벨로 천이 되면서 상기 (P4), (P5)가 턴 온 되고, 상기 제 1 전원 전압(VSS)이 인가되어 있던 상기 제 2 제어 전압(VST_EV)에 상기 P 채널 모스 트랜지스터들(P4, P5)의 스위칭 문턱전압이 상승하고, 하이 로직 레벨에서 로우 로직 레벨로 천이하는 시간이 증가해 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다. 또한, 상기 제 2 인버팅 회로(112)에 상기 입력 신호의 상보 신호(INb)가 로우 로직 레벨이면, 상기 제 6 P 채널 모스 트랜지스터(P6) 및 상기 제 6 N 채널 모스 트랜지스터(N6)에 상기 제 1 전원 전압(VDD)이 인가된 상기 제 2 제어 전압(VST_EV)이 입력되고, 상기 제 4 P 채널 모스 트랜지스터(P4), 상기 제 5 P 채널 모스 트랜지스터(P5), 상기 제 6 N 채널 모스 트랜지스터(N6)가 인에이블 되고, 상기 제 4 N 채널 모스트랜지스터(N4), 상기 제 5 N 채널 모스 트랜지스터(N5), 상기 제 6 P 채널 모스 트랜지스터(P6)가 디스에이블 될 수 있다.
이 때, 로우 로직 레벨에서 하이 로직 레벨로 천이 되면서 상기 제 4 N 채널 모스 트랜지스터(N4), 상기 제 5 N 채널 모스 트랜지스터(N5)가 턴 온 되고, 상기 제 1 전원 전압(VDD)이 인가되어 있던 상기 제 2 제어 전압(VST_EV)에 의해서 상기 N 채널 모스 트랜지스터들(N4, N5)의 스위칭 문턱전압이 상승하고, 입력 신호(IN)의 글리치가 하이 로직 레벨에서 로우 로직 레벨로 천이하는 시간이 증가해 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다.
도 3은 본 발명의 실시예에 따른 입력 레벨 감지 회로(120)의 구성을 보여주는 도면이다.
도 3을 참조하면, 상기 입력 레벨 감지 회로(120)는 상기 출력 신호(OUT)를 수신하여, 상기 레벨 감지 신호(BUF_EN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 생성할 수 있다.
상기 입력 레벨 감지 회로(120)는 지연버퍼(120-1), 클럭 신호 생성 회로(120-2), 트리거 회로(120-3)를 포함할 수 있다.
상기 지연버퍼(120-1)는 상기 출력 신호(OUT)를 수신하여, 지연 출력 신호(OUT_D)를 생성할 수 있다. 상기 지연버퍼(120-1)는 상기 출력 신호(OUT)를 수신하여 클럭 신호(CLK)를 생성할 때, 상기 트리거 회로(120-3)의 Setup Violation을 방지하기 위한 장치일 수 있다.
상기 클럭 신호 생성 회로(120-2)는 상기 지연 출력 신호(OUT_D)에 기초하여 상기 클럭 신호(CLK)를 생성할 수 있다. 상기 클럭 신호 생성 회로(120-2)는 상기 지연 출력 신호(OUT_D)를 수신하여, 상기 클럭 신호(CLK)를 생성하여 상기 트리거 회로(120-3)로 제공할 수 있다. 이하, 자세한 설명은 도 4에서 후술하기로 한다.
상기 트리거 회로(120-3)는 상기 클럭 신호(CLK)에 기초하여, 상기 레벨 감지 신호(BUF_EN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 생성할 수 있다.
상기 트리거 회로(120-3)는 플립플롭을 포함할 수 있다. 상기 플립플롭은 D플립플롭이며, 입력 단자(D)로 상기 출력 신호(OUT)를 수신하고, 클럭 단자로 상기 클럭 신호(CLK)를 수신하며, 출력 단자(Q)로 상기 레벨 감지 신호(BUF_EN)를 출력할 수 있다.
상기 트리거 회로(120-3)는 상기 클럭 신호(CLK)에 기초하여 상기 출력 신호(OUT)가 로우 로직 레벨 이면 상기 레벨 감지 신호(BUF_EN)를 로우 로직 레벨로 생성하고, 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 하이 로직 레벨로 생성하며, 상기 출력 신호(OUT)가 하이 로직 레벨이면 상기 레벨 감지 신호(BUF_EN)를 하이 로직 레벨로 생성하고, 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 로우 로직 레벨로 생성할 수 있다.
도 4는 본 발명의 실시예에 따른 클럭 신호 생성 회로(120-2)의 구성을 보여주는 도면이다.
도 4를 참조하면, 상기 클럭 신호 생성 회로(120-2)는 상기 지연 출력 신호(OUT_D)를 수신하여, 상기 클럭 신호(CLK)를 생성할 수 있다.
상기 클럭 신호 생성 회로(120_2)는 상기 지연 출력 신호(OUT_D)의 상승 에지(Rising edge) 및 하강 에지(Falling edge)에서 각각 펄스를 생성할 수 있다.
상기 클럭 신호 생성 회로(120-2)는 제 3 인버터(121), 제 4 인버터(122), XOR게이트(123)를 포함할 수 있다. 상기 XOR게이트(123)는 상기 지연 출력 신호(OUT_D) 및 상기 제 3 인버터(121), 상기 제 4 인버터(122)를 거쳐 지연된 신호를 입력 받아 배타적 논리합 하여 상기 클럭 신호(CLK)를 생성할 수 있다. 따라서, 상기 클럭 신호 생성 회로(120_2)는 상기 지연 출력 신호(OUT_D)의 상승 에지(Rising edge) 및 하강 에지(Falling edge)에서 각각 펄스를 생성할 수 있다.
상기 클럭 신호(CLK)는 상기 트리거 회로(120-3)의 클럭 입력 단자로 입력되는 신호일 수 있다.
도 5는 본 발명의 실시예에 따른 전압 생성 회로(130)의 구성을 보여주는 도면이다.
도 5를 참조하면, 상기 전압 생성 회로(130)는 상기 입력 신호(IN), 상기 입력 신호의 상보 신호(INb) 및 상기 레벨 감지 신호(BUF_EN), 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신하고, 상기 제 1 제어 전압(VST_OD), 상기 제 2 제어 전압(VST_EV), 상기 제 1 게이트 전압(VP_OD), 상기 제 2 게이트 전압(VP_EV), 상기 제 3 게이트 전압(VN_OD), 상기 제 4 게이트 전압(VN_EV)을 생성할 수 있다.
상기 전압 생성 회로(130)는 상기 입력 신호(IN) 및 상기 레벨 감지 신호(BUF_EN)의 로직 레벨에 기초하여 상기 제 1 제어 전압(VST_OD), 상기 제 2 제어 전압(VST_EV) 및 상기 제 1 게이트 전압(VP_OD) 내지 제 4 게이트 전압(VN_EV)을 생성할 수 있다.
상기 전압 생성 회로(130)는 상기 제 1 제어 전압(VST_OD)을 통하여 상기 n개의 인버터 중 홀수 번째 인버터로 상기 제 1 전원 전압(VDD) 및 상기 제 2 전원 전압(VSS)중 하나를 제공하고, 상기 제 2 제어 전압(VST_EV)을 통하여 짝수 번째 인버터로 상기 제 1 전원 전압(VDD) 또는 상기 제 2 전원 전압(VSS) 중 하나를 제공할 수 있다.
상기 전압 생성 회로(130)는 하기 표 1과 같이 출력 신호를 생성할 수 있다.
IN / BUF_EN 1(HIGH) 0(LOW)
VST_OD VSS VDD
VST_EV VDD VSS
VP_OD VDD VSS
VP_EV VSS VDD
VN_OD VDD VSS
VN_EV VSS VDD
상기 전압 생성 회로(130)는 제 1 멀티플렉서(131) 내지 제 6 멀티플렉서(136)를 포함할 수 있다. 표 1을 함께 참조하여 설명하면, 상기 제 1 멀티플렉서(131)는 상기 레벨 감지 신호(BUF_EN), 상기 레벨 감지 신호의 상보 신호(BUF_ENb), 제 1 전원 전압(VDD) 및 상기 제 2 전원 전압(VSS)을 수신하고, 상기 제 1 제어 전압(VST_OD)을 생성할 수 있다.
상기 제 1 멀티플렉서(131)는 제 1 낸드 게이트(131-1), 제 2 낸드 게이트(131-2), 제 3 낸드 게이트(131-3)를 포함할 수 있다. 상기 제 1 낸드 게이트(131-1)는 상기 제 2 전원 전압(VSS) 및 상기 레벨 감지 신호(BUF_EN)를 수신할 수 있다. 상기 제 2 낸드 게이트(131-2)는 상기 제 1 전원 전압(VDD) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신할 수 있다. 상기 제 3 낸드 게이트(131-3)는 상기 제 1 낸드 게이트(131-1) 및 상기 제 2 낸드 게이트(131-2)의 출력을 수신하여 상기 제 1 제어 전압(VST_OD)을 생성할 수 있다.
예를 들어, 상기 제 1 멀티플렉서(131)는 상기 레벨 감지 신호(BUF_EN)가 하이 로직 레벨일 때, 상기 제 2 전원 전압(VSS)을 상기 제 1 제어 전압(VST_OD)으로 출력할 수 있고, 상기 레벨 감지 신호(BUF_EN)가 로우 로직 레벨일 때, 상기 제 1 전원 전압(VDD)을 상기 제 1 제어 전압(VST_OD)으로 출력할 수 있다.
제 2 멀티플렉서(132)는 상기 레벨 감지 신호(BUF_EN), 상기 레벨 감지 신호의 상보 신호(BUF_ENb), 상기 제 1 전원 전압(VDD) 및 상기 제 2 전원 전압(VSS)을 수신하고 상기 제 2 제어 전압(VST_EV)을 생성할 수 있다.
상기 제 2 멀티플렉서(132)는 제 4 낸드 게이트(132-1), 제 5 낸드 게이트(132-2), 제 6 낸드 게이트(132-3)를 포함할 수 있다. 상기 제 4 낸드 게이트(132-1)는 상기 제 1 전원 전압(VDD) 및 상기 레벨 감지 신호(BUF_EN)를 수신할 수 있다. 상기 제 5 낸드 게이트(132-2)는 상기 제 2 전원 전압(VSS) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신할 수 있다. 상기 제 6 낸드 게이트(132-3)는 상기 제 4 낸드 게이트(132-1) 및 상기 제 5 낸드 게이트(132-2)의 출력을 수신하여 제 2 전원 전압(VSS) 또는 상기 제 1 전원 전압(VDD)을 출력할 수 있다. 예를 들면, 상기 제 2 멀티플렉서(132)는 상기 레벨 감지 신호(BUF_EN)가 로우 로직 레벨일 때, 상기 제 2 전원 전압(VSS)을 상기 제 2 제어 전압(VST_EV)으로 출력할 수 있고, 상기 레벨 감지 신호(BUF_EN)가 하이 로직 레벨일 때, 상기 제 1 전원 전압(VDD)을 상기 제 2 제어 전압(VST_EV)으로 출력할 수 있다.
제 3 멀티플렉서(133)는 상기 입력 신호(IN), 상기 레벨 감지 신호(BUF_EN), 상기 제 2 전원 전압(VSS) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신하고, 상기 제 1 게이트 전압(VP_OD)을 출력할 수 있다.
상기 제 3 멀티플렉서(133)는 제 7 낸드 게이트(133-1), 제 8 낸드 게이트(133-2), 제 9 낸드 게이트(133-3)를 포함할 수 있다. 상기 제 7 낸드 게이트(133-1)는 상기 제 1 전원 전압(VDD) 및 상기 레벨 감지 신호(BUF_EN)를 수신할 수 있다. 상기 제 8 낸드 게이트(133-2)는 상기 제 2 전원 전압(VSS) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신할 수 있다. 상기 제 9 낸드 게이트(133-3)는 상기 제 7 낸드 게이트(133-1) 및 상기 제 8 낸드 게이트(133-2)의 출력을 수신하여 상기 제 1 게이트 전압(VP_OD)을 출력할 수 있다.
예를 들어, 상기 제 3 멀티플렉서(133)는 상기 레벨 감지 신호(BUF_EN)가 하이 로직 레벨일 때, 상기 제 1 전원 전압(VDD)을 상기 제 1 게이트 전압(VP_OD)으로 출력할 수 있고, 상기 레벨 감지 신호(BUF_EN)가 로우 로직 레벨일 때, 상기 제 2 전원 전압(VSS)을 상기 제 1 게이트 전압(VP_OD)으로 출력할 수 있다.
제 4 멀티플렉서(134)는 상기 제 2 전원 전압(VSS), 상기 레벨 감지 신호(BUF_EN), 상기 입력 신호의 상보 신호(INb) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신하고 상기 제 2 게이트 전압(VP_EV)을 출력할 수 있다.
상기 제 4 멀티플렉서(134)는 제 10 낸드 게이트(134-1), 제 11 낸드 게이트(134-2), 제 12 낸드 게이트(134-3)를 포함할 수 있다. 상기 제 10 낸드 게이트(134-1)는 상기 제 2 전원 전압(VSS) 및 상기 레벨 감지 신호(BUF_EN)를 수신할 수 있다. 상기 제 11 낸드 게이트(134-2)는 상기 입력 신호의 상보 신호(INb) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신할 수 있다. 상기 제 12 낸드 게이트(134-3)는 상기 제 10 낸드 게이트(134-1) 및 상기 제 11 낸드 게이트(134-2)의 출력을 수신하여 상기 제 2 게이트 전압(VP_EV)을 출력할 수 있다.
예를 들어, 상기 제 4 멀티플렉서(134)는 상기 레벨 감지 신호(BUF_EN)가 하이 로직 레벨일 때, 상기 제 2 전원 전압(VSS)을 상기 제 2 게이트 전압(VP_EV)으로 출력할 수 있고, 상기 레벨 감지 신호(BUF_EN)가 로우 로직 레벨일 때, 상기 제 1 전원 전압(VDD)을 상기 제 2게이트 전압(VP_EV)으로 출력할 수 있다.
제 5 멀티플렉서(135)는 상기 제 1 전원 전압(VDD), 상기 레벨 감지 신호(BUF_EN), 상기 입력 신호(IN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신하고 상기 제 3 게이트 전압(VN_OD)을 출력할 수 있다.
상기 제 5 멀티플렉서(135)는 제 13 낸드 게이트(135-1), 제 14 낸드 게이트(135-2), 제 15 낸드 게이트(135-3)를 포함할 수 있다. 상기 제 13 낸드 게이트(135-4)는 상기 제 1 전원 전압(VDD) 및 상기 레벨 감지 신호(BUF_EN)를 수신할 수 있다. 상기 제 14 낸드 게이트(135-2)는 상기 입력 신호(IN) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신할 수 있다. 상기 제 15 낸드 게이트(135-3)는 상기 제 13 낸드 게이트(135-1) 및 상기 제 14 낸드 게이트(135-2)의 출력을 수신하여 상기 제 3 게이트 전압(VN_OD)을 출력할 수 있다.
예를 들어, 상기 제 5 멀티플렉서(135)는 상기 레벨 감지 신호(BUF_EN)가 하이 로직 레벨일 때, 상기 제 1 전원 전압(VDD)을 상기 제 3 게이트 전압(VN_OD)으로 출력할 수 있고, 상기 레벨 감지 신호(BUF_EN)가 로우 로직 레벨일 때, 상기 제 2 전원 전압(VSS)을 상기 제 3 게이트 전압(VN_OD)으로 출력할 수 있다.
상기 제 6 멀티플렉서(136)는 상기 입력 신호의 상보 신호(INb), 상기 레벨 감지 신호(BUF_EN), 상기 제 1 전원 전압(VDD) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신하고, 상기 제 4 게이트 전압(VN_EV)을 출력할 수 있다.
상기 제 6 멀티플렉서(136)는 제 16 낸드 게이트(136-1), 제 17 낸드 게이트(136-2), 제 18 낸드 게이트(136-3)를 포함할 수 있다. 상기 제 16 낸드 게이트(136-1)는 상기 입력 신호의 상보 신호(INb) 및 상기 레벨 감지 신호(BUF_EN)를 수신할 수 있다. 상기 제 17 낸드 게이트(136-2)는 상기 제 1 전원 전압(VDD) 및 상기 레벨 감지 신호의 상보 신호(BUF_ENb)를 수신할 수 있다. 상기 제 18 낸드 게이트(136-3)는 상기 제 16 낸드 게이트(136-1) 및 상기 제 17 낸드 게이트(136-2)의 출력을 수신하여 상기 제 4 게이트 전압(VN_EV)을 출력할 수 있다.
예를 들어, 상기 제 6 멀티플렉서(136)는 상기 레벨 감지 신호(BUF_EN)가 하이 로직 레벨일 때, 상기 제 2 전원 전압(VSS)을 상기 제 4 게이트 전압(VN_EV)으로 출력할 수 있고, 상기 레벨 감지 신호(BUF_EN)가 로우 로직 레벨일 때, 상기 제 1 전원 전압(VDD)을 상기 제 4 게이트 전압(VN_EV)으로 출력할 수 있다.
도 6은 본 발명의 실시예에 따른 신호 생성 회로(100)를 통해 감소하는 글리치 및/ 또는 노이즈를 도시한 도면이다. 이하, 도 6에서는 상기 글리치 제거 회로(110)의 인버터 체인을 Unit 1 내지 Unit 3 3개로 예를 들어 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 상기 글리치 제거 회로(110)는 Unit당 글리치 및/ 또는 노이즈를 제거할 수 있는 최대값이 정해져 있는데 이를 직렬로 n개 연결하면 Unit당 최대값의 n배 만큼의 글리치 및/ 또는 노이즈를 제거할 수 있다.
도 6을 참조하여 본 발명의 실시예에 따른 신호 생성 회로(100)의 동작을 설명하면 다음과 같다.
상기 신호 생성 회로(100)의 글리치 제거 회로(110)는 직렬로 연결되는 n개(n은 2 이상의 짝수)의 2단 슈미트 트리거 인버터의 Multiple-stage로 구성될 수 있다.
도 6에서 Case 1은 상기 입력 신호(IN)가 하이 로직 레벨로 유지되어야 하나 글리치가 발생한 경우 하이-로우-하이 글리치 및/ 또는 노이즈를 제거하는 경우를 도시하였고, Case 2는 상기 입력 신호(IN)가 로우 로직 레벨로 유지되어야 하나 글리치가 발생한 경우 로우-하이-로우 글리치 및/ 또는 노이즈를 제거하는 경우를 도시한다.
예를 들어, 상기 입력 신호(IN)의 글리치가 로우 로직 레벨인 경우 홀수 번째 인버터(도 2 및 도 6의 110-1)로 상기 제 2 전원 전압(VSS)을 인가 하여, P 채널 모스 트랜지스터들의 스위칭 문턱전압을 상승시킬 수 있고, 짝수 번째 인버터(도 2 및 도 6의 110-2)로 상기 제 1 전원 전압(VDD)을 인가하여 N 채널 모스 트랜지스터들의 스위칭 문턱전압을 상승시킬 수 있다. 이 동작을 Unit 1 내지 Unit 3를 거치면서 반복하여 하이-로우- 하이 형태의 글리치 및/또는 노이즈가 도 6에 도시된 것처럼 점점 더 감소하는 것을 볼 수 있다.
또한, 상기 입력 신호(IN)의 글리치가 하이 로직 레벨인 경우 홀수 번째 인버터(도 2 및 도 6의 110-1)로 상기 제 1 전원 전압(VDD)을 인가하여, N 채널 모스 트랜지스터들의 스위칭 문턱전압을 상승시킬 수 있고, 짝수 번째 인버터(도 2 및 도 6의 110-2)로 상기 제 2 전원 전압(VSS)을 인가하여 P 채널 모스 트랜지스터들의 스위칭 문턱전압을 상승시킬 수 있다. 이 동작을 Unit 1 내지 Unit 3를 거치면서 반복하여 로우-하이-로우 형태의 글리치 및/ 또는 노이즈를 점점 더 감소시킬 수 있다.
도 7은 본 발명의 실시예에 따른 신호 생성 회로(100)의 동작을 보여주는 타이밍도이다.
도 7을 참조하면, 상기 신호 생성 회로(100)는 상기 입력 신호(IN)에 글리치 및/ 또는 노이즈가 발생하면, 상기 출력 신호(OUT)의 로직 레벨을 감지하고, 상기 입력 신호(IN)의 글리치가 하이 - 로우 - 하이 로직 레벨인 경우(A) 상기 입력 신호(IN)의 글리치가 하이 - 로우 로직 레벨에서 로우 - 하이 로직 레벨로 천이하는 P 채널 모스 트랜지스터의 Turn-on path의 스위칭 문턱전압 상승이 먼저 일어나 하이 - 로우 로직 레벨의 입력 신호(IN) 글리치의 레벨 천이 시간을 증가시키고, 다음으로 로우 - 하이 로직 레벨에서 하이 - 로우 로직 레벨로 천이하는 N 채널 모스 트랜지스터의 Turn-on path의 스위칭 문턱전압이 상승해 추가로 하이 - 로우 로직 레벨의 입력 신호(IN) 글리치의 레벨 천이 시간을 증가시킨다.
따라서, 하이 - 로우 - 하이 로직 레벨(A)에서 하이 - 로우 로직 레벨 부분(c)의 레벨 천이 시간만 증가해 하이 - 로우 - 하이 로직 레벨 변화 시의 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다.
또한, 상기 입력 신호(IN)의 글리치가 로우 - 하이 - 로우 로직 레벨(B)인 경우 상기 출력 신호(OUT)가 로우 - 하이 로직 레벨에서 하이 - 로우 로직 레벨로 천이하는 N 채널 모스 트랜지스터의 Turn-on path의 스위칭 문턱전압 상승이 먼저 일어나 로우 - 하이 로직 레벨의 입력 신호(IN) 글리치의 레벨 천이 시간을 증가시키고, 다음으로 하이 - 로우 로직 레벨에서 로우 - 하이 로직 레벨로 천이하는 P 채널 모스 트랜지스터의 Turn-on path의 스위칭 문턱전압이 상승해 추가로 로우 - 하이 로직 레벨의 입력 신호(IN) 글리치의 레벨 천이 시간을 증가시킨다. 따라서, 로우 - 하이 - 로우 로직 레벨에서 로우 - 하이 로직 레벨 부분(e)의 레벨 천이 시간만 증가해 로우 - 하이 - 로우 로직 레벨 변화 시의 입력 신호(IN) 글리치의 펄스 시간 폭을 줄일 수 있다.
상기 클럭 신호(CLK)는 상기 출력 신호(OUT)에 기초하여 상승 에지 및 하강 에지 트리거에 각각 펄스를 생성하고, 상기 펄스에 기초하여 상기 레벨 감지 신호(BUF_EN)를 생성할 수 있다.
상기 레벨 감지 신호(BUF_EN)는 상기 전압 생성 회로(130) 내에서 상기 입력 신호(IN)의 글리치가 하이 - 로우 - 하이 로직 레벨인지 로우 - 하이 - 로우 로직 레벨인지 판별하는 신호일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해 해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위, 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 신호 생성 회로 110: 글리치 제거 회로
120: 입력 레벨 감지 회로 130: 전압 생성 회로
111: 제 1 인버팅 회로 112: 제 2 인버팅 회로

Claims (32)

  1. 순차적으로 직렬로 연결되어 입력 신호를 수신하여 출력 신호를 생성하는 n(n은 2 이상의 짝수)개의 인버터를 포함하고, 제 1 제어 전압 또는 제 2 제어 전압에 기초하여 상기 입력 신호의 글리치 로직 레벨에 따라 상기 인버터의 스위칭 문턱전압이 상승하는 글리치 제거 회로;
    상기 출력 신호에 기초하여 상기 출력 신호의 상승 에지 및 하강 에지에서 상기 출력 신호의 레벨을 감지하고, 레벨 감지 신호 및 레벨 감지 신호의 상보 신호를 생성하는 입력 레벨 감지 회로; 및
    상기 레벨 감지 신호 및 상기 레벨 감지 신호의 상보 신호에 기초하여 상기 n개의 인버터 중에서 홀수 번째 인버터로 상기 제 1 제어 전압을 제공하고, 짝수 번째 인버터로 상기 제 2 제어 전압을 제공하는 전압 생성 회로를 포함하는 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 글리치 제거 회로는 상기 입력 신호를 수신하여 상기 입력 신호의 상보 신호를 생성하는 제 1 인버팅 회로; 및
    상기 입력 신호의 상보 신호를 수신하여 상기 출력 신호를 생성하는 제 2 인버팅 회로를 포함하는 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 제 1 인버팅 회로는 상기 입력 신호 및 상기 제 1 제어 전압에 기초하여 스위칭 문턱전압을 상승시키는 제 1 인버터; 및
    상기 입력 신호의 로직 레벨에 따라 제 1 전원 전압 또는 제 2 전원 전압을 상기 제 1 인버터에 인가하는 제 1 제어 전압 인가부를 포함하는 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 제 1 인버터는 상기 입력 신호의 로직 레벨이 로우 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 1 전원 전압이 인가되어 상기 입력 신호의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 제 1 인버터의 스위칭 문턱전압이 상승하고, 상기 입력 신호의 로직 레벨이 하이 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 2 전원 전압이 인가되어 상기 입력 신호의 글리치가 하이 로직 레벨에서 로우 로직 레벨로 천이할 때, 상기 제 1 인버터의 스위칭 문턱전압이 상승하는 신호 생성 회로.
  5. 제 3 항에 있어서,
    상기 제 1 인버터는 소스가 상기 제 1 전원 전압에 연결되고, 게이트는 제 1 게이트 전압을 수신하는 제 1 P 채널 모스 트랜지스터;
    소스가 상기 제 1 P 채널 모스 트랜지스터의 드레인에 연결되고, 게이트는 상기 입력 신호를 수신하는 제 2 P 채널 모스 트랜지스터;
    소스가 상기 제 2 전원 전압을 수신하고, 게이트가 제 3 게이트 전압을 수신하는 제 1 N 채널 모스 트랜지스터; 및
    소스가 상기 제 1 N 채널 모스 트랜지스터의 드레인에 연결되고, 게이트는 상기 입력 신호를 수신하며, 드레인이 상기 제 2 P 채널 모스 트랜지스터의 드레인에 연결되는 제 2 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  6. 제 5 항에 있어서,
    상기 제 1 제어 전압 인가부는 게이트가 상기 제 2 N 채널 모스 트랜지스터의 드레인과 연결되고, 상기 제 1 P 채널 모스 트랜지스터의 드레인 및 상기 제 1 제어 전압이 인가되는 제 1 노드 사이에 연결되는 제 3 P 채널 모스 트랜지스터;
    게이트가 상기 제 2 P 채널 모스 트랜지스터의 드레인과 연결되고, 상기 제 1 N 채널 모스 트랜지스터의 드레인 및 상기 제 1 노드 사이에 연결되는 제 3 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  7. 제 3 항에 있어서,
    상기 제 1 제어 전압 인가부는 상기 입력 신호의 로직 레벨이 로우 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 1 전원 전압이 인가되고, 상기 입력 신호의 로직 레벨이 하이 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 2 전원 전압이 인가되는 신호 생성 회로.
  8. 제 2 항에 있어서,
    상기 제 2 인버팅 회로는 상기 입력 신호의 상보 신호 및 상기 제 2 제어 전압에 기초하여 스위칭 문턱전압을 상승시키는 제 2 인버터; 및
    상기 입력 신호의 상보 신호의 로직 레벨에 따라 상기 제 1 전원 전압 또는 상기 제 2 전원 전압을 상기 제 2 인버터에 인가하는 제 2 제어 전압 인가부를 포함하는 신호 생성 회로.
  9. 제 3 항에 있어서,
    상기 제 2 인버터는 상기 입력 신호의 상보 신호가 로우 로직 레벨이면 상기 제 2 제어 전압 인가부에 상기 제 1 전원 전압이 인가되어 상기 입력 신호의 상보 신호의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 제 2 인버터의 스위칭 문턱전압이 상승하고, 상기 입력 신호의 상보 신호가 하이 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 2 전원 전압이 인가되어 상기 입력 신호의 상보 신호의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 제 2 인버터의 스위칭 문턱전압이 상승하는 신호 생성 회로.
  10. 제 8 항에 있어서,
    상기 제 2 인버터는 소스가 상기 제 1 전원 전압에 연결되고, 게이트는 제 2 게이트 전압을 수신하는 제 4 P 채널 모스 트랜지스터;
    소스가 상기 제 4 P 채널 모스 트랜지스터의 드레인에 연결되고, 게이트는 상기 입력 신호의 상보 신호를 수신하는 제 5 P 채널 모스 트랜지스터;
    소스가 상기 제 2 전원 전압을 수신하고, 게이트가 제 4 게이트 전압을 수신하는 제 4 N 채널 모스 트랜지스터; 및
    소스가 상기 제 4 N 채널 모스 트랜지스터의 드레인에 연결되고, 게이트는 상기 입력 신호의 상보 신호를 수신하며, 드레인이 상기 제 5 P 채널 모스 트랜지스터의 드레인에 연결되는 제 5 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 제 2 제어 전압 인가부는 상기 제 2 제어 전압에 상기 제 1 전원 전압이 인가되면 디스에이블 되고, 상기 제 2 제어 전압에 상기 제 2 전원 전압이 인가되면 인에이블 되는 제 6 P 채널 모스 트랜지스터; 및
    상기 제 2 제어 전압에 상기 제 1 전원 전압이 인가되면 인에이블 되고, 상기 제 2 제어 전압에 상기 제 2 전원 전압이 인가되면 디스에이블 되는 제 6 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  12. 제 8 항에 있어서,
    상기 제 2 제어 전압 인가부는 상기 입력 신호 상보 신호의 로직 레벨이 로우 로직 레벨이면 상기 제 2 제어 전압 인가부에 상기 제 1 전원 전압이 인가되고, 상기 입력 신호 상보 신호의 로직 레벨이 하이 로직 레벨이면 상기 제 2 제어 전압 인가부에 상기 제 2 전원 전압이 인가되는 신호 생성 회로.
  13. 제 10 항에 있어서,
    상기 제 2 제어 전압 인가부는 게이트가 상기 제 5 N 채널 모스 트랜지스터의 게이트와 연결되고, 상기 제 4 P 채널 모스 트랜지스터의 드레인 및 상기 제 2 제어 전압이 인가되는 제 2 노드 사이에 연결되는 제 6 P 채널 모스 트랜지스터;
    게이트가 상기 제 5 P 채널 모스 트랜지스터의 드레인과 연결되고, 상기 제 4 N 채널 모스 트랜지스터의 드레인 및 상기 제 2 노드 사이에 연결되는 제 6 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  14. 제 1 항에 있어서,
    상기 입력 레벨 감지 회로는 상기 출력 신호에 기초하여 상기 출력 신호의 상승 에지 및 하강 에지에서 각각 펄스를 생성하고, 상기 레벨 감지 신호 및 상기 레벨 감지 신호의 상보 신호를 생성하는 트리거 회로를 포함하는 신호 생성 회로.
  15. 제 1 항에 있어서,
    상기 전압 생성 회로는 상기 레벨 감지 신호 및 상기 레벨 감지 신호의 상보 신호의 로직 레벨에 기초하여 상기 레벨 감지 신호가 하이 로직 레벨인 경우 상기 제 2 전원 전압을 상기 제 1 제어 전압으로 생성하고, 상기 레벨 감지 신호가 로우 로직 레벨인 경우 상기 제 1 전원 전압을 상기 제 1 제어 전압으로 생성하는 제 1 멀티플렉서; 및
    상기 레벨 감지 신호 및 상기 레벨 감지 신호의 상보 신호의 로직 레벨에 기초하여 상기 레벨 감지 신호가 로우 로직 레벨인 경우 상기 제 1 전원 전압을 상기 제 2 제어 전압으로 생성하고, 상기 레벨 감지 신호가 하이 로직 레벨인 경우 상기 제 2 전원 전압을 상기 제 2 제어 전압으로 생성하는 제 2 멀티플렉서를 포함하는 신호 생성 회로.
  16. 제 5 항에 있어서,
    상기 전압 생성 회로는 상기 레벨 감지 신호 및 상기 레벨 감지 신호의 상보 신호의 로직 레벨에 기초하여 상기 레벨 감지 신호가 로우 로직 레벨인 경우 상기 제 2 전원 전압을 상기 제 1 게이트 전압으로 생성하고, 상기 레벨 감지 신호가 하이 로직 레벨인 경우 상기 제 1 전원 전압을 상기 제 1 게이트 전압으로 생성하는 제 3 멀티플렉서;
    상기 레벨 감지 신호가 로우 로직 레벨인 경우 상기 제 1 전원 전압을 상기 제 2 게이트 전압으로 생성하고, 상기 레벨 감지 신호가 하이 로직 레벨인 경우 상기 제 2 전원 전압을 상기 제 2 게이트 전압으로 생성하는 제 4 멀티플렉서;
    상기 레벨 감지 신호가 로우 로직 레벨인 경우 상기 제 2 전원 전압을 상기 제 3 게이트 전압으로 생성하고, 상기 레벨 감지 신호가 하이 로직 레벨인 경우 상기 제 1 전원 전압을 상기 제 3 게이트 전압으로 생성하는 제 5 멀티플렉서; 및
    상기 레벨 감지 신호가 로우 로직 레벨인 경우 상기 제 1 전원 전압을 상기 제 4 게이트 전압으로 생성하고, 상기 레벨 감지 신호가 하이 로직 레벨인 경우 상기 제 2 전원 전압을 상기 제 4 게이트 전압으로 생성하는 제 6 멀티플렉서를 포함하는 신호 생성 회로.
  17. 입력 신호를 반전시켜 입력 신호의 상보 신호를 생성하고, 제 1 제어 전압에 기초하여 스위칭 문턱전압이 상승하는 제 1 인버팅 회로;
    상기 입력 신호의 상보 신호를 반전시켜 출력 신호를 생성하고, 제 2 제어 전압에 기초하여 스위칭 문턱전압이 상승하는 제 2 인버팅 회로;
    상기 출력 신호를 수신하여 상기 출력 신호의 상승 에지에서 펄스를 생성하고, 상기 출력 신호의 하강 에지에서 펄스를 생성하여 레벨 감지 신호 및 레벨 감지 신호의 상보 신호를 생성하는 입력 레벨 감지 회로; 및
    제 1 동작모드에서 제 1 전원 전압(VDD)을 상기 제 1 제어 전압으로 제공하고, 제 2 전원 전압(VSS)을 상기 제 2 제어 전압으로 제공하며, 제 2 동작모드에서 상기 제 2 전원 전압(VSS)을 상기 제 1 제어 전압으로 제공하고, 상기 제 1 전원 전압(VDD)을 상기 제 2 제어 전압으로 제공하는 전압 생성 회로를 포함하는 신호 생성 회로.
  18. 제 17 항에 있어서,
    상기 제 1 인버팅 회로는 상기 입력 신호를 반전시켜 상기 입력 신호의 상보 신호를 생성하고, 상기 제 1 제어 전압에 기초하여 스위칭 문턱전압을 상승시키는 제 1 인버터; 및
    상기 입력 신호의 로직 레벨에 따라 제 1 전원 전압 또는 제 2 전원 전압을 상기 제 1 인버터에 인가하는 제 1 제어 전압 인가부를 포함하는 신호 생성 회로.
  19. 제 18 항에 있어서,
    상기 제 1 인버터는 상기 입력 신호의 로직 레벨이 로우 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 1 전원 전압이 인가되어 상기 입력 신호의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 제 1 인버터의 스위칭 문턱전압이 상승하고, 상기 입력 신호의 로직 레벨이 하이 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 2 전원 전압이 인가되어 상기 입력 신호의 글리치가 하이 로직 레벨에서 로우 로직 레벨로 천이할 때, 상기 제 1 인버터의 스위칭 문턱전압이 상승하는 신호 생성 회로.
  20. 제 18 항에 있어서,
    상기 제 1 인버터는 소스가 상기 제 1 전원 전압에 연결되고, 게이트는 제 1 게이트 전압을 수신하는 제 1 P 채널 모스 트랜지스터;
    소스가 상기 제 1 P 채널 모스 트랜지스터의 드레인에 연결되고, 게이트는 상기 입력 신호를 수신하는 제 2 P 채널 모스 트랜지스터;
    소스가 상기 제 2 전원 전압을 수신하고, 게이트가 제 3 게이트 전압을 수신하는 제 1 N 채널 모스 트랜지스터; 및
    소스가 상기 제 1 N 채널 모스 트랜지스터의 드레인에 연결되고, 게이트는 상기 입력 신호를 수신하며, 드레인이 상기 제 2 P 채널 모스 트랜지스터의 드레인에 연결되는 제 2 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  21. 제 20 항에 있어서,
    상기 제 1 제어 전압 인가부는 상기 제 1 제어 전압에 상기 제 1 전원 전압이 인가되면 디스에이블 되고, 상기 제 1 제어 전압에 상기 제 2 전원 전압이 인가되면 인에이블 되는 제 3 P 채널 모스 트랜지스터; 및
    상기 제 1 제어 전압에 상기 제 1 전원 전압이 인가되면 인에이블 되고, 상기 제 1 제어 전압에 상기 제 2 전원 전압이 인가되면 디스에이블 되는 제 3 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  22. 제 18 항에 있어서,
    상기 제 1 제어 전압 인가부는 상기 입력 신호의 로직 레벨이 로우 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 1 전원 전압이 인가되고, 상기 입력 신호의 로직 레벨이 하이 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 2 전원 전압이 인가되는 신호 생성 회로.
  23. 제 21 항에 있어서,
    상기 제 1 제어 전압 인가부는 게이트가 상기 제 2 N 채널 모스 트랜지스터의 드레인과 연결되고, 상기 제 1 P 채널 모스 트랜지스터의 드레인 및 제 1 제어 전압이 인가되는 제 1 노드 사이에 연결되는 제 3 P 채널 모스 트랜지스터;
    게이트가 상기 제 2 P 채널 모스 트랜지스터의 드레인과 연결되고, 상기 제 1 N 채널 모스 트랜지스터의 드레인 및 상기 제 1 노드 사이에 연결되는 제 3 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  24. 제 17 항에 있어서,
    상기 제 2 인버팅 회로는 상기 입력 신호의 상보 신호 및 상기 제 2 제어 전압에 기초하여 스위칭 문턱전압을 상승시키는 제 2 인버터; 및
    상기 입력 신호의 상보 신호의 로직 레벨에 따라 상기 제 1 전원 전압 또는 상기 제 2 전원 전압을 상기 제 2 인버터에 인가하는 제 2 제어 전압 인가부를 포함하는 신호 생성 회로.
  25. 제 18 항에 있어서,
    상기 제 2 인버터는 상기 입력 신호의 상보 신호가 로우 로직 레벨이면 상기 제 2 제어 전압 인가부에 상기 제 1 전원 전압이 인가되어 상기 입력 신호의 상보 신호의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 제 2 인버터의 스위칭 문턱전압이 상승하고, 상기 입력 신호의 상보 신호가 하이 로직 레벨이면 상기 제 1 제어 전압 인가부에 상기 제 2 전원 전압이 인가되어 상기 입력 신호의 상보 신호의 글리치가 로우 로직 레벨에서 하이 로직 레벨로 천이할 때, 상기 제 2 인버터의 스위칭 문턱전압이 상승하는 신호 생성 회로.
  26. 제 24 항에 있어서,
    상기 제 2 인버터는 소스가 상기 제 1 전원 전압에 연결되고, 게이트는 제 2 게이트 전압을 수신하는 제 4 P 채널 모스 트랜지스터;
    소스가 상기 제 4 P 채널 모스 트랜지스터의 드레인에 연결되고, 게이트는 상기 입력 신호의 상보 신호를 수신하는 제 5 P 채널 모스 트랜지스터;
    소스가 상기 제 2 전원 전압을 수신하고, 게이트가 제 4 게이트 전압을 수신하는 제 4 N 채널 모스 트랜지스터; 및
    소스가 상기 제 4 N 채널 모스 트랜지스터의 드레인에 연결되고, 게이트는 상기 입력 신호의 상보 신호를 수신하며, 드레인이 상기 제 5 P 채널 모스 트랜지스터의 드레인에 연결되는 제 5 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  27. 제 26 항에 있어서,
    상기 제 2 제어 전압 인가부는 상기 제 2 제어 전압에 상기 제 1 전원 전압이 인가되면 디스에이블 되고, 상기 제 2 제어 전압에 상기 제 2 전원 전압이 인가되면 인에이블 되는 제 6 P 채널 모스 트랜지스터; 및
    상기 제 2 제어 전압에 상기 제 1 전원 전압이 인가되면 인에이블 되고, 상기 제 2 제어 전압에 상기 제 2 전원 전압이 인가되면 디스에이블 되는 제 6 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  28. 제 24 항에 있어서,
    상기 제 2 제어 전압 인가부는 상기 입력 신호 상보 신호의 로직 레벨이 로우 로직 레벨이면 상기 제 2 제어 전압 인가부에 상기 제 1 전원 전압이 인가되고, 상기 입력 신호 상보 신호의 로직 레벨이 하이 로직 레벨이면 상기 제 2 제어 전압 인가부에 상기 제 2 전원 전압이 인가되는 신호 생성 회로.
  29. 제 26 항에 있어서,
    상기 제 2 제어 전압 인가부는 게이트가 상기 제 5 N 채널 모스 트랜지스터의 게이트와 연결되고, 상기 제 4 P 채널 모스 트랜지스터의 드레인 및 상기 제 2 제어 전압이 인가되는 제 2 노드 사이에 연결되는 제 6 P 채널 모스 트랜지스터;
    게이트가 상기 제 5 P 채널 모스 트랜지스터의 드레인과 연결되고, 상기 제 4 N 채널 모스 트랜지스터의 드레인 및 상기 제 2 노드 사이에 연결되는 제 6 N 채널 모스 트랜지스터를 포함하는 신호 생성 회로.
  30. 제 17 항에 있어서,
    상기 입력 레벨 감지 회로는 상기 출력 신호에 기초하여 상기 출력 신호의 상승 에지 및 하강 에지에서 각각 펄스를 생성하여, 상기 레벨 감지 신호 및 상기 레벨 감지 신호의 상보 신호를 생성하는 플립플롭을 포함하는 신호 생성 회로.
  31. 제 17 항에 있어서,
    상기 전압 생성 회로는 상기 제 1 동작 모드에서 상기 제 1 전원 전압을 상기 제 1 제어 전압으로 생성하고 제 2 동작 모드에서 상기 제 2 전원 전압을 상기 제 1 제어 전압으로 생성하는 제 1 멀티플렉서; 및
    상기 제 1 동작 모드에서 상기 제 2 전원 전압을 상기 제 2 제어 전압으로 생성하고 상기 제 1 전원 전압을 상기 제 2 제어 전압으로 생성하는 제 2 멀티플렉서를 포함하는 신호 생성 회로.
  32. 제 29 항에 있어서,
    상기 전압 생성 회로는 상기 제 1 동작 모드에서 상기 제 2 전원 전압을 제 1 게이트 전압으로 생성하고 제 2 동작모드에서 상기 제 1 전원 전압을 제 1 게이트 전압으로 생성하는 제 3 멀티플렉서;
    상기 제 1 동작 모드에서 상기 제 1 전원 전압을 제 2 게이트 전압으로 생성하고 제 2 동작모드에서 상기 제 2 전원 전압을 제 2 게이트 전압으로 생성하는 제 4 멀티플렉서;
    상기 제 1 동작 모드에서 상기 제 2 전원 전압을 제 3 게이트 전압으로 생성하고 제 2 동작모드에서 상기 제 1 전원 전압을 제 3 게이트 전압으로 생성하는 제 5 멀티플렉서;
    상기 제 1 동작 모드에서 상기 제 1 전원 전압을 제 4 게이트 전압으로 생성하고 제 2 동작모드에서 상기 제 2 전원 전압을 제 4 게이트 전압으로 생성하는 제 6 멀티플렉서를 포함하는 신호 생성 회로.
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