KR20230081361A - 풀-칩 셀 cd 보정 방법, 및 그 보정 방법을 포함한 마스크 제조방법 - Google Patents

풀-칩 셀 cd 보정 방법, 및 그 보정 방법을 포함한 마스크 제조방법 Download PDF

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Abstract

본 발명의 기술적 사상은, 풀-칩의 셀 CD 에러를 효과적으로 보정할 수 있는 풀-칩 셀 CD 보정 방법, 및 그 보정 방법을 포함한 마스크 제조방법을 제공한다. 그 풀-칩 셀 CD 보정 방법은 풀-샷(full-shot)에 대한 데이터베이스(Data Base: DB)를 입력받는 단계; 상기 DB의 계층(hierarchy)을 분석하는 단계; 상기 DB를 가지고 풀-칩에 대한 덴서티 맵(density map)을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블(retarget rule table)로 변환하는 단계; 상기 풀-칩의 셀 블록들로부터 OPC(Optical Proximity Correction)를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계; 상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계; 및 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계;를 포함한다.

Description

풀-칩 셀 CD 보정 방법, 및 그 보정 방법을 포함한 마스크 제조방법{Full-chip cell CD(Critical Dimension) correction method, and mask manufacturing method comprising the correction method}
본 발명의 기술적 사상은 마스크 제조방법에 관한 것으로, 특히, 풀-칩에 대한 셀 CD 보정 방법, 및 그 보정 방법을 포함한 마스크 제조방법에 관한 것이다.
반도체 공정에서, 웨이퍼 등과 같은 반도체 기판 상에 패턴을 형성하기 위하여 마스크를 이용한 포토리소그라피 공정이 수행될 수 있다. 마스크는, 간단하게 정의하면 투명한 기층 소재 상에 불투명한 재질의 패턴 형상이 형성되어 있는 패턴 전사체라고 말할 수 있다. 마스크의 제조 공정을 간단히 설명하면, 먼저 요구되는 회로를 설계하고 상기 회로에 대한 레이아웃을 디자인한 후, OPC(Optical Proximity Correction)을 통해 획득한 마스크 디자인 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달한다. 이후, 상기 MTO 디자인 데이터에 기초하여 마스크 데이터 준비(Mask Data Preparation: MDP)를 수행하고, 노광 공정 등의 전공정(Front End Of Line: FEOL)과 결함검사 등의 후공정(Back End Of Line: BEOL)을 수행하여 마스크를 제작할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 풀-칩의 셀 CD 에러를 효과적으로 보정할 수 있는 풀-칩 셀 CD 보정 방법, 및 그 보정 방법을 포함한 마스크 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 풀-샷(full-shot)에 대한 데이터베이스(Data Base: DB)를 입력받는 단계; 상기 DB의 계층(hierarchy)을 분석하는 단계; 상기 DB를 가지고 풀-칩에 대한 덴서티 맵(density map)을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블(retarget rule table)로 변환하는 단계; 상기 풀-칩의 셀 블록들로부터 OPC(Optical Proximity Correction)를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계; 상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계; 및 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계;를 포함하는, 풀-칩 셀 CD 보정 방법을 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 풀-샷에 대한 DB를 입력받는 단계; 상기 DB의 계층을 분석하는 단계; 상기 DB를 가지고 풀-칩에 대한 덴서티 맵을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블로 변환하는 단계; 상기 풀-칩의 셀 블록들로부터 OPC를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계; 상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계; 상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대하여 OPC를 수행하여 OPC된 셀 레이아웃을 생성하는 단계; 상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하여 OPC된 셀 블록 레이아웃을 생성하는 단계; 및 상기 OPC된 셀 블록의 레이아웃으로 상기 풀-칩을 구성하여 OPC된 풀-칩 레이아웃을 생성하는 단계;를 포함하는, 풀-칩 셀 CD 보정 방법을 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 풀-샷에 대한 DB를 입력받는 단계; 상기 DB의 계층을 분석하는 단계; 상기 DB를 가지고 풀-칩에 덴서티 맵을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블로 변환하는 단계; 상기 풀-칩의 셀 블록들로부터 OPC를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계; 상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계; 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계; 상기 풀-칩에 대한 OPC된 레이아웃 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달하는 단계; 상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계; 및 상기 마스크 데이터에 기초하여 마스크용 기판을 노광하는 단계;를 포함하는, 마스크 제조방법을 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 풀-샷에 대한 DB를 입력받는 단계; 상기 DB의 계층을 분석하는 단계; 상기 DB를 가지고 풀-칩에 대한 덴서티 맵을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블로 변환하는 단계; 상기 풀-칩의 셀 블록들로부터 OPC를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계; 상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계; 상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대하여 OPC를 수행하여 OPC된 셀 레이아웃을 생성하는 단계; 상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하여 OPC된 셀 블록 레이아웃을 생성하는 단계; 상기 OPC된 셀 블록의 레이아웃으로 상기 풀-칩을 구성하여 OPC된 풀-칩 레이아웃을 생성하는 단계; 상기 풀-칩에 대한 OPC된 레이아웃 데이터를 MTO 디자인 데이터로서 전달하는 단계; 상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계; 및 상기 마스크 데이터에 기초하여 마스크용 기판을 노광하는 단계;를 포함하는, 마스크 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 풀-칩 셀 CD 보정 방법은, 풀-칩에 대한 덴서티 맵을 생성하고, 덴서티 맵에 기초하여 패턴 덴서티를 고려하여 OPC 타겟 셀 레이아웃에 바이어스를 인가하여 OPC를 수행함으로써, 풀-칩에 대한 CD 에러를 효과적으로 보정할 수 있다. 예컨대, 본 발명의 기술적 사상에 의한 풀-칩 셀 CD 보정 방법은, 풀-칩에 대한 덴서티 맵에 기초하여 패턴 덴서티를 고려하여 OPC 타겟 셀 레이아웃에 바이어스를 인가하여 OPC를 수행함으로써, ADI 패턴 CD 에러를 비롯하여 패턴 덴서티 차이에 기인한 식각 스큐 및 마스크 CD 에러 등의 풀-칩 위치에 따른 전반적인 CD 에러를 효과적으로 보정할 수 있다. 또한, 본 발명의 기술적 사상에 의한 풀-칩 셀 CD 보정 방법은, EUV 노광 공정에 있어서, EUV 슬릿의 위치별 CD 에러를 반영함으로써, EUV 슬릿의 위치별 CD 에러를 보정할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 풀-칩 셀 CD 보정 방법의 과정을 개략적으로 보여주는 흐름도이다.
도 2a 내지 도 2c 각각은 풀-칩에 대한 덴서티 맵, BCE와 BEE의 셀 CD 에러, 및 칩 위치별 셀 CD 에러를 보여주는 이미지들이다.
도 3은 도 1의 풀-칩 셀 CD 보정 방법에서, DB의 계층을 분석하는 단계를 설명하기 위한 개념도이다.
도 4a 및 도 4b는 풀-칩에 대한 덴서티 맵의 생성 과정을 설명하기 위한 이미지들이고, 도 4c는 덴서티와 CD 에러의 관계를 보여주는 그래프이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른, 도 1의 풀-칩 셀 CD 보정 방법에서, 덴서티 맵 생성 및 리타겟 룰 테이블 변환 단계를 좀더 세분화한 단계들로 보여주는 흐름도, 및 세분화된 단계들에 대응하는 이미지들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른, 도 1의 풀-칩 셀 CD 보정 방법에서, 덴서티 맵 생성 및 리타겟 룰 테이블 변환 단계를 좀더 세분화한 단계들로 보여주는 흐름도, 및 세분화된 단계들에 대응하는 이미지들이다.
도 7은 도 1의 풀-칩 셀 CD 보정 방법에서, OPC를 위한 OPC 타겟 셀 레이아웃으로 재구성 단계, 및 OPC 타겟 셀 레이아웃에 제1 바이어스 인가 단계를 보여주는 이미지이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른, 도 1의 풀-칩 셀 CD 보정 방법에서, 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계를 좀더 세분화한 단계들로 보여주는 흐름도, 및 세분화된 단계들에 대응하는 이미지들이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른, 도 1의 풀-칩 셀 CD 보정 방법에서, 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계를 좀더 세분화한 단계들로 보여주는 흐름도, 및 세분화된 단계들에 대응하는 이미지들이다.
도 10은 본 발명의 일 실시예에 따른 풀-칩 셀 CD 보정 방법을 포함하는 마스크 제조방법의 과정을 개략적으로 보여주는 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 풀-칩 셀 CD 보정 방법의 과정을 개략적으로 보여주는 흐름도이다.
도 1을 참조하면, 본 실시예의 풀-칩 셀 CD 보정 방법은, 먼저 풀-샷(full-shot)에 대한 데이터베이스(Data Base: DB)를 입력받는다(S110). 여기서, 풀-샷은, 반도체 소자 제조를 위한 노광 공정에서, 한 번에 샷에 의해 웨이퍼로 전사되는 마스크 전체의 패턴들에 대한 레이아웃을 의미할 수 있다. 또한, DB는 풀-샷, 즉, 마스크 레이아웃 전체에 대한 데이터를 포함할 수 있다. 한편, 셀 CD는 셀 블록 내의 셀 패턴들의 CD을 의미하고, 주변 영역이나 코어 영역의 패턴들의 CD와는 구별될 수 있다. 이하에서, 셀 CD와 CD, 그리고 셀 CD 에러와 CD 에러는 실질적으로 동일한 의미로 사용될 수 있다.
노광 공정과 관련하여 좀더 구체적으로 설명하면, 웨이퍼와 같은 기판 상의 패턴은, 마스크 상의 패턴이 노광 공정을 통해 기판 상으로 전사됨으로써 형성될 수 있다. 그에 따라, 먼저, 기판 상의 패턴에 대응하는 마스크 상의 패턴에 대한 레이아웃, 즉, 마스크 레이아웃이 디자인될 수 있다. 참고로, 노광 공정의 특성상 일반적으로 기판 상의 패턴의 형태와 마스크 상의 패턴의 형태는 다를 수 있다. 또한, 마스크 상의 패턴은 축소 투영되어 기판 상에 전사되므로, 마스크 상의 패턴은 기판 상의 패턴보다는 큰 사이즈를 가질 수 있다. 더 나아가, 풀-샷에 해당하는 하나의 마스크는 웨이퍼 상의 복수 개의 칩들에 대응할 수 있다. 그러나 실시예에 따라, 하나의 마스크가 웨이퍼 상의 하나의 칩에 대응할 수도 있다.
한편, 패턴이 미세화됨에 따라 이웃하는 패턴들 간의 영향에 의한 광 근접 현상(Optical Proximity Effect: OPE)이 노광 공정 중에 발생하고, 이를 극복하기 위해서, 마스크 레이아웃을 보정하여 OPE 발생을 억제하는, OPC가 수행될 수 있다. OPC는 해당 패턴에 대한 광학적 이미지 생성, OPC 모델 생성, OPC 모델을 이용한 시뮬레이션을 통해 마스크 레이아웃에 대한 이미지 또는 데이터를 획득하는 과정을 포함할 수 있다.
OPC는 크게 두 가지로 나누어지는데, 하나는 룰 베이스(rule-based) OPC이고, 다른 하나는 시뮬레이션 베이스 또는 모델 베이스(model-based) OPC이다. 모델 베이스 OPC는 대량의 테스트 패턴들 모두를 측정할 필요가 없이 대표 패턴들의 측정 결과만을 이용하므로 시간 및 비용 면에서 유리할 수 있다. 한편, OPC는 마스크 레이아웃의 변형뿐만이 아니라, 패턴의 코너 상에 세리프들(serifs)로 불리는 서브 리소그라피 피쳐들(sub-lithographic features)을 부가하는 방법이나, 스캐터링 바아들(scattering bars)과 같은 서브 레졸루션 어시스트 피쳐들(Sub-Resolution Assist Features: SRAFs)을 부가하는 방법을 포함할 수 있다.
OPC는, 먼저, OPC를 위한 기본 데이터를 준비한다. 여기서, 기본 데이터는 샘플의 패턴들의 형태에 대한 데이터, 패턴들의 위치, 패턴의 스페이스(space) 또는 라인(line)에 대한 측정과 같은 측정의 종류, 및 기본 측정값 등을 포함할 수 있다. 또한, 기본 데이터는 포토레지스트(Photo Resist: PR)에 대한 두께, 굴절률, 유전 상수 등의 정보를 포함하고, 조명계(illumination system) 형태에 대한 소스 맵을 포함할 수 있다. 물론, 기본 데이터가 상기 예시된 데이터들에 한정되는 것은 아니다.
기본 데이터 준비 후, 광학적 OPC 모델을 생성한다. 광학적 OPC 모델의 생성은 노광 공정에서 디포커스 시작(Defocus Stand: DS) 위치, 베스트 포커스(Best Focus: BF) 위치 등의 최적화를 포함할 수 있다. 또한, 광학적 OPC 모델의 생성은 광의 회절 현상이나 노광 설비 자체의 광학적 상태를 고려한 광학적 이미지의 생성 등을 포함할 수 있다. 물론, 광학적 OPC 모델의 생성이 상기 내용들에 한정되는 것은 아니다. 예컨대, 광학적 OPC 모델의 생성에는 노광 공정에서의 광학적 현상과 관련된 다양한 내용들이 포함될 수 있다.
광학적 OPC 모델 생성 후, PR에 대한 OPC 모델을 생성한다. PR에 대한 OPC 모델의 생성은 PR의 문턱값의 최적화를 포함할 수 있다. 여기서, PR의 문턱값은 노광 공정에서 화학적 변화가 일어나는 문턱값을 의미하며, 예컨대, 문턱값은 노광 광의 세기(intensity)로 주어질 수 있다. PR에 대한 OPC 모델의 생성은 또한, 여러 PR 모델 폼들에서 적절한 모델 폼을 선택하는 것을 포함할 수 있다.
광학적 OPC 모델과 PR에 대한 OPC 모델을 합쳐서 일반적으로 OPC 모델이라고 한다. OPC 모델 생성 후, OPC 모델을 이용하여 시뮬레이션을 반복한다. 시뮬레이션은 소정 조건이 만족할 때까지 수행될 수 있다. 예컨대, CD 에러에 대한 RMS(Root Mean Square), EPE, 기준 반복 횟수 등이 시뮬레이션의 반복 조건으로 이용될 수 있다. 본 실시예의 마스크 레이아웃 보정 방법에서, 이러한 OPC 모델을 이용한 시뮬레이션 수행을 통해 OPC된 레이아웃 이미지들 또는 데이터가 획득될 수 있다. OPC된 레이아웃 이미지들은 이후에 마스크 제작을 위하여 MTO(Mask Tape-Out) 디자인 데이터로서 마스크 제작팀으로 전달될 수 있다.
풀-샷에 대한 DB를 입력 받은 후, 입력된 DB의 계층(hierarchy)을 분석한다(S120). DB의 계층을 분석한다는 것은, 입력된 DB를 기초로 하여 마스크 전체 레이아웃의 계층을 분석하는 것을 의미할 수 있다. 이러한 마스크 레이아웃의 계층 분석은 차후 OPC를 수행할 타겟 레이아웃을 추출 및 재구성하기 위해 필요할 수 있다. DB의 계층 분석에 대해서는, 도 3의 설명 부분에서 좀더 상세히 설명한다.
계속해서, 덴서티 맵(density map)을 생성하고, 리타겟 룰 테이블(retarget rule talbe)로 변환한다(S130). 덴서티 맵은 풀-칩(full-chip)에 대한 패턴들의 덴서티를 표시한 맵을 의미할 수 있다. 예컨대, 패턴들이 밀집되게 형성된 부분은 덴서티가 높고, 패턴들이 성기게 형성된 부분은 덴서티가 낮을 수 있다. 한편, 풀-칩은 풀-샷과 유사하게 하나의 칩 전체의 패턴들에 대한 레이아웃을 의미할 수 있다. 덴서티 맵은 커널(kernel)을 이용하여 생성하거나 또는 셀 블록 주변의 공간(space)을 분석하여 생성할 수 있다. 또한, 리타겟 룰 테이블은 덴서티 맵이 어떤 방법으로 생성되느냐에 따라 다른 과정을 통해 생성 또는 변환될 수 있다. 덴서티 맵 생성 및 리타겟 룰 테이블 변환에 대해서는 도 5a 내지 도 6c의 설명 부분에서 좀더 상세히 설명한다.
덴서티 맵 생성 및 리타겟 룰 테이블 변환 후, OPC 수행을 위한 OPC 타겟 셀 레이아웃을 재구성한다(S140). 여기서, OPC 타겟 셀 레이아웃은 OPC가 직접 수행되는 단위로서, 몇 개의 셀들의 집합으로 구성될 수 있다. 예컨대. 본 실시예의 풀-칩 셀 CD 보정 방법에서 OPC 타겟 셀 레이아웃은, 하나의 셀 블록 내에서, 광학적 영향 범위(optical influence range) 밖의 9개의 영역들의 집합으로 구성될 수 있다. 보통 이러한 9개의 영역들의 집합을 9셀 유닛(9 cell unit)이 라고 한다. 9셀 유닛에서 9개의 영역들은, 보통 셀 블록에서의 탑-레프트(TL), 탑(T), 탑-라이트(TR), 레프트(L), 센터(C), 라이트(R), 바텀-레프트(BL), 바텀(B), 및 바텀-라이트(BR) 부분을 대표할 수 있다. OPC 타겟 셀 레이아웃의 재구성과 관련하여, 이하의 도 3 및 도 7의 설명 부분에서 다시 한번 설명한다.
OPC 타겟 셀 레이아웃의 재구성 후, 리타겟 룰 테이블에 기초하여 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가한다(S150). 여기서, 제1 바이어스를 인가한다는 의미는 덴서티에 따라 해당 패턴들의 레이아웃의 CD를 제1 바이어스만큼 증가시키거나 감소시키는 것을 의미할 수 있다. 예컨대, 덴서티가 높은 부분에서는 해당 패턴의 레이아웃의 CD를 제1 바이어스만큼 감소시키고, 덴서티가 낮은 부분에서는 해당 패턴의 레이아웃의 CD를 제1 바이어스만큼 증가시킬 수 있다. 한편, 제1 바이어스는 덴서티에 따른 CD 에러를 통계적으로 계산하고, 그러한 CD 에러를 보상할 수 있는 양으로 정해질 수 있다.
OPC 타겟 셀 레이아웃에 제1 바이어스를 인가 후, 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성한다(S160). 계층적 OPC는 제1 바이어스가 인가된 셀 레이아웃에 대해 OPC를 수행하여 OPC된 셀 레이아웃을 구한 뒤, OPC된 셀 레이아웃을 셀 블록에 반영하여, OPC된 셀 블록의 레이아웃을 구하고, 다시, OPC된 셀 블록의 레이아웃을 풀-칩에 반영하여, OPC된 풀-칩의 레이아웃을 구하는 식으로 진행될 수 있다. 이러한 계층적 OPC 과정은 주변 영역과 코어 영역의 패턴들에 수행되는 계층적 OPC와 실질적으로 동일할 수 있다. 계층적 OPC를 통해 풀-칩에 대한 OPC된 레이아웃을 생성하는 과정에 대해서는 도 8a 내지 도 8d의 설명 부분에서 좀더 상세히 설명한다.
한편, 본 실시예의 풀-칩 셀 CD 보정 방법은, EUV 슬릿(slit)을 이용하는 EUV 노공 공정에 있어서, EUV 슬릿 위치에 따른 CD 에러를 반영하는 과정을 더 포함할 수 있다. EUV 슬릿 위치에 따른 CD 에러를 반영하는 과정에 대해서는 도 9a 내지 도 9d의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 풀-칩 셀 CD 보정 방법은, 풀-칩에 대한 덴서티 맵을 생성하고, 덴서티 맵에 기초하여 패턴 덴서티를 고려하여 OPC 타겟 셀 레이아웃에 바이어스를 인가하여 OPC를 수행함으로써, 풀-칩에 대한 CD 에러를 효과적으로 보정할 수 있다. 참고로, 기존의 OPC 방법의 경우, 단일 셀 블록에서 하부층의 단차에 의한 디포커스(defocus)에 기이한 CD 에러만을 보상함으로써, 단일 셀 블록의 ADI(After Develop Inspection) 패턴의 CD 에러만을 보정할 수 있다. 그러나 ADI 패턴에서 발생한 디포커스성 CD 에러뿐만이 아니라, 패턴의 덴서티 차이에 기인하여 식각 스큐(etch skew) 및 마스크 CD 에러 등의 풀-칩 위치별로 CD 에러가 발생하기 때문에, 풀-칩에 대한 전반적인 CD 에러들을 보정할 필요가 있다. 여기서, 마스크 CD 에러는 마스크 상의 패턴의 CD 에러를 의미할 수 있다. 본 실시예의 풀-칩 셀 CD 보정 방법은, 풀-칩에 대한 덴서티 맵에 기초하여 패턴 덴서티를 고려하여 OPC 타겟 셀 레이아웃에 바이어스를 인가하여 OPC를 수행함으로써, ADI 패턴 CD 에러를 비롯하여 패턴 덴서티 차이에 기인한 식각 스큐 및 마스크 CD 에러 등의 풀-칩 위치에 따른 전반적인 CD 에러를 효과적으로 보정할 수 있다. 또한, 본 실시예의 풀-칩 셀 CD 보정 방법은, EUV 노광 공정에 있어서, EUV 슬릿의 위치별 CD 에러를 반영함으로써, EUV 슬릿의 위치별 CD 에러를 보정할 수도 있다.
도 2a 내지 도 2c 각각은 풀-칩에 대한 덴서티 맵, BCE와 BEE의 CD 에러, 및 칩 위치별 CD 에러를 보여주는 이미지들이다.
도 2a 내지 도 2c를 참조하면, 도 2a는 풀-칩의 위치별 CD 차이를 분석하기 위하여, 추출한 덴서티 맵을 보여준다. 덴서티 맵에서 작은 원으로 표시된 부분들이 덴서티에 대한 변곡점이 발생한 위치들에 해당할 수 있다. 물론, 덴서티에 대한 변곡점이 발생한 위치들은 무수히 많을 수 있고, 도 2a는 대표적인 몇 곳만 표시하고 있다.
도 2b에서, BCE는 Bank Center Edge의 약자이며, 뱅크의 센터 부분의 셀 블록에서 센터와 에지에서의 CD 에러들을 보여준다. BCE의 CD 에러들의 경우, 어느 정도 좌우 대칭적인 형태를 보여준다. 한편, BEE는 Bank Edge Edge의 약자이며, 뱅크의 에지 부분의 셀 블록에서 센터와 에지에서의 CD 에러들을 보여준다. BEE의 CD 에러들의 경우, 좌우 비대칭적인 형태를 보여준다. 이러한 BCE와 BEE 간의 CD 에러들의 형태 차이는 셀 블록 주변의 덴서티 차이에 기인할 수 있다.
도 2c에서, CBLC는 Chip Bottom Left Corner의 약자로, 칩의 왼쪽 아래쪽의 셀 블록에서의 CD 에러들을 보여주며, CTRC는 Chip Top Right Corner의 약자로 칩의 오른쪽 위쪽의 셀 블록의 CD 에러들을 보여준다. 또한, Peri는 칩 중앙의 페리 영역에 인접한 셀 블록의 CD 에러들을 보여준다. 이와 같이, 칩의 에지와 페리 영역에 인접한 셀 블록들의 경우, 패턴 덴서티의 차이가 크고, 그에 따라 CD 에러들의 형태도 다르게 나타날 수 있다.
결국, 풀-칩 내의 패턴 덴서티에 따라, 셀 블록의 CD 에러들이 다른 양상으로 나타나므로, 셀 블록의 CD 에러를 보다 정확하게 보정하기 위해서는 풀-칩 내의 패턴 덴서티를 반영해야 함을 예상할 수 있다. 참고로, 기존의 OPC 방법에서는, 셀 블록을 광학적 영향 범위 밖의 9개의 영역으로 나누어 9셀 유닛으로 재구성하고, ADI CD 에러를 예측하여 CD 에러를 보정한다. 이후, 10um 정도의 장범위(long range)를 보상하기 위하여, 하부층의 지형(topography)과 식각 스큐 등의 경향을 분석하고 리타겟 룰 테이블을 생성하여 CD 에러를 보정한다. 그러나 기존의 OPC 방법은 동일한 리타겟 룰 테이블을 풀-칩 전체에 반영하므로, 풀-칩 전체에 대한 CD 에러를 충분히 보정할 수 없다. 그에 반해, 본 실시예의 풀-칩 셀 CD 보정 방법은, 풀-칩 전체에 대한 덴서티 맵을 추출하고, 덴서티-맵에 기초하여 리타겟 룰 테이블을 생성하여, 재구성된 OPC 타겟 셀 레이아웃에 반영하여 OPC를 수행함으로써, 풀-칩 전체에 대한 CD 에러를 효과적으로 보정할 수 있다.
도 3은 도 1의 풀-칩 셀 CD 보정 방법에서, DB의 계층을 분석하는 단계를 설명하기 위한 개념도이다.
도 3을 참조하면, 가장 왼쪽 이미지는 풀-샷에 대한 이미지로, 일반적으로 하나의 풀-샷은 다수의 풀-칩을 포함할 수 있다. 또한, 풀-샷 내의 풀-칩들의 계층 구조는 실질적으로 동일할 수 있다. 왼쪽에서 2번째 이미지는 풀-칩의 이미지를 보여준다. 풀-칩은 다수의 뱅크들을 포함할 수 있다. 왼쪽에서 2번째 이미지에서 하얀 선들로 구분된 영역들이 뱅크들에 해당할 수 있다. 한편, 뱅크들 각각은 다수의 셀 블록들을 포함할 수 있다. 한편, 뱅크들 및 셀 블록들은 풀-칩 내의 위치에 따라 계층 구조가 다를 수 있다.
왼쪽에서 3번째 이미지는 풀-칩 또는 뱅크 내의 셀 블록의 이미지를 보여준다. 셀 블록의 경우도 영역별 또는 위치별로 계층 구조가 다를 수 있다. 이러한 셀 블록 전체에 대해 OPC를 수행하는 데에는 너무 많은 시간이 소요될 수 있다. 그에 따라, OPC를 수행하기 위하여, 셀 블록을 OPC 타겟 셀 레이아웃으로 재구성하게 된다. OPC 타겟 셀 레이아웃은 OPC가 실질적으로 수행되는 최소 단위에 해당할 수 있다. 예컨대, 전술한 바와 같이, 셀 블록에서, 대표적인 영역들을 추출하여 OPC 타겟 셀 레이아웃으로 재구성할 수 있다. 가장 오른쪽 이미지는 OPC 타겟 셀 레이아웃의 이미지를 보여준다. 예컨대, OPC 타겟 셀 레이아웃은 9셀 유닛으로 구성되고, 9셀 유닛은 셀 블록에서의 탑-레프트(TL), 탑(T), 탑-라이트(TR), 레프트(L), 센터(C), 라이트(R), 바텀-레프트(BL), 바텀(B), 및 바텀-라이트(BR) 부분을 대표할 수 있다. 이러한 OPC 타겟 셀 레이아웃에 OPC가 수행됨으로써, OPC된 셀 레이아웃이 생성될 수 있다. 이와 같이, 계층 분석을 통해 셀 블록을 OPC 타겟 셀 레이아웃으로 재구성하고, OPC 타겟 셀 레이아웃에 대해 OPC를 수행한 뒤, 생성된 OPC된 셀 레이아웃을 반대 과정으로 확장하여 반영함으로써, 풀-칩에 대한 OPC가 완성될 수 있다.
도 4a 및 도 4b는 풀-칩에 대한 덴서티 맵의 생성 과정을 설명하기 위한 이미지들이고, 도 4c는 덴서티와 CD 에러의 관계를 보여주는 그래프이다. 도 4c에서 x축이 CD 에러(△CD)을 나타내고, y축이 덴서티를 나타내며 둘 다 임의 단위일 수 있다.
도 4a 및 도 4b를 참조하면, 풀-칩에 대한 정확한 덴서티 맵을 추출하기 위해서, 도 4a에 도시된 바와 같이, 풀-칩의 레이아웃에 커널 함수를 컨볼루션 할 수 있다. 도 4a에서, 왼쪽은 풀-칩의 레이아웃의 일부로서 셀 블록 에지 부분을 보여주고, 오른쪽은 커널 함수, 예컨대, 가우시안 커널 함수의 공간 도메인(space domain)을 보여주며, 중간의 작은 원안의 x 형태는 컨볼루션 연산자를 나타낸다. 사용자에 따라, 컨볼루션 연산자를 에스테리카(*)로 나타내기도 한다. 이와 같이, 풀-칩의 레이아웃에 커널 함수를 컨볼루션 함으로써, 도 4b와 같은 풀-칩에 대한 덴서티 맵을 생성할 수 있다. 한편, 풀-칩에 대한 정확한 덴서티 맵 대신에 개략적인 덴서티 맵을 생성할 수도 있는데, 그에 대해서는 도 6a 내지 도 6c의 설명 부분에서 좀더 상세히 설명한다.
도 4c를 참조하면, 그래프를 통해 알 수 있듯이, 덴서티가 낮을수록 CD 에러가 커짐을 알 수 있다. 이는 덴서티에 따라 식각 차이, 즉 식각 스큐가 발생함에 따른 결과일 수 있다. 예컨대, 덴서티가 높은 영역보다 낮은 영역에서 식각이 잘 이루어지므로, 덴서티가 낮은 영역에서 CD가 기준 CD보가 더 작아져 CD 에러가 커질 수 있다. 결론적으로, 풀-칩에 대한 CD 에러를 정확하게 보정하기 위하여, OPC 과정에서 풀-칩의 덴서티를 반영할 필요가 있음을 알 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른, 도 1의 풀-칩 셀 CD 보정 방법에서, 덴서티 맵 생성 및 리타겟 룰 테이블 변환 단계를 좀더 세분화한 단계들로 보여주는 흐름도, 및 세분화된 단계들에 대응하는 이미지들이다.
도 5a 및 도 5b를 참조하면, 덴서티 맵 생성 및 리타겟 룰 테이블 변환 단계(S130)는, 먼저, 커널을 이용하여 풀-칩에 대한 덴서티 맵을 생성한다(S132). 커널은, 예컨대, 가우시안 커널일 수 있다. 또한, 덴서티 맵은 풀-칩의 레이아웃에 가우시안 커널을 컨볼루션 하여 생성할 수 있다. 이러한 과정을 통해 도 5b와 같은 덴서티 맵을 생성할 수 있다.
도 5a 및 도 5c를 참조하면, 덴서티 맵 생성 후, 덴서티 맵에 필터를 적용하여 덴서티 폴리곤으로 변환한다(S134). 다시 말해서, 덴서티 맵을 문턱값들(thresholds)을 이용하여 필터링하여 덴서티 폴리곤으로 변환한다. 예컨대, 덴서티 맵의 덴서티가 0.0에서 1.0까지라고 할 때, 설정된 문턱값들(thresholds)을 적용하여, 덴서티 맵을 0.0 ~ 0.2, 0.2 ~ 0.4, 0.4 ~ 0.6, 0.6 ~ 0.8, 및 0.8 ~ 1.0에 해당하는 영역들로 나눌 수 있다. 또한, 나누어진 영역들 각각을 대응하는 폴리곤으로 변환할 수 있다. 한편, 설정된 문턱값들의 개수에 따라 세분화되는 영역들의 개수와 형태가 달라질 수 있고, 또한 폴리곤의 구성도 다양화될 수 있다. 도 5c는 덴서티 맵에 필터를 적용하여 변환한 덴서티 폴리곤을 보여준다.
결국, 덴서티 폴리곤으로의 변환 과정은, 무수한 덴서티 값들을 가지고 복잡하게 구성된 덴서티 맵을 몇 개의 덴서티 영역으로 단순화하는 과정에 해당할 수 있다. 예컨대, 덴서티 맵에서 덴서티들은 매우 작은 단위들로 나누어지는 반면, 덴서티 폴리곤에서 덴서티들은 비교적 큰 단위로 나누어질 수 있다. 구체적으로, 앞서 예시한 덴서티 폴리곤의 경우, 0.2 단위로 덴서티들이 나누어지는 반면, 덴서티 폴리곤으로 변환되기 전의 덴서티 맵의 덴서티들은 0.1 미만의 단위로 세분화될 수 있다. 덧붙여, 도 5c의 덴서티 폴리곤은 매우 단순화하여 표현한 것으로, 실제로는 셀 블록들 각각에서 영역들이 덴서티 폴리곤으로 세분화될 수 있다.
도 5a 및 도 5d를 참조하면, 덴서티 폴리곤으로 변환 후, 덴서티 폴리곤에 대한 리타겟 룰 테이블을 생성한다(S136). 리타겟 룰 테이블은 해당 영역의 덴서티에 따라 인가할 바이어스를 계산하여 적어논 테이블을 의미할 수 있다. 예컨대, 제1 덴서티를 갖는 영역에는 제1 △CD, 제2 덴서티를 갖는 영역에는 제2 △CD, 그리고 제3 덴서티를 갖는 영역에는 제3 △CD 등의 바이어스를 인가하도록 적어논 테이블을 의미할 수 있다. 이러한 제1 △CD, 제2 △CD, 제3 △CD 등의 바이어스 값들은 덴서티에 따른 CD 에러들을 통계적으로 계산하여 결정될 수 있다.
한편, 리타겟 룰 테이블은 셀 블록 단위로 생성될 수 있다. 다시 말해서, 셀 블록들 각각에서 덴서티에 따른 바이어스가 설정되는 식으로 리타겟 룰 테이블이 생성될 수 있다. 도 5d에서, 큰 네모 박스가 셀 블록에 해당하고, 셀 블록 내부의 각 셀들에 바이어스가 할당되어 서로 다른 명암들로 표시되고 있다. 즉, 도 5d에서, 큰 메모 박스 하나가 셀 블록에 대응하는 리타겟 룰 테이블에 해당할 수 있다.
한편, 실시예에 따라, 리타겟 룰 테이블을 생성하는 단계(S136)는 덴서티 맵에서 변환된 덴서티 폴리곤에 리타겟 룰 테이블을 적용하는 과정으로 볼 수도 있다. 다시 말해서, 덴서티에 따른 바이어스 값들은 이미 설정되어 있고, 따라서, 리타겟 룰 테이블을 생성하는 단계(S136)에서, 덴서티 폴리곤에 덴서티에 따른 바이어스 값들이 할당될 수 있다. 이는 덴서티 폴리곤을 리타겟 룰 테이블을 가지고 맵핑하는 과정으로 볼 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른, 도 1의 풀-칩 셀 CD 보정 방법에서, 덴서티 맵 생성 및 리타겟 룰 테이블 변환 단계를 좀더 세분화한 단계들로 보여주는 흐름도, 및 세분화된 단계들에 대응하는 이미지들이다.
도 6a 및 도 6b를 참조하면, 본 실시예의 풀-칩 셀 CD 보정 방법에서, 덴서티 맵은 커널을 이용하지 않고, 셀 블록을 분석하는 방법을 통해 생성될 수 있다. 구체적으로, 덴서티 맵 생성 및 리타겟 룰 테이블 변환 단계(S130a)는, 먼저, 셀 블록을 기준으로 주변 공간(space)을 분석하여 덴서티 맵을 생성한다(S131). 다시 말해서, 풀-칩의 레이아웃에서 셀들 간의 공간을 측정하거나 또는 풀-칩의 레이아웃에서 덴서티를 분석하여 덴서티 맵을 생성할 수 있다. 이러한 방법의 경우, 도 6b와 같은 단순화된 형태의 덴서티 맵이 생성될 수 있다. 즉, 덴서티 맵에서 다른 덴서티를 갖는 영역들 간의 구별이 크게 복잡하지 않을 수 있다.
도 6a 및 도 6c를 참조하면, 덴서티 맵 생성 후, 덴서티 맵으로부터 리타겟 룰 테이블을 생성한다(S133). 리타켓 룰 테이블의 개념은 앞서, 도 5a 내지 도 5d의 설명 부분에서 설명한 바와 같이 같다. 결국, 본 실시예의 풀-칩 셀 CD 보정 방법에서는 덴서티 맵이 단순화된 형태로 생성되므로, 필터링을 통해 덴서티 폴리곤으로 변환하는 과정이 생략될 수 있다. 그에 따라, 리타겟 룰 테이블을 덴서티 맵으로부터 바로 생성할 수 있다. 예컨대, 도 6c의 리타겟 룰 테이블에, 영역 별로 덴서티 값들(A ~ E)이 할당되고 있다.
한편, 도 5a 내지 도 5d의 설명 부분에서 설명한 바와 같이, 실시예에 따라, 리타겟 룰 테이블을 생성하는 단계(S133)는 덴서티 맵에 리타겟 룰 테이블을 적용하는 과정으로 볼 수도 있다. 다시 말해서, 덴서티에 따른 바이어스 값들은 이미 설정되어 있고, 따라서, 리타겟 룰 테이블을 생성하는 단계(S133)에서, 덴서티 맵에 덴서티에 따른 바이어스 값들이 할당될 수 있다. 예컨대, 도 6c의 리타겟 룰 테이블에서, 영역 별로 덴서티 값들(A ~ E)이 할당되고, 이후, 덴서티 값들(A ~ E) 각각에 대응하여, 바이어스 값들이 할당될 수 있다.
도 7은 도 1의 풀-칩 셀 CD 보정 방법에서, OPC를 위한 OPC 타겟 셀 레이아웃으로 재구성 단계, 및 OPC 타겟 셀 레이아웃에 제1 바이어스 인가 단계를 보여주는 이미지이다.
도 7을 참조하면, 앞서 도 3의 설명 부분에서 설명한 바와 같이, 셀 블록 전체에 대해 OPC를 수행하는 데에는 너무 많은 시간이 소요될 수 있다. 그에 따라, 본 실시예의 풀-칩 셀 CD 보정 방법은, 셀 블록을 OPC 타겟 셀 레이아웃으로 재구성하는 과정을 포함할 수 있다. 즉, 도 7의 오른쪽에 도시된 바와 같이, 셀 블록들 각각은 대응하는 OPC 타겟 셀 레이아웃으로 재구성될 수 있다.
한편, 도 7의 왼쪽은, 도 5a 내지 도 5d의 설명 부분에서 설명한 바와 같이, 셀 블록들에 대응하는 리타겟 룰 테이블들에 해당할 수 있다. 기존 OPC 방법의 경우, 재구성된 OPC 타겟 셀 레이아웃에 OPC를 수행하여 OPC된 셀 레이아웃을 생성할 수 있다. 그러한 기존 OPC 방법의 경우, 풀-칩의 위치별 패턴 덴서티 차이에서 기인한 식각 스큐 또는 마스크 CD 에러 등의 풀-칩의 위치별 CD 에러를 보정할 수 없다.
그러나 본 실시예의 풀-칩 셀 CD 보정 방법은, OPC 타겟 셀 레이아웃에 대한 OPC를 수행하기 전에, 리타겟 룰 테이블에 기초하여 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가한다. 다시 말해서, 리타겟 룰 테이블에 기초하여, OPC 타겟 셀 레이아웃에 제1 바이어스에 해당하는 △CD를 인가할 수 있다. 예컨대, OPC 타겟 셀 레이아웃의 기준 CD에 △CD만큼 증가시키거나 감소시킬 수 있다. 이후, 제1 바이어스가 인가된 OPC 타겟 셀 레이아웃에 OPC를 수행하여 OPC된 셀 레이아웃을 생성한다. 본 실시예의 풀-칩 셀 CD 보정 방법에 의한, OPC된 셀 레이아웃은 제1 바이어스를 통해 풀-칩의 패턴 덴서티가 반영되므로, 풀-칩의 위치별 패턴 덴서티 차이에서 기인한 식각 스큐 또는 마스크 CD 에러 등의 풀-칩의 위치별 CD 에러를 효과적으로 보정할 수 있다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른, 도 1의 풀-칩 셀 CD 보정 방법에서, 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계를 좀더 세분화한 단계들로 보여주는 흐름도, 및 세분화된 단계들에 대응하는 이미지들이다.
도 8a 및 도 8b를 참조하면, 본 실시예의 풀-칩 셀 CD 보정 방법에서, 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계(S160)는, 먼저, 제1 바이어스가 인가된 OPC 타겟 셀 레이아웃에 OPC를 수행하여 OPC된 셀 레이아웃을 생성한다(162). 제1 바이어스는 리타겟 룰 테이블에 기초하여 생성되고, 셀 블록을 재구성한 OPC 타겟 셀 레이아웃에 인가될 수 있다.
도 8a 및 도 8c를 참조하면, OPC된 셀 레이아웃의 생성 후, OPC된 셀 레이아웃으로 셀 블록을 구성하여, OPC된 셀 블록 레이아웃을 생성한다(S164). OPC된 셀 블록 레이아웃의 생성하는 과정은, 앞서 셀 블록에서 OPC 타겟 레이아웃을 재구성하는 과정의 반대 과정일 수 있다. 다시 말해서, OPC된 셀 레이아웃의 각 영역들을, 셀 블록의 대응하는 부분들에 반영하여 셀 블록 전체를 구성함으로써, OPC된 셀 블록 레이아웃을 생성할 수 있다. 예컨대, OPC된 셀 레이아웃의 탑 레프트(TL) 부분이 셀 블록의 왼쪽 위의 코너 부분을 구성하도록 하고, OPC된 셀 레이아웃의 탑(T) 부분이 셀 블록의 위쪽 변들 부분을 구성하도록 하며, OPC된 셀 레이아웃의 탑 라이트(TR) 부분이 셀 블록의 오른쪽 위의 코너 부분을 구성하도록 하는 식으로 셀 블록을 구성함으로써, 셀 블록 전체에 대한 OPC된 셀 블록 레이아웃을 생성할 수 있다.
도 8a 및 도 8d를 참조하면, OPC된 셀 블록 레이아웃 생성 후, OPC된 셀 블록 레이아웃으로 풀-칩을 구성하여, OPC된 풀-칩 레이아웃을 생성한다(S164). OPC된 풀-칩 레이아웃의 생성하는 과정은, 앞서 풀-칩에서 셀 블록들로 분해하는 과정의 반대 과정일 수 있다. 다시 말해서, 다수의 OPC된 셀 블록 레이아웃들을 풀-칩의 대응하는 부분들에 반영하여 풀-칩을 구성함으로써, OPC된 풀-칩 레이아웃을 생성할 수 있다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른, 도 1의 풀-칩 셀 CD 보정 방법에서, 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계를 좀더 세분화한 단계들로 보여주는 흐름도, EUV 슬릿의 위치별 CD 그래프, 및 세분화된 단계들에 대응하는 이미지들이다.
도 9a 내지 도 9d를 참조하면, 본 실시예의 풀-칩 셀 CD 보정 방법은, EUV 노광 공정에 적용될 수 있다. EUV 노광 공정에서는, EUV 슬릿의 위치에 따라 CD 에러가 달라질 수 있다. 도 9b에 도시된 바와 같이, EUV 슬릿의 위치를 13개의 위치로 나눌 때, 각 위치마다 CD가 다르게 나타남을 확인할 수 있다. 따라서, EUV 노광 공정의 경우, OPC 과정에 슬릿의 위치에 따른 CD 에러가 반영되어야 함을 알 수 있다.
본 실시예의 풀-칩 셀 CD 보정 방법에서, 계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계(S160a)는, 먼저, 제1 바이어스가 인가된 OPC 타겟 셀 레이아웃에 대하여 EUV 슬릿 위치별 CD 에러를 계산한다(S161). EUV 슬릿 위치별 CD 에러는 도 9c에 도시된 바와 같이 타겟 셀 레이아웃에 슬릿 위치에 따른 커널 함수를 적용하여 계산하거나, 또는 통계적으로 계산할 수 있다.
이후, 제1 바이어스가 인가된 OPC 타겟 셀 레이아웃에 OPC를 수행하여 OPC된 셀 레이아웃은 생성한다(163). 제1 바이어스는, 앞서 리타겟 룰 테이블에 기초하여 생성되고, 셀 블록을 재구성한 OPC 타겟 셀 레이아웃에 인가될 수 있다.
OPC된 셀 레이아웃의 생성 후, EUV 슬릿 위치별 CD 에러에 기초하여, OPC된 셀 레이아웃에 제2 바이어스를 인가한다(S165). 제2 바이어스는 EUV 슬릿 위치별 CD 에러에 기초하여 통계적으로 계산될 수 있다. 즉, EUV 슬릿의 위치에 따른 CD 에러에 기초하여 보정할 △CD가 통계적으로 계산되고, △CD가 OPC된 셀 레이아웃에 반영될 수 있다. 예컨대, EUV 슬릿의 제1 위치에 대응하는 부분의 OPC된 셀 레이아웃에 △CD1이, EUV 슬릿의 제2 위치에 대응하는 부분의 OPC된 셀 레이아웃에 △CD2가, 그리고 EUV 슬릿의 제3 위치에 대응하는 부분의 OPC된 셀 레이아웃에 △CD3가 인가되는 식으로 반영될 수 있다.
한편, 실시예에 따라, 제1 바이어스가 인가된 OPC 타겟 셀 레이아웃에 제2 바이어스를 인가하고, 제1 및 제2 바이어스가 인가된 OPC 타겟 셀 레이아웃에 OPC를 수행하여 OPC된 셀 레이아웃을 생성할 수도 있다. 제2 바이어스의 경우, 풀-샷에 대응하는 넓은 범위에 적용되므로 OPC 수행 전에 반영해도 되고, OPC 수행 후에 반영해도 크게 문제되지 않을 수 있다.
이후, 앞서 도 8a 내지 도 8d의 설명 부분에서 설명한 바와 같은 과정을 거칠 수 있다. 구체적으로, OPC된 셀 레이아웃의 생성 후, OPC된 셀 레이아웃으로 셀 블록을 구성하여, OPC된 셀 블록 레이아웃을 생성한다(S167). 또한, OPC된 셀 블록 레이아웃 생성 후, OPC된 셀 블록 레이아웃으로 풀-칩을 구성하여, OPC된 풀-칩 레이아웃을 생성한다(S169). 한편, OPC된 풀-칩 레이아웃의 경우, EUV 슬릿의 위치에 따른 CD 에러가 직접 반영될 수 있다. 도 9d에서, 슬릿의 위치별에 대응하여 명암으로 구별하여 CD 에러가 반영되고 있음을 보여주고 있다. 예컨대, 명암이 CD 에러 보상 정도를 나타낸다고 할 때, 중심 위치에서의 CD 에러의 보상은 거의 없고, 중심 위치를 기준으로 슬릿의 왼쪽 6번째 위치(P-6)와 오른쪽 6번 째 위치(P+6)에서, CD 에러 보상이 가장 크게 반영하고 있음을 보여준다. 한편, OPC된 풀-칩 레이아웃을 기반으로 설명하였지만, 좀더 확장하여, OPC된 풀-칩 레이아웃을 풀-샷의 해당 부분들에 반영하여 풀-샷을 구성함으로써, OPC된 풀-샷 레이아웃을 생성하는 개념으로 설명할 수도 있다.
도 10은 본 발명의 일 실시예에 따른 풀-칩 셀 CD 보정 방법을 포함하는 마스크 제조방법의 과정을 개략적으로 보여주는 흐름도이다.
도 10을 참조하면, 본 실시예의 풀-칩 셀 CD 보정 방법을 포함한 마스크 제조방법(이하, 간단히, '마스크 제조방법'이라 한다)은, DB 입력 단계(S210)부터 풀-칩에 대한 OPC된 레이아웃 생성 단계(S260)를 순차적으로 수행한다. DB 입력 단계(S210)부터 풀-칩에 대한 OPC된 레이아웃 생성 단계(S260)에 대해서는, 도 1의 풀-칩 셀 CD 보정 방법에 대한 설명 부분에서 설명한 바와 같다.
이후, 풀-칩에 대한 OPC된 레이아웃 데이터를 MTO 디자인 데이터로서 마스크 제작팀으로 전달한다(S270). 일반적으로, MTO는 OPC 방법을 통해 획득한 최종 마스크 데이터를 마스크 제작팀으로 넘겨 마스크 제작을 의뢰하는 것을 의미할 수 있다. 따라서, MTO 디자인 데이터는 결국, 풀-칩 셀 CD 보정 방법을 통해 획득한 OPC된 풀-칩 레이아웃에 대한 데이터와 실질적으로 동일할 수 있다. 이러한 MTO 디자인 데이터는 전자 설계 자동화(Electronic Design Automation: EDA) 소프트웨어 등에서 사용되는 그래픽 데이터 포맷을 가질 수 있다. 예컨대, MTO 디자인 데이터는 GDS2(Graphic Data System Ⅱ), OASIS(Open Artwork System Interchange Standard) 등의 데이터 포맷을 가질 수 있다.
이후, 마스크 데이터 준비(Mask Data Preparation: MDP)를 수행한다(S280). 마스크 데이터 준비는 예컨대, 분할(fracturing)로 불리는 i)포맷 변환, 기계식 판독을 위한 바코드, 검사용 표준 마스크 패턴, 잡-덱(job deck) 등의 ⅱ)추가(augmentation), 그리고 자동 및 수동 방식의 ⅲ)검증을 포함할 수 있다. 여기서 잡-덱은 다중 마스크 파일들의 배치정보, 기준 도우즈(dose), 노광 속도나 방식 등의 일련의 지령에 관한 텍스트 파일을 만드는 것을 의미할 수 있다.
한편, 포맷 변환, 즉 분할(fracturing)은 MTO 디자인 데이터를 각 영역별로 분할하여 전자빔 노광기용 포맷으로 변경하는 공정을 의미할 수 있다. 분할에는 예컨대, 크기 조절(Scaling), 데이터의 정립(sizing), 데이터의 회전, 패턴 반사, 색상 반전 등의 데이터 조작이 포함될 수 있다. 분할을 통한 변환 과정에서, 설계 데이터로부터 웨이퍼 상의 이미지로의 전달과정 중의 어디에선가 발생할 수 있는 수많은 계통 오차들(systematic errors)에 대한 데이터가 보정될 수 있다. 상기 계통 오차들에 대한 데이터 보정 공정을 마스크 프로세스 보정(Mask Process Correction: MPC)이라고 부르며, 예컨대 CD 조절이라고 부르는 선폭 조절 및 패턴 배치 정밀도를 높이는 작업 등이 포함될 수 있다. 따라서, 분할은 최종 마스크의 품질 향상에 기여할 수 있고 또한 마스크 프로세스 보정을 위해 선행적으로 수행되는 공정일 수 있다. 여기서, 계통 오차들은 노광 공정, 마스크 현상(development) 및 에칭(etching) 공정, 그리고 웨이퍼 이미징 공정 등에서 발생하는 왜곡에 의해서 유발될 수 있다.
한편, 마스크 데이터 준비는 MPC를 포함할 수 있다. MPC는 전술한 바와 같이 노광 공정 중에 발생하는 에러, 즉 계통 오차를 보정하는 공정을 말한다. 여기서, 노광 공정은 전자빔 쓰기(Writing), 현상, 에칭, 베이크(bake) 등을 전반적으로 포함하는 개념일 수 있다. 덧붙여, 노광 공정 전에 데이터 프로세싱이 수행될 수 있다. 데이터 프로세싱은 일종의 마스크 데이터에 대한 전처리 과정으로서, 마스크 데이터에 대한 문법 체크, 노광 시간 예측 등을 포함할 수 있다. 이러한 마스크 데이터 준비를 통해, 마스크용 기판을 노광할 E-빔 데이터가 생성될 수 있다.
마스크 데이터 준비 후, 마스크 데이터, 즉 E-빔 데이터를 이용하여 마스크용 기판을 노광한다(S290). 여기서, 노광은 예컨대, E-빔 쓰기(E-beam writing)를 의미할 수 있다. 여기서, E-빔 쓰기는 예컨대, 멀티-빔 마스크 노광기(Multi-Beam Mask Writer: MBMW)를 이용한 그레이 노광(Gray Writing) 방식으로 진행할 수 있다. 또한, 전자빔 쓰기는 가변 형상 빔(Variable Shape Beam: VSB) 노광기를 이용하여 수행할 수도 있다.
한편, 마스크 데이터 준비 단계 이후, 노광 공정 전에 E-빔 데이터를 픽셀 데이터로 변환하는 과정이 수행될 수 있다. 픽셀 데이터는 실제의 노광에 직접 이용되는 데이터로서, 노광 대상이 되는 형상에 대한 데이터와 그 각각에 할당된 E-빔의 도우즈에 대한 데이터를 포함할 수 있다. 여기서, 형상에 대한 데이터는 벡터 데이터인 형상 데이터가 래스터화 등을 통해 변환된 비트-맵(bit-map) 데이터일 수 있다.
노광 공정 후, 일련의 공정들을 진행하여 마스크를 완성할 수 있다. 일련의 공정들은 예컨대, 현상, 식각, 및 세정 등의 공정을 포함할 수 있다. 또한, 마스크 제조를 위한 일련의 공정에는 계측 공정, 결함 검사나 결함 수리 공정이 포함될 수 있다. 또한, 펠리클(pellicle) 도포 공정이 포함될 수도 있다. 여기서 펠리클 도포 공정은 최종 세척과 검사를 통해서 오염입자나 화학적 얼룩이 없다고 확인이 되면, 마스크 표면을 마스크의 배송 및 마스크의 가용수명 기간 동안 후속적인 오염으로부터 마스크를 보호하기 위해서 펠리클을 부착하는 공정을 의미할 수 있다.
본 실시예의 마스크 제조방법은, 전술한 도 1의 풀-칩 셀 CD 보정 방법을 포함하여, 풀-칩에 대한 셀 CD 에러를 효과적으로 보정함으로써, 신뢰성 있는 마스크를 제조할 수 있도록 한다. 예컨대, 도 1의 풀-칩 셀 CD 보정 방법은, 풀-칩에 대한 덴서티 맵에 기초하여 패턴 덴서티를 고려하여 OPC 타겟 셀 레이아웃에 바이어스를 인가하여 OPC를 수행함으로써, ADI 패턴 CD 에러를 비롯하여 덴서티 차이에 기인한 식각 스큐 및 마스크 CD 에러 등의 풀-칩 위치에 따른 전반적인 CD 에러를 효과적으로 보정하고, 또한, EUV 노광 공정에서, EUV 슬릿의 위치별 CD 에러를 반영함으로써, EUV 슬릿의 위치별 CD 에러를 보정할 수 있다. 그에 따라, 본 실시예의 마스크 제조방법은, 신뢰성 있는 마스크, 또는 EUV 마스크를 제조할 수 있도록 한다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 풀-샷(full-shot)에 대한 데이터베이스(Data Base: DB)를 입력받는 단계;
    상기 DB의 계층(hierarchy)을 분석하는 단계;
    상기 DB를 가지고 풀-칩에 대한 덴서티 맵(density map)을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블(retarget rule table)로 변환하는 단계;
    상기 풀-칩의 셀 블록들로부터 OPC(Optical Proximity Correction)를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계;
    상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계; 및
    계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계;를 포함하는, 풀-칩 셀 CD 보정 방법.
  2. 제1 항에 있어서,
    상기 리타겟 룰 테이블을 변환하는 단계는,
    상기 덴서티 맵을 생성하는 단계,
    상기 덴서티 맵을 설정된 문턱값들(threshold)로 필터링을 하여 덴서티 폴리곤으로 변환하는 단계, 및
    상기 덴서티 폴리콘을 이용하여 상기 리타겟 룰 테이블을 생성하는 단계를 포함하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  3. 제1 항에 있어서,
    상기 리타겟 룰 테이블로 변환하는 단계는,
    상기 덴서티 맵을 생성하는 단계, 및
    상기 덴서티 맵에 기초하여 상기 리타겟 룰 테이블을 생성하는 단계를 포함하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  4. 제1 항에 있어서,
    상기 계층적 OPC는,
    주변 영역과 코어 영역의 패턴들에 수행되는 계층적 OPC와 실질적으로 동일한 과정으로 수행되는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  5. 제4 항에 있어서,
    상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계는,
    상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대하여 OPC를 수행하여 OPC된 셀 레이아웃을 생성하는 단계,
    상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하여 OPC된 셀 블록 레이아웃을 생성하는 단계, 및
    상기 OPC된 셀 블록의 레이아웃으로 상기 풀-칩을 구성하여 OPC된 풀-칩 레이아웃을 생성하는 단계를 포함하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  6. 제1 항에 있어서,
    상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계에서,
    EUV 슬릿의 위치에 따른 CD 에러를 고려하여 상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  7. 제6 항에 있어서,
    상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계는,
    상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대한 상기 EUV 슬릿 위치별 CD 에러를 계산하는 단계,
    상기 OPC 타겟 셀 레이아웃에 OPC를 수행하여 OPC된 셀 레이아웃을 생성하는 단계,
    상기 OPC된 셀 레이아웃에 상기 EUV 슬릿 위치별 CD 에러에 따른 제2 바이어스를 인가하는 단계,
    상기 제2 바이어스가 인가된 상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하여 OPC된 셀 블록 레이아웃을 생성하는 단계, 및
    상기 OPC된 셀 블록의 레이아웃으로 상기 풀-칩을 구성하여 OPC된 풀-칩 레이아웃을 생성하는 단계를 포함하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  8. 풀-샷에 대한 DB를 입력받는 단계;
    상기 DB의 계층을 분석하는 단계;
    상기 DB를 가지고 풀-칩에 대한 덴서티 맵을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블로 변환하는 단계;
    상기 풀-칩의 셀 블록들로부터 OPC를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계;
    상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계;
    상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대하여 OPC를 수행하여 OPC된 셀 레이아웃을 생성하는 단계;
    상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하여 OPC된 셀 블록 레이아웃을 생성하는 단계; 및
    상기 OPC된 셀 블록의 레이아웃으로 상기 풀-칩을 구성하여 OPC된 풀-칩 레이아웃을 생성하는 단계;를 포함하는, 풀-칩 셀 CD 보정 방법.
  9. 제8 항에 있어서,
    상기 리타겟 룰 테이블을 변환하는 단계는,
    상기 덴서티 맵을 생성하는 단계,
    상기 덴서티 맵을 설정된 문턱값들로 필터링을 하여 덴서티 폴리곤으로 변환하는 단계, 및
    상기 덴서티 폴리콘을 이용하여 상기 리타겟 룰 테이블을 생성하는 단계를 포함하고,
    상기 덴서티 맵은 칩의 레이아웃에 커널을 컨볼루션 하여 생성하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  10. 제8 항에 있어서,
    상기 리타겟 룰 테이블로 변환하는 단계는,
    상기 덴서티 맵을 생성하는 단계, 및
    상기 덴서티 맵에 기초하여 상기 리타겟 룰 테이블을 생성하는 단계를 포함하고,
    상기 덴서티 맵은 기준 셀 블록의 주변의 공간을 분석하여 생성하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  11. 제8 항에 있어서,
    상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계에서,
    EUV 슬릿의 위치에 따른 CD 에러를 고려하여 상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  12. 제11 항에 있어서,
    상기 OPC된 셀 레이아웃을 생성하는 단계 전에,
    상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대한 상기 EUV 슬릿 위치별 CD 에러를 계산하는 단계와,
    상기 OPC된 셀 레이아웃을 생성하는 단계 후에,
    상기 OPC된 셀 레이아웃에 상기 EUV 슬릿 위치별 CD 에러에 따른 제2 바이어스를 인가하는 단계를 더 포함하고,
    상기 OPC된 셀 블록 레이아웃을 생성하는 단계에서, 상기 제2 바이어스가 인가된 상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하는 것을 특징으로 하는 풀-칩 셀 CD 보정 방법.
  13. 풀-샷에 대한 DB를 입력받는 단계;
    상기 DB의 계층을 분석하는 단계;
    상기 DB를 가지고 풀-칩에 덴서티 맵을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블로 변환하는 단계;
    상기 풀-칩의 셀 블록들로부터 OPC를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계;
    상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계;
    계층적 OPC를 수행하여 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계;
    상기 풀-칩에 대한 OPC된 레이아웃 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달하는 단계;
    상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계; 및
    상기 마스크 데이터에 기초하여 마스크용 기판을 노광하는 단계;를 포함하는, 마스크 제조방법.
  14. 제13 항에 있어서,
    상기 리타겟 룰 테이블을 변환하는 단계는,
    상기 덴서티 맵을 생성하는 단계,
    상기 덴서티 맵을 설정된 문턱값들로 필터링을 하여 덴서티 폴리곤으로 변환하는 단계, 및
    상기 덴서티 폴리콘을 이용하여 상기 리타겟 룰 테이블을 생성하는 단계를 포함하고,
    상기 덴서티 맵은 칩의 레이아웃에 커널을 컨볼루션 하여 생성하는 것을 특징으로 하는 마스크 제조방법.
  15. 제13 항에 있어서,
    상기 리타겟 룰 테이블로 변환하는 단계는,
    상기 덴서티 맵을 생성하는 단계, 및
    상기 덴서티 맵에 기초하여 상기 리타겟 룰 테이블을 생성하는 단계를 포함하고,
    상기 덴서티 맵은 기준 셀 블록의 주변의 공간을 분석하여 생성하는 것을 특징으로 하는 마스크 제조방법.
  16. 제13 항에 있어서,
    상기 계층적 OPC는,
    주변 영역과 코어 영역에 수행되는 계층적 OPC와 실질적으로 동일한 과정으로 수행되고,
    상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계는,
    상기 제1 바이어스가 인가된 상기 셀 레이아웃에 대하여 OPC를 수행하여 OPC된 셀 레이아웃을 생성하는 단계,
    상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하여 OPC된 셀 블록 레이아웃을 생성하는 단계, 및
    상기 OPC된 셀 블록의 레이아웃으로 상기 풀-칩을 구성하여 OPC된 풀-칩 레이아웃을 생성하는 단계를 포함하는 것을 특징으로 하는 마스크 제조방법.
  17. 제13 항에 있어서,
    상기 마스크는 EUV 마스크이고,
    상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계에서,
    EUV 슬릿의 위치에 따른 CD 에러를 고려하여 상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 것을 특징으로 하는 마스크 제조방법.
  18. 제17 항에 있어서,
    상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계는,
    상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대한 상기 EUV 슬릿 위치별 CD 에러를 계산하는 단계,
    상기 OPC 타겟 셀 레이아웃에 OPC를 수행하여 OPC된 셀 레이아웃을 생성하는 단계,
    상기 OPC된 셀 레이아웃에 상기 EUV 슬릿 위치별 CD 에러에 따른 제2 바이어스를 인가하는 단계,
    상기 제2 바이어스가 인가된 상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하여 OPC된 셀 블록 레이아웃을 생성하는 단계, 및
    상기 OPC된 셀 블록의 레이아웃으로 상기 풀-칩을 구성하여 OPC된 풀-칩 레이아웃을 생성하는 단계를 포함하는 것을 특징으로 하는 마스크 제조방법.
  19. 풀-샷에 대한 DB를 입력받는 단계;
    상기 DB의 계층을 분석하는 단계;
    상기 DB를 가지고 풀-칩에 대한 덴서티 맵을 생성하고, 설정된 덴서티 룰로 매핑하여 리타겟 룰 테이블로 변환하는 단계;
    상기 풀-칩의 셀 블록들로부터 OPC를 위한 OPC 타겟 셀 레이아웃을 재구성하는 단계;
    상기 리타겟 룰 테이블에 기초하여, 상기 OPC 타겟 셀 레이아웃에 제1 바이어스를 인가하는 단계;
    상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대하여 OPC를 수행하여 OPC된 셀 레이아웃을 생성하는 단계;
    상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하여 OPC된 셀 블록 레이아웃을 생성하는 단계;
    상기 OPC된 셀 블록의 레이아웃으로 상기 풀-칩을 구성하여 OPC된 풀-칩 레이아웃을 생성하는 단계;
    상기 풀-칩에 대한 OPC된 레이아웃 데이터를 MTO 디자인 데이터로서 전달하는 단계;
    상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계; 및
    상기 마스크 데이터에 기초하여 마스크용 기판을 노광하는 단계;를 포함하는, 마스크 제조방법.
  20. 제19 항에 있어서,
    상기 OPC된 셀 레이아웃을 생성하는 단계 전에,
    상기 제1 바이어스가 인가된 상기 OPC 타겟 셀 레이아웃에 대한 EUV 슬릿 위치별 CD 에러를 계산하는 단계와,
    상기 OPC된 셀 레이아웃을 생성하는 단계 후에,
    상기 OPC된 셀 레이아웃에 상기 EUV 슬릿 위치별 CD 에러에 따른 제2 바이어스를 인가하는 단계를 더 포함하고,
    상기 OPC된 셀 블록 레이아웃을 생성하는 단계에서, 상기 제2 바이어스가 인가된 상기 OPC된 셀 레이아웃으로 상기 셀 블록을 구성하며,
    상기 풀-칩에 대한 OPC된 레이아웃을 생성하는 단계에서, EUV 슬릿의 위치에 따른 CD 에러가 반영되는 것을 특징으로 하는 마스크 제조방법.
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