KR20230078514A - 고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법, 이로부터 제조된 반도체 기판 및 반도체 소자 - Google Patents

고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법, 이로부터 제조된 반도체 기판 및 반도체 소자 Download PDF

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Abstract

본 발명은 고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법, 이로부터 제조된 반도체 기판 및 반도체 소자에 관한 것으로, 패터닝 공정을 수행하지 않고도 원자층 증착법으로 패턴이 형성된 박막을 제조할 수 있고 불순물을 현저하게 저감시킬 수 있는 고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법 및 이로부터 제조된 반도체 기판과 반도체 소자를 제공하는 효과가 있다.

Description

고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법, 이로부터 제조된 반도체 기판 및 반도체 소자 {PASSIVATOR FOR THIN FILM HAVING HIGH DIELECTRIC CONSTANT, METHOD FOR DEPOSITING SELECTIVE AREA PATTERN USING THE SAME, SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR DEVICE PREPARED THEREFROM}
본 발명은 고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법 및 이로부터 제조된 반도체 기판 및 반도체 소자에 관한 것으로, 보다 상세하게는 패터닝 공정을 수행하지 않고도 원자층 증착법으로 패턴이 형성된 박막을 제조할 수 있고 불순물을 현저하게 저감시킬 수 있는 고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법 및 이로부터 제조된 반도체 기판 및 반도체 소자에 관한 것이다.
반도체 소자, 집적 회로, 태양 전지, 액정표시 장치, 유기발광 다이오드 등 다양한 분야에 금속, 반도체 또는 절연체 박막이 사용되므로 반도체 공정을 필요로 한다.
상기 반도체 공정은 다양한 재질의 접합으로 이루어진 복잡한 표면에 선택적으로 막을 쌓아 올리기 위해, 에칭-증착-연마(CMP) 과정을 반복하게 된다.
상기 증착으로서 반응 메커니즘을 제어하는 원자층 증착법(ALD)을 사용하여 상대적으로 낮은 온도에서 양질의 박막을 증착하는 연구가 활발하게 수행되고 있다.
ALD 공정에서는 기판의 표면 환경을 단계적으로 조절하여 자체 포화된 단위 원자막 원료를 형성하며, 그 표면에서 반응이 이루어진다. 자체 포화된 원료 형성이라는 특성에 의하여, 원자 단위의 두께 조절이 가능할 뿐 아니라 원료 전구체의 표면 이동에 의하여 매우 복잡한 형상의 표면을 형성하는 경우에도 완벽한 균질(conformal) 박막의 증착이 가능하며, 증착되는 박막의 밀도가 높고 증착 온도를 낮출 수 있다.
근래 들어 반도체 패턴의 미세화와 더불어 삼차원화가 진행되어 종래의 기술로 형성하기 어려운 구조부를 직면하게 되었다.
이를 극복하기 위해 특정 성분을 필요한 부분에만 선택적으로 증착하여 쌓아 올리는 ‘선택적 증착기술’의 개발이 요구되고 있다.
선택적 증착은 전구체가 필요한 부위에 찾아가는 active타입과 분자층-포토레지스트팅하는 것과 같이 필요없는 부분을 가리는 passive타입으로 구분될 수 있다.
이중에서 Active타입은 기판선택성이 낮은 단점이 있으므로 고단차 구현을 위해서는 passive 타입의 활용을 필요로 한다.
Passive타입은 기판을 습식공정을 통해 영구적-분자층-포토레지스팅하는 방식으로 개발되고 있으며, 일례로 싸이올 용액에 침지시키는 기술 등을 들 수 있으나 습식으로 스트리핑하는 단점으로 인해 증착공정에 활용되기 부적합하다.
한국공개특허 2019-0140104호
상기와 같은 종래기술의 문제점을 해결하고자, 본 발명은 고유전율 박막용 가리움제를 사용하여 증착 사이클마다 건식제거-분자층-포토레지스팅을 수행하여 해당 가리움제가 성장하지 않은 표면은 패시베이션(passivation)시키고, 해당 가리움제가 성장되는 표면에만 전구체가 도포되는 선택적 증착기술을 제공할 수 있는 고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법, 이로부터 제조된 반도체 기판 및 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명의 상기 목적 및 기타 목적들은 하기 설명된 본 발명에 의하여 모두 달성될 수 있다.
상기의 목적을 달성하기 위하여, 본 발명은 유전상수(dielectric constant, k)가 4.0 미만인 표면을 1종 이상 가지고, 유전상수가 4.0이상인 표면을 1종 이상 가지는 복합 기재상에서, 상기 유전상수가 4.0 이상인 표면에 선택적으로 흡착하는 것을 특징으로 하는 고유전율 박막용 가리움제를 제공한다.
또한, 본 발명은
기판 상에 유전상수(k)가 4.0 미만인 표면을 1종 이상 가지고, 유전상수가 4.0이상인 표면을 1종 이상 가지는 복합 기재를 준비하는 단계; 및
챔버에 상기 기판을 로딩(loading)한 다음 제1항의 고유전율 박막용 가리움제, 전구체 화합물 및 반응 가스를 사용하여 고유전율 박막용 가리움제에 의한 유전상수(k)가 4.0 미만인 표면에 대한 증착두께와 유전상수(k)가 4.0 이상인 표면에 대한 증착두께가 1:2 내지 20 범위 내인 단차 패턴 또는 스택을 제공하는 단계; 를 포함하는 것을 특징으로 하는 영역선택증착 방법을 제공한다.
또한, 본 발명은 전술한 고유전율 박막용 가리움제를 챔버 내로 주입하여 로딩(loading)된 기판 표면에 주입시키는 단계를 포함하는 것을 특징으로 하는 선택영역증착 방법을 제공한다.
또한, 본 발명은 전술한 선택영역증착 방법으로 제조된 단차 패턴 또는 스택을 포함함을 특징으로 하는 반도체 기판을 제공한다.
또한, 본 발명은 전술한 반도체 기판을 포함하는 반도체 소자를 제공한다.
상기 반도체 기판은 저 저항 금속 게이트 인터커넥트(low resistive metal gate interconnects), 고 종횡비 3D 금속-절연체-금속(MIM) 커패시터(high aspect ratio 3D metal-insulator-metal capacitor), DRAM 트렌치 커패시터(DRAM trench capacitor), 3D 게이트-올-어라운드(GAA; Gate-All-Around), 또는 3D NAND 일 수 있다.
본 발명에 따르면, 패터닝 공정을 수행하지 않고도 단차 패턴 또는 스택을 제조할 수 있고 박막 성장률을 제어하여 복잡한 구조를 갖는 기판위에 선택증착 영역을 제공하는 효과가 있다.
또한 박막 형성시 공정 부산물이 보다 효과적으로 감소되어, 부식이나 열화를 막고 박막의 결정성을 개선시킴으로써 박막의 전기적 특성을 개선시키는 효과가 있다.
또한 박막 형성시 공정 부산물이 감소되고 단차 피복성과 박막 밀도를 개선시킬 수 있고, 나아가 이를 이용한 선택영역증착 방법 및 이로부터 제조된 반도체 기판을 제공하는 효과가 있다.
도 1은 300 내지 400℃ 온도 조건의 스테이지 히터(stage heater)를 사용하여 웨이퍼 상에 2종 이상의 막질이 드러난 패턴부로서 SiO2, HfO2, ZrO2, SiN의 총 4종 박막을 증착한 다음 각 박막의 상부에 SiO2를 직접 증착시킬 때 증착되는 SiO2의 적층 두께를 개략적으로 나타낸 단면도이다.
도 2는 300 내지 400℃ 온도 조건의 스테이지 히터(stage heater)를 사용하여 웨이퍼 상에 2종 이상의 막질이 드러난 패턴부로서 SiO2, HfO2, ZrO2, SiN의 총 4종 박막을 증착한 다음 각 박막의 상부에 SiO2를 직접 증착시킬 때 증착되는 SiO2의 적층 두께를 개략적으로 나타낸 단면도이다.
도 3은 상기 도 2의 HfO2를 고유전율 박막용 가리움제 사용여부에 따라 증착시킨 경우에 증착 온도별 증착속도 저감율을 살펴본 도면이다.
도 4 내지 5는 상기 도 2의 SiO2를 고유전율 박막용 가리움제 사용여부에 따라 증착시킨 경우에 증착 온도별 증착속도 저감율을 살펴본 도면이다.
이하 본 기재의 고유전율 박막용 가리움제, 이를 이용한 선택영역증착 방법 및 이로부터 제조된 반도체 기판을 상세하게 설명한다.
본 발명에서 사용하는 용어 "고유전율"은 달리 특정하지 않는 한, 유전상수(k)가 4.0 이상인 것을 지칭한다.
본 발명에서 사용하는 용어 "복합 기재"는 달리 특정하지 않는 한, 유전상수(k)가 4.0 미만인 표면을 1종 이상 가지고, 유전상수가 4.0이상인 표면을 1종 이상 가지는을 지칭한다.
상기의 목적을 달성하기 위하여, 본 발명은 유전상수(k)가 4.0 미만인 표면을 1종 이상 가지고, 유전상수가 4.0이상인 표면을 1종 이상 가지는 복합 기재상에서, 상기 유전상수가 4.0 이상인 표면에 선택적으로 흡착하는 것을 특징으로 하는 고유전율 박막용 가리움제를 제공한다.
상기 복합 기재 중에서 상기 유전상수(k)가 4.0 미만인 표면은 Si 및 SiO2로부터 선택된 1종 이상일 수 있다.
상기 복합 기재 중에서 상기 유전상수(k)가 4.0 이상인 표면은 MO2, M2O3, MN 또는 M3N4 (여기서 M은 금속)로 나타낼 수 있다.
상기 복합 기재 중에서 상기 유전상수(k)가 4.0 이상인 표면은 Al2O3, ZrO2, HfO2, La2O3, Si3N4, TiN, TaN, GaN, AlN, 및 BN으로부터 선택된 1종 이상일 수 있다.
상기 유전상수(k)가 4.0 미만인 표면에 대한 흡착선택성을 a라 하고, 유전상수가 4.0이상인 표면에 대한 흡착선택성을 b라 할 때 하기 수학식 1을 만족할 수 있다.
[수학식 1]
a<b<2a
상기 고유전율 박막용 가리움제는, 유전상수(k)가 4.0 이상인 표면 상에 증착하는 두께가 사이클당 0.1 내지 0.4
Figure pat00001
범위 내인 화합물일 수 있다.
상기 고유전율 박막용 가리움제는, 유전상수(k)가 4.0 미만인 표면 상에 증착하는 두께가 사이클당 0.6 내지 1.5
Figure pat00002
범위 내인 화합물일 수 있다.
본 발명에서 사용하는 유전상수(k)는 당 분야에 공지된 값(20℃ 측정)을 기준으로 할 수 있다.
전술한 증착 두께를 만족하는 고유전율 박막용 가리움제는 3차 구조 또는 선형 카보네이트 구조를 갖는 화합물일 수 있다.
상기 고유전율 박막용 가리움제는 바람직하게는 비공유 전자쌍을 갖는 원소종을 3개 이상 갖는 선형 화합물 중에서 선택된 1종 이상의 화합물을 포함할 수 있다.
상기 비공유 전자쌍을 갖는 원소종을 3개 이상 갖는 선형 화합물은 하기 화학식 1로 표시되는 화합물일 수 있다.
[화학식 1]
Figure pat00003
(상기 화학식 1에서, 상기 R”는 수소, 탄소수 1 내지 5의 알킬기, 탄소수 1 내지 5의 알켄기, 또는 탄소수 1 내지 5의 알콕시기이며,
상기 B는 -OH, -OCH3, -OCH2CH3, -CH2CH3, -SH, -SCH3, 또는 -SCH2CH3이다.)
상기 고유전율 박막용 가리움제는 굴절률(20 내지 25℃ 측정값)이 1.365 내지 1.48, 1.366 내지 1.47, 1.367 내지 1.46, 1.365 내지 1.41, 또는 1.41 내지 1.46일 수 있다.
상기 고유전율 박막용 가리움제는 하기 화학식 1-1 내지 1-3으로 표시되는 화합물 중에서 1종 이상 선택되는 화합물을 포함할 수 있다.
[화학식 1-1 내지 1-3]
Figure pat00004
,
Figure pat00005
,
Figure pat00006
상기 고유전율 박막용 가리움제는 20 ℃ 및 1 bar 조건 하에서 고체 또는 액체일 수 있다.
또한, 본 발명은
기판 상에 유전상수(k)가 4.0 미만인 표면을 1종 이상 가지고, 유전상수가 4.0이상인 표면을 1종 이상 가지는 복합 기재를 준비하는 단계; 및
챔버에 상기 기판을 로딩(loading)한 다음 제1항의 고유전율 박막용 가리움제, 전구체 화합물 및 반응 가스를 사용하여 고유전율 박막용 가리움제에 의한 유전상수(k)가 4.0 미만인 표면에 대한 증착두께와 유전상수(k)가 4.0 이상인 표면에 대한 증착두께가 1:2 내지 20 범위 내인 단차 패턴 또는 스택을 제공하는 단계; 를 포함하는 것을 특징으로 하는 영역선택증착 방법을 제공한다.
상기 유전상수(k)가 4.0 이상인 표면 상에 고유전율 박막용 가리움제에 의한 유전상수(k)가 4.0 미만인 표면에 대한 증착두께가 사이클당 0.1 내지 0.4
Figure pat00007
범위 내일 수 있다.
상기 유전상수(k)가 4.0 미만인 표면 상에 고유전율 박막용 가리움제에 의한 유전상수(k)가 4.0 미만인 표면에 대한 증착두께가 사이클당 0.6 내지 1.5
Figure pat00008
범위 내일 수 있다.
상기 기판은 상기 하프늄계 박막, 실리콘계 박막, 알루미늄계 박막, 구리 박막, 텅스텐 박막 중에서 형성될 수 있다.
하프늄계 박막은 산화하프늄일 수 있다.
실리콘계 박막은 질화실리콘 또는 산화실리콘일 수 있다.
알루미늄계 박막은 산화알루미늄일 수 있다.
이때 기판은 필요에 따라 질화티타늄, 산화하프늄, 산화실리콘 또는 질화실리콘 중에서 선택될 수 있다.
상기 영역선택증착 방법은 ALD, CVD, PEALD 또는 PECVD로 수행될 수 있다.
상기 유전상수가 4.0 이상을 가지는 표면을 제공하는 전구체 화합물은 Si3N4, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, La2O3, Gd2O3, Er2O3, Nd2O3, PrO2, CeO2, Y2O3, HfSiO2, a-LaAlO3, SrTiO3 등을 형성하는 중심금속으로 이루어진 분자일 수 있다.
상기 복합 기재의 하부 기판은 SiN, SiO2, HfO, Al2O3, Cu 및 W 중에서 선택될 수 있다.
상기 반응가스는 산소, 질소 또는 황을 포함할 수 있다.
상기 증착 온도가 50 내지 700 ℃ 범위 내일 수 있다.
또한, 본 발명은 전술한 고유전율 박막용 가리움제를 챔버 내로 주입하여 로딩(loading)된 기판 표면에 주입시키는 단계를 포함하는 것을 특징으로 하는 선택영역증착 방법을 제공한다.
상기 선택영역증착 방법은, ⅰ-a)상기 고유전율 박막용 가리움제를 기화하여 챔버 내 로딩된 기판 표면에 차폐 영역을 형성하는 단계; ⅰ-b)상기 챔버 내부를 퍼지 가스로 1차 퍼징하는 단계; ⅱ-a) 대상막용 원료 전구체를 기화하여 상기 차폐 영역을 벗어난 영역에 흡착시키는 단계; ⅱ-b)상기 챔버 내부를 퍼지 가스로 2차 퍼징하는 단계; ⅲ-a) 비대상막용 원료 전구체를 기화하여 상기 차폐 영역을 벗어난 영역에 흡착시키는 단계; ⅲ-b) 상기 챔버 내부를 퍼지 가스로 3차 퍼징하는 단계; ⅳ-a)상기 챔버 내부에 반응 가스를 공급하는 단계; 및 ⅳ-b)상기 챔버 내부를 퍼지 가스로 4차 퍼징하는 단계;를 포함할 수 있다.
상기 ii-a), ii-b)단계에 앞서 iii-a),iii-b)단계를 수행할 수 있으며, 필요에 따라서는 ii-a)단계와 iii-a)단계, 그리고 ii-b)단계와 iii-b)단계를 동시에 수행할 수 있다.
또한, 상기 ii-a), ii-b)단계에 앞서 iii-a),iii-b)단계를 수행한 다음 상기 i-a), i-b)단계를 수행할 수 있고, 필요에 따라서는 ii-a)단계와 iii-a)단계, 그리고 ii-b)단계와 iii-b)단계를 동시에 수행한 다음 상기 i-a), i-b)단계를 수행할 수도 있다.
상기 챔버는 ALD 챔버, CVD 챔버, PEALD 챔버, 또는 PECVD 챔버일 수 있다.
상기 고유전율 박막용 가리움제 또는 원료 전구체는 기화하여 주입된 다음 플라즈마 후처리하는 단계를 포함할 수 있다.
상기 챔버 내부로 투입되는 퍼지 가스의 양은 투입된 고유전율 박막용 가리움제의 부피를 기준으로 각각 10 내지 100,000배일 수 있다.
상기 반응가스, 고유전율 박막용 가리움제 및 원료 전구체는 VFC 방식, DLI 방식 또는 LDS 방식으로 챔버 내로 이송될 수 있다.
상기 챔버 내 로딩된 기판은 50 내지 400 ℃로 가열되며, 상기 고유전율 박막용 가리움제와 상기 원료 전구체의 챔버 내 투입량(mg/cycle) 비는 1 : 1.5 내지 1 : 20일 수 있다.
상기 반응 가스는 환원제, 질화제 또는 산화제일 수 있다.
상기 선택영역증착 방법은 증착 온도가 50 내지 700 ℃일 수 있다.
상기 선택적 원자층 증착용 박막 박막은 저유전율 박막, 고유전율 박막 또는 금속막일 수 있다.
또한, 본 발명은 전술한 선택영역증착 방법으로 제조된 단차 패턴 또는 스택을 포함함을 특징으로 하는 반도체 기판을 제공한다.
상기 단차 패턴 또는 스택은 2층 또는 3층 이상의 다층 구조일 수 있다.
상기 단차 패턴 또는 스택은 상기 하프늄계 박막, 실리콘계 박막, 알루미늄계 박막, 구리 박막 또는 텅스텐 박막에 잔류하지 않고, 탄소, 규소 및 할로겐 화합물을 1% 이하로 포함할 수 있다.
상기 단차 패턴 또는 스택은 절연부(insulator), 유전막(dielectric), 확산방지막(diffusion barrier) 또는 전극(electrode)용도일 수 있다.
또한, 본 발명은 전술한 반도체 기판을 포함하는 반도체 소자를 제공한다.
상기 반도체 기판은 저 저항 금속 게이트 인터커넥트(low resistive metal gate interconnects), 고 종횡비 3D 금속-절연체-금속(MIM) 커패시터(high aspect ratio 3D metal-insulator-metal capacitor), DRAM 트렌치 커패시터(DRAM trench capacitor), 3D 게이트-올-어라운드(GAA; Gate-All-Around), 또는 3D NAND 일 수 있다.
본 발명에 따르면, 패터닝 공정을 수행하지 않고도 단차 패턴 또는 스택을 제조할 수 있고 박막 성장률을 제어하여 복잡한 구조를 갖는 기판위에 선택증착 영역을 제공하는 효과가 있다.
또한 박막 형성시 공정 부산물이 보다 효과적으로 감소되어, 부식이나 열화를 막고 박막의 결정성을 개선시킴으로써 박막의 전기적 특성을 개선시키는 효과가 있다.
또한 박막 형성시 공정 부산물이 감소되고 단차 피복성과 박막 밀도를 개선시킬 수 있고, 나아가 이를 이용한 선택영역증착 방법 및 이로부터 제조된 반도체 기판을 제공하는 효과가 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예 및 도면을 제시하나, 하기 실시예 및 도면은 본 발명을 예시하는 것일 뿐 본 발명의 범주 및 기술사상 범위 내에서 다양한 변경 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속하는 것도 당연한 것이다.
[실시예]
실시예 1 및 비교예 1 내지 2
실험에서 사용할 고유전율 박막용 가리움제와 원료 전구체, 반응 가스, 증착 온도, 유량, 퍼지, 증착 조건, 사이클 (가리움제 주입-퍼지-전구체 주입-퍼지-반응 가스 주입-퍼지) 조건 등으로 하기 표 1에 나타낸 조합을 선정하였다.
구분 원료 전구체 고유전율 박막용 가리움제 반응 가스 Flow
(sccm)		 증착 온도
(℃)		 고유전율 박막용 가리움제 투입시간
(sec)
실시예 1 CpHf 화학식 1-1 O3 500 300~400 1
비교예 1 CpHf - O3 500 300~400 -
비교예 2 BTBAS 화학식 1-1 O3 1000 250~600 1
비교예 3 BTBAS - O3 1000 250~600 -
비교예 4 3DMAS 화학식 1-1 O3 1000 250~600 1
비교예 5 3DMAS - O3 1000 250~600 -
상기 표 1에서, CpHf는 CpHf(NMe2)3의 약어이고, BTBAS는 [Bis(tertiarybutylamino) Silane]의 약어이며, 3DMAS는 Tris(dimethylamino)silane의 약어이다.
상기 표 1에 나타낸 조합을 사용하여 다음과 같이 실험을 수행하였다.
구체적으로, 고유전율 박막 가리움제로는 하기 화학식 1-1로 표시되는 화합물을 준비하였다.
[화학식 1-1]
Figure pat00009
또한, 전구체로는 CpHf, BTBAS, 3DMAS를, 그리고 반응가스로는 오존 (산소 m3 당소 200g의 농도를 갖는 오존)을 각각 준비하였다.
실시예 1
고유전율 박막용 가리움제를 캐니스터에 담아 상온에서 LMFC(Liquid Mass Flow Controller)를 이용하여 0.2 g/min의 유속으로 150
Figure pat00010
로 가열된 기화기로 공급하였다. 기화기에서 증기상으로 기화된 고유전율 박막용 가리움제를 1초 동안 기판이 로딩된 증착 챔버에 투입한 후 아르곤 가스를 3000 sccm으로 2초 동안 공급하여 아르곤 퍼징을 실시하였다. 이때 반응 챔버내 압력은 2 Torr로 제어하였다.
이어서, 전구체 화합물 CpHf을 캐니스터에 담아 VFC (vapor flow controller)를 통해서 1초 동안 상기 챔버에 주입한 후 아르곤 가스를 3000 sccm으로 2초 동안 공급하여 아르곤 퍼징을 실시하였다. 이때 반응 챔버내 압력은 2 Torr로 제어하였다.
다음으로 반응성 가스로서 오존 1000 sccm을 3초 동안 상기 반응 챔버에 투입한 후, 3초 동안 아르곤 퍼징을 실시하였다. 이때 박막이 형성될 기판을 상기 표 1에 나타낸 온도 조건으로 가열하였다.
이와 같은 공정을 200 내지 400회 반복하여 10 nm 두께의 자기-제한 원자층 박막을 형성하였다.
비교예 1 내지 5
상기 실시예 1에서 고유전율 박막용 가리움제를 미사용한 것을 제외하고는 상기 표 1에 따른 물질 및 조건 하에 상기 실시예 1과 동일한 공정을 반복하였다.
시험예1
수득된 실시예 1, 비교예 1 내지 5의 각 박막에 대하여 아래와 같은 방식으로 증착속도 저감율(D/R 저감율)과 SIMS C 불순물, 단차 피복성을 측정하고 하기 도 3 내지 5에 나타내었다.
* 증착속도 저감율 (D/R (dep. rate) 저감율): 활성화된 표면에 반응시키는 박막 차폐 물질 투입 전의 D/R 대비 차폐체 투입후 퇴적속도가 저감된 비율을 의미하는 것으로 각각 측정된 A/cycle 값을 사용하여 백분율로 계산하였다.
제조된 박막에 대하여 빛의 편광 특성을 이용하여 박막의 두께나 굴절률과 같은 광학적 특성을 측정할 수 있는 장치인 엘립소미터(Ellipsometer)로 측정한 박막의 두께를 사이클 횟수로 나누어 1 사이클당 증착되는 박막의 두께를 계산하여 증착속도를 계산하였다. 구체적으로 하기 수학식 1을 이용하여 계산하였다.
[수학식 1]
증착속도(D/R, deposition rate) = 증착된 박막의 두께/증착한 사이클 수
* SIMS (Secondary-ion mass spectrometry) C 불순물: 이온스퍼터로 박막을 축방향으로 파고 들어가며 기판 표피층에 있는 오염이 적은 sputter time 50초일 때 C 불순물 함량 (counts)을 고려하여 SIMS 그래프에서 C불순물 값을 확인하였다.
* 단차 피복성 (%): 종횡비 22:1의 복잡한 구조의 기판에 실시예 1, 비교예 1 내지 5에 의해 증착한 박막의 상부에서 아래로 100nm 위치(좌측 도면)과 하부에서 위로 100nm 위치(우측 도면)을 수평 컷팅한 시편의 TEM을 측정하여 계산하였다.
구체적으로, 상부직경 90nm, 하부직경 65nm, 비아홀 깊이 약 2000nm인 종횡비 22:1의 복잡한 구조의 기판에 확산 개선물질 적용 조건을 사용하여 증착 공정을 수행한 다음 수직 형성된 비아홀 내부에 증착된 두께 균일성과 단차피복성 확인을 위해 상부에서 아래로 100nm 위치와 하부에서 위로 100nm 위치를 수평으로 컷팅하여 시편을 제작하고 전자투과현미경(TEM)을 측정하였다.
추가 실시예 1
Si 기판 상에 영역을 나누어 상기 실시예 1 및 상기 비교예 1과 동일한 공정을 각각 수행하여 HfO2를 고유전율 박막용 가리움제 사용여부에 따라 증착시킨 박막을 수득하였다.
해당 박막의 실시예 1 적용 영역과 비교예 1 적용 영역간 증착 온도별 증착속도 저감율을 계산하여 하기 도 3에 나타내었다.
하기 도 3에서 보듯이, 유전상수(k)가 4.0 이상인 표면에 본 발명에서 선정한 고유전율 박막용 가리움제를 적용한 실시예 1에서 증착속도(D/R)이 해당 고유전율 박막용 가리움제를 미사용한 비교예 1 대비 현저한 개선을 나타내는 것으로 확인되었다.
추가 비교예 1
상기 추가 실시예 1과 동일한 방식을 수행하되, 실시예 1 대신 상기 비교예 2와 동일한 공정을 수행하고, 비교예 1 대신 상기 비교예 3과 동일한 공정을 수행한 것을 제외하고는 상기 추가 실시예 1과 동일한 공정을 반복하여, SiO2를 고유전율 박막용 가리움제 사용여부에 따라 증착시킨 박막을 수득하였다.
해당 박막의 비교예 2 적용 영역과 비교예 3 적용 영역간 증착 온도별 증착속도 저감율을 계산하여 하기 도 4에 나타내었다.
하기 도 4에서 보듯이, 유전상수(k)가 4.0 미만인 표면에 본 발명에서 선정한 고유전율 박막용 가리움제를 적용한 비교예 2는, 해당 고유전율 박막용 가리움제를 적용하지 않은 비교예 3 대비 증착속도(D/R)에 있어 저감율 개선도가 전혀 확인되지 않았다.
추가 비교예 2
상기 추가 실시예 1과 동일한 방식을 수행하되, 실시예 1 대신 상기 비교예 4와 동일한 공정을 수행하고, 비교예 1 대신 상기 비교예 5와 동일한 공정을 수행한 것을 제외하고는 상기 추가 실시예 1과 동일한 공정을 반복하여, SiO2를 고유전율 박막용 가리움제 사용여부에 따라 증착시킨 박막을 수득하였다.
해당 박막의 비교예 4 적용 영역과 비교예 5 적용 영역간 증착 온도별 증착속도 저감율을 계산하여 하기 도 5에 나타내었다.
하기 도 5에서 보듯이, 유전상수(k)가 4.0 미만인 표면에 본 발명에서 선정한 고유전율 박막용 가리움제를 적용한 비교예 4는, 해당 고유전율 박막용 가리움제를 적용하지 않은 비교예 5 대비 증착속도(D/R)에 있어 저감율 개선도가 전혀 확인되지 않았다.
<시험예2>
전술한 도 3 내지 도 5의 증착 온도별 증착속도 저감율 그래프 중에서 증착 온도 400℃에서의 증착속도 저감율을 하기 표 2에 정리하였다.
추가 실험예 실험예 반응면 증착온도(℃) D/R (Å/cycle) D/R저감율
추가 실시예 1 실시예1 HfO2 400 0.10 88%
비교예1 HfO2 400 0.85
추가 비교예 1 비교예2 SiO2 400 0.85 1%
비교예3 SiO2 400 0.84
추가 비교예 2 비교예4 SiO2 400 0.45 2%
비교예5 SiO2 400 0.44
상기 표 2의 추가 실시예 1에서 보듯이, 유전상수(k)가 4.0 이상인 표면에 본 발명에 따른 고유전율 박막용 가리움제를 적용한 실시예 1과 해당 표면에 상기 고유전율 박막용 가리움제를 미적용한 비교예 1 간의 증착속도 저감율은 88%에 달하는 것으로 확인되었다.
반면, 상기 표 2의 추가 비교예 2에서 보듯이, 유전상수(k)가 4.0 미만인 표면에 본 발명에 따른 고유전율 박막용 가리움제를 적용한 비교예 2와 해당 표면에 상기 고유전율 박막용 가리움제를 미적용한 비교예 3 간의 증착속도 저감율은 1%에 불과하였다.
또한, 상기 표 2에서 추가 비교예 3에서 보듯이, 유전상수(k)가 4.0 미만인 또 다른 표면에 본 발명에 따른 고유전율 박막용 가리움제를 적용한 비교예 4와 해당 표면에 상기 고유전율 박막용 가리움제를 미적용한 비교예 5 간의 증착속도 저감율 역시 2%에 불과한 것으로 확인되었다.
따라서, 본 발명은 고유전율 박막용 가리움제를 사용함으로써 증착 사이클마다 건식제거-분자층-포토레지스팅을 수행하여 해당 가리움제가 성장하지 않은 표면은 패시베이션(passivation)시키고, 해당 가리움제가 성장되는 표면에만 전구체가 도포되는 선택적 증착기술을 효과적으로 수행할 수 있으므로 다양한 반도체 기판 및 반도체 소자를 제공하기에 적합하다.

Claims (14)

  1. 유전상수(k)가 4.0 미만인 표면을 1종 이상 가지고, 유전상수가 4.0이상인 표면을 1종 이상 가지는 복합 기재상에서, 상기 유전상수가 4.0 이상인 표면에 선택적으로 흡착하는 것을 특징으로 하는 고유전율 박막용 가리움제.
  2. 제1항에 있어서,
    상기 복합 기재 중에서 상기 유전상수(k)가 4.0 미만인 표면은 Si 및 SiO2로부터 선택된 1종 이상인 것을 특징으로 하는 고유전율 박막용 가리움제.
  3. 제1항에 있어서,
    상기 복합 기재 중에서 상기 유전상수(k)가 4.0 이상인 표면은 MO2, M2O3, MN 또는 M3N4 (여기서 M은 금속)로 나타내는 것을 특징으로 하는 고유전율 박막용 가리움제.
  4. 제3항에 있어서,
    상기 복합 기재 중에서 상기 유전상수(k)가 4.0 이상인 표면은 Al2O3, ZrO2, HfO2, La2O3, Si3N4, TiN, TaN, GaN, AlN, 및 BN으로부터 선택된 1종 이상인 것을 특징으로 하는 고유전율 박막용 가리움제.
  5. 제1항에 있어서,
    상기 유전상수(k)가 4.0 미만인 표면에 대한 흡착선택성을 a라 하고, 유전상수가 4.0이상인 표면에 대한 흡착선택성을 b라 할 때 하기 수학식 1을 만족하는 고유전율 박막용 가리움제
    [수학식 1]
    a<b<2a
  6. 제1항에 있어서,
    상기 고유전율 박막용 가리움제는, tert알킬 구조 또는 선형 카보네이트 구조를 갖는 화합물인 것을 특징으로 하는 고유전율 박막용 가리움제.
  7. 제1항에 있어서,
    상기 고유전율 박막용 가리움제는 하기 화학식 1로 표시되는 화합물인 것을 특징으로 하는 고유전율 박막용 가리움제.
    [화학식 1]
    Figure pat00011

    (상기 화학식 1에서, 상기 R”는 수소, 탄소수 1 내지 5의 알킬기, 탄소수 1 내지 5의 알켄기, 또는 탄소수 1 내지 5의 알콕시기이며,
    상기 B는 -OH, -OCH3, -OCH2CH3, -CH2CH3, -SH, -SCH3, 또는 -SCH2CH3이다.)
  8. 기판 상에 유전상수(k)가 4.0 미만인 표면을 1종 이상 가지고, 유전상수가 4.0이상인 표면을 1종 이상 가지는 복합 기재를 준비하는 단계; 및
    챔버에 상기 기판을 로딩(loading)한 다음 제1항의 고유전율 박막용 가리움제, 전구체 화합물 및 반응 가스를 사용하여 고유전율 박막용 가리움제에 의한 유전상수(k)가 4.0 미만인 표면에 대한 증착두께와 유전상수(k)가 4.0 이상인 표면에 대한 증착두께가 1:2 내지 20 범위 내인 단차 패턴 또는 스택을 제공하는 단계; 를 포함하는 것을 특징으로 하는 영역선택증착 방법.
  9. 제8항에 있어서,
    상기 영역선택증착 방법은 ALD, CVD, PEALD 또는 PECVD로 수행되는 것을 특징으로 하는 영역선택증착 방법.
  10. 제8항에 있어서,
    상기 전구체 화합물은 Ti계 화합물, Hf계 화합물, 및 Si계 화합물 중에서 서로 독립적으로 선택되는 것을 특징으로 하는 영역선택증착 방법.
  11. 제8항에 있어서,
    상기 증착 온도가 50 내지 700 ℃ 범위 내인 것을 특징으로 하는 선택적 영역선택증착 방법.
  12. 제8항의 영역선택증착 방법으로 제조된 단차 패턴 또는 스택을 포함함을 특징으로 하는 반도체 기판.
  13. 제12항에 있어서,
    상기 단차 패턴 또는 스택은 2층 또는 3층 이상의 다층 구조인 것을 특징으로 하는 반도체 기판.
  14. 제12항의 반도체 기판을 포함하는 반도체 소자.
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