KR20230077350A - 적층형 반도체 장치 및 그 제조방법 - Google Patents

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KR20230077350A
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Abstract

적층형 반도체 장치 및 그 제조방법에 관한 기술이다. 본 실시예의 적층형 반도체 장치는 복수의 반도체 칩들을 구비한 웨이퍼들이 하이브리드 본딩(hybrid bonding)된 적층 웨이퍼 구조, 상기 적층 웨이퍼 구조를 관통하도록 형성되는 복수의 수직 연결 구조체 및 인접하는 상기 수직 연결 구조체 간을 연결하는 복수의 수평 연결 구조체를 포함하는 도전 패스를 포함한다. 상기 도전 패스는 상기 복수의 반도체 칩들 마다 구비된다.

Description

적층형 반도체 장치 및 그 제조방법{Stack Type Semiconductor Device And Method For Manufacturing The Same}
본 발명은 반도체 집적 회로 기술에 관한 것으로, 보다 구체적으로는 하이브리드 본딩 후 본딩 불량을 테스트할 수 있는 적층형 반도체 장치 및 그 제조방법에 관한 것이다.
고집적 회로 장치의 지속적인 발전에 따라, 집적 회로 장치의 피쳐 사이즈의 감소가 요구되고 있다. 이에 따라, 고집적 회로 장치의 패키징(packaging) 기술에 대한 요구 역시 증대되고 있다. 일반적인 패키징 기술로는 BGA(ball grid array), CSP(chip scale package), WLP(wafer level package), 3차원 패키지 또는 SIP(system in package)등이 있다.
현재에는 웨이퍼를 직접 본딩한 후, 적층된 웨이퍼를 한꺼번에 소잉하여 패키지를 형성하는 3차원 적층형 패키지가 제안되었다. 이와 같은 3차원 적층형 패키지는 웨이퍼 단위로 패키지 공정이 진행되기 때문에, 제조 공정이 감소되고 패키지 사이즈를 감소시킬 수 있다.
본 발명의 실시예들은 웨이퍼 본딩 불량을 모니터링할 수 있는 적층형 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층형 반도체 장치는, 복수의 반도체 칩들을 구비한 웨이퍼들이 하이브리드 본딩(hybrid bonding)된 적층 웨이퍼 구조; 및 상기 적층 웨이퍼 구조를 관통하도록 형성되는 복수의 수직 연결 구조체 및 인접하는 상기 수직 연결 구조체 간을 연결하는 복수의 수평 연결 구조체를 포함하는 도전 패스를 포함하며, 상기 도전 패스는 상기 복수의 반도체 칩들 마다 구비된다.
본 발명의 일 실시예에 따른 적층형 반도체 장치는, 복수의 물질층으로 구성된 본딩 패턴을 매개로 본딩하여 적층된 제 1 웨이퍼 및 제 2 웨이퍼로서, 상기 제 1 및 상기 제 2 웨이퍼 각각은 복수의 반도체 칩들을 포함하는 상기 제 1 및 제 2 웨이퍼; 상기 제 1 및 제 2 웨이퍼를 교대로 경유하는 형태로 구성된 도전 패스; 상기 도전 패스의 일단에 연결되어 테스트 전압을 인가받는 송신부; 및 상기 도전 패스의 타단에 연결되어, 상기 송신부로부터 흐르는 전류량을 검출하는 수신부를 포함한다.
본 발명의 일 실시예에 따른 적층형 반도체 장치의 제조방법은 다음과 같다. 복수의 웨이퍼들을 수직 방향으로 적층시킨 후, 하이브리드 본딩(hybrid bonding)한다. 상기 본딩된 복수의 웨이퍼들의 수직 및 수평 방향으로 테스트 전류를 인가한 후, 상기 테스트 전류량을 측정하여 상기 복수의 웨이퍼들의 본딩 불량을 테스트한다. 상기 복수의 웨이퍼들을 테스트한 후, 상기 본딩된 복수의 웨이퍼들을 반도체 칩 단위로 소잉한다. 상기 소잉된 반도체 칩들을 패키징한다.
반도체 칩의 특정 영역, 예를 들어, 테스트 패드들이 배열되는 영역마다 수직 연결 구조체 및 수평 연결 구조체를 포함하는 도전 패스를 형성한다. 반도체 칩 단위로 수직 연결 구조체 및 수평 연결체를 구비한 복수의 웨이퍼들이 적층된 후, 하이브리드 본딩 방식으로 본딩된다. 그후, 상기 도전 패스의 일단에 테스트 바이어스를 인가하여, 상기 도전 패스를 따라 흐르는 테스트 전류를 검출한다. 상기 테스트 전류량을 통해, 적층된 웨이퍼들의 본딩이 정상적으로 이루어졌는 지 확인할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 장치의 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 적층형 반도체 장치를 구성하는 웨이퍼의 상면 및 후면을 보여주는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 본딩된 복수의 반도체 칩을 보여주는 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 페이스 투 페이스(face to face) 방식을 설명하기 위한 적층형 반도체 장치의 사시도이다.
도 4b는 본 발명의 일 실시예에 따른 백 투 백(back to back) 방식을 설명하기 위한 적층형 반도체 장치의 사시도이다.
도 5a는 본 발명의 일 실시예에 따른 적층형 반도체 장치를 구성하는 제 1 웨이퍼의 반도체 칩의 일 예를 보여주는 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 도 5a의 반도체 칩과 페이스 투 페이스 본딩될 제 2 웨이퍼의 반도체 칩의 일 예를 보여주는 평면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 적층형 반도체 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층형 반도체 장치내에 형성되는 도전 패스를 개략적으로 보여주는 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예들에 따른 적층형 반도체 장치의 송신부 및 수신부의 배열을 보여주는 평면도이다.
도 9는 본 발명의 일 실시예에 따른 페이스 투 페이스 방식으로 본딩된 적층형 반도체 장치의 세부 단면도이다.
도 10은 본 발명의 일 실시예에 따른 적층형 반도체 장치의 하이브리드 본딩 패턴을 확대한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 4개의 웨이퍼가 본딩된 적층형 반도체 장치의 세부 단면도이다.
도 12는 본 발명의 일 실시예에 따른 2개의 웨이퍼가 페이스 투 백(face to back) 방식으로 본딩된 적층형 반도체 장치의 세부 단면도이다.
도 13은 본 발명의 일 실시예에 따른 4개의 웨이퍼가 다양한 방식으로 본딩된 적층형 반도체 장치의 세부 단면도이다.
도 14은 본 발명의 일 실시예에 따른 적층형 반도체 장치의 제조방법을 설명하기 위한 플로우 챠트이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 장치의 적층된 웨이퍼를 보여주는 사시도이다. 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 적층형 반도체 장치를 구성하는 웨이퍼의 상면 및 후면을 보여주는 평면도이다. 도 3은 본 발명의 일 실시예에 따른 복수의 본딩된 복수의 반도체 칩을 보여주는 사시도이다. 도 1을 참조하면, 적층형 반도체 장치(100)는 적층된 복수의 웨이퍼들(W1~Wn)를 포함할 수 있다. 각각의 웨이퍼들(W1~Wn)은 복수의 반도체 칩(10)으로 구분되어 있다.
도 2a 및 도 2b를 참조하면, 상기 웨이퍼(W)는 상면(W_F) 및 상기 상면(W_F)과 대향되는 후면(W_B)을 포함할 수 있다. 이와 같은 웨이퍼(W)의 상면에 소자층이 형성될 수 있다. 웨이퍼 후면(W_B)은 상기 웨이퍼(W) 내부를 관통하도록 형성된 TSV(through silicon via: 도시되지 않음)의 저면과 전기적으로 연결되는 도전 패드를 포함할 수 있다.
상술한 바와 같이, 상기 TSV는 웨이퍼(W) 내부를 관통하도록 형성되는 전극일 수 있다. 현재 TSV를 구비한 복수의 웨이퍼들은 하이브리드 본딩(hybrid bonding) 방식을 이용하여 본딩될 수 있다. 상기 하이브리드 본딩 방식은 복수의 물질을 갖는 본딩 패턴을 직접 본딩시키는 기법이다. 이에 대해서는 이하에서 보다 자세히 설명할 것이다. 또한, 본 실시예에서는 하이브리드 본딩으로 설명하고 있지만, 다이렉트 본딩 방법(direct bond interconnect: DBI 본딩) 혹은 퓨전 본딩 방식(fusion bonding)으로 이해될 수도 있디.
그런데, 현재에는 복수의 웨이퍼들(W1~Wn)을 하이브리드 본딩 공정 기술을 이용하여 웨이퍼들(W1~Wn)을 적층한 후, 웨이퍼 테스트 단계에서 웨이퍼(W1~Wn) 크랙 및 오정렬과 같은 본딩 불량을 모니터링하는 방법이 없다. 이로 인해, 본딩 불량이 발생되지 않았다는 전제로 도 3의 형태로 칩 상태(10-1~10-4)로 분리된 후 패키지 공정이 수행된다. 이후, 패키지 테스트 단계시 불량이 검출되면, 어느 단계에서 불량이 일어난 것인지 확인하기 어려운 문제가 있다.
본 실시예에서는 본딩된 웨이퍼들 혹은 본딩된 반도체 칩들을 모두 경유하는 테스트 전류 패스를 마련하여, 본딩 공정 이후, 웨이퍼 본딩 불량을 모니터링할 것이다.
본 실시예의 본딩된 웨이퍼들(혹은 본딩된 반도체 칩)은 테스트 패드들이 위치되는 테스트 패드 영역을 포함할 수 있다. 상기 테스트 패드 영역은 수직 및 수평 방향으로 테스트 전류를 전달시키는 도전 패스를 구비할 수 있다. 상기 도전 패스에 테스트 바이어스를 인가하고, 도전 패스를 따라 흐르는 테스트 전류량을 검출하면, 웨이퍼 본딩 불량 및 크랙 등의 문제를 모니터링할 수 있다.
도 4a는 본 발명의 일 실시예에 따른 페이스 투 페이스(face to face) 방식을 설명하기 위한 적층형 반도체 장치의 사시도이다. 도 4b는 본 발명의 일 실시예에 따른 백 투 백(back to back) 방식을 설명하기 위한 적층형 반도체 장치의 사시도이다. 참고로, 도 4a 및 도 4b는 설명의 편의를 위해 2개의 웨이퍼를 일예로 들어 설명할 것이다.
도 4a를 참조하면, 제 1 웨이퍼(W1)의 상면(W_F)과 제 2 웨이퍼(W2)의 상면(W_F)이 마주하도록, 제 1 웨이퍼(W1)와 제 2 웨이퍼(W2)가 본딩될 수 있다. 즉, 제 2 웨이퍼(W2')는 가상의 기준선(RL)을 중심으로 180°플립(flip)된 상태로 제 1 웨이퍼(W1) 상부에 본딩될 수 있다. 이와 같이 웨이퍼(W1,W2)의 상면(W_F)들이 마주하도록 웨이퍼를 본딩하는 방식을 페이스 투 페이스 본딩 방식이라 한다.
한편, 도 4b에 도시된 바와 같이, 제 1 웨이퍼(W1)의 후면(W_B)과 제 2 웨이퍼(W2)의 후면(W_B)이 마주하도록, 제 1 웨이퍼(W1)와 제 2 웨이퍼(W2)가 본딩될 수도 있다. 이와 같은 본딩 방식을 백 투 백 본딩 방식이라 한다.
후술하겠지만, 상기한 방식외에, 제 1 웨이퍼(W1)의 상면(W_F)과 제 2 웨이퍼(W2)의 후면(W_B)이 마주하도록 적층될 수도 있다.
도 5a는 본 발명의 일 실시예에 따른 적층형 반도체 장치를 구성하는 제 1 웨이퍼의 반도체 칩의 일 예를 보여주는 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 도 5a의 반도체 칩과 페이스 투 페이스 본딩될 제 2 웨이퍼의 반도체 칩의 일 예를 보여주는 평면도이다. 도 5a 및 도 5b에 도시된 바와 같이, 제 1 웨이퍼(W1)의 반도체 칩(10-1: 이하, 제 1 반도체 칩)과 본딩될 제 2 웨이퍼(W2)의 반도체 칩(10-2: 이하, 제 2 반도체 칩)은 동일한 위치되지 않고, 웨이퍼의 중심선(CL)을 기준으로 폴디드 대칭, 혹은 180°대칭을 이루는 영역에 위치할 수 있다.
일 실시예로서, 제 1 및 제 2 반도체 칩(10-1, 10-2)은 메인 영역(A1) 및 에지 영역(A2)을 포함할 수 있다. 메인 영역(A1)은 실질적인 반도체 집적 회로 (도시되지 않음)들이 배열될 수 있다. 에지 영역(A2)은 메인 영역(A1)의 외곽에 위치되며, 예를 들어, 적어도 하나의 테스트 패드가 배열되는 영역일 수 있다.
본 실시예에서는 페이스 투 페이스 본딩 방식 시, 모니터링용 본딩 패턴들(이하, 모니터링 패턴)의 연결 관계를 설명하기 위해, 상기 에지 영역(A2)을 레프트(left) 에지 영역(A2l), 라이트(right) 에지 영역(A2r), 업(up) 에지 영역(A2u) 및 다운(down) 에지 영역(A2d)으로 구분하여 설명할 것이다.
복수의 모니터링 패턴들(MP)은 레프트 에지 영역(A2l)에 배열되는 레프트 모니터링 패턴들(MPl1~MPn), 라이트 에지 영역(A2r)에 배열되는 라이트 모니터링 패턴들(MPr1~MPrn), 업 에지 영역(A2u)에 배열되는 업 모니터링 패턴들(MPu1~MPum) 및 다운 에지 영역(A2d)에 배열되는 다운 모니터링 패턴들(MPd1~MPdm)을 포함할 수 있다.
본 실시예에서 모니터링 패턴들(MP) 각각은 반도체 칩(10-1, 10-2) 내부를 관통하도록 형성되는 수직 연결 구조체(도시되지 않음)의 일 부분에 해당할 수 있다. 예를 들어, 모니터링 패턴(MP)은 상기 에지 영역(A2)에 형성되는 수직 연결 구조체와 연결되는 본딩 패턴 혹은 패드 전극일 수 있다. 상기 수직 연결 구조체의 상세 구성에 대해서는 이하에서 자세히 설명하기로 한다. 도면에 자세히 도시되지는 않았지만, 메인 영역(A1) 역시 신호 전달용 패드가 형성될 수도 있다.
또한, 반도체 칩들(10-1,10-2)은 수평 방향의 도전 패스를 제공할 수 있도록, 인접하는 2개의 모니터링 패턴들(MP)을 연결하는 연결 패턴(CP)을 더 포함할 수 있다. 예를 들어, 모니터링 패턴(MP)은 인접하는 양측의 모니터링 패턴들 중 선택되는 하나의 모니터링 패턴과 연결 패턴(CP)에 의해 연결되고, 다른 하나와는 이격될 수 있다.
일 예로서, 제 1 및 제 2 반도체 칩(10-1,10-2)의 제 2 레프트 모니터링 패턴(MPl2)은 이웃하는 제 1 레프트 모니터링 패턴(MPl1)과는 연결 패턴(CP)에 의해 연결되지만, 이웃하는 제 3 레프트 모니터링 패턴(MPl3)과는 전기적으로 분리될 수 있다. 제 4 레프트 모니터링 패턴(MPl4) 역시 이웃하는 제 3 레프트 모니터링 패턴(MPl3)과는 연결 패턴(CP)에 의해 전기적으로 연결되지만, 제 5 레프트 모니터링 패턴(MPl5)과는 전기적으로 분리된다.
한편, 제 2 레프트 모니터링 패턴(MPl2)과 본딩될 제 2 라이트 모니터링 패턴(MPr2)은 이웃하는 제 1 라이트 모니터링 패턴(MPr1)과는 전기적으로 분리되고, 이웃하는 제 3 라이트 모니터링 패턴(MPr3)과는 연결 패턴(CP)에 의해 전기적으로 연결된다. 한편, 상기 제 4 레프트 모니터링 패턴(MPl4)과 본딩될 제 4 라이트 모니터링 패턴(MPr4)은 이웃하는 제 3 라이트 모니터링 패턴(MPr3)과는 전기적으로 분리되고, 제 5 라이트 모니터링 패턴(MPr5)과는 연결 패턴(CP)에 의해 전기적으로 연결된다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 적층형 반도체 장치의 단면도이다. 도 7은 본 발명의 일 실시예에 따른 적층형 반도체 장치내에 형성되는 도전 패스를 개략적으로 보여주는 단면도이다.. 참고로, 도 6a 및 도 6b는 도 5a 및 도 5b의 VI-VI'선을 따라 절단한 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이, 제 1 웨이퍼(W1)의 상부면(W_F)과 제 2 웨이퍼(W2)의 상부면(W_F)이 마주하도록, 제 1 웨이퍼(W1) 상부에 제 2 웨이퍼(W2)가 배치된다. 이에 따라, 제 1 반도체 칩(10-1)의 제 1 내지 제 5 레프트 모니터링 패턴(MPl1~MPl5) 상에 제 2 반도체 칩(10-2)의 제 1 내지 제 5 라이트 모니터링 패턴(MPr1~MPr5)이 대향될 수 있다.
상술한 바와 같이, 제 1 반도체 칩(10-1)의 연결 패턴(CP)은 제 2 레프트 모니터링 패턴(MPl2) 및 제 3 레프트 모니터링 패턴(MPl3) 사이 및 제 4 레프트 모니터링 패턴(MPl4) 및 제 5 레프트 모니터링 패턴(MPl5) 사이를 연결시키도록 구성되고, 제 2 반도체 칩(10-1)의 연결 패턴(CP)은 제 1 라이트 모니터링 패턴(MPr1) 및 제 2 라이트 모니터링 패턴(MPr2) 사이 및 제 3 라이트 모니터링 패턴(MPr3) 및 제 4 라이트 모니터링 패턴(MPr4) 사이를 연결시키도록 구성된다.
본 실시예의 연결 패턴(CP)은 예를 들어, 모니터링 패턴(MP) 하부에 위치되는 금속 배선으로 형성될 수 있다.
일 예로서, 연결 패턴(CP)은 도 6a에 도시된 바와 같이, 연결 패턴(CP) 하부에 위치되는 최상위 금속 배선으로 형성될 수 있다.
다른 일 예로서, 연결 패턴(CP)은 다층 금속 배선들 중 어느 하나의 층으로 구성될 수 있다. 예를 들어, 연결 패턴(CP)과 모니터링 패턴(MP) 사이에 적어도 하나의 콘택 플러그 및 적어도 하나의 금속 배선을 포함하는 배선 구조체(180)가 개재될 수 있고, 상기 연결 패턴(CP)은 상기 배선 구조체(180)의 삽입에 의해 다양한 높이에 위치될 수 있다. 도 6b에 도시된 바와 같이, 상기와 같은 배선 구조체(180)의 이용에 의해, 상기 연결 패턴(CP)은 웨이퍼(혹은 반도체 칩:10-1, 10-2)의 하부 표면(W_B)에 노출되도록 형성될 수 있다.
또한, 제 1 웨이퍼(W1, 혹은 제 1 반도체 칩)의 연결 패턴(CP)과 제 2 웨이퍼(W2, 혹은 제 2 반도체 칩)의 연결 패턴(CP)은 교번 배치될 수 있다.
도 7을 참조하면, 제 1 웨이퍼(W1) 및 제 2 웨이퍼(W2)가 본딩되면, 수직 연결 구조체에 의해 수직 도전 패스(VP)가 형성되고, 수직 도전 패스(VP)의 양단부에 비병렬한(anti-parallel) 방향으로 연장되는 연결 패턴들(CP)에 의해 수평 도전 패스(PP)가 형성된다. 상기 비병렬한 방향은 상호 평행은 하지만, 180°위상차를 갖는 방향을 의미할 수 있다. 결과적으로, 제 1 웨이퍼(W1)의 연결 패턴(CP)과 제 2 웨이퍼(W2)의 연결 패턴(CP)은 서로 오버랩되지 않게 배열될 수 있다. 이에 따라, 제 1 및 제 2 웨이퍼(W1,W2)의 에지 영역(A2)내에 수직 도전 패스(VP) 및 수평 도전 패스(PP)로 구성되는 도전 패스(P1)가 마련된다.
본 실시예에서, 상기 도전 패스(P1)의 일단에 해당되는 모니터링 패턴(MP)을 송신부(Ta)로 설정하고, 송신부(Ta)와 인 물리적인 위치는 이격되지만 전기적으로 연결되어 있는 임의의 모니터링 패턴(MP)을 수신부(Tb)로 설정할 수 있다. 상기 수신부(Ta)에 테스트 바이어스를 인가하면, 상기 도전 패스(P1)를 통해 제 1 및 제 2 웨이퍼(W1,W2)의 수직 및 수평 방향으로 테스트 전류가 흐르게 된다. 상기 수신부(Tb)는 테스트 전류 측정부(도시되지 않음)와 전기적으로 연결되어, 상기 송신부(Ta)로부터 전달되는 테스트 전류량을 측정할 수 있다. 상기 테스트 전류 측정부에 의해 검출된 테스트 전류량을 통해, 본딩된 웨이퍼들(W1,W2)의 불량을 모니터링할 수 있다. 예를 들어, 제 1 및 제 2 웨이퍼(W1,W2)가 정상적으로 본딩되지 않으면, 도전 패스(P1)가 정상적으로 형성되지 않아, 저항이 증대되어, 테스트 전류가 급격히 감소될 것이다. 이를 통해, 본딩된 다층의 반도체 칩 또는 다층의 웨이퍼의 본딩 불량을 용이하게 측정할 수 있다.
본 실시예에서, 송신부(Ta)는 제 2 웨이퍼(W2)에 위치되고, 수신부(Tb)는 제 1 웨이퍼(W1)에 위치되는 것을 예시하였지만, 반대의 위치에 구비될 수도 있고, 혹은 송신부(Ta) 및 수신부(Tb)는 모두 동일한 웨이퍼(W1 또는 W2)에 위치될 수 있다.
또한, 본 실시예에서 송신부(Ta) 및 수신부(Tb)는 에지 영역(A2)에 형성되는 모니터링 패턴(MP) 혹은 패드 전극을 예로 들어 설명하였지만, 송신부(Ta) 및 수신부(Tb)는 메인 영역(A1)에 배치될 수도 있다.
도 8a 및 도 8b는 본 발명의 일 실시예들에 따른 적층형 반도체 장치의 송신부 및 수신부의 배열을 보여주는 평면도이다.
도 8a를 참조하면, 송신부(Ta)는 메인 영역(A1)의 소정 부분에 위치되고, 임의의 모니터링 패턴(MPa: 송신 모니터링 패턴)과 송신부(Ta)는 공지의 재배선(RDL: redistributed layer, 190)에 의해 전기적으로 연결될 수 있다.
상기 임의의 모니터링 패턴(MPa)과 인접하면서 물리적으로 분리된 모니터링 패턴(MPb: 이하 수신 모니터링 패턴)은 메인 영역(A1)에 형성된 수신부(Tb)와 재배선(190)에 의해 전기적으로 연결될 수 있다.
메인 영역(A1)의 송신부(Ta)에 테스트 바이어스가 입력되면, 테스트 바이어스는 재배선(190)을 통해 송신 모니터링 패턴(MPa)에 전달된다. 송신 모니터링 패턴(MPa)에 전달된 테스트 바이어스는 에지 영역(A2)에 생성되는 도전 패스(P1)를 따라 전달되어 수신 모니터링 패턴(MPb)에 전달된다. 상기 테스트 바이어스에 의해 테스트 전류가 발생될 수 있으며, 수신 모니터링 패턴(MPb)과 전기적으로 연결된 수신부(Tb)에 전달되는 테스트 전류량을 검출하여, 웨이퍼들의 본딩 불량을 검출할 수 있다.
또한, 도 8b에 도시된 바와 같이, 송신부(Ta)와 송신 모니터링 패턴(MPa) 사이에 라우팅 패턴(195)이 더 연결될 수 있다. 라우팅 패턴(195)은 메인 영역(A1)의 가장자리를 둘러싸도록 형성될 수 있다. 라우팅 패턴(195)의 일단부는 송신부(Ta)와 연결되고 라우팅 패턴(195)의 타단부는 상기 송신 모니터링 패턴(MPa)와 전기적으로 연결될 수 있다. 송신 모니터링 패턴(MPa)과 수신 모니터링 패턴(MPb)은 에지 영역(A2)에 위치된 도전 패스(P1)에 의해 연결되고, 수신 모니터링 패턴(MPb)은 재배선(191)을 통해 수신부(Tb)와 연결된다. 이때, 상기 라우팅 패턴(195)은 상기 모니터링 패턴(MP) 및 연결 패턴(CP)과 다른 레벨에 위치하는 도전층으로 구성될 수 있다. 도면에서 CT는 다른 레벨의 금속 배선들을 연결하는 콘택부 혹은 콘택 플러그를 지시할 수 있다.
이와 같이 본딩된 웨이퍼(혹은 본딩된 반도체 칩)는 수직 및 수평 도전 패스와 다른 레벨에 위치하는 라우팅 패턴(195)을 더 형성하여, 본딩된 웨이퍼의 다양한 위치에서의 크랙 및 본딩 불량을 모니터링할 수 있다.
도 9는 본 발명의 일 실시예에 따른 페이스 투 페이스 방식으로 본딩된 적층형 반도체 장치의 세부 단면도이다. 도 10은 본 발명의 일 실시예에 따른 적층형 반도체 장치의 하이브리드 본딩 패턴을 확대한 단면도이다.
도 9를 참조하면, 제 1 및 제 2 웨이퍼(W1,W2)는 반도체 기판(110) 및 소자층(150)을 포함할 수 있다. 제 1 및 제 2 웨이퍼(W1,W2)는 복수의 반도체 칩들로 구획되어 있을 수 있고, 반도체 칩들의 소정 영역, 예컨대, 에지 영역(A2, 도 8a 및 도 8b 참조)에 복수의 수직 연결 구조체(VP) 및 복수의 수평 연결 구조체(PP)들이 형성될 수 있다.
각각의 수직 연결 구조체(VP)는 제 1 웨이퍼(W1)에 위치되는 제 1 서브 수직 연결 구조체(SVP1) 및 제 2 웨이퍼(W2)에 위치되는 제 2 서브 수직 연결 구조체(SVP2)를 포함할 수 있다. 동일 전압을 수신하는 제 1 및 제 2 서브 수직 연결 구조체(SVP1,SVP2)가 본딩되어, 수직 연결 구조체(VP)를 구성할 수 있다.
상기 제 1 서브 수직 연결 구조체(SVP1)는 TSV(through silicon via: 120), 도전 패턴(130), 콘택 플러그(140), 모니터링 패턴(MP) 및 본딩 패턴(160)를 포함할 수 있다. 상기 제 2 서브 수직 연결 구조체(SVP2)는 본딩 패턴(160), 콘택 플러그(140) 및 도전 패턴(130) 및 TSV(120)를 포함할 수 있다. 상기 수직 연결 구조체(VP)는 도면의 제 1 방향(D1)으로 연장될 수 있다.
상기 TSV(120)는 반도체 기판(110) 및 소자층(150)을 관통하도록 형성될 수 있다. 도전 패턴(130)은 상기 TSV(120)의 일 표면과 콘택될 수 있다. 상기 도전 패턴(130)은 예를 들어, 다층 금속 배선 중 제 1 금속 배선 패턴에 해당할 수 있다. 상기 콘택 플러그(140)는 상기 도전 패턴(130)의 일면에 형성될 수 있다. 모니터링 패턴(MP)은 상기 콘택 플러그(140)의 일면에 형성될 수 있다. 본 도면에서 상기 콘택 플러그(140)는 도전 패턴(130)과 모니터링 패턴(MP) 사이를 전기적으로 연결하는 하나의 도전층으로 표시되었지만, 다층의 금속 배선층을 포함할 수 있다. 상기 모니터링 패턴(MP)은 예를 들어, 다층 금속 배선을 구성하는 최상위 금속막으로 형성될 수 있다.
본딩 패턴(160)은 예를 들어, 전기 전도도가 높으며 일렉트로마이그레이션(electromigration) 특성이 우수한 구리(Cu) 금속막을 포함할 수 있다.
본 실시예의 본딩 패턴(160)은 제 1 및 제 2 웨이퍼(W1,W2)를 안정적으로 본딩시키기 위한 하이브리드 본딩 패턴일 수 있다. 하이브리드 본딩 패턴(160)은 도 10에 도시된 바와 같이, 적어도 하나의 금속 패턴(161) 및 적어도 하나의 절연 패턴(163)을 포함할 수 있다. 금속 패턴(161) 및 절연 패턴(163)은 교대로 배열될 수 있다. 상기 금속 패턴(161)은 구리 금속막(Cu)을 포함하고, 상기 절연 패턴(163)은 예를 들어 실리콘 산화막(SiO2)을 포함할 수 있다.
하부 본딩 패턴(160d) 및 상부 본딩 패턴(160u)은 서로 마주하도록 배치된다. 상기 상,하부 본딩 패턴들(160u, 160d)의 절연 패턴들(163)이 먼저 본딩되고,후속으로 열을 인가하여 금속 패턴(161)이 직접 본딩될 수 있다.
이와 같은 수직 연결 구조체(VP)는 적층된 반도체 칩들(혹은 웨이퍼들) 전체를 관통하는 수직 방향의 도전 패스를 제공할 수 있다.
상기 수평 연결 구조체(PP)는 이웃하는 수직 연결 구조체(VP)를 전기적으로 연결하도록 구성될 수 있다. 수평 연결 구조체(PP)는 예를 들어, 수직 연결 구조체(VP)를 구성하는 어느 하나의 도전 패턴(혹은 금속 배선) 사이를 연결하는 연결 패턴(CP)을 포함할 수 있다. 본 실시예의 연결 패턴(CP)은 상술한 바와 같이, 이웃하는 수직 연결 구조체(VP)의 상기 도전 패턴(130)간을 연결시키도록 구성될 수 있다. 다른 일예로, 상기 연결 패턴(CP)은 상기 도전 패턴(130)으로부터 연장될 수 있다.
수평 연결 구조체(PP)는 제 1 및 제 2 반도체 칩(10-1, 10-2)을 관통하는 하나의 수직 연결 구조체(VP)의 하부 및 상부에 각각 연결될 수 있다. 이때, 수직 연결 구조체(VP)의 하부에 연결되는 하부 수평 연결 구조체(PPd)는 제 1 반도체 칩(10-1)에 위치될 수 있고, 도면의 제 2 방향(D2)을 따라 연장될 수 있다. 참고로, 상기 제 2 방향(D2)은 예를 들어, 상기 반도체 기판(110) 표면과 평행하는 방향일 수 있다. 한편, 수직 연결 구조체(VP)의 상부에 연결되는 상부 수평 연결 구조체(PPu)는 제 2 반도체 칩(10-2)에 위치될 수 있고, 도면의 제 3 방향(D3)을 따라 연장될 수 있다. 이때, 상기 제 3 방향(D3)은 제 2 방향(D2)과 180°차이를 가질 수 있다. 이에 따라, 상기 하부 수평 연결 구조체(PPd)와 상기 상부 수평 연결 구조체(PPu)는 서로 오버랩되지 않게 배열된다.
상기 에지 영역(A2)내에 상기 수직 연결 구조체(VP) 및 수평 연결 구조체(PP)가 연속적으로 배치됨에 따라, 본딩된 웨이퍼(W1,W2)의 내부에 반도체 칩 단위로 수직 및 수평 방향으로 연장되는 도전 패스가 구축된다.
여기서, 도면 부호 115는 상기 수직 연결 구조체(VP) 사이에 매립되는 층간 절연막(115)을 지시할 수 있고, 170a 및 170b는 제 1 웨이퍼(W1) 의 후면으로 노출된 테스트 패드들일 수 있다. 일 예로서, 테스트 패드(170a)는 도 8a 및 도 8b에 도시된 송신부(Ta)에 해당할 수 있고, 테스트 패드(170b)는 도 8a 및 도 8b에 도시된 수신부(Tb)에 해당될 수 있다.
도 11은 본 발명의 일 실시예에 따른 4개의 웨이퍼가 본딩된 적층형 반도체 장치의 세부 단면도이다.
도 11을 참조하면, 제 1 내지 제 4 웨이퍼(W1~W4)가 적층될 수 있다. 제 1 내지 제 4 웨이퍼(W1~W4) 각각은 복수의 반도체 칩으로 구획되어 있다. 제 1 내지 제 4 웨이퍼(W1~W4)는 서로 대응되는 패드 구조를 가질 수 있다.
일 예로서, 제 1 및 제 2 웨이퍼(W1, W2)는 페이스 투 페이스 방식으로 적층될 수 있다. 마찬가지로, 제 3 및 제 4 웨이퍼(W3, W4) 역시 제 1 및 제 2 웨이퍼(W1,W2)와 동일하게 페이스 투 페이스 방식으로 적층될 수 있다. 한편, 제 2 및 제 3 웨이퍼(W2,W3)는 백 투 백(back to back) 방식으로 적층될 수 있다.
상기 백 투 백 적층 방식은 웨이퍼의 후면들이 마주하도록 적층하는 방식이다. 일 실시예로서, 제 2 웨이퍼(W2)의 후면 및 제 3 웨이퍼(W3)의 후면에 외부 패드(155)가 배열될 수 있다. 상기 외부 패드(155)는 제 2 및 제 3 웨이퍼(W2,W3)의 내부에 형성되는 TSV(120)와 전기적으로 연결될 수 있다. 상기 외부 패드(155)의 상부 표면에 본딩 패턴(160)이 형성되어, 제 2 웨이퍼(W2)의 본딩 패턴(160)과 제 3 웨이퍼(W3)의 본딩 패턴(160)이 서로 마주할 수 있다. 상기 외부 패드(155) 및 본딩 패턴(160)으로 구성되는 적층물 사이에 절연막(115)이 구비될 수 있다. 상기 본딩 패턴(160)은 하이브리드 본딩 패드일 수 있다.
제 1 내지 제 4 웨이퍼(W1~W4)가 본딩되면, 수직 연결 구조체(VP)는 제 1 내지 제 4 웨이퍼(W1~W4)를 관통하는 형태로 구성되고, 수평 연결 구조체(PP)는 최하위의 제 1 웨이퍼(W1) 및 최상위의 제 4 웨이퍼(W4) 에만 형성될 수 있다. 상기 하부 수평 연결 구조체(PPd)는 도면의 제 2 방향(D2)으로 연장되고, 상기 상부 수평 연결 구조체(PPu)는 도면의 제 3 방향(D3)으로 연장될 수 있다.
이에 따라, 제 1 내지 제 4 웨이퍼(W1~W4)내에, 제 1 내지 제 4 웨이퍼(W1~W4)의 수직 및 수평 방향으로 도전 패스가 생성된다. 상기 도전 패스의 일단에 테스트 바이어스를 인가하면, 상기 도전 패스를 통해 테스트 전류가 흐르게 된다. 테스트 전류의 양을 통해, 웨이퍼들의 본딩이 정상적으로 이루어졌는지 확인할 수 있다. 또한, 도전 패스가 반도체 칩 단위로 발생되므로, 웨이퍼의 어느 위치에서 본딩 불량이 발생되었는지도 정확히 테스트할 수 있다.
도 12는 본 발명의 일 실시예에 따른 2개의 웨이퍼가 페이스 투 백(face to back) 방식으로 본딩된 적층형 반도체 장치의 세부 단면도이다. 도 13은 본 발명의 일 실시예에 따른 4개의 웨이퍼가 다양한 방식으로 본딩된 적층형 반도체 장치의 세부 단면도이다.
도 12를 참조하면, 제 1 및 제 2 웨이퍼(W1) 각각은 이전의 실시예들과 동일하게, 서브 수직 연결 구조체(SVP) 및 수평 연결 구조체(Pd,Pu)를 포함할 수 있다. 본 실시예의 상기 제 1 및 제 2 웨이퍼(W1)는 제 1 웨이퍼(W1)의 상면과 제 2 웨이퍼(W2)의 후면이 마주하도록 적층될 수 있다. 상기 제 1 및 제 2 웨이퍼(W1,W2)를 하이브리드 본딩하기 위한 하이브리드 본딩 패턴(160)이 제 1 웨이퍼(W1)의 상부 표면 및 제 2 웨이퍼(W2)의 하부 표면에 각각 위치될 수 있다. 제 1 및 제 2 웨이퍼(W1,W2)는 공지의 하이브리드 본딩 방식에 의해 본딩될 수 있다.
이때, 제 1 반도체 칩(10-1)의 후면에 본딩 패턴(160)과 노출된 TSV(120)간을 전기적으로 연결하기 위한 외부 패드(155)가 더 형성될 수 있다. 상기 제 2 반도체 칩(10-2)의 전면에 모니터링 패턴(MP)과 본딩 패턴(160)을 전기적으로 연결시키기 위한 외부 패드(155)가 더 형성될 수 있다. 일 실시예로서, 외부 패드(155)는 예를 들어, 재배선층일 수 있다.
제 1 및 제 2 웨이퍼(W1,W2)가 페이스 투 백 방식으로 적층되더라도, 대응되는 서브 수직 연결 구조체(SVP)들이 전기적 및 물리적으로 본딩되면, 적층된 웨이퍼들(W1,W) 내부를 관통하는 수직 연결 구조체(VP)가 생성된다. 또한, 제 1 및 제 2 웨이퍼(W1,W2) 내에 상기 수직 연결 구조체(VP) 사이를 연결하는 수평 구조체(PP)가 구비되기 때문에, 본딩된 제 1 및 제 2 웨이퍼(W1,W2) 내부에 수직 및 수평 방향으로 연장되는 도전 패스가 발생될 수 있다.
도 12는 2개의 웨이퍼를 페이스 투 백 방식으로 적층하는 예를 도시하였지만, 복수의 적층 방식을 혼용하여 3개 이상의 웨이퍼를 하이브리드 본딩할 수 있다.
일 예로서, 도 13에 도시된 바와 같이, 제 1 내지 제 4 웨이퍼(W1~W4)는 각각 서브 수직 연결 구조체들(SVP)을 포함할 수 있다. 이때, 제 1 및 제 4 웨이퍼(W1,W4)는 이웃하는 서브 수직 연결 구조체들(SVP)을 연결하는 수평 연결 구조체(PPd, PPu)를 포함할 수 있다. 제 1 및 제 2 웨이퍼(W1,W2)는 도 12에 도시된 바와 같이, 페이스 투 백 방식으로 본딩될 수 있다. 제 3 및 제 4 웨이퍼(W3, W4) 역시 상기 제 1 및 제 2 웨이퍼(W1,W2)와 동일하게 페이스 투 백 방식으로 본딩될 수 있다. 한편, 제 2 및 제 3 웨이퍼(W2,W3)는 도 9에서 설명된 바와 같이, 백 투 백 방식으로 본딩될 수 있다. 웨이퍼들이 층별로 다양한 방식으로 적층된다 하더라도, 마주하는 서브 수직 연결 구조체들(SVP)이 물리적 및 전기적으로 본딩되면, 제 1 내지 제 4 웨이퍼(W1~W4)를 관통하는 수직 연결 구조체(VP)가 발생된다. 또한, 최하위 및 최상위에 위치되는 제 1 및 제 4 웨이퍼(W1,W4) 상에 이웃하는 서브 수직 연결 구조체(SVP)를 연결하는 수평 연결 구조체(PPd, PPu)가 마련되어, 적층된 웨이퍼들(W1~W4)의 수직 및 수평 방향을 따라 도전 패스가 생성된다.
도 14는 본 발명의 일 실시예에 따른 적층형 반도체 장치의 제조방법을 설명하기 위한 플로우 챠트이다.
도 14를 참조하면, 복수의 웨이퍼들을 하이브리드 본딩 방식을 이용하여 본딩한다(S1). 상술한 바와 같이, 복수의 웨이퍼들은 각각 반도체 칩 단위로 구분되어 있고, 반도체 칩의 에지 영역에 테스트용 도전 패스를 형성하기 위한 복수의 서브 수직 연결 구조체 및 수평 연결 구조체들을 포함할 수 있다. 상기 서브 수직 연결 구조체는 각각의 웨이퍼들을 관통하도록 형성될 수 있다. 본딩된 웨이퍼들 중 최상위 및 최하위에 위치되는 웨이퍼는, 인접하는 서브 수직 연결 구조체를 연결시키는 수평 연결 구조체를 포함할 수 있다. 최상위 웨이퍼의 수평 연결 구조체 및 최하위 웨이퍼의 수평 연결 구조체는 서로 마주하지 않게 교대로 배치되어, 본딩된 웨이퍼 내부에 펄스 형태의 수직 및 수평 도전 패스가 생성된다.
하이브리드 본딩을 완료한 후, 상기 도전 패스를 이용하여 본딩된 복수의 웨이퍼의 본딩 불량을 테스트한다(S2). 상기 테스트 단계(S2)는 상기 도전 패스의 일측 단부에 테스트 바이어스를 인가하는 단계 및 상기 도전 패스의 타측 단부에서 테스트 전류를 검출하는 단계를 포함할 수 있다.
상기 도전 패스의 일단에 테스트 바이어스를 인가하고, 타단에서 테스트 전류를 측정할 때, 측정된 전류량이 임계치 이상의 범위이면 정상적으로 본딩이 진행된 것으로 판단한다. 한편, 측정된 전류량이 임계치보다 작으면, 상하부 서브 수직 연결 구조체(SVP)들 사이에 얼라인(align) 불량이 발생되었거나, 본딩 공정 시, 크랙으로 인해 연결 패턴(CP)이 단선되었음을 판단할 수 있다. 상기 임계치는 테스트 전압 및 도전 패스의 저항값을 고려하여 설정될 수 있다. 본 실시예에서, 테스트 바이어스를 인가하기 전의 도전 패스는 도전 배선 구조물 자체를 의미할 수 있고, 테스트 바이어스를 인가한 상태의 도전 패스는 실제 전류 전달 패스를 의미할 수 있다. 상기 테스트 단계(S2)를 통해 획득된 본딩 불량 정보는 테스트 장비(도시되지 않음), 패키지 장비(도시되지 않음) 혹은 상기 장비들을 통합 제어하는 제어 장비에 저장될 수 있다. 또한, 상기한 본딩 불량 정보를 토대로, 후속의 본딩 공정 조건을 보정할 수 있다.
상기 테스트 단계(S2)후, 웨이퍼 소잉 단계를 수행할 수 있다(S3). 상기 웨이퍼 소잉 단계(S3)는 본딩된 웨이퍼들 전체에 대해 본딩 불량이 발생한 경우를 제외하고, 모두 진행될 수 있다. 이로써, 본딩된 웨이퍼들은 복수의 적층 칩들로 개별화될 수 있다. 개별화된 적층 칩들은 공지의 방식으로 패키징 단계(S4)가 수행되어, 적층형 패키지를 구성할 수 있다.
상기 패키징 단계(S4)는 개별화된 반도체 칩들을 패키지 기판에 실장하는 단계 및 실장된 반도체 칩들을 수지 물질로 밀봉하는 몰딩(molding) 단계를 포함할 수 있다. 또한, 일 실시예로서, 본딩 불량이 검출된 반도체 칩들은 패키징 공정에서 배제될 수 있다. 다른 실시예로서, 본딩 불량을 갖는 반도체 칩이 다른 정상 칩들과 함께 패키지된 경우라면, 상기 본딩 불량을 갖는 반도체 칩은 적층형 패키지내에서 동작되지 않도록 사전 처리될 수 있다.
상기 패키징 단계(S4)이후, 적층형 패키지의 테스트를 수행할 수 있다(S5). 상기 패키지 테스트 단계(S5)는 상술한 웨이퍼 테스트 단계(S2)와 동일하게 본딩된 반도체 칩들 내부에 수직 및 수평 방향으로 테스트 전류를 전달하기 위한 도전 패스를 발생시키는 단계를 포함할 수 있다. 단, 패키지 테스트 단계(S5)는 웨이퍼 테스트(S2)와는 달리 외부 접속 단자를 통해 테스트 전압이 제공될 수 있다. 만일 웨이퍼 테스트 단계(S2)에서 불량이 검출되지 않고, 패키지 테스트 단계(S5)에서 불량이 검출된 경우라면, 하이브리드 본딩 공정은 정상적으로 수행되었지만, 패키징 공정에서 문제가 발생되었음을 예측할 수 있다. 이에 따라, 검출된 불량 정보를 기초로 하여, 패키징 공정 조건을 보정할 수 있다.
상기 패키지 내부의 적층된 반도체 칩에 수직 및 수평 전류 패스를 생성하는 단계를 포함할 수 있다. 상기 수직 및 수평 전류 패스를 통해 전달되는 테스트 전류량에 따라, 패키지 공정 시 반도체 칩의 크랙 등의 문제가 발생되었는 지 테스트 할 수 있다.
그후, 도면에 자세히 도시되지는 않았지만, 적층형 패키지 뒷면에 솔더 볼과 같은 외부 접속 단자를 부착시키는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 칩의 특정 영역, 예를 들어, 테스트 패드들이 배열되는 영역마다 수직 연결 구조체 및 수평 연결 구조체를 포함하는 도전 패스를 형성한다. 복수의 웨이퍼를 본딩시킨 후, 상기 도전 패스의 일단에 테스트 바이어스를 인가하여, 상기 도전 패스를 따라 흐르는 테스트 전류를 검출한다. 상기 테스트 전류량을 통해, 본딩된 반도체 웨이퍼들의 본딩 불량을 검출할 수 있다.
또한, 본 실시예에서는 본딩 패턴을 이용하여 하이브리드 본딩을 실시하는 예에 대해 설명하고 있지만, 일부의 반도체 칩들은 하이브리드 본딩 방식으로 적층되고, 일부의 반도체 칩들은 공지의 범프 본딩 방식으로 적층될 수도 있다. 나아가, 본 실시예의 테스트 방식은 3DS향 메모리 디바이스 및 HBM(High Bandwidth Memory)등 다양한 메모리 장치에 모두 적용될 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
10, 10-1, 10-2, 10-3, 10-4 : 반도체 칩
110 : 반도체 기판 115 : 층간 절연막
120 : TSV 130 : 도전 패턴
140 : 콘택 플러그 150 : 소자층
155 : 외부 패드 160 : 본딩 패턴
161 : 금속 패턴 163 : 절연막 패턴
210 : 버퍼 회로부 230a, 230b : 테스트 신호 생성 회로부
MP : 모니터링 패턴 CP : 연결 패턴
VP : 수직 연결 구조체 PP : 수평 연결 구조체

Claims (18)

  1. 복수의 반도체 칩들을 구비한 웨이퍼들이 하이브리드 본딩(hybrid bonding)된 적층 웨이퍼 구조; 및
    상기 적층 웨이퍼 구조를 관통하도록 형성되는 복수의 수직 연결 구조체 및 인접하는 상기 수직 연결 구조체 간을 연결하는 복수의 수평 연결 구조체를 포함하는 도전 패스를 포함하며,
    상기 도전 패스는 상기 복수의 반도체 칩들 마다 구비되는 적층형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 수평 연결 구조체는 상기 수직 연결 구조체의 상부와 연결되는 상부 수평 연결 구조체 및 상기 수직 연결 구조체의 하부에 위치되는 하부 수평 연결 구조체를 포함하고,
    상기 상부 수평 연결 구조체 및 상기 하부 수평 연결 구조체는 인접하는 서로 다른 수직 연결 구조체와 각각 연결되는 적층형 반도체 장치.
  3. 제 2 항에 있어서,
    상기 상부 수평 연결 구조체 및 상기 하부 수평 연결 구조체는 서로 다른 웨이퍼에 위치되는 적층형 반도체 장치.
  4. 제 2 항에 있어서,
    상기 상부 수평 연결 구조체는 상기 하부 수평 연결 구조체와 오버랩되지 않는 방향으로 연장되는 적층형 반도체 장치.
  5. 제 1 항에 있어서,
    상기 수직 연결 구조체는 상기 웨이퍼 각각을 관통하도록 구성된 서브 수직 연결 구조체들을 포함하고,
    상기 서브 수직 연결 구조체는,
    상기 반도체 칩 내부에 형성되는 TSV(through silicon via);
    상기 TSV 상부에 배치되는 모니터링 패턴;
    상기 반도체 칩 내부에서 상기 TSV와 상기 모니터링 패턴을 전기적으로 연결하는 다층 도전 배선; 및
    상기 모니터링 패턴 상부에 형성되는 하이브리드 본딩 패턴을 포함하는 적층형 반도체 장치.
  6. 제 5 항에 있어서,
    상기 본딩 패턴은 구리 금속막을 포함하는 적층형 반도체 장치.
  7. 제 5 항에 있어서,
    상기 본딩 패턴은 교대로 배치된 적어도 하나의 금속 패턴 및 적어도 하나의 절연 패턴을 포함하는 적층형 반도체 장치.
  8. 제 5 항에 있어서,
    상기 수평 연결 구조체는 상기 다층 도전 배선들 중 선택되는 하나로부터 연장되는 적층형 반도체 장치.
  9. 제 1 항에 있어서,
    상기 특정 영역은 상기 반도체 칩의 에지 영역을 포함하는 적층형 반도체 장치.
  10. 제 1 항에 있어서,
    상기 특정 영역은 상기 반도체 칩의 적어도 하나의 테스트 패드를 포함하는 영역인 적층형 반도체 장치.
  11. 복수의 물질층으로 구성된 본딩 패턴을 매개로 본딩하여 적층된 제 1 웨이퍼 및 제 2 웨이퍼로서, 상기 제 1 및 상기 제 2 웨이퍼 각각은 복수의 반도체 칩들을 포함하는 상기 제 1 및 제 2 웨이퍼;
    상기 제 1 및 제 2 웨이퍼를 교대로 경유하는 형태로 구성된 도전 패스;
    상기 도전 패스의 일단에 연결되어 테스트 전압을 인가받는 송신부; 및
    상기 도전 패스의 타단에 연결되어, 상기 송신부로부터 흐르는 전류량을 검출하는 수신부를 포함하는 적층형 반도체 장치.
  12. 제 11 항에 있어서,
    상기 도전 패스는
    상기 제 1 및 제 2 웨이퍼를 관통하도록 구성된 복수의 수직 연결 구조체; 및
    상기 복수의 수직 연결 구조체 사이를 전기적으로 연결하는 복수의 수평 연결 구조체를 포함하는 적층형 반도체 장치.
  13. 제 12 항에 있어서,
    상기 수평 연결 구조체는,
    상기 제 1 웨이퍼에 위치되며, 인접하는 상기 수직 연결 구조체 사이를 연결하는 제 1 수평 연결 구조체; 및
    상기 제 2 웨이퍼에 위치되며, 상기 인접하는 상기 수직 연결 구조체들 사이를 연결하는 제 2 수평 연결 구조체를 포함하며,
    상기 제 1 수평 연결 구조체와 상기 제 2 수평 연결 구조체는 서로 오버랩되지 않게 배열되는 적층형 반도체 장치.
  14. 제 11 항에 있어서,
    상기 도전 패스는 상기 제 1 및 제 2 웨이퍼의 상기 반도체 칩 마다 형성되는 적층형 반도체 장치.
  15. 제 11 항에 있어서,
    상기 본딩 패턴은 교대로 배열되는 적어도 하나의 절연 패턴 및 적어도 하나의 구리 패턴을 포함하는 적층형 반도체 장치.
  16. 복수의 웨이퍼들을 수직 방향으로 적층시킨 후, 하이브리드 본딩(hybrid bonding)하는 단계;
    상기 본딩된 복수의 웨이퍼들의 수직 및 수평 방향으로 테스트 전류를 인가한 후, 상기 테스트 전류량을 측정하여 상기 복수의 웨이퍼들의 본딩 불량을 테스트하는 단계;
    상기 복수의 웨이퍼들을 테스트한 후, 상기 본딩된 복수의 웨이퍼들을 반도체 칩 단위로 소잉하는 단계; 및
    상기 소잉된 반도체 칩들을 패키징하는 단계를 포함하는 적층형 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 하이브리드 본딩된 웨이퍼들을 상기 테스트 전류를 전달하는 도전 패스를 구비하고,
    상기 도전 패스는,
    상기 하이브리드 본딩된 웨이퍼들을 관통하는 복수의 수직 연결 구조체, 및
    인접하는 상기 복수의 수직 연결 구조체 사이를 연결하는 복수의 수평 연결 구조체를 포함하는 적층형 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 패키징하는 단계 이후,
    패키징된 상기 반도체 칩 내부에 상기 테스트 전류를 추가적으로 인가하여 패키징 불량을 검출하는 단계를 더 포함하는 적층형 반도체 장치의 제조방법.
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