CN116190358A - 堆叠型半导体器件及其制造方法 - Google Patents

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CN116190358A
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CN
China
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wafer
connection structure
vertical connection
semiconductor device
pattern
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CN202210837313.7A
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宋星辉
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SK Hynix Inc
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SK Hynix Inc
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Abstract

本公开涉及堆叠型半导体器件及其制造方法。堆叠型半导体器件包括堆叠晶片结构和导电路径。堆叠晶片结构包括彼此混合键合的多个晶片。每个晶片包括一个或更多半导体芯片。导电路径包括多个垂直连接结构和一个或更多水平连接结构。垂直连接结构被形成为穿过堆叠晶片结构。水平连接结构被配置为连接垂直连接结构。

Description

堆叠型半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2021年11月25日提交至韩国知识产权局的韩国申请第10-2021-0164534号的优先权，其整体通过引用并入本文中。
技术领域
各种实施例总体上涉及半导体集成电路技术，更具体地，涉及一种能够在混合键合工艺之后测试键合错误的堆叠型半导体器件，以及制造该堆叠型半导体器件的方法。
背景技术
随着高集成电路器件的不断发展，集成电路器件的间距尺寸可以减小。因此，也可以开发高集成电路器件的封装技术。封装技术可以包括：球栅阵列(BGA)、芯片级封装(CSP)、晶片级封装(WLP)、三维封装、系统级封装(SIP)等。
目前，可以提出一种三维堆叠型封装。可以通过将晶片彼此键合然后切割键合的晶片以形成封装来形成三维堆叠型封装。封装工艺可以在晶片单元处执行，使得可以减少制造工艺并且封装可以分别具有小尺寸。
发明内容
在一个实施例中，一种堆叠型半导体器件可以包括堆叠晶片结构和导电路径。所述堆叠晶片结构可以包括彼此混合键合的多个晶片。所述晶片中的每一个可以包括一个或更多半导体芯片。所述导电路径可以包括多个垂直连接结构和一个或更多水平连接结构。所述多个垂直连接结构形成为穿过所述堆叠晶片结构。所述水平连接结构可以被配置为连接垂直连接结构。
在一个实施例中，堆叠型半导体器件可以包括第一晶片、第二晶片、导电路径、发送器和接收器。所述第一晶片和所述第二晶片可以通过多个键合图案彼此键合，所述多个键合图案包括多个层。所述第一晶片和所述第二晶片中的每一个可以包括一个或更多半导体芯片。所述导电路径可以被配置为延伸穿过所述第一晶片和所述第二晶片。所述发送器可以与所述导电路径的第一端连接以接收测试电压。所述接收器可以与所述导电路径的第二端连接以检测由所述测试电压产生的电流。
在一个实施例中，根据一种制造堆叠型半导体器件的方法，可以通过将多个晶片混合键合来形成键合的晶片。可以通过将测试偏压(电压)施加至穿过所述键合的晶片的导电路径来将测试电流提供至所述键合的晶片，其中，所述导电路径中的开路导致零安培的测试电流。可以通过对测试电流进行测量来确定所述键合的晶片的键合错误。可以将所述键合的晶片切割成多个半导体芯片。然后可以将所述半导体芯片中的每一个进行封装。
在一个实施例中，堆叠型半导体器件可以包括堆叠晶片结构，所述堆叠晶片结构包括多个晶片。所述多个晶片可以彼此混合键合。多个连接结构可以位于所述多个晶片的每一个中。所述多个连接结构可以形成用于测试电流的导电路径，所述导电路径将所述多个晶片互连。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开主题的以上和其他方面、特征和优点，其中：
图1是示出根据示例性实施例的堆叠型半导体器件的立体图；
图2A和图2B是示出根据示例性实施例的堆叠型半导体器件中的晶片的上表面和底表面的平面图；
图3是示出根据示例性实施例的多个键合的半导体芯片的立体图；
图4A是示出根据示例性实施例的应用了面对面键合工艺的堆叠型半导体器件的立体图；
图4B是示出根据示例性实施例的应用了背对背键合工艺的堆叠型半导体器件的立体图；
图5A是示出根据示例性实施例的堆叠型半导体器件中的第一晶片的半导体芯片的平面图；
图5B是示出根据示例性实施例的通过面对面键合工艺键合到图5A的半导体芯片的第二晶片的半导体芯片的平面图；
图6A和图6B是示出根据示例性实施例的堆叠型半导体器件的截面图；
图7是示出根据示例性实施例的堆叠型半导体器件中的导电路径的截面图；
图8A和图8B是示出根据示例性实施例的堆叠型半导体器件中的发送器和接收器的平面图；
图9是示出根据示例性实施例的通过面对面键合工艺键合的堆叠型半导体器件的放大截面图。
图10是示出根据示例性实施例的堆叠型半导体器件的混合键合图案的放大截面图；
图11是示出根据示例性实施例的包括堆叠的四个晶片的堆叠型半导体器件的放大截面图；
图12是示出根据示例性实施例的包括通过面对面键合工艺键合的两个晶片的堆叠型半导体器件的放大截面图；
图13是示出根据示例性实施例的包括通过各种技术键合的四个晶片的堆叠型半导体器件的放大截面图；以及
图14是示出根据示例性实施例的制造堆叠型半导体器件的方法的流程图。
具体实施方式
将参照附图更详细地描述本公开的各种实施例。附图是各种实施例(和中间结构)的示意图。照此，可以预期由于例如制造技术和/或公差而导致的示出的配置和形状的变化。因此，所描述的实施例不应被解释为限于本文所示出的特定配置和形状，而是可以包括不偏离如所附权利要求中限定的本公开的精神和范围的配置和形状的偏差。
本公开参考所提供的示图来描述各种实施例。然而，本公开不应被解释为限于所公开的实施例。尽管将示出和描述本公开的几个实施例，但是本领域普通技术人员将理解的是，在不偏离本公开的原理和精神的情况下，可以做出改变以提供其他实施例。
图1是示出根据示例性实施例的堆叠型半导体器件的立体图，图2A和图2B是示出根据示例性实施例的堆叠型半导体器件中的晶片的上表面和底表面的平面图，以及图3是示出根据示例性实施例的多个键合的半导体芯片的立体图。
参见图1，堆叠型半导体器件100可以包括多个堆叠的晶片W1～Wn。晶片W1～Wn中的每一个可以包括多个半导体芯片10。
参见图2A和图2B，晶片W可以包括上表面W_F和底表面W_B，底表面W_B位于上表面W_F的相对侧。例如，可以在晶片W的上表面W_F上形成器件层。可以在晶片W的上表面W_F和下表面W_B中的至少一个上形成至少一个键合图案。键合图案可以与形成为穿过晶片W的硅通孔(TSV)电连接。
如上所述，TSV可以是形成为穿过晶片W的电极。多个晶片W1～Wn可以经由混合键合工艺来堆叠。混合键合工艺可以是将晶片W1～Wn的键合图案附接的技术。键合图案可以包括导电材料和绝缘材料。混合键合工艺可以解释为直接键合互连工艺或熔合键合工艺。
然而，在晶片W1～Wn经由混合键合工艺堆叠之后，可能不能检测到键合失败(例如晶片裂纹、键合图案之间的未对准等)，因为混合键合工艺阶段和封装测试阶段之间没有测试工艺。因此，如图3所示，可以在没有所述测试工艺的情况下在将晶片分成键合芯片10-1～10-4之后执行封装工艺，导致键合失败仍未被发现。在经由封装工艺完成多芯片封装之后，可以对多芯片封装进行封装测试。当在封装测试中检测到错误时，可能很难准确地确定哪个过程导致错误。
根据示例性实施例，堆叠型半导体器件100可以提供通过键合的晶片延伸的导电路径，测试电流可以流经该导电路径。因此，可以在键合工艺之后监控键合失败。
键合的晶片或键合的半导体芯片可以包括可以布置测试焊盘的测试焊盘区域。测试焊盘区域可以包括导电路径，导电路径被配置为在垂直方向和水平方向上传导测试电流。可以将测试偏压(电压)施加至导电路径的一端。可以在导电路径的另一端检测流经导电路径的测试电流量，以监控诸如键合失败、裂纹等的问题。
图4A是示出根据示例性实施例的应用了面对面键合工艺的堆叠型半导体器件的立体图，图4B是示出根据示例性实施例的应用了背对背键合工艺的堆叠型半导体器件的立体图。为了便于说明，图4A和图4B可以仅示出两个晶片。
参见图4A，第一晶片W1的上表面W_F可以面对第二晶片W2的上表面W_F。然后可以将第一晶片W1键合到第二晶片W2。即，基于虚拟参考线RL以大约180°的角度翻转的第二晶片W2可以键合到第一晶片W1的上表面W_F。第一晶片W1和第二晶片W2的上表面W_F彼此面对的这种键合工艺可以被称为面对面键合工艺。
参见图4B，第一晶片W1的底表面W_B可以面对第二晶片W2的底表面W_B。然后可以将第一晶片W1键合到第二晶片W2。第一晶片W1和第二晶片W2的底表面W_B彼此面对的这种键合工艺可以被称为背对背键合工艺。
可选择地，第一晶片W1的上表面W_F可以键合到第二晶片W2的底表面W_B。
图5A是示出根据示例性实施例的堆叠型半导体器件中的第一晶片的半导体芯片的平面图，图5B是示出根据示例性实施例的通过面对面键合工艺键合到图5A中的半导体芯片的第二晶片的半导体芯片的平面图。
参见图5A和图5B，第一晶片W1和第二晶片W2可以以它们的上表面彼此面对的方式堆叠。例如，第一晶片W1的第一半导体芯片10-1和第二晶片W2的第二半导体芯片10-2可以彼此面对。当第一晶片W1和第二晶片W2具有相同结构时，第一半导体芯片10-1的位置与第二半导体芯片10-2的位置不同。例如，第一半导体芯片10-1和第二半导体芯片10-2可以相对于第一晶片W1或第二晶片W2的中心线CL被对称布置。
例如，第一半导体芯片10-1和第二半导体芯片10-2可以包括主区域A1和边缘区域A2。半导体集成电路可以布置在主区域A1中。边缘区域A2可以被配置为围绕主区域A1。至少一个测试焊盘可以布置在边缘区域A2中。
为了说明面对面键合工艺中监控图案之间的连接，边缘区域A2可以分为左边缘区域A2l、右边缘区域A2r、上边缘区域A2u和下边缘区域A2d。
监控图案MP可以包括：左边缘区域A2l中的左监控图案MPl1～MPln、右边缘区域A2r中的右监控图案MPr1～MPrn、上边缘区域A2u中的上监控图案MPu1～MPum和下边缘区域A2d中的下监控图案MPd1～MPdm。
监控图案MP中的每一个可以是形成为穿过半导体芯片10-1和10-2的垂直连接结构的一部分。例如，监控图案MP可以是连接至边缘区域A2中的垂直连接结构的焊盘电极或键合图案。尽管在附图中未示出，信号传输焊盘也可以形成在主区域A1中。
此外，半导体芯片10-1和10-2可以包括连接图案CP，该连接图案CP被配置为将相邻的监控图案MP彼此连接，从而提供水平导电路径。例如，监控图案MP可以经由连接图案CP与相邻的监控图案中的任一个连接。相反，监控图案MP可以与其余的监控图案间隔开。
例如，第一半导体芯片10-1和第二半导体芯片10-2的第二左监控图案MPl2可以经由连接图案CP连接至相邻的第一左监控图案MPl1。相反，第二左监控图案MP12可以与第三左监控图案MP13电隔离。此外，第四左监控图案MPl4可以通过连接图案CP连接至相邻的第三左监控图案MPl3。相反，第四左监控图案MPl4可以与第五左监控图案MPl5电隔离。
可以最终键合到第二左监控图案MPl2的第二右监控图案MPr2可以与相邻的第一右监控图案MPr1电隔离。相反，第二右监控图案MPr2可以经由连接图案CP与第三右监控图案MPr3电连接。可以最终键合到第四左监控图案MPl4的第四右监控图案MPr4可以与相邻的第三右监控图案MPr3电隔离。相反，第四右监控图案MPr4可以经由连接图案CP与第五右监控图案MPr5电连接。
图6A和图6B是示出根据示例性实施例的堆叠型半导体器件的截面图，图7是示出根据示例性实施例的堆叠型半导体器件中的导电路径的截面图。图6A和图6B是沿着图5A和图5B中的线VI-VI’截取的截面图。
参见图6A和图6B，第二晶片W2可以位于第一晶片W1之上。第一晶片W1的上表面W_F可以面对第二晶片W2的上表面W_F。因此，第二半导体芯片10-2的第一右监控图案至第五右监控图案MPr1～MPr5可以面对第一半导体芯片10-1的第一左监控图案至第五左监控图案MPl1～MPl5。
第一半导体芯片10-1的连接图案CP可以连接在第二左监控图案MPl2与第三左监控图案MPl3之间以及第四左监控图案MPl4与第五左监控图案MPl5之间。第二半导体芯片10-2的连接图案CP可以连接在第一右监控图案MPr1与第二右监控图案MPr2之间以及第三右监控图案MPr3与第四右监控图案MPr4之间。
在示例性实施例中，连接图案CP可以包括在监控图案CP之下的金属接线。
例如，如图6A所示，连接图案CP可以是第一晶片W1或第二晶片W2中监控图案MP之下的最上面的金属互连层。
可选择地，连接图案CP可以包括多个多互连层中的任何一个。例如，包括至少一个接触插塞和至少一个金属接线的接线结构180可以插置在连接图案CP与监控图案MP之间。通过插入接线结构180，连接图案CP可以具有各种高度。如图6B所示，连接图案CP可以通过利用接线结构180经由晶片W1、W2或半导体芯片10-1和10-2的底表面W_B暴露出。
此外，第一晶片W1的连接图案CP和第二晶片W2的连接图案CP可以交替布置，使得导电路径不被切断。
参见图7，当第一晶片W1和第二晶片W2彼此键合时，可以基于垂直连接结构来形成垂直导电路径VP。此外，可以基于从垂直导电路径VP的两端沿反平行方向延伸的连接图案CP来形成水平导电路径PP。反平行方向可以是具有180°或基本180°相位差的平行方向。因此，在第一晶片W1的连接图案CP与第二晶片W2的连接图案CP之间可能不存在交叠部分。结果，包括垂直导电路径VP和水平导电路径PP的导电路径P1可以形成在第一晶片W1和第二晶片W2的边缘区域A2中。
在示例性实施例中，对应于导电路径P1的一端的监控图案MP可以被设置为发送器Ta。电连接至发送器Ta并且可以或可以不物理地连接至发送器Ta的另一个监控图案MP可以被设置为接收器Tb。当将测试偏压(电压)施加至发送器Ta时，测试电流可以在第一晶片W1和第二晶片W2的垂直方向和水平方向上流经导电路径P1。接收器Tb可以电连接至测试电流测量构件以测量由于测试偏压而在导电路径P1中流动的测试电流量。可以基于由测试电流测量电路(未示出)检测到的测试电流量来检测晶片W1与W2之间的键合错误。
例如，当在混合键合的第一晶片W1与第二晶片W2之间发生键合错误时，导电路径P1的电阻可能由于键合错误而大大增加。因此，与没有键合错误的情况相比，较少的测试电流量可以流经导电路径P1。因此，可以看出，通过测量流经导电路径P1的测试电流量，可以容易地检测到键合的晶片之间的键合错误。可以注意的是，当键合错误导致导电路径P1开路时，在导电路径P1中没有电流流动。
在示例性实施例中，发送器Ta可以位于第二晶片W2处，而接收器Tb可以位于第一晶片W1处。可选择地，发送器Ta可以位于第一晶片W1处，而接收器Tb可以位于第二晶片W2处。此外，发送器Ta和接收器Tb都可以位于第一晶片W1或第二晶片W2处。
此外，发送器Ta和接收器Tb可以位于边缘区域A2中。可选择地，发送器Ta和接收器Tb可以位于主区域A1中。此外，发送器Ta和接收器Tb中的一个可以在主区域A1中，而发送器Ta和接收器Tb中的另一个可以在边缘区域A2中。
图8A和图8B是示出根据示例性实施例的堆叠型半导体器件中的发送器和接收器的平面图。
参见图8A，发送器Ta可以布置在主区域A1中。发送器Ta可以经由重分布层(RDL)190电连接至监控图案MPa(在下文中，发送监控图案)。
可以与监控图案MPa相邻并且与监控图案MPa物理间隔开的监控图案MPb(在下文中，接收监控图案)可以经由RDL 190电连接至主区域A1中的接收器Tb。
当将测试偏压(电压)施加至主区域A1中的发送器Ta时，发送监控图案MPa也可以通过RDL 190具有测试偏压(电压)。由于测试偏压，在导电路径P1中可以导致测试电流，并且测试电流可以被接收器Tb接收，接收器Tb可以电连接至接收监控图案MPb。然后可以通过测试电流测量电路(未示出)来测量测试电流。晶片W1和W2的键合错误可以导致导电路径P1的电阻改变，这可以导致测试电流改变，因为测试电流与导电路径P1中的电阻直接相关。因此，混合键合的晶片W1和W2的键合错误可以基于测量的测试电流来检测(或监控)。因此，发送监控图案MPa中的测试偏压(电压)可以导致测试电流经由边缘区域A2中的导电路径P1至接收监控图案MPb。当键合错误(或一些其他错误，诸如导电路径P1中的裂纹)导致开路时，测试电流将为零安培。
参见图8B，布线图案195可以连接在发送器Ta与发送监控图案MPa之间。布线图案195可以被配置为围绕主区域A1的边缘。布线图案195可以包括连接至发送器Ta的一端和连接至发送监控图案MPa的另一端。边缘区域A2中的导电路径P1可以连接在发送监控图案MPa与接收监控图案MPb之间。接收监控图案MPb可以经由RDL 191连接至接收器Tb。布线图案195可以包括与监控图案MP和连接图案CP的层级不同的层级上的导电层。附图标记CT可以指示连接在不同层级上的金属布线之间的接触件或接触塞。
因此，键合的晶片或键合的半导体芯片还可以包括布线图案195，布线图案195在与垂直导电路径和水平导电路径不同的层级上，以监控键合的晶片的各个位置处的裂纹和键合错误。
图9是示出根据示例性实施例的通过面对面键合工艺键合的堆叠型半导体器件的放大截面图。
参见图9，堆叠型半导体器件可以包括混合键合的第一晶片W1和第二晶片W2。第一晶片W1和第二晶片W2中的每一个可以包括半导体衬底110和集成在半导体衬底110上的器件层150。此外，第一晶片W1和第二晶片W2可以由多个半导体芯片来分类。供作参考，图9示出了第一晶片W1的半导体芯片和第二晶片W2的半导体芯片的部分。如上所述，半导体芯片中的每一个可以包括围绕主区域A1的边缘区域A2。此外，堆叠型半导体器件可以包括用于检测键合错误的导电路径。导电路径可以包括多个垂直连接结构VP和多个水平连接结构PP。例如，多个垂直连接结构VP和多个水平连接结构PP可以布置在晶片W1和W2的每个半导体芯片的边缘区域A2中。
垂直连接结构VP中的每一个可以包括第一子垂直连接结构SVP1和第二子垂直连接结构SVP2。第一子垂直连接结构SVP1可以位于第一晶片W1中。第二子垂直连接结构SVP2可以位于第二晶片W2中。例如，被配置为接收相同信号的第一子垂直连接结构SVP1和第二子垂直连接结构SVP2可以彼此键合以形成垂直连接结构VP。
第一子垂直连接结构SVP1可以包括TSV 120、导电图案130、接触插塞140、监控图案MP和键合图案160。第二子垂直连接结构SVP2可以包括键合图案160、接触插塞140、导电图案130和TSV 120。垂直连接结构VP可以在第一方向D1上延伸。
在示例性实施例中，TSV 120可以形成为穿过晶片W1和W2中的每一个的半导体衬底110。导电图案130和接触插塞140可以形成在TSV 120之上以电耦接至TSV 120。例如，导电图案130可以包括至少一个金属接线图案。接触插塞140可以形成在金属接线图案之间。导电图案130和接触插塞140可以位于器件层150中。监控图案MP可以形成在接触插塞140上。在示例性实施例中，接触插塞140可以包括形成在导电图案130与监控图案MP之间的一个导电图案。可选择地，接触插塞140可以包括形成在导电图案130与监控图案MP之间的多层导电图案。例如，监控图案MP可以包括多互连层的最上层金属层。
键合图案160可以包括具有高电导率和良好电迁移的铜层。
示例性实施例的键合图案160可以包括混合键合图案，混合键合图案被配置为将第一晶片W1和第二晶片W2稳定地彼此键合。
图10是示出根据示例性实施例的堆叠型半导体器件的混合键合图案的放大截面图。
如图10所示，第一晶片W1的键合图案160d和第二晶片W2的键合图案160u可以分别包括至少一个金属图案161和至少一个绝缘图案163。金属图案161和绝缘图案163可以被交替地布置。例如，金属图案161可以包括铜层，绝缘图案163可以包括氧化硅层。
键合图案160d和160u可以经由混合键合工艺利用热来键合。
垂直连接结构VP可以提供垂直导电路径，垂直导电路径被配置为穿透堆叠的半导体芯片或堆叠的晶片。
水平连接结构PP可以被配置为将相邻的垂直连接结构VP彼此电连接。例如，水平连接结构PP可以包括连接图案CP，连接图案CP被配置为连接垂直连接结构VP中的导电图案或金属接线。如上所述，连接图案CP可以被配置为将相邻的垂直连接结构VP的导电图案130彼此连接。可选择地，连接图案CP可以从导电图案130来延伸。
水平连接结构PP可以连接至形成为穿过第一半导体芯片10-1和第二半导体芯片10-2的一个垂直连接结构VP的下端和上端。连接至垂直连接结构VP的下端的下水平连接结构PPd可以位于第一半导体芯片10-1处。下水平连接结构PPd可以在第二方向D2上延伸。第二方向D2可以平行于半导体衬底110的表面。连接至垂直连接结构VP的上端的上水平连接结构PPu可以位于第二半导体芯片10-2处。上水平连接结构PPu可以在第三方向D3上延伸。与第二方向D2相比，第三方向D3可以以大约180°的角度倾斜。因此，下水平连接结构PPd与上水平连接结构PPu之间可以不存在交叠部分。
通过在边缘区域A2中连续布置垂直连接结构VP和水平连接结构PP，导电路径可以在键合的晶片W1和W2中沿垂直方向和水平方向延伸。
附图标记115可以指示垂直连接结构VP之间的绝缘中间层。附图标记170a和170b可以指示经由第一晶片W1的底表面暴露出的测试焊盘。例如，测试焊盘170a可以对应于图8A和图8B中的发送器Ta。测试焊盘170b可以对应于图8A和图8B中的接收器Tb。
图11是示出根据示例性实施例的包括堆叠的四个晶片的堆叠型半导体器件的放大截面图。
参见图11，第一晶片至第四晶片W1～W4可以被堆叠。第一晶片W1至第四晶片W4中的每一个可以被划分为多个半导体芯片。第一晶片W1至第四晶片W4可以包括相应的焊盘结构。
例如，第一晶片W1和第二晶片W2可以以面对面键合工艺来堆叠。第三晶片W3和第四晶片W4也可以以面对面键合工艺来堆叠。第二晶片W2和第三晶片W3可以以背对背键合工艺来堆叠。
在背对背键合工艺中，晶片的底表面可以彼此面对。例如，外部焊盘155可以布置在第二晶片W2和第三晶片W3的底表面上。外部焊盘155可以电连接至第二晶片W2和第三晶片W3中的TSV 120。键合图案160可以形成在外部焊盘155上。因此，第二晶片W2的键合图案160可以面对第三晶片W3的键合图案160。绝缘层115可以形成在包括外部焊盘155和键合图案160的堆叠结构之间。键合图案160可以对应于混合键合焊盘。
当第一晶片W1至第四晶片W4彼此键合时，垂直连接结构VP可以被形成为穿过第一晶片W1至第四晶片W4。水平连接结构PP可以被形成在最下面的晶片(即，第一晶片W1)和最上面的晶片(即，第四晶片W4)中。下水平连接结构PPd可以在第二方向D2上延伸。上水平连接结构PPu可以在第三方向D3上延伸。
因此，可以在第一晶片W1至第四晶片W4中形成在垂直方向和水平方向上延伸的导电路径。当将测试偏压施加至导电路径的一端时，测试电流可以流经导电路径。因此，可以通过测量测试电流来确定晶片的键合是否正常(可接受)。此外，因为可以在半导体芯片附近形成导电路径，所以可以准确地识别晶片内的键合错误的位置。在示例性实施例中，水平连接结构PPu可以从多层导电接线(或多互连层：120、130、140或MP)中选择的一个来延伸。
图12是示出根据示例性实施例的包括通过面对面键合工艺键合的两个晶片的堆叠型半导体器件的放大截面图，而图13是示出根据示例性实施例的包括通过各种技术键合的四个晶片的堆叠型半导体器件的放大截面图。
参见图12，第一晶片W1和第二晶片W2中的每一个可以包括子垂直连接结构SVP和水平连接结构Pd和Pu。第一晶片W1的上表面可以面对第二晶片W2的底表面。混合键合图案160可以形成在第一晶片W1的上表面和第二晶片W2的底表面上。第一晶片W1和第二晶片W2可以通过混合键合工艺彼此键合。
外部焊盘155可以形成在第一晶片W1的上表面上。外部焊盘155可以电连接在键合图案160与暴露的TSV 120之间。外部焊盘155可以形成在第二晶片W2的底表面上。外部焊盘155可以电连接在监控图案MP与键合图案160之间。在示例性实施例中，外部焊盘155可以包括RDL。
尽管第一晶片W1和第二晶片W2可以以面对面键合工艺来堆叠，但是当相应的子垂直连接结构SVP彼此电键合和物理键合时，垂直连接结构VP可以被形成为穿过堆叠的晶片W1和W2。此外，因为第一晶片W1和第二晶片W2中的水平连接结构PP可以连接在垂直连接结构VP之间，所以导电路径可以在键合的第一晶片W1和第二晶片W2中沿着垂直方向和水平方向延伸。
图12可以示出以面对面键合工艺堆叠的两个晶片。可选择地，至少三个晶片可以彼此混合键合。
如图13所示，第一晶片W1至第四晶片W4中的每一个可以包括子垂直连接结构SVP。第一晶片W1和第四晶片W4可以包括水平连接结构PPd和PPu，水平连接结构PPd和PPu分别被配置为将相邻的子垂直连接结构SVP彼此连接。如图12所示，第一晶片W1和第二晶片W2可以经由面对面键合工艺来彼此键合。第三晶片W3和第四晶片W4也可以经由面对面键合工艺来彼此键合。如参照图9所示，第二晶片W2和第三晶片W3可以经由背对背键合工艺来彼此键合。尽管可以经由各种技术来堆叠晶片，但是当面对的子垂直连接结构SVP彼此电键合和物理键合时，垂直连接结构VP可以被形成为穿过第一晶片W1至第四晶片W4。此外，因为第一晶片W1和第四晶片W4上的水平连接结构PPd和PPu可以分别连接在子垂直连接结构SVP之间，所以导电路径可以在键合的第一晶片W1至第四晶片W4中沿着垂直方向和水平方向延伸。
图14是示出根据示例性实施例的制造堆叠型半导体器件的方法的流程图。
参见图14，在步骤S1，可以经由混合键合工艺将晶片彼此键合。晶片中的每一个可以被分成半导体芯片。子垂直连接结构和水平连接结构可以被布置在半导体芯片的边缘区域中。子垂直连接结构可以被形成为穿过晶片的每一个。晶片中最上面的晶片和最下面的晶片可以包括水平连接结构，该水平连接结构被配置为将相邻的子垂直连接结构彼此连接。最上面的晶片和最下面的晶片中的水平连接结构可以被交替地布置而无需彼此面对，以在键合的晶片中形成具有脉冲形状(参见图7)的水平导电路径和垂直导电路径。
在完成混合键合工艺之后，在步骤S2，可以利用导电路径来检测晶片的键合失败。特别地，可以将测试偏压施加至导电路径的一端。然后可以在导电路径的另一端测量得到的测试电流。
当测量到的测试电流不小于允许范围时，可以确定键合工艺正常。相反，当测量到的测试电流低于允许范围时，可以确定键合工艺异常。也就是说，可以注意的是，上子垂直连接结构和下子垂直连接结构之间可能存在不对准，或者连接图案CP可能由于在键合工艺中形成的裂纹而彼此断开连接。在示例性实施例中，施加测试偏压之前的导电路径可以是导电接线结构。施加测试偏压之后的导电路径可以是实际的电流流动路径。步骤S2获得的键合失败的信息可以存储在例如测试装置、封装装置、被配置为控制这些装置的控制器等中。可以基于任何键合失败的信息来校正后续键合工艺。
在步骤S3，然后可以切割晶片。然而，当对于所有的键合的晶片都确定键合失败时，可能不会执行切割工艺。如果切割工艺被执行，则可以将键合的晶片分割成堆叠的芯片。在步骤S4，可以对堆叠的芯片执行封装工艺以形成堆叠型封装。
封装工艺可以包括将半导体芯片安装在封装基板上并用树脂来模制半导体芯片和封装基板。封装工艺可能不会在任何被认为具有键合失败的半导体芯片上执行。当异常半导体芯片与正常半导体芯片封装在一起时，异常半导体芯片可能已经被预先处理以使堆叠型封装中的异常半导体芯片不能工作。
在步骤S5，然后可以测试堆叠型封装。测试工艺可以包括在半导体芯片中产生导电路径，其可以以与步骤S2中示出的基本相同的方式来键合，以在垂直方向和水平方向上发送测试电流。可以经由外部端子将测试电压施加至封装。当在封装测试中而不是晶片测试检测到错误时，可以注意的是，封装工艺可能是异常的，而混合键合工艺可能是正常的。因此，可以基于检测到的信息来校正封装工艺。
垂直电流路径和水平电流路径可以流经封装中的堆叠的半导体芯片。可以基于发送至垂直电流路径和水平电流路径的测试电流量来测试诸如半导体芯片的裂纹的问题。
尽管在附图中未示出，但是外部端子(例如，焊球)然后可以安装在堆叠型封装的底表面上。
此外，尽管为了便于描述，本公开中的各个实施例描述了连接相邻垂直连接结构的水平连接结构，但是本公开的实施例不需要如此限制。也就是说，实施例可以具有连接不相邻的垂直连接结构的水平连接结构。
根据示例性实施例，包括垂直连接结构和水平连接结构的导电路径可以形成在半导体芯片的布置有测试焊盘的区域中的每一个中。在将晶片彼此键合之后，可以将测试偏压施加至导电路径的一端以提供通过导电路径的测试电流。可以通过确定测试电流的值来检测键合的晶片的键合错误。
在示例性实施例中，可以利用键合图案将半导体芯片彼此混合键合。可选择地，可以在混合键合工艺期间堆叠任何半导体芯片，并且可以在凸块键合工艺中堆叠其他半导体芯片。此外，示例性实施例的测试工艺可以应用于各种存储器件，例如3DS存储器件和高带宽存储器(HBM)。
本公开的上述实施例旨在说明而非限制任何实施例。各种替代形式和等同形式是可能的。本公开不受本文描述的实施例的限制。本公开也不限于任何特定类型的半导体器件。结合本公开，其他添加方式、减少方式或修改方式是显然的并且旨在落入所附权利要求的范围内。

Claims (20)

1.一种堆叠型半导体器件，包括：
堆叠晶片结构，其包括彼此混合键合的多个晶片，所述晶片中的每一个包括一个或更多半导体芯片；以及
导电路径，其包括多个垂直连接结构和一个或更多水平连接结构，所述多个垂直连接结构形成为穿过所述堆叠晶片结构，所述一个或更多水平连接结构连接所述垂直连接结构。
2.根据权利要求1所述的堆叠型半导体器件，其中，所述水平连接结构包括上水平连接结构和下水平连接结构，所述上水平连接结构与所述多个垂直连接结构中的垂直连接结构的上端连接，所述下水平连接结构与所述垂直连接结构的下端连接，
其中，所述上水平连接结构将所述垂直连接结构连接至第一相邻垂直连接结构，以及
其中，所述下水平连接结构将所述垂直连接结构连接至第二相邻垂直连接结构，所述第二相邻垂直连接结构不同于所述第一相邻垂直连接结构。
3.根据权利要求2所述的堆叠型半导体器件，其中，所述上水平连接结构和所述下水平连接结构位于不同的晶片中。
4.根据权利要求2所述的堆叠型半导体器件，其中，所述上水平连接结构与所述下水平连接结构不交叠。
5.根据权利要求1所述的堆叠型半导体器件，其中，所述垂直连接结构包括形成为穿过每个晶片的子垂直连接结构，以及
其中，所述子垂直连接结构中的每一个包括：
硅通孔TSV，其形成在所述半导体芯片中；
监控图案，其布置在所述TSV中；
多层导电接线，其布置在所述半导体芯片中，以将所述TSV电连接至所述监控图案；以及
混合键合图案，其形成在所述监控图案上。
6.根据权利要求5所述的堆叠型半导体器件，其中，所述键合图案包括铜层。
7.根据权利要求5所述的堆叠型半导体器件，其中，所述键合图案包括交替布置的至少一个金属图案和至少一个绝缘图案。
8.根据权利要求5所述的堆叠型半导体器件，其中，所述水平连接结构从所述多层导电接线中的层延伸。
9.根据权利要求1所述的堆叠型半导体器件，其中，所述导电路径在所述半导体芯片的主区域和所述半导体芯片的边缘区域中的一个或两个中。
10.根据权利要求9所述的堆叠型半导体器件，其中，至少一个测试焊盘在所述半导体芯片的所述边缘区域或所述主区域中。
11.根据权利要求1所述的堆叠型半导体器件，其中，所述水平连接结构中的至少一个连接相邻的垂直连接结构。
12.一种堆叠型半导体器件，包括：
第一晶片和第二晶片，所述第一晶片和所述第二晶片通过多个键合图案彼此键合，所述多个键合图案包括多个层，以及所述第一晶片和所述第二晶片中的每一个包括一个或更多半导体芯片；
导电路径，其延伸穿过所述第一晶片和所述第二晶片；
发送器，其与所述导电路径的第一端连接以接收测试电压；以及
接收器，其与所述导电路径的第二端连接以检测从所述测试电压产生的电流。
13.根据权利要求12所述的堆叠型半导体器件，其中，所述导电路径包括：
多个垂直连接结构，其形成为穿过所述第一晶片和所述第二晶片；以及
多个水平连接结构，其将所述垂直连接结构彼此连接。
14.根据权利要求13所述的堆叠型半导体器件，其中，所述水平连接结构中的每一个包括：
第一水平连接结构，其位于所述第一晶片中，以将所述多个垂直连接结构中的第一垂直连接结构与所述多个垂直连接结构中的第二垂直连接结构连接，所述第二垂直连接结构与所述第一垂直连接结构相邻；以及
第二水平连接结构，其位于所述第二晶片中，以将所述第二垂直连接结构与所述多个垂直连接结构中的第三垂直连接结构连接，所述第三垂直连接结构与所述第二垂直连接结构相邻，
其中，所述第一水平连接结构与所述第二水平连接结构彼此不交叠。
15.根据权利要求12所述的堆叠型半导体器件，其中，所述导电路径布置在所述第一晶片和所述第二晶片的所述半导体芯片的区域中。
16.根据权利要求12所述的堆叠型半导体器件，其中，所述多个键合图案中的键合图案包括交替布置的至少一个绝缘图案和至少一个铜图案。
17.一种制造堆叠型半导体器件的方法，所述方法包括：
通过混合键合多个晶片来形成键合的晶片；
通过将测试偏压施加至穿过所述键合的晶片的导电路径而将测试电流提供至所述键合的晶片，其中，所述导电路径中的开路导致零安培的测试电流；
通过对所述测试电流进行测量来确定所述键合的晶片的键合错误；
将所述键合的晶片切割成多个半导体芯片；以及
将所述半导体芯片中的每一个进行封装。
18.根据权利要求17所述的方法，还包括：在所述混合键合的晶片中形成导电路径以传输所述测试电流，
其中，所述导电路径包括：
多个垂直连接结构，其形成为穿过所述混合键合的晶片；以及
多个水平连接结构，其将所述垂直连接结构彼此连接。
19.根据权利要求18所述的方法，还包括：将所述测试电流另外地施加至封装的半导体芯片以检测封装错误。
20.一种堆叠型半导体器件，包括：
堆叠晶片结构，其包括彼此混合键合的多个晶片；以及
多个连接结构，其位于所述多个晶片的每一个中，
其中，所述多个连接结构形成用于测试电流的导电路径，所述导电路径将所述多个晶片互连。
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