KR20230072145A - 적층 세라믹 소자 및 그 실장 기판 - Google Patents
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- 239000000919 ceramic Substances 0.000 title claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910000679 solder Inorganic materials 0.000 claims description 36
- 239000000463 material Substances 0.000 description 10
- 239000004593 Epoxy Substances 0.000 description 9
- 230000003068 static effect Effects 0.000 description 9
- 239000003985 ceramic capacitor Substances 0.000 description 8
- 230000005611 electricity Effects 0.000 description 8
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 238000005476 soldering Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 238000013016 damping Methods 0.000 description 4
- 238000010304 firing Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 239000002003 electrode paste Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000116 mitigating effect Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- 229910001174 tin-lead alloy Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- -1 BaTiO 3 Inorganic materials 0.000 description 1
- 229910017493 Nd 2 O 3 Inorganic materials 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 230000005534 acoustic noise Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
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- H01G4/005—Electrodes
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/13—Energy storage using capacitors
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Abstract
본 발명은 적층 세라믹 소자 및 그 실장 기판에 관한 것으로, 서로 접합된 바리스터부 및 커패시터부를 포함한다. 본 발명은 바리스터부가 회로기판에 실장되고 커패시터부는 바리스터부의 상부에 접합되므로, 바리스터부에 의한 높은 정전기 응답 특성과 커패시터부에 의한 고용량 커패시턴스의 구현이 동시에 가능하고, 커패시터부의 압전성에 의한 진동을 상쇄시킬 수 있다.
Description
본 발명은 적층 세라믹 소자 및 그 실장 기판에 관한 것으로, 더욱 상세하게는 진동 에너지가 기판으로 전달되는 것을 최소화할 수 있는 적층 세라믹 소자 및 그 실장 기판에 관한 것이다.
일반적으로 적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인해 자동차 등과 같이 높은 신뢰성을 요구하는 분야에서도 그 수요가 증가하고 있다.
적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다. 적층 세라믹 커패시터의 적층체를 형성하는 세라믹 재료는 유전율이 비교적 높은 재료가 사용되는데, 이러한 고유전율 재료는 교류 전압이 인가될 때 압전 현상이 발생하여 두께 방향으로 팽창 및 수축되면서 주기적인 진동을 발생시킬 수 있다. 즉, 커패시터의 내부 전극에 전계가 가해지면, 교류에서는 정극성(+) 및 부극성(-)의 전위가 교대로 인가되기 때문에 적층 세라믹 커패시터의 기계적 변위가 발생하고, 이로 인해 진동이 발생한다. 이러한 진동은 적층 세라믹 커패시터의 외부 전극과 솔더 필렛(solder fillet)을 통해 기판으로 전달되어 기판 전체가 음향 반사면이 되고, 잡음이 되는 진동음이 발생한다. 이 진동음은 대개는 가청 진동수(20~20000Hz)의 진동음에 해당하는 것이고, 사람에게 불쾌한 음역인 경우도 있는 바, 이에 대한 해결책이 필요하게 되었다. 아울러, 기계적 진동은 적층 세라믹 커패시터와 회로기판을 연결하는 솔더층에 크랙이 발생시키는 문제점이 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 진동 에너지가 기판으로 전달되는 것을 최소화하고, 진동 에너지에 의한 솔더 필렛의 크랙을 방지할 수 있으며, 높은 ESD 내성을 가지는 적층 세라믹 소자 및 그 실장 기판을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 적층 세라믹 소자는, 서로 접합된 바리스터부 및 커패시터부를 포함하고, 회로기판에 실장되는 적층 세라믹 소자로서, 바리스터부는, 제1 소체와, 제1 소체의 내부에 배치된 바리스터 전극과, 제1 소체의 양측에 구비된 한 쌍의 제1 외부전극을 구비하고, 커패시터부는, 바리스터부의 상부에 접합되며, 제2 소체와, 제2 소체의 내부에 배치된 커패시터 전극과, 제2 소체의 양측에 구비된 한 쌍의 제2 외부전극을 구비하고, 제2 소체의 두께는 제1 소체의 두께보다 두껍고, 한 쌍의 제1 외부전극 각각은 회로기판의 전극과 솔더 필렛으로 연결될 수 있다.
여기서, 솔더 필렛은 제2 외부전극의 하단까지 형성될 수 있다. 또한, 솔더 필렛은 제1 외부전극과 제2 외부전극 사이의 공간으로 연장될 수 있다.
적층 세라믹 소자는 바리스터부와 커패시터부를 접합하는 접합층을 더 포함하고, 접합층은 제1 소체 및 제2 소체 사이에 개재될 수 있다. 여기서, 접합층의 가로 폭은 제1 소체의 길이보다 짧게 형성될 수 있다.
제1 소체의 길이는 제2 소체의 길이보다 길게 형성될 수 있다. 또한, 제1 소체의 폭은 제2 소체의 폭보다 크게 형성될 수 있다.
한편, 본 발명의 실시예에 따른 적층 세라믹 소자의 실장 기판은 복수의 전극이 구비된 회로기판과, 회로기판에 실장된 적층 세라믹 소자를 포함하고, 적층 세라믹 소자는, 제1 소체와, 제1 소체의 내부에 배치된 바리스터 전극과, 제1 소체의 양측에 구비된 한 쌍의 제1 외부전극을 구비한 바리스터부 및 바리스터부의 상부에 접합되고, 제2 소체와, 제2 소체의 내부에 배치된 커패시터 전극과, 제2 소체의 양측에 구비된 한 쌍의 제2 외부전극을 구비한 커패시터부를 포함하며, 제2 소체의 두께는 제1 소체의 두께보다 두껍고, 한 쌍의 제1 외부전극 각각은 회로기판의 전극과 솔더 필렛으로 연결될 수 있다.
여기서, 솔더 필렛은 제2 외부전극의 하단까지 형성될 수 있다. 또한, 솔더 필렛은 제1 외부전극과 제2 외부전극 사이의 공간으로 연장될 수 있다. 아울러, 적층 세라믹 소자에서 제1 소체의 길이는 제2 소체의 길이보다 길게 형성될 수 있다.
본 발명은 바리스터부가 회로기판에 실장되고 커패시터부는 바리스터부의 상부에 접합되므로, 바리스터부에 의한 높은 정전기 응답 특성과 커패시터부에 의한 고용량 커패시턴스의 구현이 동시에 가능하다.
또한, 본 발명은 커패시터부의 하부에 배치된 바리스터부가 정방성을 가지는 물질로 이루어지기 때문에 커패시터부의 압전성에 의한 진동을 상쇄시킬 수 있고, 진동으로 인한 소음을 차단할 수 있다.
또한, 본 발명은 커패시터부의 제2 소체 두께는 바리스터부의 제1 소체 두께보다 두 배 이상 두껍게 형성되기 때문에 고용량의 커패시턴스를 구현할 수 있고, 솔더링 작업 시 솔더가 자연스럽게 바리스터부의 제1 외부전극을 타고 올라가 커패시터부의 제2 외부전극 하단까지 형성될 수 있다.
또한, 본 발명은 솔더 필렛이 제2 외부전극의 하단까지 형성되므로, 커패시터부의 제2 외부전극과 전기적으로 연결되면서도 제2 외부전극과 접하는 면적이 현저히 줄어들기 때문에 커패시터부로부터 전달되는 응력이 최소화되어 크랙을 방지할 수 있다.
또한, 본 발명은 솔더 필렛의 대부분이 접하는 바리스터부의 경우 적층 수가 적어 압전 응력이 높지 않기 때문에 솔더 필렛에 작용하는 힘이 작아져 크랙 발생 가능성을 현저히 낮출 수 있다.
또한, 본 발명은 솔더 필렛이 제1 외부전극과 제2 외부전극 사이의 공간으로 연장되게 형성되므로 크랙 방지에 효과적이면서도 접합 상태가 안정적으로 유지될 수 있다.
또한, 본 발명은 제1 소체의 크기가 제2 소체의 크기보다 길이 방향 및 폭 방향 중 적어도 하나의 방향으로 더 크게 구비될 수 있기 때문에 커패시터부의 진동을 감쇄시키는 효과를 높일 수 있고, 솔더링 작업 시 솔더가 제2 외부전극의 하단 이상의 높은 위치로 올라가는 것이 자연스럽게 방지될 수 있다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 소자를 도시한 측면도이다.
도 2는 본 발명의 실시예에 따른 적층 세라믹 소자에서 바리스터부를 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 적층 세라믹 소자에서 커패시터부를 도시한 단면도이다.
도 4는 도 1의 적층 세라믹 소자가 회로기판에 실장된 모습을 도시한 측면도이다.
도 5는 본 발명의 다른 실시예에 따른 적층 세라믹 소자를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 적층 세라믹 소자를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 적층 세라믹 소자에서 바리스터부를 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 적층 세라믹 소자에서 커패시터부를 도시한 단면도이다.
도 4는 도 1의 적층 세라믹 소자가 회로기판에 실장된 모습을 도시한 측면도이다.
도 5는 본 발명의 다른 실시예에 따른 적층 세라믹 소자를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 적층 세라믹 소자를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다.
이하의 도면들에 있어서, 바리스터부(100)의 제1 소체(110), 바리스터 전극(120) 및 한 쌍의 제1 외부전극(130) 및 커패시터부(200)의 제2 소체(210), 커패시터 전극(220) 및 한 쌍의 제2 외부전극(230)의 두께, 크기, 형상은 편의를 위해서 다소 과장되게 도시되었으며, 특히 제1 및 제2 외부전극(130,230)의 두께, 크기는 일 예로 제시되었을 뿐이므로 적절히 변경 가능하다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 소자를 도시한 측면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 소자(1)는 바리스터부(100), 커패시터부(200) 및 접합층(300)을 포함하여 구성될 수 있다.
적층 세라믹 소자(1)는 바리스터부(100) 및 커패시터부(200)가 서로 접합된 구조로서, 후술할 회로기판(도 4의 도면 부호 410)에 솔더링 작업 시 바리스터부(100)가 회로기판(410)에 실장되고, 커패시터부(200)는 바리스터부(100)의 상부에 접합될 수 있다. 이러한 적층 세라믹 소자(1)는 바리스터부(100)에 의한 높은 정전기 응답 특성과 커패시터부(200)에 의한 고용량 커패시터를 동시에 구현할 수 있다.
도 2는 본 발명의 실시예에 따른 적층 세라믹 소자에서 바리스터부를 도시한 단면도이다.
도 2를 참조하면, 바리스터부(100)는 제1 소체(110), 바리스터 전극(120) 및 한 쌍의 제1 외부전극(130)을 구비할 수 있다. 제1 소체(110)는 복수의 바리스터층이 적층된 후 소성되어 일체로 형성될 수 있다. 도 2에서는 편의상 복수의 바리스터층의 도시를 생략하였으나, 제1 소체(110)는 10층 이하의 바리스터층이 적층되어 형성될 수 있다.
제1 소체(110)의 복수의 바리스터층 각각은 유전율을 갖는 절연체로 이루어질 수 있으며, 일례로 복수의 바리스터층 각각은 Zr, Nb, Pr, Bi, Co, Si, Cr, Zn 및 Mn으로 이루어진 군에서 선택된 적어도 1종의 산화물을 포함할 수 있다. 또한, 복수의 바리스터층 각각은 동종의 바리스터 물질을 포함하거나 이종의 바리스터 물질을 포함할 수 있다.
바리스터 전극(120)은 서로 다른 바리스터층 상에 구비되거나, 동일한 바리스터층의 양면에 구비될 수 있다. 바리스터 전극(120)의 배치 구조는 특별히 제한되지 않으며, 예를 들면 바리스터 전극(120)은 제1 바리스터층의 일면에 길이 방향으로 일정 간격 이격되게 형성된 적어도 두 개의 제1 바리스터 전극(121)과, 바리스터층의 적층 방향으로 제1 바리스터 전극(121)과 이격되고, 제1 바리스터층의 타면 또는 제2 바리스터층의 일면에 형성된 제2 바리스터 전극(122)을 포함할 수 있다.
바리스터부(100)의 단면 상에서 제1 바리스터 전극(121)은 제2 바리스터 전극(122)을 중심으로 상하에 간격을 두고 배치될 수 있다. 즉, 제1 바리스터 전극(121)이 구비된 제1 바리스터층과 제2 바리스터 전극(122)이 구비된 제2 바리스터층이 반복적으로 번갈아가며 적층될 수 있다. 이와 같이, 바리스터부(100)는 바리스터 전극(120)에 의한 복수의 정전기 경로가 병렬로 구비된 구조이므로 정전기에 대한 응답 특성이 더욱 향상될 수 있다.
또한, 이웃한 제1 바리스터 전극(121)과 제2 바리스터 전극(122)은 일부분이 서로 대향하도록 배치되는 것으로 도시되었으나, 배치 형태는 이에 한정되지 않는다.
제1 바리스터 전극(121) 및 제2 바리스터 전극(122)은 Cu, Ag, Pd, Pt, Au 및 Ni 중 적어도 하나를 포함한 도전성 페이스트가 인쇄되어 형성될 수 있으며, 중간에 배치된 바리스터층에 의해 서로 전기적으로 절연될 수 있다.
바리스터부(100)는 제1 바리스터 전극(121)과 제2 바리스터 전극(122) 사이의 간격 및 바리스터 물질의 입경에 따라 항복전압(Vbr)이 달라질 수 있는데, 자동차 전장용일 경우 높은 항복전압은 필요하지 않기 때문에 두께가 얇게 구현될 수 있다.
한 쌍의 제1 외부전극(130)은 제1 소체(110)의 양측에 구비될 수 있다. 즉, 한 쌍의 제1 외부전극(130)은 제1 소체(110)의 측면을 통해 노출되는 제1 및 제2 바리스터 전극(121,122)과 전기적으로 연결될 수 있다. 또한, 제1 외부전극(130)은 회로기판(410)에 솔더링 작업 시 회로기판(410)의 전극과 바리스터 전극(120) 사이를 연결할 수 있다. 이러한 제1 외부전극(130)은 액상의 전극 페이스트가 담긴 수조에 소체를 부분적으로 담지시키는 디핑 공정 및 가열 공정을 거쳐 형성될 수 있으나, 이에 한정되지는 않는다.
한편, 한 쌍의 제1 외부전극(130) 각각은 복수의 층으로 형성될 수도 있다. 이때, 비록 도시되지는 않았으나, 복수의 층은 제1 소체(110)의 양측면을 통해 노출된 바리스터 전극(120)과 접하고 금속을 포함한 제1 층과, Ag 에폭시를 포함한 제2 층과, 금속을 포함한 제3 층이 순차적으로 적층된 형태일 수 있다. 제1 외부전극(130)의 제1 층과 제3 층은 전기적 연결을 위하여 구리, 니켈, 주석, 주석납 합금 중 적어도 하나의 금속을 포함하여 형성될 수 있다. 이때, 제1 층과 제3 층 사이에 개재된 제2 층은 Ag 에폭시를 포함하여 형성될 수 있다. Ag 에폭시는 전도성을 가지면서 유연성과 탄력성을 가진 물질이기 때문에 응력 변화가 큰 환경에서 충격 완화를 위한 쿠션 역할을 할 수 있다.
바리스터부(100)는 정전기(Electro static discharge: ESD), 서지(Surge)가 유입되는 경우, 정전기, 서지의 전압이 바리스터부(100)의 항복전압보다 크기 때문에 턴온되어 정전기, 서지를 통과시킬 수 있다. 즉, 바리스터부(100)는 정전기, 서지 유입 시 전기적인 저항이 낮아져 절연 파괴되지 않고 정전기, 서지를 통과시킬 수 있다.
이때, 바리스터부(100)의 상부에 접합된 커패시터부(200)는 항복전압이 바리스터부(100)의 항복전압보다 크기 때문에 정전기, 서지는 커패시터부(200)로 유입되지 않고, 바리스터부(100)로 통과될 수 있다.
도 3은 본 발명의 실시예에 따른 적층 세라믹 소자에서 커패시터부를 도시한 단면도이다.
도 3을 참조하면, 커패시터부(200)는 제2 소체(210), 커패시터 전극(220) 및 한 쌍의 제2 외부전극(230)을 구비할 수 있다. 제2 소체(210)는 복수의 유전체층이 적층된 후 소성되어 일체로 형성될 수 있다. 도 3에서는 편의상 복수의 유전체층의 도시를 생략하였으나, 제2 소체(210)는 수십 층에서 수백 층의 유전체층이 적층되어 형성될 수 있다.
제2 소체(210)의 복수의 유전체층 각각은 유전율을 갖는 절연체로 이루어질 수 있으며, 일례로, 복수의 유전체층 각각은 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3, 및 Nd2O3 중 선택된 1종 이상을 포함하는 금속계 산화 화합물을 포함할 수 있다.
커패시터 전극(220)은 복수의 유전체층 각각의 일면에 형성되어 서로 일정 간격을 두고 적층된 구조일 수 있다. 비록 자세히 도시되지는 않았으나, 커패시터 전극(220)은 복수의 제1 유전체층에 형성된 제1 커패시터 전극(221)과, 복수의 제2 유전체층에 형성된 제2 커패시터 전극(222)을 포함할 수 있다. 여기서, 제1 유전체층과 제2 유전체층 각각은 반복적으로 번갈아가며 적층될 수 있고, 이웃한 제1 커패시터 전극(221)과 제2 커패시터 전극(222)은 일부분이 서로 대향하도록 배치될 수 있다.
제1 커패시터 전극(221)과 제2 커패시터 전극(222)은 서로 다른 극성을 갖는 전극으로서, 유전체층 상에 소정의 두께로 Cu, Ag, Pd, Pt, Au 및 Ni 중 적어도 하나를 포함한 도전성 페이스트가 인쇄되어 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
한 쌍의 제2 외부전극(230)은 제2 소체(210)의 양측에 구비될 수 있다. 즉, 한 쌍의 제2 외부전극(230)은 제2 소체(210)의 측면을 통해 노출되는 제1 및 제2 커패시터 전극(221,222)과 전기적으로 연결될 수 있다. 이러한 제2 외부전극(230)은 액상의 전극 페이스트가 담긴 수조에 소체를 부분적으로 담지시키는 디핑 공정 및 가열 공정을 거쳐 형성될 수 있으나, 이에 한정되지는 않는다.
한편, 한 쌍의 제2 외부전극(230) 각각은 복수의 층으로 형성될 수도 있다. 이때, 비록 도시되지는 않았으나, 복수의 층은 제2 소체(210)의 양측면을 통해 노출된 커패시터 전극(220)과 접하고 금속을 포함한 제1 층과, Ag 에폭시를 포함한 제2 층과, 금속을 포함한 제3 층이 순차적으로 적층된 형태일 수 있다. 제2 외부전극(230)의 제1 층과 제3 층은 전기적 연결을 위하여 구리, 니켈, 주석, 주석납 합금 중 적어도 하나의 금속을 포함하여 형성될 수 있다. 이때, 제1 층과 제3 층 사이에 개재된 제2 층은 Ag 에폭시를 포함하여 형성될 수 있다. Ag 에폭시는 전도성을 가지면서 유연성과 탄력성을 가진 물질이기 때문에 응력 변화가 큰 환경에서 충격 완화를 위한 쿠션 역할을 할 수 있다.
한 쌍의 제2 외부전극(230)에 전압이 인가되면, 서로 대향하는 제1 및 제2 커패시터 전극(221,222) 사이에 전하가 축적된다. 이때 적층 세라믹 커패시터의 정전 용량은 제1 및 제2 커패시터 전극(221,222)의 서로 중첩되는 영역의 면적과 비례하므로, 고용량을 위해서 수백 층의 유전체층이 적층될 수 있다. 이와 같이, 수백 층 이상의 유전체층이 적층될 경우 압전성에 의한 응력 및 기계적 변형으로 인한 진동 소음이 더욱 현저하게 발생할 수 있다.
따라서, 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 적층 세라믹 소자(1)는 커패시터부(200)가 바리스터부(100)의 상부에 접합됨으로써, 하부에 배치된 바리스터부(100)가 지지대 역할을 하면서 커패시터부(200)의 진동을 감쇄시켜 소음을 차단할 수 있는 효과가 있다. 바리스터부(100)는 정방성(Tetragonality)을 가지는 물질로 이루어지기 때문에, 재료의 특성상 커패시터부(200)와 같은 압전 효과에 의한 진동이 발생하지 않는다. 따라서, 바리스터부(100)는 커패시터부(200)의 압전성에 의한 진동을 상쇄시킬 수 있고, 소음도 방지할 수 있다.
바리스터부(100)와 커패시터부(200)는 접합층(300)에 의해 서로 접합될 수 있다. 접합층(300)은 제1 소체(110) 및 제2 소체(210) 사이에 개재되어 제1 소체(110) 및 제2 소체(210)를 접합시킬 수 있다. 이러한 접합층(300)의 가로 폭은 제1 소체(110) 및 제2 소체(210) 각각의 길이보다 짧게 형성될 수 있다. 이때 가로에 대한 기준은 도면을 기준으로 한다. 이와 같이, 접합층(300)의 가로 폭은 제1 소체(110) 및 제2 소체(210) 각각의 길이보다 짧게 형성되므로, 접합층(300)이 바리스터부(100)와 커패시터부(200) 사이에 개재된 상태에서도 제1 외부전극(130)과 제2 외부전극(230) 사이에 공간이 형성될 수 있다. 상기 공간은 후술할 솔더 필렛(430)이 채워질 수 있다.
접합층(300)은 접합용 에폭시로 이루어질 수 있다. 접합용 에폭시는 바리스터부(100)와 커패시터부(200)를 전기적 및 열적으로 분리시키도록 비도전성, 내열 특성을 가진 에폭시일 수 있다.
바리스터부(100)와 커패시터부(200)는 접합층(300)을 사이에 두고 적층된 상태에서 함께 소성되어 접합될 수 있다. 또는 바리스터부(100)와 커패시터부(200) 각각에 대하여 소성이 이루어진 이후에 접합층(300)에 의해 접합될 수도 있다.
바리스터부(100)와 커패시터부(200)는 두께가 서로 상이하게 구비될 수 있다. 즉, 커패시터부(200)는 고용량의 커패시턴스를 구현하기 위해 수십 층에서 수백 층의 유전체층이 적층되므로, 커패시터부(200)의 제2 소체(210) 두께는 바리스터부(100)의 제1 소체(110) 두께보다 두 배 이상 두껍게 형성될 수 있다. 일례로, 바리스터부(100)의 제1 소체(110)는 1/3의 두께로 형성될 수 있고, 커패시터부(200)의 제2 소체(210)는 2/3의 두께로 형성될 수 있다.
한편, 비록 도시되지는 않았으나, 적층 세라믹 소자(1)는 서로 접합된 바리스터부(100)와 커패시터부(200)의 양측에 형성되고, 제1 외부전극(130)과 제2 외부전극(230) 각각의 외부면 중 적어도 일부를 덮어 제1 외부전극(130)과 제2 외부전극(230)을 전기적으로 연결하는 한 쌍의 외부단자(미도시)를 더 포함할 수 있다. 이러한 한 쌍의 외부단자는 바리스터부(100)와 커패시터부(200) 사이를 전기적으로 병렬 연결할 수 있고, 바리스터부(100)와 커패시터부(200)의 틀어짐 등을 방지할 수 있다. 이 외에도, 적층 세라믹 소자(1)는 제1 외부전극(130)과 제2 외부전극(230)의 전기적 연결을 위해 제1 외부전극(130)과 제2 외부전극(230)이 서로 맞닿게 적층된 구조일 수 있고, 또는 제1 외부전극(130)과 제2 외부전극(230) 사이의 공간에 도전성 물질이 채워진 구조일 수도 있다.
도 4는 도 1의 적층 세라믹 소자가 회로기판에 실장된 모습을 도시한 측면도이다.
도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 소자(1)의 실장 기판(400)은 적층 세라믹 소자(1)가 실장되는 회로기판(410)과, 회로기판(410)의 상면에 구비된 복수의 전극(420)을 포함할 수 있다.
복수의 전극(420) 각각은 적층 세라믹 소자(1) 중 바리스터부(100)의 제1 외부전극(130)과 연결될 수 있다. 즉, 한 쌍의 제1 외부전극(130) 각각은 회로기판(410)의 전극(420)에 접촉되게 위치한 상태에서 솔더 필렛(430)에 의해 회로기판(410)의 전극(420)에 고정될 수 있다.
여기서, 솔더 필렛(430)이 커패시터부(200)의 중간 정도의 높이까지 올라올 경우, 커패시터부(200)는 유전체층의 적층 수가 많아 압전 응력이 높기 때문에 솔더 필렛(430)에 작용하는 힘이 커지면서 크랙이 발생하게 된다. 따라서, 본 발명은 솔더 필렛(430)이 제2 외부전극(230)의 하단까지 형성된 것을 특징으로 한다.
즉, 본 발명의 솔더 필렛(430)은 대부분이 바리스터부(100)의 제1 외부전극(130)과 접하도록 형성되고, 커패시터부(200)의 제2 외부전극(230)과는 최소한의 면적만 접하는 형태이다. 이와 같이, 솔더 필렛(430)은 커패시터부(200)의 제2 외부전극(230)과 전기적으로 연결되면서도 제2 외부전극(230)과 접하는 면적이 현저히 줄어들기 때문에 커패시터부(200)로부터 전달되는 응력이 최소화되어 크랙을 방지할 수 있다. 또한, 솔더 필렛(430)의 대부분이 접하는 바리스터부(100)는 적층 수가 적어 압전 응력이 높지 않기 때문에 솔더 필렛(430)에 작용하는 힘이 작아져 크랙 발생 가능성을 현저히 낮출 수 있다. 아울러, 커패시터부(200)에서 솔더 필렛(430)을 통해 회로기판(410)으로 전달되는 진동이 최소화되기 때문에 음향 잡음을 저감시킬 수 있다.
바리스터부(100)는 커패시터부(200)에 비해 얇은 두께로 형성되기 때문에 솔더링 작업 시 솔더가 자연스럽게 제1 외부전극(130)을 타고 올라가 제2 외부전극(230)의 하단까지 형성될 수 있다. 또한, 솔더 필렛(430)은 제1 외부전극(130)과 제2 외부전극(230) 사이의 공간으로 연장되게 형성되므로 크랙 방지에 효과적이면서도 접합 상태가 안정적으로 유지될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 적층 세라믹 소자(1)를 도시한 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 적층 세라믹 소자(1)는 바리스터부(100)의 제1 소체(110) 길이가 커패시터부(200)의 제2 소체(210) 길이보다 길게 구비될 수 있다. 이와 같이, 바리스터부(100)의 길이가 커패시터부(200)의 길이보다 더 길게 구비되면, 커패시터부(200)의 지지대 역할을 하는 바리스터부(100)의 면적이 커지므로 커패시터부(200)의 진동을 감쇄시키는 효과가 약 20%가량 상승할 수 있다. 아울러, 바리스터부(100)의 길이가 더 길어지면 바리스터부(100)와 커패시터부(200) 사이에 단차가 형성되므로, 솔더링 작업 시 솔더가 제2 외부전극(230)의 하단 이상의 높은 위치로 올라가는 것이 자연스럽게 방지될 수 있다. 따라서, 커패시터부(200)의 압전 응력으로 인한 크랙이 방지되고, 진동 감쇄 효과가 높아질 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 적층 세라믹 소자를 도시한 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 적층 세라믹 소자(1)는 제1 소체(110)의 길이가 제2 소체(210)의 길이보다 길고, 제1 소체(110)의 폭이 제2 소체(210)의 폭보다 크게 구비될 수 있다. 이와 같이, 바리스터부(100)가 길이 방향 및 폭 방향으로 커패시터부(200)의 크기보다 더 크게 구비되면, 바리스터부(100)의 면적이 커지므로 커패시터부(200)의 진동을 감쇄시키는 효과를 높일 수 있다. 또한, 바리스터부(100)와 커패시터부(200) 사이에 길이 방향 및 폭 방향으로 단차가 형성되기 때문에, 솔더링 작업 시 솔더가 제2 외부전극(230)의 하단 이상의 높은 위치로 올라가는 것이 자연스럽게 방지될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1: 적층 세라믹 소자
100: 바리스터부
110: 제1 소체 120: 바리스터 전극
121: 제1 바리스터 전극 122: 제2 바리스터 전극
130: 한 쌍의 제1 외부전극 200: 커패시터부
210: 제2 소체 220: 커패시터 전극
221: 제1 커패시터 전극 222: 제2 커패시터 전극
230: 한 쌍의 제2 외부전극 300: 접합층
400: 실장 기판 410: 회로기판
420: 복수의 전극 430: 솔더 필렛
110: 제1 소체 120: 바리스터 전극
121: 제1 바리스터 전극 122: 제2 바리스터 전극
130: 한 쌍의 제1 외부전극 200: 커패시터부
210: 제2 소체 220: 커패시터 전극
221: 제1 커패시터 전극 222: 제2 커패시터 전극
230: 한 쌍의 제2 외부전극 300: 접합층
400: 실장 기판 410: 회로기판
420: 복수의 전극 430: 솔더 필렛
Claims (12)
- 서로 접합된 바리스터부 및 커패시터부를 포함하고, 회로기판에 실장되는 적층 세라믹 소자로서,
상기 바리스터부는,
제1 소체와, 상기 제1 소체의 내부에 배치된 바리스터 전극과, 상기 제1 소체의 양측에 구비된 한 쌍의 제1 외부전극을 구비하고,
상기 커패시터부는,
상기 바리스터부의 상부에 접합되며,
제2 소체와, 상기 제2 소체의 내부에 배치된 커패시터 전극과, 상기 제2 소체의 양측에 구비된 한 쌍의 제2 외부전극을 구비하고,
상기 제2 소체의 두께는 상기 제1 소체의 두께보다 두껍고,
상기 한 쌍의 제1 외부전극 각각은 상기 회로기판의 전극과 솔더 필렛으로 연결되는 적층 세라믹 소자. - 제1항에 있어서,
상기 솔더 필렛은 상기 제2 외부전극의 하단까지 형성된 적층 세라믹 소자. - 제2항에 있어서,
상기 솔더 필렛은 상기 제1 외부전극과 상기 제2 외부전극 사이의 공간으로 연장된 적층 세라믹 소자. - 제1항에 있어서,
상기 바리스터부와 상기 커패시터부를 접합하는 접합층을 더 포함하고,
상기 접합층은 상기 제1 소체 및 상기 제2 소체 사이에 개재된 적층 세라믹 소자. - 제4항에 있어서,
상기 접합층의 가로 폭은 상기 제1 소체 및 상기 제2 소체 각각의 길이보다 짧은 적층 세라믹 소자. - 제1항에 있어서,
상기 제1 소체의 길이는 상기 제2 소체의 길이보다 긴 적층 세라믹 소자. - 제6항에 있어서,
상기 제1 소체의 폭은 상기 제2 소체의 폭보다 큰 적층 세라믹 소자. - 제1항에 있어서,
상기 제2 소체의 두께는 상기 제1 소체의 두께보다 두 배 이상 두꺼운 적층 세라믹 소자. - 복수의 전극이 구비된 회로기판; 및
상기 회로기판에 실장된 적층 세라믹 소자를 포함하고,
상기 적층 세라믹 소자는,
제1 소체와, 상기 제1 소체의 내부에 배치된 바리스터 전극과, 상기 제1 소체의 양측에 구비된 한 쌍의 제1 외부전극을 구비한 바리스터부; 및
상기 바리스터부의 상부에 접합되고, 제2 소체와, 상기 제2 소체의 내부에 배치된 커패시터 전극과, 상기 제2 소체의 양측에 구비된 한 쌍의 제2 외부전극을 구비한 커패시터부;
를 포함하며,
상기 제2 소체의 두께는 상기 제1 소체의 두께보다 두껍고,
상기 한 쌍의 제1 외부전극 각각은 상기 회로기판의 전극과 솔더 필렛으로 연결된 적층 세라믹 소자의 실장 기판. - 제9항에 있어서,
상기 솔더 필렛은 상기 제2 외부전극의 하단까지 형성된 적층 세라믹 소자의 실장 기판. - 제10항에 있어서,
상기 솔더 필렛은 상기 제1 외부전극과 상기 제2 외부전극 사이의 공간으로 연장된 적층 세라믹 소자의 실장 기판. - 제9항에 있어서,
상기 제1 소체의 길이는 상기 제2 소체의 길이보다 긴 적층 세라믹 소자의 실장 기판.
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Citations (1)
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|---|---|---|---|---|
| KR100926619B1 (ko) | 2007-12-05 | 2009-11-11 | 삼성모바일디스플레이주식회사 | 적층 세라믹 커패시터를 실장한 인쇄회로기판 및 이를이용한 평판 표시장치 |
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2021
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Patent Citations (1)
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