KR20230070947A - 홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지 - Google Patents

홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20230070947A
KR20230070947A KR1020210157050A KR20210157050A KR20230070947A KR 20230070947 A KR20230070947 A KR 20230070947A KR 1020210157050 A KR1020210157050 A KR 1020210157050A KR 20210157050 A KR20210157050 A KR 20210157050A KR 20230070947 A KR20230070947 A KR 20230070947A
Authority
KR
South Korea
Prior art keywords
connection pad
semiconductor package
inner sidewall
disposed
package substrate
Prior art date
Application number
KR1020210157050A
Other languages
English (en)
Inventor
김시윤
김강훈
송준용
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210157050A priority Critical patent/KR20230070947A/ko
Priority to US17/715,722 priority patent/US20230154835A1/en
Priority to CN202210782375.2A priority patent/CN116130449A/zh
Publication of KR20230070947A publication Critical patent/KR20230070947A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16013—Structure relative to the bonding area, e.g. bond pad the bump connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판의 일 면 상에 배치되는 접속 패드, 및 상기 패키지 기판의 일 면 상에서, 상기 접속 패드와 측면 방향으로 이격하여 배치되는 절연 패턴을 포함한다. 상기 접속 패드는 외부 측벽, 상부로부터 내부 방향으로 경사지도록 배치되는 내부 측벽, 및 상기 내부 측벽의 둘레를 따라 형성되는 홈 패턴(groove pattern)을 포함한다.

Description

홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지{semiconductor package including connection pad having groove pattern}
본 출원은 홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지 제조 공정은, 반도체 집적 공정이 완료된 웨이퍼를 칩 단위로 분리하는 과정, 상기 분리된 칩을 패키지 기판 상에 실장하고 상기 칩과 상기 패키지 기판을 전기적으로 연결하는 과정, 상기 패키지 기판 상에서 상기 칩을 몰딩하는 과정, 및 상기 패키지 기판의 일 면 상에 배치되는 접속 패드 상에 솔더 접속 구조물을 형성하는 과정을 포함하도록 구성될 수 있다.
상기 솔더 접속 구조물은 상기 패키지 기판을 외부 시스템에 전기적으로 연결하는 기능을 수행할 수 있다. 상기 솔더 접속 구조물을 형성하는 과정은 따로 준비된 솔더볼을 상기 접속 패드 상에 마운트 하고, 상기 솔더볼을 열로 리플로우시켜 상기 리플로우된 솔더볼을 상기 접속 패드에 부착시키는 과정으로 진행될 수 있다.
본 출원의 실시 예는 홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 관점에 따르는 반도체 패키지는 패키지 기판, 상기 패키지 기판의 일 면 상에 배치되는 접속 패드, 및 상기 패키지 기판의 일 면 상에서, 상기 접속 패드와 측면 방향으로 이격하여 배치되는 절연 패턴을 포함한다. 상기 접속 패드는 외부 측벽, 상부로부터 내부 방향으로 경사지도록 배치되는 내부 측벽, 및 상기 내부 측벽의 둘레를 따라 형성되는 홈 패턴(groove pattern)을 포함한다.
본 개시의 다른 관점에 따르는 반도체 패키지는 패키지 기판, 상기 패키지 기판의 일 면 상에서 돌출되도록 배치되는 접속 패드, 및 상기 접속 패드 상에 배치되는 솔더 접속 구조물을 포함한다. 상기 접속 패드는 외부 측벽, 상부로부터 내부 방향으로 경사지도록 배치되는 내부 측벽, 상기 내부 측벽과 연결되는 상부면, 및 상기 내부 측벽의 둘레를 따라 나선형 경로를 형성하는 홈 패턴을 포함한다.
본 개시의 일 실시 예에 따르면, 반도체 패키지 제조 공정 중에 상기 접속 패드의 표면에 플럭스를 제공하여 상기 접속 패드 상의 산화막을 제거하는 공정을 신뢰성 있게 진행할 수 있다. 일 예로서, 상기 플럭스가 상기 상부면의 중심으로부터 벗어나도록 제공되더라도, 상기 접속 패드의 내부 측벽에 형성된 홈 패턴을 따라 상기 플럭스가 유동함으로써, 상기 플럭스가 상기 상부면을 전체적으로 커버하도록 할 수 있다. 이에 따라, 후속하는 솔더 접속 구조물 형성 공정에서, 상기 접속 패드와 상기 솔더 접속 구조물 사이의 접합 신뢰성이 향상될 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 2는 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다.
도 3은 본 출원의 일 실시 예에 따르는 반도체 패키지의 접속 패드를 개략적으로 나타내는 사시도이다.
도 4는 도 3의 접속 패드의 홈 패턴을 개략적으로 나타내는 평면도이다.
도 5는 도 3의 접속 패드를 I-I'로 절취한 단면도이다.
도 6 내지 도 10은 본 출원의 일 실시 예에 따르는 접속 패드를 이용하여 솔더 접속 구조물을 형성하는 방법을 개략적으로 나타내는 도면이다.
도 11 및 도 12는 본 출원의 일 비교예에 따르는 접속 패드를 이용하여 솔더 접속 구조물을 형성하는 방법을 개략적으로 나타내는 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시 예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩이나 에이직(ASIC) 칩을 의미할 수 있다. 한편, 상기 반도체 칩은 반도체 다이로 명명될 수도 있다.
반도체 패키지는 상기 반도체 칩이 실장되는 인쇄회로기판을 포함할 수 있다. 상기 인쇄회로기판은 적어도 한 층 이상의 집적 회로 패턴을 포함할 수 있으며, 본 명세서에서 패키지 기판으로 명명될 수 있다. 상기 패키지 기판과 상기 반도체 칩 시이의 통신을 위해, 와이어 본딩과 같은 접속 방법이 적용될 수 있다.
반도체 패키지는 각종 전자 정보 처리 장치, 일 예로서, 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들 등에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 2는 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 평면도이다. 도 2는 도 1의 반도체 패키지에서, 패키지 기판의 일 면 상에서 배치되는 접속 패드 및 절연 패턴을 개략적으로 나타낸다. 설명의 편의상, 도 2에서 도 1의 솔더 접속 구조물은 도시가 생략된다.
도 1을 참조하면, 반도체 패키지(1)는 반도체 칩(200)이 실장되는 패키지 기판(110)을 포함할 수 있다. 패키지 기판(110)은 제1 면(110S1), 및 제1 면(110S1)의 반대쪽인 제2 면(110S2)을 구비할 수 있다. 패키지 기판(110)의 제1 면(110S1) 상에는 접속 패드(120)와 절연 패턴(130)이 배치될 수 있다. 패키지 기판(110)의 제2 면(110S2) 상에는 반도체 칩(200)이 실장될 수 있다. 패키지 기판(110)의 칩 접속 패드(160)와 반도체 칩(200)의 칩 패드(220)가 본딩 와이어(230)에 의해 연결되면서, 패키지 기판(110)과 반도체 칩(200)은 서로 전기적으로 연결될 수 있다.
도시되지는 않았지만, 패키지 기판(110)은 적어도 한 층 이상의 집적 회로 패턴을 포함할 수 있다. 상기 적어도 한층 이상의 집적 회로 패턴은 제1 면(110S1) 상의 접속 패드(120)와 제2 면(110S2) 상의 칩 접속 패드(160)를 전기적으로 연결시킬 수 있다.
도 1 및 도 2를 참조하면, 패키지 기판(110)의 제1 면(110S1) 상에 접속 패드(120)와 절연 패턴(130)이 서로 이격하여 배치될 수 있다. 접속 패드(120)과 절연 패턴(130)은 제1 폭(W1) 만큼 서로 이격하여 배치될 수 있다.
접속 패드(120)는 패키지 기판(110)의 제1 면(110S1)으로부터 돌출되도록 배치될 수 있다. 접속 패드(120)는 필라 형태의 구조물일 수 있다. 도 1을 참조하면, 접속 패드(120)는 외부 측벽(120S1), 내부 측벽(120S2) 및 내부 측벽(120S)과 연결되는 상부면(120S3)을 구비할 수 있다. 접속 패드(120)는 도 3 내지 도 5와 관련하여 후술하는 것과 같이, 내부 측벽(120S2)의 둘레를 따라 형성되는 홈 패턴(groove pattern)을 포함할 수 있다.
접속 패드(120)는 구리와 같은 전도성 물질을 포함할 수 있다. 접속 패드(120) 상에 솔더 접속 구조물(410)이 배치될 수 있다. 일 실시 예에서, 솔더 접속 구조물(410)은 접속 패드(120)의 외부 측벽(120S1), 내부 측벽(120S2) 및 상부면(120S3)을 커버하도록 배치될 수 있다.
솔더 접속 구조물(410)은 접속 패드(120)를 외부 장치에 전기적으로 접속시키는 기능을 수행할 수 있다. 상기 외부 장치는 일 예로서, 전기적 회로를 구비한 하드웨어를 포함할 수 있다. 상기 외부 장치는 일 예로서, 패키지 모듈, 패키지 카드(card) 등을 포함할 수 있다.
도 2에 도시되는 것과 같이, 접속 패드(120)는 패키지 기판(110)의 제1 면(110S1) 상에서 x-방향 및 y-방향을 따라 정렬될 수 있다. 도시되지는 않았지만, 접속 패드(120)는 패키지 기판(110)의 적어도 한 층 이상의 집적 회로 패턴과 전기적으로 연결될 수 있다.
도 1 및 도 2를 참조하면, 절연 패턴(130)이 패키지 기판(110)의 제1 면(110S1)으로부터 돌출되도록 배치될 수 있다. 절연 패턴(130)은 접속 패드(120)와 이격한 상태로 접속 패드(120)를 둘러싸도록 배치될 수 있다. 절연 패턴(130)은 일 예로서, 솔더 레지스트 또는 폴리머를 포함할 수 있다.
도 1을 참조하면, 패키지 기판(110)의 제2 면(110S2) 상에 반도체 칩(200)이 실장될 수 있다. 반도체 칩(200)은 칩 몸체(210) 및 칩 몸체(210)의 일 면(210S) 상에 배치되는 칩 패드(220)를 구비할 수 있다. 칩 패드(220)는 칩 몸체(210)의 일 면(210S) 상의 에지 영역에 배치될 수 있다. 칩 패드(220)는 패키지 기판(110)의 제2 면(110S2) 상에 배치되는 칩 접속 패드(160)와 본딩 와이어(230)를 통해 전기적으로 연결될 수 있다.
한편, 도 1의 실시예에서는 와이어 본딩 방법에 의해, 패키지 기판(110)과 반도체 칩(200)이 전기적으로 연결되고 있지만, 반드시 이에 한정되지 않을 수 있다. 도시되지 않은 다른 실시 예들에 있어서, 반도체 칩은 전도성 범프를 이용하는 플립칩 접합을 통해 패키지 기판(110)과 전기적으로 연결될 수 있다.
도 1을 참조하면, 패키지 기판(110)의 제2 면(110S2) 상에서 반도체 칩(200), 칩 접속 패드(160) 및 본딩 와이어(230)를 매립시키는 몰드층(240)이 배치될 수 있다. 몰드층(240)은 전기적 절연 물질을 포함할 수 있다. 몰드층(240)은 외부 환경으로부터 반도체 칩(200)을 보호하는 역할을 수행할 수 있다.
도 3은 본 출원의 일 실시 예에 따르는 반도체 패키지의 접속 패드를 개략적으로 나타내는 사시도이다. 도 4는 도 3의 접속 패드의 홈 패턴을 개략적으로 나타내는 평면도이다. 도 5는 도 3의 접속 패드를 I-I'로 절취한 단면도이다.
도 3 내지 도 5를 참조하면, 접속 패드(120)는 리세스된 오목 공간(recessed concave space)(R)을 구비하는 필라 구조물일 수 있다. 일 실시 예에서, 리세스된 오목 공간(R)의 깊이(d)는 0 보다 크고 접속 패드의 높이(h)의 1/2 이하일 수 있다. 도 3 및 도 5에서는 리세스된 오목 공간(R)의 깊이(d)가 접속 패드의 높이(h)의 1/2 인 일 예를 도시하고 있다.
접속 패드(120)는 상기 필라 구조물의 외주면에 대응되는 외부 측벽(120S1), 상기 필라 구조물의 상부로부터 내부 방향으로 경사지도록 배치되는 내부 측벽(120S2), 및 내부 측벽(120S2)과 연결되는 상기 필라 구조물의 상부면(120S3)을 구비할 수 있다. 상기 필라 구조물의 상부면(120S3)은 도 1의 패키지 기판(110)의 제1 면(110S1)에 평행한 면일 수 있다. 내부 측벽(120S2) 및 상부면(120S)은 리세스된 오목 공간(R)의 내부에 위치할 수 있다.
또한, 접속 패드(120)는 내부 측벽(120S2)의 둘레를 따라 형성되는 홈 패턴(groove pattern)(125)을 포함할 수 있다. 홈 패턴(125)은 도 1의 패키지 기판(110)의 제1 면(110S1)에 수직인 방향(즉, z-방향)으로 단차를 가지는 계단 패턴일 수 있다. 도 5를 참조하면, 홈 패턴(125)은 패키지 기판(110)의 제1 면(110S1)에 평행한 바닥면(125B), 및 바닥면(125B)과 소정의 경사각(θ)을 가지는 경사면(125W)을 구비할 수 있다. 일 예로서, 경사각(θ)은 0 초과 90 이하의 각을 가질 수 있다.
도 4를 참조하면, 홈 패턴(125)은 내부 측벽(120S2)에 형성되는 소용돌이(voltex) 패턴일 수 있다. 홈 패턴(125)은 내부 측벽(120S2)을 따라 나선형 경로를 형성하도록 배치될 수 있다. 상기 나선형 경로는 내부 측벽(120S2)의 상부로부터 하부를 향해 형성되며, 접속 패드(120)의 상부면(120S3)에 도달할 수 있다. 홈 패턴(125)은 상부면(120S)을 둘러싸도록 배치될 수 있다.
도 6 내지 도 10은 본 출원의 일 실시 예에 따르는 접속 패드를 이용하여 솔더 접속 구조물을 형성하는 방법을 개략적으로 나타내는 도면이다. 도 6 내지 도 10과 관련하여 설명하는 솔더 접속 구조물을 형성하는 방법은 도 3 내지 도 5와 관련하여 설명한 접속 패드(120)를 구비하는 패키지 기판(110)을 이용하여 설명될 수 있다.
도 6을 참조하면, 패키지 기판(110)의 제1 면(110S1) 상에 접속 패드(120)와 절연 패턴(130)이 서로 이격하여 배치될 수 있다. 접속 패드(120)와 절연 패턴(130)은 제1 면(110S1)으로부터 돌출되도록 배치될 수 있다.
접속 패드(120)는 리세스된 오목 공간(recessed concave space)(R)을 구비할 수 있다. 접속 패드(120)는 외부 측벽(120S1), 내부 측벽(120S2) 및 내부 측벽(120S2)과 연결되는 상부면(120S3)를 구비할 수 있다. 절연 패턴(130)은 접속 패드(120)와 소정 간격(W1) 이격한 상태로 접속 패드(120)를 둘러싸도록 배치될 수 있다. 이에 따라, 제1 면(110S)의 상부에서 접속 패드(120)와 절연 패턴(130) 사이에 빈 공간(O)이 형성될 수 있다.
도 7을 참조하면, 접속 패드(120) 상에 형성된 산화막을 제거하기 위해 플럭스(flux)(310)를 접속 패드(120)에 제공한다. 플럭스(130)는 점성을 가진 물질로서, 플럭스 공급 장치(300)에 의해 접속 패드(120)의 상부로 이송된 후에 접속 패드(120)로 제공될 수 있다. 플럭스(310)는 제1 면(110S1) 상에 노출된 접속 패드(120)의 표면을 충분히 커버하도록, 충분한 양이 제공될 수 있다.
한편, 몇몇 경우에 있어서, 플럭스(310)의 공급과 관련된 장비의 오차 또는 공정의 오차가 발생하는 경우, 접속 패드(120) 상의 지정 위치에서 벗어난 위치에 플럭스(310)가 제공될 수 있다. 도 7에서는 접속 패드(120) 상의 기준 위치와 플럭스 공급 장치(300) 상의 기준 위치 사이에 위치 오차가 발생한 일 예를 도시하고 있다. 도 7을 참조하면, 접속 패드(120) 상의 상기 기준 위치에 수직인 제1 축(CX1)과 플럭스 공급 장치(300) 상의 기준 위치에 수직인 제2 축(CX2)이 서로 일치하지 않고, 거리(D)에 해당되는 오차가 발생한 경우를 나타내고 있다.
본 출원의 일 실시 예에 따르면, 플럭스(310)가 접속 패드(120) 상의 지정된 위치에서 벗어난 위치에 플럭스(310)가 제공되더라도, 상기 벗어난 위치에서 플럭스(310)가 적어도 접속 패드(120)의 내부 측벽(120S2)을 커버할 수 있으면, 플럭스(310)는 접속 패드(120)의 내부 측벽(120S2)과 상부면(120S3)을 모두 커버할 수 있도록 유동할 수 있다.
구체적인 일 예에서, 접속 패드(120)의 내부 측벽(120S2)에 제공된 플럭스(310)는 나선형 경로의 홈 패턴(125)을 따라 내부 측벽(120S2)의 둘레를 돌면서 내부 측벽(120S)의 하부로 이동할 수 있다. 상기 나선형 경로는 유동성을 가진 플럭스(310)가 적어도 중력에 의해 홈 패턴(125)을 따라 내부 측벽(120S)의 하부로 이동할 수 있도록 형성될 수 있다. 플럭스(310)는 홈 패턴(125)을 따라 유동하여 접속 패드(120)의 상부면(120S3)에 도달할 수 있다. 즉, 경사형 내부 측벽(120S2)에 형성된 나선형 홈 패턴(125)은 플럭스(310)가 접속 패드(120)의 상부면(120S2)으로 유동할 수 있는 경로를 제공할 수 있다.
도 7을 참조하면, 절연 패턴(130)이 접속 패드(120)를 둘러싸도록 배치되기 때문에, 빈 공간(O)은 막힌 공간일 수 있다. 이에 따라, 플럭스(310)가 빈 공간(O)으로 제공될 때, 플럭스(310)는 상기 막힌 공간의 내부를 유동함으로써, 빈 공간(O)을 충분히 채울 수 있다. 그 결과, 플럭스(310)는 외부 측벽(120S1) 전체를 커버할 수 있다.
도 8은 상술한 동작을 통해, 플럭스(310)가 접속 패드(120)의 외부 측벽(120S1), 내부 측벽(120S2) 및 상부면(120S3)을 커버하는 모습을 나타낸다. 도 9를 참조하면, 플럭스(310)가 도포된 접속 패드(120) 상에 별도로 구비된 솔더볼(400)을 마운트한다.
도 10을 참조하면, 열을 인가하여 솔더볼(400)을 리플로우시킨다. 이때, 상기 인가된 열은 플럭스(310)와 접속 패드(120)를 화학반응시킴으로써, 접속 패드(120) 상에 형성된 산화막을 제거할 수 있다. 또한, 상기 인가된 열은 플럭스(310)를 증발시켜 제거할 수 있다.
도 10을 참조하면, 리플로우된 솔더볼(400)은 산화막이 제거된 접속 패드(120)의 표면을 커버하여 솔더 접속 구조물(410)을 형성할 수 있다. 솔더 접속 구조물(410)은 접속 패드(120)의 외부 측벽(120S1), 내부 측벽(120S2) 및 상부면(120S3)과 접할 수 있다. 솔더 접속 구조물(410)이 외부 측벽(120S1), 내부 측벽(120S2) 및 상부면(120S3)과 모두 접함으로써, 솔더 접속 구조물(410)과 접속 패드(120) 사이의 전기적 접촉 저항이 충분히 감소할 수 있다.
도 11 및 도 12는 본 출원의 일 비교예에 따르는 접속 패드를 이용하여 솔더 접속 구조물을 형성하는 방법을 개략적으로 나타내는 도면이다. 일 비교예에 따르는 접속 패드는 일 실시 예에 따르는 접속 패드와 그 형태가 서로 차별될 수 있다.
도 11을 참조하면, 접속 패드(1200)은 원기둥 형태의 필라 구조물일 수 있다. 접속 패드(1200)는 상기 필라 구조물의 외주면인 외부 측벽(1200S1), 및 외부 측벽(1200S1)과 연결되는 상부면(1200S2)를 구비할 수 있다. 접속 패드(1200)는 본 출원의 일 실시 예에 따르는 접속 패드(120)과 비교할 때, 리세스된 오목 공간(R)을 구비하지 않는다. 또한, 접속 패드(1200)는 내부 측벽 및 상기 내부 측면에 형성되는 홈 패턴을 구비하지 않는다. 절연 패턴(130)이 접속 패드(1200)와 소정 간격으로 이격된 상태로 배치될 수 있다. 절연 패턴(130)은 접속 패드(1200)를 둘러싸도록 배치될 수 있다.
도 11을 참조하면, 도 7과 관련하여 설명한 바와 같이, 장비 오차 또는 공정 오차에 기인하여, 접속 패드(1200) 상의 지정된 위치에서 벗어난 위치에 플럭스(310)가 제공될 수 있다. 도 11에서는 접속 패드(1200) 상의 기준 위치에 수직인 제1 축(CX1')과 플럭스 공급 장치(300) 상의 기준 위치에 수직인 제2 축(CX2) 사이에 거리(D')에 해당되는 위치 오차가 발생한 경우를 나타내고 있다.
본 출원의 일 비교 예에 따르면, 도 11에 도시되는 것과 같이, 플럭스(310)가 접속 패드(1200) 상의 지정 위치에서 벗어난 위치에 플럭스(310)가 제공되는 경우, 플럭스(310)는 접속 패드(1200)의 상부면(1200S2)을 전체적으로 커버하기 어려울 수 있다.
도 12를 참조하면, 접속 패드(1200)의 상부면(1200S2)의 일부분 상에 제공된 플럭스(310)는 평탄한 상부면(1200S2)의 전체로 유동하지 못할 수 있다. 접속 패드(1200)가 본 출원의 일 실시 예에 따르는 접속 패드(120)의 경사형 내부 측벽 및 상기 내부 측벽에 형성되는 나선형 홈을 구비하지 못함으로써, 플럭스(310)가 평탄한 상부면(1200S2)의 일부분에서 전체로 유동할 수 있는 구동력이 부족할 수 있다.
이에 따라, 플럭스(310)와 접촉하지 못한 상부면(1200S2)의 일부 영역에서는 산화막 제거가 충분히 발생하지 않을 수 있다. 그 결과, 솔더볼의 리플로우 공정이 완료된 후에, 상기 산화막이 불충분하게 이루어진 접속 패드(1200)의 영역과 솔더 접속 구조물의 접촉면에서 접착력이 저하되어 접촉 불량이 발생할 수 있다. 상기 접촉 불량은 접속 패드(1200)와 상기 솔더 접속 구조물 사이의 전기적 신뢰성 저하를 발생시킬 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르면, 반도체 패키지는. 패키지 기판, 상기 패키지 기판의 일 면 상에 배치되는 접속 패드, 및 상기 일 면 상에서 상기 접속 패드와 측면 방향으로 이격하여 배치되는 절연 패턴을 포함할 수 있다. 상기 접속 패드는 외부 측벽, 상부로부터 내부 방향으로 경사지도록 배치되는 내부 측벽, 및 상기 내부 측벽의 둘레를 따라 형성되는 홈 패턴을 포함할 수 있다.
본 개시의 일 실시 예에 따르면, 상기 접속 패드의 표면에 플럭스를 제공하여 상기 접속 패드 상의 산화물을 제거하는 공정을 진행할 때, 상기 플럭스가 상기 접속 패드의 상부면의 지정된 위치로부터 벗어나도록 제공되더라도, 상기 접속 패드의 내부 측벽에 형성된 홈 패턴을 따라 상기 플럭스가 유동함으로써, 상기 플럭스가 상기 상부면을 전체적으로 커버하도록 할 수 있다. 이에 따라, 후속하는 솔더 접속 구조물 형성 공정 후에, 상기 접속 패드와 상기 솔더 접속 구조물 사이의 접합 신뢰성이 향상될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시 예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 반도체 패키지,
110: 패키지 기판, 120: 접속 패드,
125: 홈 패턴,
130: 절연 패턴, 160: 칩 접속 패턴,
200: 반도체 칩,
210: 칩 몸체, 220: 칩 패드, 230: 본딩 와이어, 240: 몰드층,
300: 플럭스 공급 장치, 310: 플럭스,
400: 솔더볼, 410: 솔더 접속 구조물,
1200: 접속 패드.

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판의 일 면 상에 배치되는 접속 패드; 및
    상기 패키지 기판의 일 면 상에서, 상기 접속 패드와 측면 방향으로 이격하여 배치되는 절연 패턴을 포함하되,
    상기 접속 패드는
    외부 측벽;
    상부로부터 내부 방향으로 경사지도록 배치되는 내부 측벽; 및
    상기 내부 측벽의 둘레를 따라 형성되는 홈 패턴(groove pattern)을 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 패키지 기판의 상기 일 면의 반대쪽인 다른 면 상에 실장되는 반도체 칩을 더 포함하는
    반도체 패키지.
  3. 제1 항에 있어서,
    상기 접속 패드는 상기 패키지 기판의 상기 일 면으로부터 돌출되도록 배치되는
    반도체 패키지.
  4. 제1 항에 있어서,
    상기 접속 패드는 리세스된 오목 공간(recessed concave space)을 가지는 필라 구조물인
    반도체 패키지.
  5. 제4 항에 있어서,
    상기 접속 패드의 상기 리세스된 오목 공간의 깊이는 0 보다 크고 상기 접속 패드의 높이의 1/2 이하인
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 홈 패턴은
    상기 패키지 기판의 상기 일 면에 수직인 방향으로 단차를 가지는 계단 패턴인
    반도체 패키지.
  7. 제1 항에 있어서,
    상기 홈 패턴은
    상기 내부 측벽에 형성되는 소용돌이(Voltex) 패턴인
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 홈 패턴은
    상기 내부 측벽을 따라 나선형 경로를 형성하도록 배치되는
    반도체 패키지.
  9. 제8 항에 있어서,
    상기 나선형 경로는 상기 내부 측벽의 상부로부터 하부에 도달되도록 형성되는
    반도체 패키지.
  10. 제1 항에 있어서,
    상기 접속 패드는
    상기 내부 측벽과 연결되는 상부면을 더 구비하는
    반도체 패키지.
  11. 제10 항에 있어서,
    상기 홈 패턴은
    상기 내부 측벽 상에서 상기 상부면을 둘러싸도록 배치되는
    반도체 패키지.
  12. 제1 항에 있어서,
    상기 절연 패턴은 상기 접속 패드과 이격한 상태로 상기 접속 패드를 둘러싸도록 배치되는
    반도체 패키지.
  13. 제1 항에 있어서,
    상기 접속 패드 상에 배치되는 솔더 접속 구조물을 더 포함하는
    반도체 패키지.
  14. 패키지 기판;
    상기 패키지 기판의 일 면 상에서 돌출되도록 배치되는 접속 패드; 및
    상기 접속 패드 상에 배치되는 솔더 접속 구조물을 포함하되,
    상기 접속 패드는
    외부 측벽;
    상부로부터 내부 방향으로 경사지도록 배치되는 내부 측벽;
    상기 내부 측벽과 연결되는 상부면; 및
    상기 내부 측벽의 둘레를 따라 나선형 경로를 형성하는 홈 패턴을 포함하는
    반도체 패키지.
  15. 제14 항에 있어서,
    상기 접속 패드는 리세스된 오목 공간(recessed concave space)을 가지는 필라 구조물인
    반도체 패키지.
  16. 제14 항에 있어서,
    상기 홈 패턴은
    상기 패키지 기판의 상기 일 면에 수직인 방향으로 단차를 가지는 계단 패턴인
    반도체 패키지.
  17. 제14 항에 있어서,
    상기 홈 패턴은
    상기 내부 측벽에 형성되는 소용돌이(Voltex) 패턴인
    반도체 패키지.
  18. 제14 항에 있어서,
    상기 나선형 경로는 상기 내부 측벽의 상부로부터 하부에 도달되도록 형성되는
    반도체 패키지.
  19. 제14 항에 있어서,
    상기 홈 패턴은
    상기 상부면을 둘러싸도록 배치되는
    반도체 패키지.
  20. 제14 항에 있어서,
    상기 패키지 기판의 일 면 상에서, 상기 접속 패드와 측면 방향으로 이격하여 배치되는 절연 패턴을 더 포함하는
    반도체 패키지.
KR1020210157050A 2021-11-15 2021-11-15 홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지 KR20230070947A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210157050A KR20230070947A (ko) 2021-11-15 2021-11-15 홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지
US17/715,722 US20230154835A1 (en) 2021-11-15 2022-04-07 Semiconductor package including connection pad including groove pattern
CN202210782375.2A CN116130449A (zh) 2021-11-15 2022-07-05 包括包含沟槽图案的连接焊盘的半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210157050A KR20230070947A (ko) 2021-11-15 2021-11-15 홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230070947A true KR20230070947A (ko) 2023-05-23

Family

ID=86306885

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210157050A KR20230070947A (ko) 2021-11-15 2021-11-15 홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지

Country Status (3)

Country Link
US (1) US20230154835A1 (ko)
KR (1) KR20230070947A (ko)
CN (1) CN116130449A (ko)

Also Published As

Publication number Publication date
CN116130449A (zh) 2023-05-16
US20230154835A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
US10206285B1 (en) Stackable via package and method
KR102491103B1 (ko) 반도체 패키지 및 그 제조방법
US11152296B2 (en) Semiconductor package and manufacturing method thereof
US7939920B2 (en) Multiple die integrated circuit package
US7656031B2 (en) Stackable semiconductor package having metal pin within through hole of package
KR101692441B1 (ko) 반도체 패키지
CN108091615A (zh) 半导体封装件
US20090134528A1 (en) Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
KR20090034081A (ko) 적층형 반도체 패키지 장치 및 이의 제작 방법
KR20100095268A (ko) 반도체 패키지 및 그 제조 방법
KR20170069344A (ko) 반도체 패키지 및 이의 제조방법
KR20130032187A (ko) 멀티-칩 반도체 패키지 및 그 형성 방법
KR20120041010A (ko) 반도체 패키지 및 그 제조 방법
KR20170120257A (ko) 패키지 모듈 기판 및 반도체 모듈
CN111341757A (zh) 制造半导体封装的方法和半导体封装
CN110676242A (zh) 半导体封装件及其制造方法
CN107293520B (zh) 堆叠型半导体封装件
CN103531547A (zh) 半导体封装件及其形成方法
KR20140139332A (ko) 반도체 패키지 및 그 제조 방법
US8354744B2 (en) Stacked semiconductor package having reduced height
KR20210138223A (ko) 반도체 패키지
KR20230070947A (ko) 홈 패턴을 구비하는 접속 패드를 포함하는 반도체 패키지
US7227258B2 (en) Mounting structure in integrated circuit module
CN112309998B (zh) 封装器件及其制备方法、电子设备
KR102540829B1 (ko) 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법