KR20230067496A - 반도체 패키지 - Google Patents

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KR20230067496A
KR20230067496A KR1020220101578A KR20220101578A KR20230067496A KR 20230067496 A KR20230067496 A KR 20230067496A KR 1020220101578 A KR1020220101578 A KR 1020220101578A KR 20220101578 A KR20220101578 A KR 20220101578A KR 20230067496 A KR20230067496 A KR 20230067496A
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권흥규
강태우
김태훈
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Abstract

본 발명의 기술적 사상은 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판; 상기 제1 내지 제3 칩 실장 영역 상에 실장된 제1 내지 제3 반도체 칩; 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장된 제1 스티프너; 및 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장된 제2 스티프너;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 스티프너를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 반도체 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 반도체 패키지의 고성능화됨에 따라 반도체 패키지의 사이즈가 대형화되고 있다. 이러한 대형 사이즈의 반도체 패키지의 경우, 반도체 패키지를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지를 제어하기 위하여 스티프너를 포함하는 반도체 패키지가 이용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 스티프너를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판; 상기 제1 칩 실장 영역 상에 실장된 적어도 하나의 제1 반도체 칩; 상기 제2 칩 실장 영역 상에 실장된 적어도 하나의 제2 반도체 칩; 상기 제3 칩 실장 영역 상에 실장된 적어도 하나의 제3 반도체 칩; 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제1 방향에 수직된 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 및 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너;를 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판; 상기 패키지 기판 상에 실장되고, 상기 제1 칩 실장 영역 상의 제1 방열 공간, 제2 칩 실장 영역 상의 제2 방열 공간, 및 제3 칩 실장 영역 상의 제3 방열 공간을 정의하는, 스티프너; 상기 제1 칩 실장 영역 상에 실장되고 상기 제1 방열 공간 내에 수용된 적어도 하나의 제1 반도체 칩; 상기 제2 칩 실장 영역 상에 실장되고 상기 제2 방열 공간 내에 수용된 적어도 하나의 제2 반도체 칩; 및 상기 제3 칩 실장 영역 상에 실장되고 상기 제3 방열 공간 내에 수용된 적어도 하나의 제3 반도체 칩;을 포함하고, 상기 스티프너는, 상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제1 방향에 수직된 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 및 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너;를 포함하고, 상기 제1 내지 제3 방열 공간은 서로 분리되고, 상기 제1 내지 제3 방열 공간은 제3 방향으로 상기 스티프너의 외부로 노출된, 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하고, 상기 제2 칩 실장 영역은 상기 제1 방향에 수직된 제2 방향으로 이격된 제1 서브 실장 영역, 제2 서브 실장 영역, 및 제3 서브 실장 영역을 포함하는, 패키지 기판; 상기 제1 칩 실장 영역 상에 실장된 제1 메모리 칩; 상기 제1 서브 실장 영역 상에 실장된 제1 전력 관리 집적 회로 칩; 상기 제2 서브 실장 영역 상에 실장된 SOC(System On Chip); 상기 제3 서브 실장 영역 상에 실장된 제2 전력 관리 집적 회로 칩; 상기 제3 칩 실장 영역 상에 실장된 제2 메모리 칩; 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너; 상기 제1 서브 실장 영역과 상기 제2 서브 실장 영역을 분리하도록 상기 제1 브릿지로부터 상기 제2 브릿지까지 상기 제1 방향으로 연장된 제1 스티프너간 브릿지; 및 상기 제2 서브 실장 영역과 상기 제3 서브 실장 영역을 분리하도록 상기 제1 브릿지로부터 상기 제2 브릿지까지 상기 제1 방향으로 연장된 제2 스티프너간 브릿지;를 포함하고, 상기 SOC의 측벽은 상기 제1 브릿지, 상기 제2 브릿지, 상기 제1 스티프너간 브릿지, 및 상기 제2 스티프너간 브릿지에 의해 둘러싸인, 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 반도체 패키지는 패키지 기판을 기계적으로 지지하도록 구성된 스티프너를 포함하므로, 반도체 패키지를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지를 방지 또는 억제할 수 있다. 또한, 스티프너는 패키지 기판 상에 실장되는 반도체 칩들 사이의 영역에 부착되고 패키지 기판의 가장자리부는 반도체 칩 등 실장 부품이 실장되는 영역으로 활용 가능하므로, 스티프너를 이용하여 반도체 패키지의 강성을 강화하면서도 반도체 패키지의 소형화를 도모할 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 패키지 기판 상에 실장된 반도체 칩들은 스티프너를 통해 상방 및 측 방향으로 노출된 구조를 가지므로, 반도체 칩들에 대한 방열 특성을 개선할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 패키지 기판을 나타내는 평면도이다.
도 3a는 도 1의 3A-3A'선에 따른 반도체 패키지의 단면도이다.
도 3b는 도 1의 3B-3B'선에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 내지 도 5d는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 7a는 도 6의 7A-7A'선에 따른 반도체 패키지의 단면도이다.
도 7b는 도 6의 7B-7B'선에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)를 나타내는 평면도이다. 도 2는 본 발명의 예시적인 실시예들에 따른 패키지 기판(110)을 나타내는 평면도이다. 도 3a는 도 1의 3A-3A'선에 따른 반도체 패키지(100)의 단면도이다. 도 3b는 도 1의 3B-3B'선에 따른 반도체 패키지(100)의 단면도이다.
도 1, 도 2, 도 3a, 및 도 3b를 참조하면, 반도체 패키지(100)는 패키지 기판(110), 적어도 하나의 제1 반도체 칩(120), 적어도 하나의 제2 반도체 칩(130), 적어도 하나의 제3 반도체 칩(140), 및 스티프너(stiffener)(150)를 포함할 수 있다.
패키지 기판(110)은 예를 들어, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 패키지 기판(110)은 코어 절연층(111), 복수의 상부 접속 패드(113), 및 복수의 하부 접속 패드(115)를 포함할 수 있다.
코어 절연층(111)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 코어 절연층(111)은 폴리이미드(Polyimide), FR-4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
복수의 상부 접속 패드(113)는 코어 절연층(111)의 상면 상에 제공될 수 있다. 복수의 상부 접속 패드(113)는 패키지 기판(110)과 패키지 기판(110) 상에 실장되는 실장 부품 사이의 전기적 및 물리적 연결을 위한 도전성 연결 부재가 부착되는 패드로 기능할 수 있다. 복수의 하부 접속 패드(115)는 코어 절연층(111)의 하면 상에 제공될 수 있다. 복수의 하부 접속 패드(115)에는 외부 연결 단자들(191)이 부착될 수 있다. 외부 연결 단자들(191)은 패키지 기판(110)과 패키지 기판(110)이 실장되는 외부 기기 사이를 전기적 및 물리적 연결하도록 구성될 수 있다. 외부 연결 단자들(191)은, 예를 들어 솔더 볼 또는 솔더 범프로부터 형성될 수 있다. 복수의 상부 접속 패드(113)와 복수의 하부 접속 패드(115)는 코어 절연층(111) 내에 제공된 금속 배선 구조에 의해 상호 전기적으로 연결될 수 있다.
예를 들어, 복수의 상부 접속 패드(113) 및 복수의 하부 접속 패드(115)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
패키지 기판(110)은 대체로 평판 형태 또는 패널 형태를 가질 수 있다. 패키지 기판(110)은 서로 반대된 상면(119) 및 하면을 포함할 수 있고, 상기 상면(119) 및 하면은 각각 평면일 수 있다. 이하에서, 수평 방향(예를 들어, X 방향 및/또는 Y방향)은 패키지 기판(110)의 상면(119)에 평행한 방향으로 정의될 수 있고, 수직 방향(예를 들어, Z방향)은 패키지 기판(110)의 상면(119)에 수직한 방향으로 정의될 수 있다.
도 2에 도시된 바와 같이, 패키지 기판(110)은 평면적 관점에서 대략 사각형 형태를 가지며, 패키지 기판(110)의 상면(119)은 제1 내지 제4 가장자리(E4)를 포함할 수 있다. 패키지 기판(110)의 제1 및 제2 가장자리(E1, E2)는 제2 수평 방향(예를 들어, X방향)으로 연장될 수 있고, 제3 및 제4 가장자리(E3, E4)는 제2 수평 방향(예를 들어, X방향)에 수직된 제1 수평 방향(예를 들어, Y방향)으로 연장될 수 있다.
패키지 기판(110)은 하나 이상의 제1 반도체 칩(120)이 실장되는 제1 칩 실장 영역(AR1), 하나 이상의 제2 반도체 칩(130)이 실장되는 제2 칩 실장 영역(AR2), 및 하나 이상의 제3 반도체 칩(140)이 실장되는 제3 칩 실장 영역(AR3)을 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 칩 실장 영역(AR1), 제2 칩 실장 영역(AR2), 및 제3 칩 실장 영역(AR3)은 제1 수평 방향(예를 들어, Y방향)으로 서로 이격될 수 있다.
좀 더 구체적으로, 제1 칩 실장 영역(AR1)은 제2 및 제3 칩 실장 영역(AR2, AR3)보다 패키지 기판(110)의 제1 가장자리(E1)에 더 인접할 수 있다. 제1 칩 실장 영역(AR1)은 패키지 기판(110)의 제1 코너 영역(CR1)과 제2 코너 영역(CR2) 사이에 제공될 수 있다. 여기서, 패키지 기판(110)의 제1 코너 영역(CR1)은 패키지 기판(110)의 상면(119)의 제1 가장자리(E1)와 제3 가장자리(E3)가 만나는 꼭지점 근방의 영역으로 정의될 수 있고, 패키지 기판(110)의 제2 코너 영역(CR2)은 패키지 기판(110)의 상면(119)의 제1 가장자리(E1)와 제4 가장자리(E4)가 만나는 꼭지점 근방의 영역으로 정의될 수 있다. 제3 칩 실장 영역(AR3)은 제1 및 제2 칩 실장 영역(AR1, AR2)보다 패키지 기판(110)의 제2 가장자리(E2)에 더 인접할 수 있다. 제3 칩 실장 영역(AR3)은 패키지 기판(110)의 제3 코너 영역(CR3)과 제4 코너 영역(CR4) 사이에 제공될 수 있다. 여기서, 패키지 기판(110)의 제3 코너 영역(CR3)은 패키지 기판(110)의 상면(119)의 제2 가장자리(E2)와 제3 가장자리(E3)가 만나는 꼭지점 근방의 영역으로 정의될 수 있고, 패키지 기판(110)의 제4 코너 영역(CR4)은 패키지 기판(110)의 상면(119)의 제2 가장자리(E2)와 제4 가장자리(E4)가 만나는 꼭지점 근방의 영역으로 정의될 수 있다.
제2 칩 실장 영역(AR2)은 제1 수평 방향(예를 들어, Y방향)에 있어서 제1 칩 살장 영역과 제3 칩 실장 영역(AR3) 사이에 제공될 수 있다. 제2 칩 실장 영역(AR2)은 패키지 기판(110)의 상면(119)의 제3 가장자리(E3)로부터 제4 가장자리(E4)까지 연장될 수 있다.
제1 내지 제3 반도체 칩(120, 130, 140)은 플립 칩 방식으로 패키지 기판(110) 상에 실장될 수 있다. 제1 내지 제3 반도체 칩(120, 130, 140)은 패키지 기판(110)의 상부 접속 패드들(113) 상에 부착된 칩 연결 범프를 통해 패키지 기판(110)에 전기적 및 물리적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(120)은 제1 반도체 칩(120)의 칩 패드들(121)에 부착된 제1 칩 연결 범프들(161)을 통해 플립-칩(flip-chip) 방식으로 패키지 기판(110)의 제1 칩 실장 영역(AR1) 상에 실장될 수 있고, 제2 반도체 칩(130)은 제2 반도체 칩(130)의 칩 패드들에 부착된 제2 칩 연결 범프들(163)을 통해 플립-칩 방식으로 패키지 기판(110)의 제2 칩 실장 영역(AR2) 상에 실장될 수 있고, 제3 반도체 칩(140)은 제3 반도체 칩(140)의 칩 패드들(140p)에 부착된 제3 칩 연결 범프들(165)을 통해 플립-칩 방식으로 패키지 기판(110)의 제3 칩 실장 영역(AR3) 상에 실장될 수 있다. 예를 들어, 제1 내지 제3 칩 연결 범프들(161, 163, 165)은 솔더 범프를 포함할 수 있다. 제1 내지 제3 반도체 칩(120, 130, 140) 각각과 패키지 기판(110) 사이에는 언더필층이 제공될 수 있다. 예를 들어, 제1 언더필층(171)은 패키지 기판(110)과 제1 반도체 칩(120) 사이의 틈을 채우도록 형성되어 제1 칩 연결 범프들(161) 각각의 측벽을 덮을 수 있고, 제2 언더필층(173)은 패키지 기판(110)과 제2 반도체 칩(130) 사이의 틈을 채우도록 형성되어 제2 칩 연결 범프들(163) 각각의 측벽을 덮을 수 있고, 제3 언더필층(175)은 패키지 기판(110)과 제3 반도체 칩(140) 사이의 틈을 채우도록 형성되어 제3 칩 연결 범프들(165) 각각의 측벽을 덮을 수 있다. 제1 내지 제3 언더필층(175)은 각각 에폭시 수지와 같은 언더필 물질로 형성되거나 비전도성 필름으로 형성될 수도 있다. 다른 예시적인 실시예들에서, 제1 내지 제3 반도체 칩(120, 130, 140)은 와이어 본딩 방식으로 패키지 기판(110) 상에 실장될 수도 있다. 제1 내지 제3 반도체 칩(120, 130, 140)은 200㎛ 내지 1000㎛ 사이의 두께를 가질 수 있으나, 제1 내지 제3 반도체 칩(120, 130, 140)의 두께가 이에 한정되는 것은 아니다.
제1 내지 제3 반도체 칩(120, 130, 140)은 서로 다른 종류의 반도체 칩들을 포함할 수 있으며, 패키지 기판(110)을 통해 상호 전기적으로 연결될 수 있다. 제1 내지 제3 반도체 칩(120, 130, 140)은 메모리 칩, SOC(System On Chip), 로직 칩, 전력 관리 집적 회로(Power Management Integrated Circuit: PMIC) 칩 등을 포함할 수 있다. 상기 메모리 칩은 DRAM 칩, SRAM 칩, MRAM 칩, 및/또는 Nand 플래시 메모리 칩을 포함할 수 있다. 상기 로직 칩은 AP(Application Processor), 마이크로프로세서(micro-processor), CPU(Central Processing Unit), 컨트롤러, 또는 ASIC(Application Specific Integrated Circuit) 등을 포함할 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(120) 및 제3 반도체 칩(140)은 각각 메모리 칩, 예를 들어 DRAM 칩을 포함할 수 있다.
예시적인 실시예들에서, 센터 칩(133), 제1 엣지 칩(131), 및 제2 엣지 칩(135)이 패키지 기판(110)의 제2 칩 실장 영역(AR2) 상에 실장될 수 있다. 상기 센터 칩(133)은 패키지 기판(110)의 상면(119)의 중심부에 배치되고, 센터 칩(133)의 칩 패드들(133p)에 부착된 제2 칩 연결 범프들(163)을 통해 패키지 기판(110)에 전기적 및 물리적으로 연결될 수 있다. 상기 제1 엣지 칩(131)은 상기 센터 칩(133)으로부터 측 방향으로 이격되고 상기 센터 칩(133)과 패키지 기판(110)의 제3 가장자리(E3) 사이에 배치될 수 있다. 제1 엣지 칩(131)은 제1 엣지 칩(131)의 칩 패드들(도 7b의 131p)에 부착된 제2 칩 연결 범프들(163)을 통해 패키지 기판(110)에 전기적 및 물리적으로 연결될 수 있다. 제1 엣지 칩(131)은 제1 수평 방향(예를 들어, Y방향)에 대해 제1 지지 기둥(1511)과 제3 지지 기둥(1531) 사이에 배치될 수 있다. 상기 제2 엣지 칩(135)은 센터 칩(133)으로부터 측 방향으로 이격되고 상기 센터 칩(133)과 패키지 기판(110)의 제4 가장자리(E4) 사이에 배치될 수 있다. 제2 엣지 칩(135)은 제2 엣지 칩(135)의 칩 패드들(도 7b의 135p)에 부착된 제2 칩 연결 범프들(163)을 통해 패키지 기판(110)에 전기적 및 물리적으로 연결될 수 있다. 제2 엣지 칩(135)은 제1 수평 방향(예를 들어, Y방향)에 대해 제2 지지 기둥(1513)과 제4 지지 기둥(1533) 사이에 배치될 수 있다. 또한, 패키지 기판(110)의 제2 칩 실장 영역(AR2)에는 수동 소자가 더 탑재될 수 있다.
예시적인 실시예들에서, 상기 센터 칩(133)은 SOC일 수 있고, 로직 회로, 메모리 회로, 디지털 집적 회로(IC), 무선 주파수 집적 회로(RFIC), 및 입출력 회로 중에서 적어도 2개의 회로들을 포함할 수 있다. 또한, 상기 센터 칩(133)은 서버향 SOC로서, DIMM(Dual In-line Memory Module)을 위한 DRAM I/F, 스위치 역할의 PCIe(Peripheral Component Interconnect express) I/F, 및 CPU 등을 포함할 수 있다. 상기 제1 엣지 칩(131) 및 상기 제2 엣지 칩(135)은 각각 PMIC 칩일 수 있다.
스티프너(150)는 패키지 기판(110)의 상면(119) 상에 부착될 수 있다. 스티프너(150)는 패키지 기판(110)을 기계적으로 지지함으로써, 반도체 패키지(100)의 기계적 안전성을 향상시키도록 구성될 수 있다. 예를 들어, 스티프너(150)는 패키지 기판(110)을 기계적으로 지지함으로써, 반도체 패키지(100)를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지(warpage)를 완화 및 억제하도록 구성될 수 있다. 스티프너(150)는 스틸(steel)이나 구리(Cu)와 같은 금속을 포함할 수 있다. 스티프너(150)는 접착층(181)을 통해 패키지 기판(110)의 상면(119)에 부착될 수 있다.
예시적인 실시예들에서, 스티프너(150)는 패키지 기판(110)의 서로 다른 영역에 부착된 제1 스티프너(151)와 제2 스티프너(153)를 포함할 수 있다.
제1 스티프너(151)는 제1 칩 실장 영역(AR1)과 상기 제2 칩 실장 영역(AR2)을 분리 또는 구획하도록 상기 패키지 기판(110) 상에 실장될 수 있다. 평면적 관점에서, 제1 스티프너(151)는 제1 반도체 칩(120)의 측벽을 부분적으로 둘러쌀 수 있다.
제1 스티프너(151)는 패키지 기판(110)의 제1 코너 영역(CR1)에 부착된 제1 지지 기둥(1511), 패키지 기판(110)의 제2 코너 영역(CR2)에 부착된 제2 지지 기둥(1513), 및 제1 지지 기둥(1511)으로부터 제2 지지 기둥(1513)까지 제2 수평 방향(예를 들어, X방향)으로 연장된 제1 브릿지(1515)를 포함할 수 있다. 제1 지지 기둥(1511) 및 제2 지지 기둥(1513)은 각각 대략 사각형의 수평 단면을 가질 수 있다. 또한, 제1 지지 기둥(1511) 및 제2 지지 기둥(1513)은 각각 대략 사각형의 수직 단면을 가질 수 있다. 제1 지지 기둥(1511) 및 제2 지지 기둥(1513)은 각각 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제1 브릿지(1515)는 제1 지지 기둥(1511)으로부터 제2 지지 기둥(1513)까지 제2 수평 방향(예를 들어, X방향)으로 선형적으로 연장되며, 제1 브릿지(1515)의 일 단부는 제1 지지 기둥(1511)에 연결되고 제1 브릿지(1515)의 타 단부는 제2 지지 기둥(1513)에 연결될 수 있다. 평면적 관점에서, 제1 칩 실장 영역(AR1)과 제2 칩 실장 영역(AR2)은 제1 브릿지(1515)를 사이에 두고 이격될 수 있다. 제1 브릿지(1515)는 제2 수평 방향(예를 들어, X방향)을 따라 패키지 기판(110)에 연속적으로 접촉될 수 있다. 제1 브릿지(1515)는 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제1 지지 기둥(1511)의 상면의 높이, 제2 지지 기둥(1513)의 상면의 높이, 및 제1 브릿지(1515)의 상면의 높이 는 동일 또는 유사할 수 있다.
제2 스티프너(153)는 제3 코너 영역(CR3)에 부착된 제3 지지 기둥(1531), 패키지 기판(110)의 제4 코너 영역(CR4)에 부착된 제4 지지 기둥(1533), 및 제3 지지 기둥(1531)으로부터 제4 지지 기둥(1533)까지 제2 수평 방향(예를 들어, X방향)으로 연장된 제2 브릿지(1535)를 포함할 수 있다. 제3 지지 기둥(1531) 및 제4 지지 기둥(1533)은 각각 대략 사각형의 수평 단면을 가질 수 있다. 또한, 제3 지지 기둥(1531) 및 제4 지지 기둥(1533)은 각각 대략 사각형의 수직 단면을 가질 수 있다. 제3 지지 기둥(1531) 및 제4 지지 기둥(1533)은 각각 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제2 브릿지(1535)는 제3 지지 기둥(1531)으로부터 제4 지지 기둥(1533)까지 제2 수평 방향(예를 들어, X방향)으로 선형적으로 연장되며, 제2 브릿지(1535)의 일 단부는 제3 지지 기둥(1531)에 연결되고 제2 브릿지(1535)의 타 단부는 제4 지지 기둥(1533)에 연결될 수 있다. 평면적 관점에서, 제3 칩 실장 영역(AR3)과 제2 칩 실장 영역(AR2)은 제2 브릿지(1535)를 사이에 두고 이격될 수 있다. 제2 브릿지(1535)는 제2 수평 방향(예를 들어, X방향)을 따라 연속적으로 패키지 기판(110)에 접촉될 수 있다. 제2 브릿지(1535)는 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제3 지지 기둥(1531)의 상면의 높이, 제4 지지 기둥(1533)의 상면의 높이, 및 제2 브릿지(1535)의 상면의 높이는 동일 또는 유사할 수 있다.
제1 스티프너(151)와 제2 스티프너(153)는 대칭된 형태를 가질 수 있다. 예를 들어, 평면적 관점에서, 제1 스티프너(151)와 제2 스티프너(153)는 대칭된 형태를 가질 수 있다. 예시적인 실시예들에서, 패키지 기판(110)의 중심을 지나고 상기 패키지 기판(110)의 상면(119)에 수직된 평면에 대해 제1 스티프너(151)와 제2 스티프너(153)는 거울상 형태(mirror image shape)를 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(120)의 적어도 일부분, 제2 반도체 칩(130)의 적어도 일부분, 및 제3 반도체 칩(140)의 적어도 일부분은 스티프너(150)의 외부로 노출될 수 있다. 제1 스티프너(151)는 제1 반도체 칩(120)의 상면이 수직 방향(예를 들어, Z방향)으로 노출되도록 제1 반도체 칩(120)을 덮지 않을 수 있다. 또한, 제1 반도체 칩(120)과 패키지 기판(110)의 제1 가장자리(E1) 사이에는 제1 스티프너(151)가 배치되지 않으며, 이에 따라 패키지 기판(110)의 제1 가장자리(E1)에 가장 인접한 제1 반도체 칩(120)의 일 측벽은 제1 스티프너(151)의 외부로 노출될 수 있다. 제2 스티프너(153)는 제3 반도체 칩(140)의 상면이 수직 방향(예를 들어, Z방향)으로 노출되도록 제3 반도체 칩(140)을 덮지 않을 수 있다. 또한, 제3 반도체 칩(140)과 패키지 기판(110)의 제2 가장자리(E2) 사이에는 제2 스티프너(153)가 배치되지 않으며, 이에 따라 패키지 기판(110)의 제2 가장자리(E2)에 가장 인접한 제3 반도체 칩(140)의 일 측벽은 제2 스티프너(153)의 외부로 노출될 수 있다. 제2 반도체 칩(130)은 스티프너(150)에 덮이지 않고 수직 방향(예를 들어, Z방향)으로 노출될 수 있다. 또한, 제2 반도체 칩(130)과 패키지 기판(110)의 제3 가장자리(E3) 사이 및 제2 반도체 칩(130)과 패키지 기판(110)의 제4 가장자리(E4) 사이에는 스티프너(150)가 배치되지 않으며, 이에 따라 제2 반도체 칩(130)은 측 방향으로 스티프너(150)의 외부로 노출될 수 있다.
예시적인 실시예들에서, 스티프너(150)는 제1 칩 실장 영역(AR1) 상의 제1 방열 공간(HS1), 제2 칩 실장 영역(AR2) 상의 제2 방열 공간(HS2), 및 제3 칩 실장 영역(AR3) 상의 제3 방열 공간(HS3)을 정의할 수 있다. 제1 방열 공간(HS1)과 제2 방열 공간(HS2)은 제1 스티프너(151)에 의해 분리되고, 제3 방열 공간(HS3)과 제2 방열 공간(HS2)은 제2 스티프너(153)에 의해 분리될 수 있다. 제1 방열 공간(HS1)과 제2 방열 공간(HS2)이 제1 스티프너(151)에 의해 열적으로 분리되므로, 제1 방열 공간(HS1)에 수용된 제1 반도체 칩(120)과 제2 방열 공간(HS2)에 수용된 제2 반도체 칩(130) 사이의 열적 결합(thermal coupling)이 줄어들 수 있다. 또한, 제3 방열 공간(HS3)과 제2 방열 공간(HS2)이 제2 스티프너(153)에 의해 열적으로 분리되므로, 제3 방열 공간(HS3)에 수용된 제3 반도체 칩(140)과 제2 방열 공간(HS2)에 수용된 제2 반도체 칩(130) 사이의 열적 결합이 줄어들 수 있다.
상기 반도체 패키지(100)의 제조 방법은, 패키지 기판(110)을 준비하는 단계, 패키지 기판(110) 상에 제1 내지 제3 반도체 칩(120, 130, 140)을 실장하는 단계, 및 제1 및 제2 스티프너(151, 153)를 패키지 기판(110) 상에 부착하는 단계를 포함할 수 있다.
본 발명의 예시적인 실시예들에 의하면, 반도체 패키지(100)는 패키지 기판(110)을 기계적으로 지지하도록 구성된 스티프너(150)를 포함하므로, 반도체 패키지(100)를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지를 방지 또는 억제할 수 있다. 또한, 스티프너(150)는 패키지 기판(110)의 모든 코너 영역에 부착되는 지지 기둥들을 포함하므로, 패키지 기판(110)의 코너 영역들 간의 워피지 차이에 기인하여 발생되는 트위스트 워피지(twist warpage)를 방지 또는 억제할 수 있다.
일반적인 반도체 패키지의 경우 실장 기판의 가장자리를 따라 연장된 링-형태의 스티프너가 실장 기판에 부착된 구조를 가진다. 일반적인 반도체 패키지의 경우 실장 기판은 링-형태의 스티프너의 실장을 위한 가장자리 영역을 별도로 구비할 것이 요구된다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 스티프너(150)는 패키지 기판(110) 상에 실장되는 반도체 칩들 사이의 영역에 부착되고 패키지 기판(110)의 가장자리부는 반도체 칩 등 실장 부품이 실장되는 영역으로 활용 가능하므로, 스티프너(150)를 이용하여 반도체 패키지(100)의 강성을 강화하면서도 반도체 패키지(100)의 소형화를 도모할 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 패키지 기판(110) 상에 실장된 반도체 칩들은 스티프너(150)를 통해 상방 및 측 방향으로 노출된 구조를 가지므로, 반도체 칩들에 대한 방열 특성을 개선할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서, 도 1 내지 도 3b를 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로 도 4에 도시된 반도체 패키지에 대해 설명한다.
도 4를 도 1과 함께 참조하면, 제1 스티프너(151)의 제1 브릿지(1515) 및 제2 스티프너(153)의 제2 브릿지(1535)는 패키지 기판(110)으로부터 이격될 수 있다. 제1 스티프너(151)의 제1 브릿지(1515)가 패키지 기판(110)으로부터 이격되므로, 제1 브릿지(1515)의 하면과 패키지 기판(110)의 상면(119) 사이에는 틈이 형성될 수 있다. 또한, 제2 스티프너(153)의 제2 브릿지(1535)가 패키지 기판(110)으로부터 이격되므로, 제2 브릿지(1535)의 하면과 패키지 기판(110)의 상면(119) 사이에는 틈이 형성될 수 있다.
도 5a 내지 도 5d는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지(101, 102, 103, 104)를 나타내는 단면도들이다. 이하에서, 도 1 내지 도 3b를 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로 도 5a 내지 도 5d에 도시된 반도체 패키지들(101, 102, 103, 104)에 대해 설명한다.
도 5a를 도 1과 함께 참조하면, 반도체 패키지(101)는 히트 싱크(230) 및 시스템 보드(210)를 더 포함할 수 있다.
히트 싱크(230)는 제1 내지 제3 반도체 칩(120, 130, 140)에서 발생된 열을 방출하도록 구성될 수 있다. 히트 싱크(230)는 높은 열전도율을 갖는 열전도성 물질을 포함할 수 있다. 예를 들어, 히트 싱크(230)는 구리(Cu), 알루미늄(Al) 등과 같은 금속, 또는 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등과 같은 탄소 함유 물질을 포함할 수 있다. 그러나, 히트 싱크(230)의 재질이 전술한 물질들에 한정되는 것은 아니다. 예시적인 실시예들에서, 히트 싱크(230)는 단일 금속층 또는 적층된 복수의 금속층들을 포함할 수 있다.
제1 내지 제3 반도체 칩(120, 130, 140)은 제1 열 인터페이스 물질(Thermal Interface Material, TIM)층을 통해 히트 싱크(230)에 부착될 수 있다. 제1 TIM층(251)은 열적으로 도전성이고 전기적으로는 절연성인 물질을 포함할 수 있다. 예를 들어, 제1 TIM층(251)은 은이나 구리와 같은 금속 분말을 포함하는 폴리머, 서멀 그리스(thermal grease), 백색 그리스(white grease), 또는 이들의 조합을 포함할 수 있다. 히트 싱크(230)가 제1 TIM층(251)을 통해 제1 내지 제3 반도체 칩(120, 130, 140)에 직접 접촉함으로써, 방열 특성이 향상될 수 있다.
반도체 패키지(101)에서, 제1 반도체 칩(120)의 상면은 제1 높이(H1)를 가지고, 제2 반도체 칩(130)의 상면은 제2 높이(H2)를 가지고, 제3 반도체 칩(140)의 상면은 제3 높이(H3)를 가질 수 있다. 또한, 스티프너(150)의 상면은 제4 높이(H4)를 가질 수 있다. 상기 제1 내지 제4 높이(H1, H2, H3, H4)는 패키지 기판(110)의 상면(119)으로부터 측정된 수직 방향(예를 들어, Z방향)으로의 길이를 의미할 수 있다. 이 때, 스티프너(150)의 상면의 제4 높이(H4)는 제1 내지 제3 높이(H1, H2, H3)보다 클 수 있고, 히트 싱크(230)는 베이스(239)의 바닥면으로부터 제1 내지 제3 반도체 칩(120, 130, 140) 각각을 향하여 하방으로 돌출된 제1 돌출부들(231)을 포함할 수 있다. 제1 돌출부들(231)의 바닥면들과 제1 내지 제3 반도체 칩(120, 130, 140)의 상면들 사이에는 제1 TIM층(251)이 배치될 수 있다. 또한, 스티프너(150)의 제1 및 제2 브릿지(1515, 1535)가 히트 싱크(230)와 이격될 수 있도록, 히트 싱크(230)의 바닥면에는 제1 브릿지(1515) 또는 제2 브릿지(1535)를 수용하는 홈이 형성될 수 있다.
시스템 보드(210)는 패키지 기판(110)이 실장되는 기판에 해당하며, 메인 보드, 마더 보드 등으로도 지칭될 수도 있다. 시스템 보드(210)의 도전성 패드들(211)은 외부 연결 단자들(191)에 결합될 수 있다. 시스템 보드(210)는 CPU나 램과 같은 시스템을 작동하기 위한 주요 부품들과, 주변 장치를 연결할 수 있는 인터페이스를 포함하는 PCB를 포함할 수 있다. 예를 들어, 시스템 보드(210)는 서버용 시스템 보드일 수 있다.
도 5b를 도 1과 함께 참조하면, 반도체 패키지(102)에서, 스티프너(150)는 제2 TIM층(253)을 통해 히트 싱크(230a)에 부착될 수 있다. 제1 지지 기둥(1511)의 상면, 제2 지지 기둥(1513)의 상면 및 제1 브릿지(1515)의 상면 각각과 히트 싱크(230a) 사이에는 제2 TIM층(253)이 배치될 수 있다. 제3 지지 기둥(1531)의 상면, 제4 지지 기둥(1533)의 상면 및 제2 브릿지(1535)의 상면 각각과 히트 싱크(230a) 사이에는 제2 TIM층(253)이 배치될 수 있다.
도 5c를 도 1과 함께 참조하면, 반도체 패키지(103)에서, 스티프너(150)의 상면의 제4 높이(H4)는 제1 내지 제3 반도체 칩(120, 130, 140)의 제1 내지 제3 높이(H1, H2, H3)보다 작을 수 있고, 히트 싱크(230b)의 바닥면은 평면일 수 있다. 제1 내지 제3 반도체 칩(120, 130, 140)은 제1 TIM층(251)을 통해 히트 싱크(230b)에 접촉될 수 있고, 제1 스티프너(151)는 히트 싱크(230b)로부터 이격될 수 있다.
도 5d를 도 1과 함께 참조하면, 반도체 패키지(104)에서, 스티프너(150)의 상면의 제4 높이(H4)는 제1 내지 제3 반도체 칩(120, 130, 140)의 제1 내지 제3 높이(H1, H2, H3)보다 작을 수 있고, 히트 싱크(230c)는 베이스(239)의 바닥면으로부터 스티프너(150)의 상면을 향하여 하방으로 돌출된 제2 돌출부들(233)을 포함할 수 있다. 제2 돌출부들(233)은 제1 지지 기둥(1511)의 상면, 제2 지지 기둥(1513)의 상면 및 제1 브릿지(1515)의 상면 각각에 적어도 부분적으로 접촉될 수 있다. 또한, 제2 돌출부들(233)은 제3 지지 기둥(1531)의 상면, 제4 지지 기둥(1533)의 상면 및 제2 브릿지(1535)의 상면 각각에 적어도 부분적으로 접촉될 수 있다. 제2 돌출부들(233)의 바닥면들과 스티프너(150)의 상면 사이에는 제2 TIM층들(253)이 배치될 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(105)를 나타내는 평면도이다. 도 7a는 도 6의 7A-7A'선에 따른 반도체 패키지(105)의 단면도이다. 도 7b는 도 6의 7B-7B'선에 따른 반도체 패키지(105)의 단면도이다. 이하에서, 도 1 내지 도 3b를 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로 도 6 내지 도 7b에 도시된 반도체 패키지(105)에 대해 설명한다.
도 6, 도 7a, 및 도 7b를 참조하면, 스티프너(150a)는 제1 스티프너(151)와 제2 스티프너(153) 사이에서 연장된 적어도 하나의 스티프너간 브릿지를 포함할 수 있다. 적어도 하나의 스티프너간 브릿지는 제1 스티프너(151)로부터 제2 스티프너(153)까지 제1 수평 방향(예를 들어, Y방향)으로 연장되어, 제1 스티프너(151)와 제2 스티프너(153) 각각에 연결될 수 있다. 적어도 하나의 스티프너간 브릿지를 통해 제1 스티프너(151)와 제2 스티프너(153)가 연결되므로, 단일 몸체 또는 단일 조각(single piece)의 스티프너(150a)가 제공될 수 있다.
예시적인 실시예들에서, 스티프너(150a)는 제1 브릿지(1515)로부터 제2 브릿지(1535)까지 상기 제1 수평 방향(예를 들어, Y방향)으로 연장되고 제2 수평 방향(예를 들어, X방향)으로 서로 이격된 제1 스티프너간 브릿지(155) 및 제2 스티프너간 브릿지(157)를 포함할 수 있다. 제1 및 제2 스티프너간 브릿지(155, 157)는 패키지 기판(110)의 제2 칩 실장 영역(도 2의 AR2 참조) 상에 배치되고 패키지 기판(110)의 제2 칩 실장 영역(AR2)을 제1 수평 방향(예를 들어, Y방향)으로 가로질러 선형적으로 연장될 수 있다. 제1 및 제2 스티프너간 브릿지(155, 157)는 제1 수평 방향(예를 들어, Y방향)을 따라 패키지 기판(110)에 연속적으로 접촉될 수 있다. 제1 및 제2 스티프너간 브릿지(155, 157)는 각각 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제1 스티프너간 브릿지(155)의 상면의 높이 및 제2 스티프너간 브릿지(157)의 상면의 높이는 제1 스티프너(151)의 상면의 높이 또는 제2 스티프너(153)의 상면의 높이와 동일 또는 유사할 수 있다. 제1 스티프너간 브릿지(155)의 상면의 높이 및 제2 스티프너간 브릿지(157)의 상면의 높이는 제1 내지 제3 반도체 칩(120, 130, 140)의 상면들의 높이들보다 클 수도 있고, 또는 제1 내지 제3 반도체 칩(120, 130, 140)의 상면들의 높이들보다 작을 수도 있다. 반도체 패키지(105)가 제1 내지 제3 반도체 칩(120, 130, 140)에 TIM층을 통해 접촉되는 히트 싱크를 더 포함하는 경우, 제1 및 제2 스티프너간 브릿지(155, 157)는 히트 싱크로부터 이격될 수도 있고, 또는 TIM층을 통해 히트 싱크에 접촉될 수도 있다.
패키지 기판(110)의 제2 칩 살장 영역 상에 제1 및 제2 스티프너간 브릿지(155, 157)가 배치됨에 따라, 패키지 기판(110)의 제2 칩 실장 영역(AR2)은 제2 수평 방향(예를 들어, X방향)으로 서로 이격된 복수의 서브 실장 영역을 포함하는 것으로 정의될 수 있다. 제1 스티프너간 브릿지(155)는 제1 엣지 칩(131)이 실장된 제1 서브 실장 영역(AR2a)과 센터 칩(133)이 실장된 제2 서브 실장 영역(AR2b) 사이에 배치되어, 제1 서브 실장 영역(AR2a)과 제2 서브 실장 영역(AR2b)을 분리 또는 구획할 수 있다. 제2 스티프너간 브릿지(157)는 제2 엣지 칩(135)이 실장된 제3 서브 실장 영역(AR2c)과 센터 칩(133)이 실장된 제2 서브 실장 영역(AR2b) 사이에 배치되어, 제3 서브 실장 영역(AR2c)과 제2 서브 실장 영역(AR2b)을 분리 또는 구획할 수 있다.
도 6에 도시된 바와 같이, 제2 서브 실장 영역(AR2b) 상에 실장된 센터 칩(133)의 측벽은 제1 브릿지(1515), 제2 브릿지(1535), 상기 제1 스티프너간 브릿지(155), 및 상기 제2 스티프너간 브릿지(157)에 의해 둘러싸일 수 있다. 센터 칩(133)은 수직 방향(예를 들어, Z방향)으로 스티프너(150a)의 외부로 노출될 수 있다. 제1 엣지 칩(131)과 패키지 기판(110)의 제3 가장자리(E3) 사이에는 스티프너(150a)가 배치되지 않으며, 이에 따라 패키지 기판(110)의 제3 가장자리(E3)에 인접한 제1 엣지 칩(131)의 일 측벽은 스티프너(150a)의 외부로 노출될 수 있다. 제1 엣지 칩(131)은 제2 수평 방향(예를 들어, X방향) 및 수직 방향(예를 들어, Z방향)으로 스티프너(150a)의 외부로 노출될 수 있다. 제2 엣지 칩(135)과 패키지 기판(110)의 제4 가장자리(E4) 사이에는 스티프너(150a)가 배치되지 않으며, 이에 따라 패키지 기판(110)의 제4 가장자리(E4)에 인접한 제2 엣지 칩(135)의 일 측벽은 스티프너(150a)의 외부로 노출될 수 있다. 제2 엣지 칩(135)은 제2 수평 방향(예를 들어, X방향) 및 수직 방향(예를 들어, Z방향)으로 스티프너(150a)의 외부로 노출될 수 있다.
예시적인 실시예들에서, 스티프너(150a)는 제1 서브 실장 영역(AR2a) 상의 제1 서브 방열 공간(HS2a), 제2 서브 실장 영역(AR2b) 상의 제2 서브 방열 공간(HS2b), 및 제3 서브 실장 영역(AR2c) 상의 제3 서브 방열 공간(HS2c)을 정의할 수 있다. 제1 서브 방열 공간(HS2a)과 제2 서브 방열 공간(HS2b)은 제1 스티프너간 브릿지(155)에 의해 분리되고, 제3 서브 방열 공간(HS2c)과 제2 서브 방열 공간(HS2b)은 제2 스티프너간 브릿지(157)에 의해 분리될 수 있다. 제1 서브 방열 공간(HS2a)과 제2 서브 방열 공간(HS2b)이 제1 스티프너간 브릿지(155)에 의해 열적으로 분리되므로, 제1 서브 방열 공간(HS2a)에 수용된 제1 엣지 칩(131)과 제2 서브 방열 공간(HS2b)에 수용된 센터 칩(133) 사이의 열적 결합이 줄어들 수 있다. 또한, 제3 서브 방열 공간(HS2c)과 제2 서브 방열 공간(HS2b)이 제2 스티프너간 브릿지(157)에 의해 열적으로 분리되므로, 제3 서브 방열 공간(HS2c)에 수용된 제2 엣지 칩(135)과 제2 서브 방열 공간(HS2b)에 수용된 센터 칩(133) 사이의 열적 결합이 줄어들 수 있다.
상기 반도체 패키지(105)의 제조 방법은, 패키지 기판(110)을 준비하는 단계, 패키지 기판(110) 상에 제1 내지 제3 반도체 칩(120, 130, 140)을 실장하는 단계, 및 단일의 스티프너(150a)를 패키지 기판(110) 상에 부착하는 단계를 포함할 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서, 도 6 내지 도 7b를 참조하여 설명된 반도체 패키지(105)와의 차이점을 중심으로 도 8에 도시된 반도체 패키지에 대해 설명한다.
도 8을 도 6과 함께 참조하면, 제1 및 제2 스티프너간 브릿지(155, 157)는 패키지 기판(110)으로부터 이격될 수 있다. 제1 스티프너간 브릿지(155)가 패키지 기판(110)으로부터 이격되므로, 제1 스티프너간 브릿지(155)의 하면과 패키지 기판(110)의 상면(119) 사이에는 틈이 형성될 수 있다. 또한, 제2 스티프너간 브릿지(157)가 패키지 기판(110)으로부터 이격되므로, 제2 스티프너간 브릿지(157)의 하면과 패키지 기판(110)의 상면(119) 사이에는 틈이 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지 110: 패키지 기판
120, 130, 140: 반도체 칩
150: 스티프너

Claims (10)

  1. 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판;
    상기 제1 칩 실장 영역 상에 실장된 적어도 하나의 제1 반도체 칩;
    상기 제2 칩 실장 영역 상에 실장된 적어도 하나의 제2 반도체 칩;
    상기 제3 칩 실장 영역 상에 실장된 적어도 하나의 제3 반도체 칩;
    상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제1 방향에 수직된 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 및
    상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 브릿지 및 상기 제2 브릿지는 각각 상기 제2 방향을 따라 상기 패키지 기판에 연속적으로 접촉된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 제1 반도체 칩 및 상기 적어도 하나의 제3 반도체 칩은 각각 메모리 칩을 포함하고,
    상기 적어도 하나의 제2 반도체 칩은 SOC(System On Chip) 및 전력 관리 집적 회로 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 제1 반도체 칩은 상기 제1 방향 및 제3 방향으로 상기 제1 스티프너의 외부로 노출되고,
    상기 적어도 하나의 제2 반도체 칩은 상기 제2 방향 및 상기 제3 방향으로 상기 제1 스티프너 및 상기 제2 스티프너의 외부로 노출되고,
    상기 적어도 하나의 제3 반도체 칩은 상기 제1 방향 및 상기 제3 방향으로 상기 제2 스티프너의 외부로 노출되고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직된 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 제2 반도체 칩의 상면에 제1 열 인터페이스 물질층 층을 통해 접착된 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 스티프너로부터 상기 제2 스티프너까지 상기 제1 방향으로 연장된 적어도 하나의 스티프너간 브릿지를 더 포함하고,
    상기 적어도 하나의 스티프너간 브릿지는 상기 제2 칩 실장 영역을 2개 이상의 서브 실장 영역들로 분리하고,
    상기 적어도 하나의 제2 반도체 칩은 상기 서브 실장 영역들에 배치된 복수의 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 스티프너간 브릿지는 상기 제1 브릿지로부터 상기 제2 브릿지까지 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격된 제1 스티프너간 브릿지 및 제2 스티프너간 브릿지를 포함하고,
    상기 제2 칩 실장 영역은 상기 패키지 기판의 일 가장자리에 인접한 제1 서브 실장 영역, 상기 제1 스티프너간 브릿지에 의해 상기 제1 서브 실장 영역으로부터 분리된 제2 서브 실장 영역, 및 상기 제2 스티프너간 브릿지에 의해 상기 제2 서브 실장 영역으로부터 분리되고 상기 패키지 기판의 타 가장자리에 인접한 제3 서브 실장 영역을 포함하고,
    상기 적어도 하나의 제2 반도체 칩은,
    상기 제1 서브 실장 영역에 실장된 제1 전력 관리 집적 회로 칩;
    상기 제2 서브 실장 영역에 실장된 SOC; 및
    상기 제3 서브 실장 영역에 실장된 제2 전력 관리 집적 회로 칩;
    을 포함하고,
    상기 SOC의 측벽은 상기 제1 브릿지, 상기 제2 브릿지, 상기 제1 스티프너간 브릿지, 및 상기 제2 스티프너간 브릿지에 의해 둘러싸인 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1 스티프너간 브릿지 및 상기 제2 스티프너간 브릿지는 상기 제1 방향을 따라 상기 패키지 기판에 연속적으로 접촉된 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제1 스티프너간 브릿지 및 상기 제2 스티프너간 브릿지는 각각 상기 패키지 기판으로부터 이격된 것을 특징으로 하는 반도체 패키지.
  10. 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판;
    상기 패키지 기판 상에 실장되고, 상기 제1 칩 실장 영역 상의 제1 방열 공간, 제2 칩 실장 영역 상의 제2 방열 공간, 및 제3 칩 실장 영역 상의 제3 방열 공간을 정의하는, 스티프너;
    상기 제1 칩 실장 영역 상에 실장되고 상기 제1 방열 공간 내에 수용된 적어도 하나의 제1 반도체 칩;
    상기 제2 칩 실장 영역 상에 실장되고 상기 제2 방열 공간 내에 수용된 적어도 하나의 제2 반도체 칩; 및
    상기 제3 칩 실장 영역 상에 실장되고 상기 제3 방열 공간 내에 수용된 적어도 하나의 제3 반도체 칩;
    을 포함하고,
    상기 스티프너는,
    상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제1 방향에 수직된 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 및
    상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너;
    를 포함하고,
    상기 제1 내지 제3 방열 공간은 서로 분리되고,
    상기 제1 내지 제3 방열 공간은 제3 방향으로 상기 스티프너의 외부로 노출된, 반도체 패키지.
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