KR20230067496A - Semiconductor package - Google Patents

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KR20230067496A KR1020220101578A KR20220101578A KR20230067496A KR 20230067496 A KR20230067496 A KR 20230067496A KR 1020220101578 A KR1020220101578 A KR 1020220101578A KR 20220101578 A KR20220101578 A KR 20220101578A KR 20230067496 A KR20230067496 A KR 20230067496A
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권흥규
강태우
김태훈
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Abstract

The technical idea of the present invention provides a semiconductor package, which includes: a package substrate including a first chip mounting area, a second chip mounting area, and a third chip mounting area spaced apart in a first direction; first to third semiconductor chips mounted on the first to third chip mounting areas; a first stiffener mounted on the package substrate to separate the first chip mounting area and the second chip mounting area; and a second stiffener mounted on the package substrate to separate the second chip mounting area and the third chip mounting area.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 스티프너를 포함하는 반도체 패키지에 관한 것이다.The technical idea of the present invention relates to a semiconductor package, and more particularly, to a semiconductor package including a stiffener.

반도체 패키지는 반도체 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 반도체 패키지의 고성능화됨에 따라 반도체 패키지의 사이즈가 대형화되고 있다. 이러한 대형 사이즈의 반도체 패키지의 경우, 반도체 패키지를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지를 제어하기 위하여 스티프너를 포함하는 반도체 패키지가 이용되고 있다. A semiconductor package is a semiconductor chip implemented in a form suitable for use in an electronic product. In general, a semiconductor package generally mounts semiconductor chips on a printed circuit board and electrically connects them using bonding wires or bumps. Recently, as the performance of semiconductor packages has improved, the size of semiconductor packages has increased. In the case of such a large-sized semiconductor package, a semiconductor package including a stiffener is used to control warpage generated due to differences in thermal expansion coefficients of individual components constituting the semiconductor package.

본 발명의 기술적 사상이 해결하고자 하는 과제는 스티프너를 포함하는 반도체 패키지를 제공하는데 있다.An object to be solved by the technical idea of the present invention is to provide a semiconductor package including a stiffener.

상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판; 상기 제1 칩 실장 영역 상에 실장된 적어도 하나의 제1 반도체 칩; 상기 제2 칩 실장 영역 상에 실장된 적어도 하나의 제2 반도체 칩; 상기 제3 칩 실장 영역 상에 실장된 적어도 하나의 제3 반도체 칩; 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제1 방향에 수직된 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 및 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너;를 포함하는 반도체 패키지를 제공한다.In order to solve the above problems, a technical idea of the present invention is a package substrate including a first chip mounting area, a second chip mounting area, and a third chip mounting area spaced apart in a first direction; at least one first semiconductor chip mounted on the first chip mounting area; at least one second semiconductor chip mounted on the second chip mounting area; at least one third semiconductor chip mounted on the third chip mounting area; A first support pillar mounted on the package substrate and attached to a first corner area of the package substrate to separate the first chip mounting area from the second chip mounting area, and attached to a second corner area of the package substrate a second support pillar extending from the first support pillar to the second support pillar in a second direction perpendicular to the first direction and disposed between the first chip mounting area and the second chip mounting area. a first stiffener comprising 1 bridge; and a third support pillar mounted on the package substrate to separate the second chip mounting area from the third chip mounting area and attached to a third corner area of the package substrate, and a fourth corner area of the package substrate. A fourth support pillar attached thereto, and a second bridge extending in the second direction from the third support pillar to the fourth support pillar and disposed between the second chip mounting area and the third chip mounting area. , a second stiffener; to provide a semiconductor package comprising a.

상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판; 상기 패키지 기판 상에 실장되고, 상기 제1 칩 실장 영역 상의 제1 방열 공간, 제2 칩 실장 영역 상의 제2 방열 공간, 및 제3 칩 실장 영역 상의 제3 방열 공간을 정의하는, 스티프너; 상기 제1 칩 실장 영역 상에 실장되고 상기 제1 방열 공간 내에 수용된 적어도 하나의 제1 반도체 칩; 상기 제2 칩 실장 영역 상에 실장되고 상기 제2 방열 공간 내에 수용된 적어도 하나의 제2 반도체 칩; 및 상기 제3 칩 실장 영역 상에 실장되고 상기 제3 방열 공간 내에 수용된 적어도 하나의 제3 반도체 칩;을 포함하고, 상기 스티프너는, 상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제1 방향에 수직된 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 및 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너;를 포함하고, 상기 제1 내지 제3 방열 공간은 서로 분리되고, 상기 제1 내지 제3 방열 공간은 제3 방향으로 상기 스티프너의 외부로 노출된, 반도체 패키지를 제공한다.In order to solve the above problems, a technical idea of the present invention is a package substrate including a first chip mounting area, a second chip mounting area, and a third chip mounting area spaced apart in a first direction; a stiffener mounted on the package substrate and defining a first heat dissipation space on the first chip mounting area, a second heat dissipation space on the second chip mounting area, and a third heat dissipation space on the third chip mounting area; at least one first semiconductor chip mounted on the first chip mounting area and accommodated in the first heat dissipation space; at least one second semiconductor chip mounted on the second chip mounting area and accommodated in the second heat dissipation space; and at least one third semiconductor chip mounted on the third chip mounting area and accommodated in the third heat dissipation space, wherein the stiffener comprises: a first support pillar attached to a first corner area of the package substrate; A second support pillar attached to a second corner region of the package substrate, and extending in a second direction perpendicular to the first direction from the first support pillar to the second support pillar, and extending from the first chip mounting region to the second support pillar. a first stiffener including a first bridge disposed between the second chip mounting areas; and a third support pillar mounted on the package substrate to separate the second chip mounting area from the third chip mounting area and attached to a third corner area of the package substrate, and a fourth corner area of the package substrate. A fourth support pillar attached thereto, and a second bridge extending in the second direction from the third support pillar to the fourth support pillar and disposed between the second chip mounting area and the third chip mounting area. and a second stiffener, wherein the first to third heat dissipation spaces are separated from each other, and the first to third heat dissipation spaces are exposed to the outside of the stiffener in a third direction.

상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하고, 상기 제2 칩 실장 영역은 상기 제1 방향에 수직된 제2 방향으로 이격된 제1 서브 실장 영역, 제2 서브 실장 영역, 및 제3 서브 실장 영역을 포함하는, 패키지 기판; 상기 제1 칩 실장 영역 상에 실장된 제1 메모리 칩; 상기 제1 서브 실장 영역 상에 실장된 제1 전력 관리 집적 회로 칩; 상기 제2 서브 실장 영역 상에 실장된 SOC(System On Chip); 상기 제3 서브 실장 영역 상에 실장된 제2 전력 관리 집적 회로 칩; 상기 제3 칩 실장 영역 상에 실장된 제2 메모리 칩; 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너; 상기 제1 서브 실장 영역과 상기 제2 서브 실장 영역을 분리하도록 상기 제1 브릿지로부터 상기 제2 브릿지까지 상기 제1 방향으로 연장된 제1 스티프너간 브릿지; 및 상기 제2 서브 실장 영역과 상기 제3 서브 실장 영역을 분리하도록 상기 제1 브릿지로부터 상기 제2 브릿지까지 상기 제1 방향으로 연장된 제2 스티프너간 브릿지;를 포함하고, 상기 SOC의 측벽은 상기 제1 브릿지, 상기 제2 브릿지, 상기 제1 스티프너간 브릿지, 및 상기 제2 스티프너간 브릿지에 의해 둘러싸인, 반도체 패키지를 제공한다.In order to solve the above problems, the technical idea of the present invention includes a first chip mounting area, a second chip mounting area, and a third chip mounting area spaced apart in a first direction, wherein the second chip mounting area is the first chip mounting area. a package substrate including a first sub-mounting area, a second sub-mounting area, and a third sub-mounting area spaced apart in a second direction perpendicular to the first direction; a first memory chip mounted on the first chip mounting area; a first power management integrated circuit chip mounted on the first sub-mounting area; a System On Chip (SOC) mounted on the second sub mounting area; a second power management integrated circuit chip mounted on the third sub-mounting area; a second memory chip mounted on the third chip mounting area; A first support pillar mounted on the package substrate and attached to a first corner area of the package substrate to separate the first chip mounting area from the second chip mounting area, and attached to a second corner area of the package substrate a second support pillar, and a first bridge extending in the second direction from the first support pillar to the second support pillar and disposed between the first chip mounting area and the second chip mounting area, a first stiffener; A third support pillar mounted on the package substrate to separate the second chip mounting area from the third chip mounting area and attached to a third corner area of the package substrate, attached to a fourth corner area of the package substrate a fourth support pillar, and a second bridge extending in the second direction from the third support pillar to the fourth support pillar and disposed between the second chip mounting area and the third chip mounting area, a second stiffener; a bridge between first stiffeners extending from the first bridge to the second bridge in the first direction to separate the first sub-mounting area from the second sub-mounting area; and a second stiffener bridge extending in the first direction from the first bridge to the second bridge to separate the second sub-mounting area and the third sub-mounting area, wherein a sidewall of the SOC includes the A semiconductor package surrounded by a first bridge, the second bridge, a bridge between the first stiffeners, and a bridge between the second stiffeners is provided.

본 발명의 예시적인 실시예들에 의하면, 반도체 패키지는 패키지 기판을 기계적으로 지지하도록 구성된 스티프너를 포함하므로, 반도체 패키지를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지를 방지 또는 억제할 수 있다. 또한, 스티프너는 패키지 기판 상에 실장되는 반도체 칩들 사이의 영역에 부착되고 패키지 기판의 가장자리부는 반도체 칩 등 실장 부품이 실장되는 영역으로 활용 가능하므로, 스티프너를 이용하여 반도체 패키지의 강성을 강화하면서도 반도체 패키지의 소형화를 도모할 수 있다.According to exemplary embodiments of the present invention, since a semiconductor package includes a stiffener configured to mechanically support a package substrate, warpage generated due to differences in thermal expansion coefficients of individual components constituting the semiconductor package is prevented or can be suppressed In addition, since the stiffener is attached to the region between semiconductor chips mounted on the package substrate and the edge of the package substrate can be used as a region where mounting components such as semiconductor chips are mounted, the stiffness of the semiconductor package can be enhanced while using the stiffener. miniaturization can be achieved.

또한, 본 발명의 예시적인 실시예들에 의하면, 패키지 기판 상에 실장된 반도체 칩들은 스티프너를 통해 상방 및 측 방향으로 노출된 구조를 가지므로, 반도체 칩들에 대한 방열 특성을 개선할 수 있다. Also, according to exemplary embodiments of the present invention, since semiconductor chips mounted on a package substrate have a structure exposed upward and sideways through stiffeners, heat dissipation characteristics of the semiconductor chips may be improved.

도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 패키지 기판을 나타내는 평면도이다.
도 3a는 도 1의 3A-3A'선에 따른 반도체 패키지의 단면도이다.
도 3b는 도 1의 3B-3B'선에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 내지 도 5d는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 7a는 도 6의 7A-7A'선에 따른 반도체 패키지의 단면도이다.
도 7b는 도 6의 7B-7B'선에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.1 is a plan view illustrating a semiconductor package according to example embodiments of the inventive concept.
2 is a plan view illustrating a package substrate according to exemplary embodiments of the present invention.
FIG. 3A is a cross-sectional view of the semiconductor package taken along line 3A-3A′ of FIG. 1 .
FIG. 3B is a cross-sectional view of the semiconductor package along line 3B-3B′ of FIG. 1 .
4 is a cross-sectional view illustrating a semiconductor package according to exemplary embodiments of the present invention.
5A to 5D are cross-sectional views illustrating a semiconductor package according to exemplary embodiments of the present invention.
6 is a plan view illustrating a semiconductor package according to example embodiments of the inventive concept.
FIG. 7A is a cross-sectional view of the semiconductor package along line 7A-7A′ of FIG. 6 .
FIG. 7B is a cross-sectional view of the semiconductor package along line 7B-7B′ of FIG. 6 .
8 is a cross-sectional view illustrating a semiconductor package according to exemplary embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.Hereinafter, embodiments of the technical idea of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same components in the drawings, and duplicate descriptions thereof are omitted.

도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)를 나타내는 평면도이다. 도 2는 본 발명의 예시적인 실시예들에 따른 패키지 기판(110)을 나타내는 평면도이다. 도 3a는 도 1의 3A-3A'선에 따른 반도체 패키지(100)의 단면도이다. 도 3b는 도 1의 3B-3B'선에 따른 반도체 패키지(100)의 단면도이다.1 is a plan view illustrating a semiconductor package 100 according to example embodiments of the inventive concepts. 2 is a plan view illustrating a package substrate 110 according to exemplary embodiments of the present invention. FIG. 3A is a cross-sectional view of the semiconductor package 100 taken along line 3A-3A' in FIG. 1 . FIG. 3B is a cross-sectional view of the semiconductor package 100 along line 3B-3B′ of FIG. 1 .

도 1, 도 2, 도 3a, 및 도 3b를 참조하면, 반도체 패키지(100)는 패키지 기판(110), 적어도 하나의 제1 반도체 칩(120), 적어도 하나의 제2 반도체 칩(130), 적어도 하나의 제3 반도체 칩(140), 및 스티프너(stiffener)(150)를 포함할 수 있다. 1, 2, 3A, and 3B , the semiconductor package 100 includes a package substrate 110, at least one first semiconductor chip 120, at least one second semiconductor chip 130, It may include at least one third semiconductor chip 140 and a stiffener 150 .

패키지 기판(110)은 예를 들어, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 패키지 기판(110)은 코어 절연층(111), 복수의 상부 접속 패드(113), 및 복수의 하부 접속 패드(115)를 포함할 수 있다. The package substrate 110 may be, for example, a printed circuit board (PCB). The package substrate 110 may include a core insulating layer 111 , a plurality of upper connection pads 113 , and a plurality of lower connection pads 115 .

코어 절연층(111)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 코어 절연층(111)은 폴리이미드(Polyimide), FR-4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.The core insulating layer 111 may include at least one material selected from phenol resin, epoxy resin, and polyimide. For example, the core insulation layer 111 may include polyimide, flame retardant 4 (FR-4), tetrafunctional epoxy, polyphenylene ether, epoxy/polyphenylene oxide ( It may include at least one material selected from epoxy/polyphenylene oxide), bismaleimide triazine (BT), thermount, cyanate ester, and liquid crystal polymer.

복수의 상부 접속 패드(113)는 코어 절연층(111)의 상면 상에 제공될 수 있다. 복수의 상부 접속 패드(113)는 패키지 기판(110)과 패키지 기판(110) 상에 실장되는 실장 부품 사이의 전기적 및 물리적 연결을 위한 도전성 연결 부재가 부착되는 패드로 기능할 수 있다. 복수의 하부 접속 패드(115)는 코어 절연층(111)의 하면 상에 제공될 수 있다. 복수의 하부 접속 패드(115)에는 외부 연결 단자들(191)이 부착될 수 있다. 외부 연결 단자들(191)은 패키지 기판(110)과 패키지 기판(110)이 실장되는 외부 기기 사이를 전기적 및 물리적 연결하도록 구성될 수 있다. 외부 연결 단자들(191)은, 예를 들어 솔더 볼 또는 솔더 범프로부터 형성될 수 있다. 복수의 상부 접속 패드(113)와 복수의 하부 접속 패드(115)는 코어 절연층(111) 내에 제공된 금속 배선 구조에 의해 상호 전기적으로 연결될 수 있다. A plurality of upper connection pads 113 may be provided on the upper surface of the core insulating layer 111 . The plurality of upper connection pads 113 may function as pads to which conductive connection members for electrical and physical connection between the package substrate 110 and a mounting component mounted on the package substrate 110 are attached. A plurality of lower connection pads 115 may be provided on the lower surface of the core insulating layer 111 . External connection terminals 191 may be attached to the plurality of lower connection pads 115 . The external connection terminals 191 may be configured to electrically and physically connect the package substrate 110 and an external device on which the package substrate 110 is mounted. The external connection terminals 191 may be formed from, for example, solder balls or solder bumps. The plurality of upper connection pads 113 and the plurality of lower connection pads 115 may be electrically connected to each other by a metal wiring structure provided in the core insulating layer 111 .

예를 들어, 복수의 상부 접속 패드(113) 및 복수의 하부 접속 패드(115)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. For example, the plurality of upper connection pads 113 and the plurality of lower connection pads 115 are made of copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), tantalum (Ta), or indium (In). ), Molybdenum (Mo), Manganese (Mn), Cobalt (Co), Tin (Sn), Nickel (Ni), Magnesium (Mg), Rhenium (Re), Beryllium (Be), Gallium (Ga), Ruthenium (Ru ) and the like, or alloys thereof.

패키지 기판(110)은 대체로 평판 형태 또는 패널 형태를 가질 수 있다. 패키지 기판(110)은 서로 반대된 상면(119) 및 하면을 포함할 수 있고, 상기 상면(119) 및 하면은 각각 평면일 수 있다. 이하에서, 수평 방향(예를 들어, X 방향 및/또는 Y방향)은 패키지 기판(110)의 상면(119)에 평행한 방향으로 정의될 수 있고, 수직 방향(예를 들어, Z방향)은 패키지 기판(110)의 상면(119)에 수직한 방향으로 정의될 수 있다. The package substrate 110 may generally have a flat plate shape or a panel shape. The package substrate 110 may include an upper surface 119 and a lower surface opposite to each other, and the upper surface 119 and the lower surface may each be flat. Hereinafter, the horizontal direction (eg, the X direction and/or the Y direction) may be defined as a direction parallel to the top surface 119 of the package substrate 110, and the vertical direction (eg, the Z direction) A direction perpendicular to the upper surface 119 of the package substrate 110 may be defined.

도 2에 도시된 바와 같이, 패키지 기판(110)은 평면적 관점에서 대략 사각형 형태를 가지며, 패키지 기판(110)의 상면(119)은 제1 내지 제4 가장자리(E4)를 포함할 수 있다. 패키지 기판(110)의 제1 및 제2 가장자리(E1, E2)는 제2 수평 방향(예를 들어, X방향)으로 연장될 수 있고, 제3 및 제4 가장자리(E3, E4)는 제2 수평 방향(예를 들어, X방향)에 수직된 제1 수평 방향(예를 들어, Y방향)으로 연장될 수 있다. As shown in FIG. 2 , the package substrate 110 may have a substantially rectangular shape in plan view, and an upper surface 119 of the package substrate 110 may include first to fourth edges E4 . The first and second edges E1 and E2 of the package substrate 110 may extend in a second horizontal direction (eg, the X direction), and the third and fourth edges E3 and E4 may extend in the second horizontal direction. It may extend in a first horizontal direction (eg, Y direction) perpendicular to the horizontal direction (eg, X direction).

패키지 기판(110)은 하나 이상의 제1 반도체 칩(120)이 실장되는 제1 칩 실장 영역(AR1), 하나 이상의 제2 반도체 칩(130)이 실장되는 제2 칩 실장 영역(AR2), 및 하나 이상의 제3 반도체 칩(140)이 실장되는 제3 칩 실장 영역(AR3)을 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 칩 실장 영역(AR1), 제2 칩 실장 영역(AR2), 및 제3 칩 실장 영역(AR3)은 제1 수평 방향(예를 들어, Y방향)으로 서로 이격될 수 있다. The package substrate 110 includes a first chip mounting area AR1 on which one or more first semiconductor chips 120 are mounted, a second chip mounting area AR2 on which one or more second semiconductor chips 130 are mounted, and one It may include a third chip mounting area AR3 where the above third semiconductor chip 140 is mounted. As shown in FIG. 1 , the first chip mounting area AR1, the second chip mounting area AR2, and the third chip mounting area AR3 are mutually connected in a first horizontal direction (eg, Y direction). can be separated

좀 더 구체적으로, 제1 칩 실장 영역(AR1)은 제2 및 제3 칩 실장 영역(AR2, AR3)보다 패키지 기판(110)의 제1 가장자리(E1)에 더 인접할 수 있다. 제1 칩 실장 영역(AR1)은 패키지 기판(110)의 제1 코너 영역(CR1)과 제2 코너 영역(CR2) 사이에 제공될 수 있다. 여기서, 패키지 기판(110)의 제1 코너 영역(CR1)은 패키지 기판(110)의 상면(119)의 제1 가장자리(E1)와 제3 가장자리(E3)가 만나는 꼭지점 근방의 영역으로 정의될 수 있고, 패키지 기판(110)의 제2 코너 영역(CR2)은 패키지 기판(110)의 상면(119)의 제1 가장자리(E1)와 제4 가장자리(E4)가 만나는 꼭지점 근방의 영역으로 정의될 수 있다. 제3 칩 실장 영역(AR3)은 제1 및 제2 칩 실장 영역(AR1, AR2)보다 패키지 기판(110)의 제2 가장자리(E2)에 더 인접할 수 있다. 제3 칩 실장 영역(AR3)은 패키지 기판(110)의 제3 코너 영역(CR3)과 제4 코너 영역(CR4) 사이에 제공될 수 있다. 여기서, 패키지 기판(110)의 제3 코너 영역(CR3)은 패키지 기판(110)의 상면(119)의 제2 가장자리(E2)와 제3 가장자리(E3)가 만나는 꼭지점 근방의 영역으로 정의될 수 있고, 패키지 기판(110)의 제4 코너 영역(CR4)은 패키지 기판(110)의 상면(119)의 제2 가장자리(E2)와 제4 가장자리(E4)가 만나는 꼭지점 근방의 영역으로 정의될 수 있다.More specifically, the first chip mounting area AR1 may be closer to the first edge E1 of the package substrate 110 than the second and third chip mounting areas AR2 and AR3 . The first chip mounting area AR1 may be provided between the first corner area CR1 and the second corner area CR2 of the package substrate 110 . Here, the first corner region CR1 of the package substrate 110 may be defined as an area near a vertex where the first edge E1 and the third edge E3 of the upper surface 119 of the package substrate 110 meet. The second corner region CR2 of the package substrate 110 may be defined as an area near a vertex where the first edge E1 and the fourth edge E4 of the top surface 119 of the package substrate 110 meet. there is. The third chip mounting area AR3 may be closer to the second edge E2 of the package substrate 110 than the first and second chip mounting areas AR1 and AR2 . The third chip mounting area AR3 may be provided between the third corner area CR3 and the fourth corner area CR4 of the package substrate 110 . Here, the third corner region CR3 of the package substrate 110 may be defined as an area near a vertex where the second edge E2 and the third edge E3 of the top surface 119 of the package substrate 110 meet. The fourth corner region CR4 of the package substrate 110 may be defined as an area near a vertex where the second edge E2 and the fourth edge E4 of the top surface 119 of the package substrate 110 meet. there is.

제2 칩 실장 영역(AR2)은 제1 수평 방향(예를 들어, Y방향)에 있어서 제1 칩 살장 영역과 제3 칩 실장 영역(AR3) 사이에 제공될 수 있다. 제2 칩 실장 영역(AR2)은 패키지 기판(110)의 상면(119)의 제3 가장자리(E3)로부터 제4 가장자리(E4)까지 연장될 수 있다. The second chip mounting area AR2 may be provided between the first chip mounting area and the third chip mounting area AR3 in the first horizontal direction (eg, the Y direction). The second chip mounting area AR2 may extend from the third edge E3 to the fourth edge E4 of the top surface 119 of the package substrate 110 .

제1 내지 제3 반도체 칩(120, 130, 140)은 플립 칩 방식으로 패키지 기판(110) 상에 실장될 수 있다. 제1 내지 제3 반도체 칩(120, 130, 140)은 패키지 기판(110)의 상부 접속 패드들(113) 상에 부착된 칩 연결 범프를 통해 패키지 기판(110)에 전기적 및 물리적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(120)은 제1 반도체 칩(120)의 칩 패드들(121)에 부착된 제1 칩 연결 범프들(161)을 통해 플립-칩(flip-chip) 방식으로 패키지 기판(110)의 제1 칩 실장 영역(AR1) 상에 실장될 수 있고, 제2 반도체 칩(130)은 제2 반도체 칩(130)의 칩 패드들에 부착된 제2 칩 연결 범프들(163)을 통해 플립-칩 방식으로 패키지 기판(110)의 제2 칩 실장 영역(AR2) 상에 실장될 수 있고, 제3 반도체 칩(140)은 제3 반도체 칩(140)의 칩 패드들(140p)에 부착된 제3 칩 연결 범프들(165)을 통해 플립-칩 방식으로 패키지 기판(110)의 제3 칩 실장 영역(AR3) 상에 실장될 수 있다. 예를 들어, 제1 내지 제3 칩 연결 범프들(161, 163, 165)은 솔더 범프를 포함할 수 있다. 제1 내지 제3 반도체 칩(120, 130, 140) 각각과 패키지 기판(110) 사이에는 언더필층이 제공될 수 있다. 예를 들어, 제1 언더필층(171)은 패키지 기판(110)과 제1 반도체 칩(120) 사이의 틈을 채우도록 형성되어 제1 칩 연결 범프들(161) 각각의 측벽을 덮을 수 있고, 제2 언더필층(173)은 패키지 기판(110)과 제2 반도체 칩(130) 사이의 틈을 채우도록 형성되어 제2 칩 연결 범프들(163) 각각의 측벽을 덮을 수 있고, 제3 언더필층(175)은 패키지 기판(110)과 제3 반도체 칩(140) 사이의 틈을 채우도록 형성되어 제3 칩 연결 범프들(165) 각각의 측벽을 덮을 수 있다. 제1 내지 제3 언더필층(175)은 각각 에폭시 수지와 같은 언더필 물질로 형성되거나 비전도성 필름으로 형성될 수도 있다. 다른 예시적인 실시예들에서, 제1 내지 제3 반도체 칩(120, 130, 140)은 와이어 본딩 방식으로 패키지 기판(110) 상에 실장될 수도 있다. 제1 내지 제3 반도체 칩(120, 130, 140)은 200㎛ 내지 1000㎛ 사이의 두께를 가질 수 있으나, 제1 내지 제3 반도체 칩(120, 130, 140)의 두께가 이에 한정되는 것은 아니다.The first to third semiconductor chips 120 , 130 , and 140 may be mounted on the package substrate 110 in a flip chip method. The first to third semiconductor chips 120 , 130 , and 140 may be electrically and physically connected to the package substrate 110 through chip connection bumps attached to the upper connection pads 113 of the package substrate 110 . . In example embodiments, the first semiconductor chip 120 may be flip-chip through first chip connection bumps 161 attached to chip pads 121 of the first semiconductor chip 120 . ) method on the first chip mounting area AR1 of the package substrate 110, and the second semiconductor chip 130 is connected to the second chip attached to the chip pads of the second semiconductor chip 130. It can be mounted on the second chip mounting area AR2 of the package substrate 110 in a flip-chip method through the bumps 163 , and the third semiconductor chip 140 is a chip of the third semiconductor chip 140 . It may be mounted on the third chip mounting area AR3 of the package substrate 110 in a flip-chip method through the third chip connection bumps 165 attached to the pads 140p. For example, the first to third chip connection bumps 161 , 163 , and 165 may include solder bumps. An underfill layer may be provided between each of the first to third semiconductor chips 120 , 130 , and 140 and the package substrate 110 . For example, the first underfill layer 171 may be formed to fill a gap between the package substrate 110 and the first semiconductor chip 120 to cover sidewalls of each of the first chip connection bumps 161, The second underfill layer 173 may be formed to fill a gap between the package substrate 110 and the second semiconductor chip 130 to cover sidewalls of each of the second chip connection bumps 163 , and the third underfill layer 173 may cover sidewalls of the second chip connection bumps 163 . The numerals 175 may be formed to fill a gap between the package substrate 110 and the third semiconductor chip 140 to cover sidewalls of each of the third chip connection bumps 165 . Each of the first to third underfill layers 175 may be formed of an underfill material such as epoxy resin or a non-conductive film. In other exemplary embodiments, the first to third semiconductor chips 120 , 130 , and 140 may be mounted on the package substrate 110 by wire bonding. The first to third semiconductor chips 120, 130, and 140 may have a thickness between 200 μm and 1000 μm, but the thickness of the first to third semiconductor chips 120, 130, and 140 is not limited thereto. .

제1 내지 제3 반도체 칩(120, 130, 140)은 서로 다른 종류의 반도체 칩들을 포함할 수 있으며, 패키지 기판(110)을 통해 상호 전기적으로 연결될 수 있다. 제1 내지 제3 반도체 칩(120, 130, 140)은 메모리 칩, SOC(System On Chip), 로직 칩, 전력 관리 집적 회로(Power Management Integrated Circuit: PMIC) 칩 등을 포함할 수 있다. 상기 메모리 칩은 DRAM 칩, SRAM 칩, MRAM 칩, 및/또는 Nand 플래시 메모리 칩을 포함할 수 있다. 상기 로직 칩은 AP(Application Processor), 마이크로프로세서(micro-processor), CPU(Central Processing Unit), 컨트롤러, 또는 ASIC(Application Specific Integrated Circuit) 등을 포함할 수 있다. The first to third semiconductor chips 120 , 130 , and 140 may include different types of semiconductor chips and may be electrically connected to each other through the package substrate 110 . The first to third semiconductor chips 120 , 130 , and 140 may include a memory chip, a system on chip (SOC), a logic chip, a power management integrated circuit (PMIC) chip, and the like. The memory chip may include a DRAM chip, an SRAM chip, an MRAM chip, and/or a Nand flash memory chip. The logic chip may include an application processor (AP), a microprocessor, a central processing unit (CPU), a controller, or an application specific integrated circuit (ASIC).

예시적인 실시예들에서, 제1 반도체 칩(120) 및 제3 반도체 칩(140)은 각각 메모리 칩, 예를 들어 DRAM 칩을 포함할 수 있다.In example embodiments, each of the first semiconductor chip 120 and the third semiconductor chip 140 may include a memory chip, such as a DRAM chip.

예시적인 실시예들에서, 센터 칩(133), 제1 엣지 칩(131), 및 제2 엣지 칩(135)이 패키지 기판(110)의 제2 칩 실장 영역(AR2) 상에 실장될 수 있다. 상기 센터 칩(133)은 패키지 기판(110)의 상면(119)의 중심부에 배치되고, 센터 칩(133)의 칩 패드들(133p)에 부착된 제2 칩 연결 범프들(163)을 통해 패키지 기판(110)에 전기적 및 물리적으로 연결될 수 있다. 상기 제1 엣지 칩(131)은 상기 센터 칩(133)으로부터 측 방향으로 이격되고 상기 센터 칩(133)과 패키지 기판(110)의 제3 가장자리(E3) 사이에 배치될 수 있다. 제1 엣지 칩(131)은 제1 엣지 칩(131)의 칩 패드들(도 7b의 131p)에 부착된 제2 칩 연결 범프들(163)을 통해 패키지 기판(110)에 전기적 및 물리적으로 연결될 수 있다. 제1 엣지 칩(131)은 제1 수평 방향(예를 들어, Y방향)에 대해 제1 지지 기둥(1511)과 제3 지지 기둥(1531) 사이에 배치될 수 있다. 상기 제2 엣지 칩(135)은 센터 칩(133)으로부터 측 방향으로 이격되고 상기 센터 칩(133)과 패키지 기판(110)의 제4 가장자리(E4) 사이에 배치될 수 있다. 제2 엣지 칩(135)은 제2 엣지 칩(135)의 칩 패드들(도 7b의 135p)에 부착된 제2 칩 연결 범프들(163)을 통해 패키지 기판(110)에 전기적 및 물리적으로 연결될 수 있다. 제2 엣지 칩(135)은 제1 수평 방향(예를 들어, Y방향)에 대해 제2 지지 기둥(1513)과 제4 지지 기둥(1533) 사이에 배치될 수 있다. 또한, 패키지 기판(110)의 제2 칩 실장 영역(AR2)에는 수동 소자가 더 탑재될 수 있다.In example embodiments, the center chip 133 , the first edge chip 131 , and the second edge chip 135 may be mounted on the second chip mounting area AR2 of the package substrate 110 . . The center chip 133 is disposed in the center of the upper surface 119 of the package substrate 110 and is packaged through second chip connection bumps 163 attached to chip pads 133p of the center chip 133 . It may be electrically and physically connected to the substrate 110 . The first edge chip 131 may be laterally spaced apart from the center chip 133 and disposed between the center chip 133 and the third edge E3 of the package substrate 110 . The first edge chip 131 is electrically and physically connected to the package substrate 110 through the second chip connection bumps 163 attached to the chip pads ( 131p of FIG. 7B ) of the first edge chip 131 . can The first edge chip 131 may be disposed between the first support pillar 1511 and the third support pillar 1531 in a first horizontal direction (eg, Y direction). The second edge chip 135 may be laterally spaced apart from the center chip 133 and disposed between the center chip 133 and the fourth edge E4 of the package substrate 110 . The second edge chip 135 is electrically and physically connected to the package substrate 110 through the second chip connection bumps 163 attached to the chip pads ( 135p of FIG. 7B ) of the second edge chip 135 . can The second edge chip 135 may be disposed between the second support pillar 1513 and the fourth support pillar 1533 in the first horizontal direction (eg, the Y direction). In addition, passive elements may be further mounted in the second chip mounting area AR2 of the package substrate 110 .

예시적인 실시예들에서, 상기 센터 칩(133)은 SOC일 수 있고, 로직 회로, 메모리 회로, 디지털 집적 회로(IC), 무선 주파수 집적 회로(RFIC), 및 입출력 회로 중에서 적어도 2개의 회로들을 포함할 수 있다. 또한, 상기 센터 칩(133)은 서버향 SOC로서, DIMM(Dual In-line Memory Module)을 위한 DRAM I/F, 스위치 역할의 PCIe(Peripheral Component Interconnect express) I/F, 및 CPU 등을 포함할 수 있다. 상기 제1 엣지 칩(131) 및 상기 제2 엣지 칩(135)은 각각 PMIC 칩일 수 있다. In example embodiments, the center chip 133 may be a SOC and include at least two circuits among a logic circuit, a memory circuit, a digital integrated circuit (IC), a radio frequency integrated circuit (RFIC), and an input/output circuit. can do. In addition, the center chip 133 is a server-oriented SOC, and may include DRAM I/F for DIMM (Dual In-line Memory Module), PCIe (Peripheral Component Interconnect express) I/F serving as a switch, and CPU. can Each of the first edge chip 131 and the second edge chip 135 may be a PMIC chip.

스티프너(150)는 패키지 기판(110)의 상면(119) 상에 부착될 수 있다. 스티프너(150)는 패키지 기판(110)을 기계적으로 지지함으로써, 반도체 패키지(100)의 기계적 안전성을 향상시키도록 구성될 수 있다. 예를 들어, 스티프너(150)는 패키지 기판(110)을 기계적으로 지지함으로써, 반도체 패키지(100)를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지(warpage)를 완화 및 억제하도록 구성될 수 있다. 스티프너(150)는 스틸(steel)이나 구리(Cu)와 같은 금속을 포함할 수 있다. 스티프너(150)는 접착층(181)을 통해 패키지 기판(110)의 상면(119)에 부착될 수 있다. The stiffener 150 may be attached to the top surface 119 of the package substrate 110 . The stiffener 150 may be configured to improve mechanical stability of the semiconductor package 100 by mechanically supporting the package substrate 110 . For example, the stiffener 150 mechanically supports the package substrate 110, thereby alleviating and suppressing warpage generated due to differences in thermal expansion coefficients of individual components constituting the semiconductor package 100. can be configured to The stiffener 150 may include a metal such as steel or copper (Cu). The stiffener 150 may be attached to the upper surface 119 of the package substrate 110 through the adhesive layer 181 .

예시적인 실시예들에서, 스티프너(150)는 패키지 기판(110)의 서로 다른 영역에 부착된 제1 스티프너(151)와 제2 스티프너(153)를 포함할 수 있다. In example embodiments, the stiffener 150 may include a first stiffener 151 and a second stiffener 153 attached to different regions of the package substrate 110 .

제1 스티프너(151)는 제1 칩 실장 영역(AR1)과 상기 제2 칩 실장 영역(AR2)을 분리 또는 구획하도록 상기 패키지 기판(110) 상에 실장될 수 있다. 평면적 관점에서, 제1 스티프너(151)는 제1 반도체 칩(120)의 측벽을 부분적으로 둘러쌀 수 있다. The first stiffener 151 may be mounted on the package substrate 110 to separate or partition the first chip mounting area AR1 and the second chip mounting area AR2. When viewed from a plan view, the first stiffener 151 may partially surround a sidewall of the first semiconductor chip 120 .

제1 스티프너(151)는 패키지 기판(110)의 제1 코너 영역(CR1)에 부착된 제1 지지 기둥(1511), 패키지 기판(110)의 제2 코너 영역(CR2)에 부착된 제2 지지 기둥(1513), 및 제1 지지 기둥(1511)으로부터 제2 지지 기둥(1513)까지 제2 수평 방향(예를 들어, X방향)으로 연장된 제1 브릿지(1515)를 포함할 수 있다. 제1 지지 기둥(1511) 및 제2 지지 기둥(1513)은 각각 대략 사각형의 수평 단면을 가질 수 있다. 또한, 제1 지지 기둥(1511) 및 제2 지지 기둥(1513)은 각각 대략 사각형의 수직 단면을 가질 수 있다. 제1 지지 기둥(1511) 및 제2 지지 기둥(1513)은 각각 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제1 브릿지(1515)는 제1 지지 기둥(1511)으로부터 제2 지지 기둥(1513)까지 제2 수평 방향(예를 들어, X방향)으로 선형적으로 연장되며, 제1 브릿지(1515)의 일 단부는 제1 지지 기둥(1511)에 연결되고 제1 브릿지(1515)의 타 단부는 제2 지지 기둥(1513)에 연결될 수 있다. 평면적 관점에서, 제1 칩 실장 영역(AR1)과 제2 칩 실장 영역(AR2)은 제1 브릿지(1515)를 사이에 두고 이격될 수 있다. 제1 브릿지(1515)는 제2 수평 방향(예를 들어, X방향)을 따라 패키지 기판(110)에 연속적으로 접촉될 수 있다. 제1 브릿지(1515)는 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제1 지지 기둥(1511)의 상면의 높이, 제2 지지 기둥(1513)의 상면의 높이, 및 제1 브릿지(1515)의 상면의 높이 는 동일 또는 유사할 수 있다. The first stiffener 151 includes a first support pillar 1511 attached to the first corner region CR1 of the package substrate 110 and a second support attached to the second corner region CR2 of the package substrate 110. It may include a pillar 1513 and a first bridge 1515 extending from the first support pillar 1511 to the second support pillar 1513 in a second horizontal direction (eg, X direction). Each of the first support pillar 1511 and the second support pillar 1513 may have a substantially quadrangular horizontal cross section. In addition, each of the first support pillar 1511 and the second support pillar 1513 may have a substantially quadrangular vertical cross section. The first support pillar 1511 and the second support pillar 1513 may be fixed to the package substrate 110 through the adhesive layer 181 , respectively. The first bridge 1515 linearly extends from the first support pillar 1511 to the second support pillar 1513 in a second horizontal direction (eg, X direction), and is one of the first bridges 1515. One end may be connected to the first support pillar 1511 and the other end of the first bridge 1515 may be connected to the second support pillar 1513 . From a plan view, the first chip mounting area AR1 and the second chip mounting area AR2 may be spaced apart with the first bridge 1515 interposed therebetween. The first bridge 1515 may continuously contact the package substrate 110 along the second horizontal direction (eg, the X direction). The first bridge 1515 may be fixed to the package substrate 110 through the adhesive layer 181 . The height of the upper surface of the first support pillar 1511, the height of the upper surface of the second support pillar 1513, and the height of the upper surface of the first bridge 1515 may be the same or similar.

제2 스티프너(153)는 제3 코너 영역(CR3)에 부착된 제3 지지 기둥(1531), 패키지 기판(110)의 제4 코너 영역(CR4)에 부착된 제4 지지 기둥(1533), 및 제3 지지 기둥(1531)으로부터 제4 지지 기둥(1533)까지 제2 수평 방향(예를 들어, X방향)으로 연장된 제2 브릿지(1535)를 포함할 수 있다. 제3 지지 기둥(1531) 및 제4 지지 기둥(1533)은 각각 대략 사각형의 수평 단면을 가질 수 있다. 또한, 제3 지지 기둥(1531) 및 제4 지지 기둥(1533)은 각각 대략 사각형의 수직 단면을 가질 수 있다. 제3 지지 기둥(1531) 및 제4 지지 기둥(1533)은 각각 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제2 브릿지(1535)는 제3 지지 기둥(1531)으로부터 제4 지지 기둥(1533)까지 제2 수평 방향(예를 들어, X방향)으로 선형적으로 연장되며, 제2 브릿지(1535)의 일 단부는 제3 지지 기둥(1531)에 연결되고 제2 브릿지(1535)의 타 단부는 제4 지지 기둥(1533)에 연결될 수 있다. 평면적 관점에서, 제3 칩 실장 영역(AR3)과 제2 칩 실장 영역(AR2)은 제2 브릿지(1535)를 사이에 두고 이격될 수 있다. 제2 브릿지(1535)는 제2 수평 방향(예를 들어, X방향)을 따라 연속적으로 패키지 기판(110)에 접촉될 수 있다. 제2 브릿지(1535)는 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제3 지지 기둥(1531)의 상면의 높이, 제4 지지 기둥(1533)의 상면의 높이, 및 제2 브릿지(1535)의 상면의 높이는 동일 또는 유사할 수 있다. The second stiffener 153 includes a third support pillar 1531 attached to the third corner region CR3, a fourth support pillar 1533 attached to the fourth corner region CR4 of the package substrate 110, and A second bridge 1535 extending from the third support pillar 1531 to the fourth support pillar 1533 in a second horizontal direction (eg, X direction) may be included. Each of the third support pillar 1531 and the fourth support pillar 1533 may have a substantially quadrangular horizontal cross section. In addition, each of the third support pillar 1531 and the fourth support pillar 1533 may have a substantially quadrangular vertical cross section. The third support pillar 1531 and the fourth support pillar 1533 may be fixed to the package substrate 110 through the adhesive layer 181 , respectively. The second bridge 1535 linearly extends in a second horizontal direction (eg, X direction) from the third support pillar 1531 to the fourth support pillar 1533, and is one of the second bridges 1535. An end may be connected to the third support pillar 1531 and the other end of the second bridge 1535 may be connected to the fourth support pillar 1533 . From a plan view, the third chip mounting area AR3 and the second chip mounting area AR2 may be spaced apart with the second bridge 1535 interposed therebetween. The second bridge 1535 may continuously contact the package substrate 110 along the second horizontal direction (eg, the X direction). The second bridge 1535 may be fixed to the package substrate 110 through the adhesive layer 181 . The height of the top surface of the third support pillar 1531 , the height of the top surface of the fourth support pillar 1533 , and the height of the top surface of the second bridge 1535 may be the same or similar.

제1 스티프너(151)와 제2 스티프너(153)는 대칭된 형태를 가질 수 있다. 예를 들어, 평면적 관점에서, 제1 스티프너(151)와 제2 스티프너(153)는 대칭된 형태를 가질 수 있다. 예시적인 실시예들에서, 패키지 기판(110)의 중심을 지나고 상기 패키지 기판(110)의 상면(119)에 수직된 평면에 대해 제1 스티프너(151)와 제2 스티프너(153)는 거울상 형태(mirror image shape)를 가질 수 있다. The first stiffener 151 and the second stiffener 153 may have symmetrical shapes. For example, when viewed from a plan view, the first stiffener 151 and the second stiffener 153 may have symmetrical shapes. In exemplary embodiments, the first stiffener 151 and the second stiffener 153 have a mirror image form with respect to a plane passing through the center of the package substrate 110 and perpendicular to the top surface 119 of the package substrate 110 ( mirror image shape).

예시적인 실시예들에서, 제1 반도체 칩(120)의 적어도 일부분, 제2 반도체 칩(130)의 적어도 일부분, 및 제3 반도체 칩(140)의 적어도 일부분은 스티프너(150)의 외부로 노출될 수 있다. 제1 스티프너(151)는 제1 반도체 칩(120)의 상면이 수직 방향(예를 들어, Z방향)으로 노출되도록 제1 반도체 칩(120)을 덮지 않을 수 있다. 또한, 제1 반도체 칩(120)과 패키지 기판(110)의 제1 가장자리(E1) 사이에는 제1 스티프너(151)가 배치되지 않으며, 이에 따라 패키지 기판(110)의 제1 가장자리(E1)에 가장 인접한 제1 반도체 칩(120)의 일 측벽은 제1 스티프너(151)의 외부로 노출될 수 있다. 제2 스티프너(153)는 제3 반도체 칩(140)의 상면이 수직 방향(예를 들어, Z방향)으로 노출되도록 제3 반도체 칩(140)을 덮지 않을 수 있다. 또한, 제3 반도체 칩(140)과 패키지 기판(110)의 제2 가장자리(E2) 사이에는 제2 스티프너(153)가 배치되지 않으며, 이에 따라 패키지 기판(110)의 제2 가장자리(E2)에 가장 인접한 제3 반도체 칩(140)의 일 측벽은 제2 스티프너(153)의 외부로 노출될 수 있다. 제2 반도체 칩(130)은 스티프너(150)에 덮이지 않고 수직 방향(예를 들어, Z방향)으로 노출될 수 있다. 또한, 제2 반도체 칩(130)과 패키지 기판(110)의 제3 가장자리(E3) 사이 및 제2 반도체 칩(130)과 패키지 기판(110)의 제4 가장자리(E4) 사이에는 스티프너(150)가 배치되지 않으며, 이에 따라 제2 반도체 칩(130)은 측 방향으로 스티프너(150)의 외부로 노출될 수 있다. In example embodiments, at least a portion of the first semiconductor chip 120 , at least a portion of the second semiconductor chip 130 , and at least a portion of the third semiconductor chip 140 are exposed to the outside of the stiffener 150 . can The first stiffener 151 may not cover the first semiconductor chip 120 so that a top surface of the first semiconductor chip 120 is exposed in a vertical direction (eg, a Z direction). In addition, the first stiffener 151 is not disposed between the first semiconductor chip 120 and the first edge E1 of the package substrate 110, and thus the first edge E1 of the package substrate 110 One sidewall of the most adjacent first semiconductor chip 120 may be exposed to the outside of the first stiffener 151 . The second stiffener 153 may not cover the third semiconductor chip 140 so that the upper surface of the third semiconductor chip 140 is exposed in the vertical direction (eg, the Z direction). In addition, the second stiffener 153 is not disposed between the third semiconductor chip 140 and the second edge E2 of the package substrate 110, and thus the second edge E2 of the package substrate 110 One sidewall of the most adjacent third semiconductor chip 140 may be exposed to the outside of the second stiffener 153 . The second semiconductor chip 130 may be exposed in a vertical direction (eg, a Z direction) without being covered by the stiffener 150 . In addition, stiffeners 150 are formed between the second semiconductor chip 130 and the third edge E3 of the package substrate 110 and between the second semiconductor chip 130 and the fourth edge E4 of the package substrate 110. is not disposed, and thus the second semiconductor chip 130 may be exposed to the outside of the stiffener 150 in a lateral direction.

예시적인 실시예들에서, 스티프너(150)는 제1 칩 실장 영역(AR1) 상의 제1 방열 공간(HS1), 제2 칩 실장 영역(AR2) 상의 제2 방열 공간(HS2), 및 제3 칩 실장 영역(AR3) 상의 제3 방열 공간(HS3)을 정의할 수 있다. 제1 방열 공간(HS1)과 제2 방열 공간(HS2)은 제1 스티프너(151)에 의해 분리되고, 제3 방열 공간(HS3)과 제2 방열 공간(HS2)은 제2 스티프너(153)에 의해 분리될 수 있다. 제1 방열 공간(HS1)과 제2 방열 공간(HS2)이 제1 스티프너(151)에 의해 열적으로 분리되므로, 제1 방열 공간(HS1)에 수용된 제1 반도체 칩(120)과 제2 방열 공간(HS2)에 수용된 제2 반도체 칩(130) 사이의 열적 결합(thermal coupling)이 줄어들 수 있다. 또한, 제3 방열 공간(HS3)과 제2 방열 공간(HS2)이 제2 스티프너(153)에 의해 열적으로 분리되므로, 제3 방열 공간(HS3)에 수용된 제3 반도체 칩(140)과 제2 방열 공간(HS2)에 수용된 제2 반도체 칩(130) 사이의 열적 결합이 줄어들 수 있다.In example embodiments, the stiffener 150 may be configured to provide a first heat dissipation space HS1 on the first chip mounting area AR1, a second heat dissipation space HS2 on the second chip mounting area AR2, and a third chip. A third heat dissipation space HS3 on the mounting area AR3 may be defined. The first heat dissipation space HS1 and the second heat dissipation space HS2 are separated by the first stiffener 151, and the third heat dissipation space HS3 and the second heat dissipation space HS2 are separated by the second stiffener 153. can be separated by Since the first heat dissipation space HS1 and the second heat dissipation space HS2 are thermally separated by the first stiffener 151, the first semiconductor chip 120 accommodated in the first heat dissipation space HS1 and the second heat dissipation space Thermal coupling between the second semiconductor chips 130 accommodated in (HS2) may be reduced. In addition, since the third heat dissipation space HS3 and the second heat dissipation space HS2 are thermally separated by the second stiffener 153, the third semiconductor chip 140 accommodated in the third heat dissipation space HS3 and the second heat dissipation space HS3 are separated. Thermal coupling between the second semiconductor chips 130 accommodated in the heat dissipation space HS2 may be reduced.

상기 반도체 패키지(100)의 제조 방법은, 패키지 기판(110)을 준비하는 단계, 패키지 기판(110) 상에 제1 내지 제3 반도체 칩(120, 130, 140)을 실장하는 단계, 및 제1 및 제2 스티프너(151, 153)를 패키지 기판(110) 상에 부착하는 단계를 포함할 수 있다. The manufacturing method of the semiconductor package 100 includes preparing a package substrate 110 , mounting first to third semiconductor chips 120 , 130 , and 140 on the package substrate 110 , and first and attaching the second stiffeners 151 and 153 on the package substrate 110 .

본 발명의 예시적인 실시예들에 의하면, 반도체 패키지(100)는 패키지 기판(110)을 기계적으로 지지하도록 구성된 스티프너(150)를 포함하므로, 반도체 패키지(100)를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지를 방지 또는 억제할 수 있다. 또한, 스티프너(150)는 패키지 기판(110)의 모든 코너 영역에 부착되는 지지 기둥들을 포함하므로, 패키지 기판(110)의 코너 영역들 간의 워피지 차이에 기인하여 발생되는 트위스트 워피지(twist warpage)를 방지 또는 억제할 수 있다. According to exemplary embodiments of the present invention, since the semiconductor package 100 includes the stiffener 150 configured to mechanically support the package substrate 110, the thermal expansion coefficient of individual components constituting the semiconductor package 100 It is possible to prevent or suppress warpage generated due to the difference in . In addition, since the stiffener 150 includes support pillars attached to all corner areas of the package substrate 110, twist warpage generated due to a difference in warpage between the corner areas of the package substrate 110 can be prevented or suppressed.

일반적인 반도체 패키지의 경우 실장 기판의 가장자리를 따라 연장된 링-형태의 스티프너가 실장 기판에 부착된 구조를 가진다. 일반적인 반도체 패키지의 경우 실장 기판은 링-형태의 스티프너의 실장을 위한 가장자리 영역을 별도로 구비할 것이 요구된다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 스티프너(150)는 패키지 기판(110) 상에 실장되는 반도체 칩들 사이의 영역에 부착되고 패키지 기판(110)의 가장자리부는 반도체 칩 등 실장 부품이 실장되는 영역으로 활용 가능하므로, 스티프너(150)를 이용하여 반도체 패키지(100)의 강성을 강화하면서도 반도체 패키지(100)의 소형화를 도모할 수 있다. In the case of a general semiconductor package, a ring-shaped stiffener extending along an edge of a mounting substrate has a structure attached to the mounting substrate. In the case of a general semiconductor package, a mounting substrate is required to separately have an edge area for mounting a ring-shaped stiffener. However, according to exemplary embodiments of the present invention, the stiffener 150 is attached to a region between semiconductor chips mounted on the package substrate 110, and the edge of the package substrate 110 is mounted. Since the semiconductor package 100 can be used as an area where the semiconductor package 100 can be miniaturized while strengthening the rigidity of the semiconductor package 100 by using the stiffener 150 .

또한, 본 발명의 예시적인 실시예들에 의하면, 패키지 기판(110) 상에 실장된 반도체 칩들은 스티프너(150)를 통해 상방 및 측 방향으로 노출된 구조를 가지므로, 반도체 칩들에 대한 방열 특성을 개선할 수 있다. In addition, according to exemplary embodiments of the present invention, since the semiconductor chips mounted on the package substrate 110 have a structure exposed in upward and lateral directions through the stiffener 150, heat dissipation characteristics of the semiconductor chips can be improved. can be improved

도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서, 도 1 내지 도 3b를 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로 도 4에 도시된 반도체 패키지에 대해 설명한다. 4 is a cross-sectional view illustrating a semiconductor package according to exemplary embodiments of the present invention. Hereinafter, the semiconductor package shown in FIG. 4 will be described, focusing on differences from the semiconductor package 100 described with reference to FIGS. 1 to 3B .

도 4를 도 1과 함께 참조하면, 제1 스티프너(151)의 제1 브릿지(1515) 및 제2 스티프너(153)의 제2 브릿지(1535)는 패키지 기판(110)으로부터 이격될 수 있다. 제1 스티프너(151)의 제1 브릿지(1515)가 패키지 기판(110)으로부터 이격되므로, 제1 브릿지(1515)의 하면과 패키지 기판(110)의 상면(119) 사이에는 틈이 형성될 수 있다. 또한, 제2 스티프너(153)의 제2 브릿지(1535)가 패키지 기판(110)으로부터 이격되므로, 제2 브릿지(1535)의 하면과 패키지 기판(110)의 상면(119) 사이에는 틈이 형성될 수 있다.Referring to FIG. 4 together with FIG. 1 , the first bridge 1515 of the first stiffener 151 and the second bridge 1535 of the second stiffener 153 may be spaced apart from the package substrate 110 . Since the first bridge 1515 of the first stiffener 151 is spaced apart from the package substrate 110, a gap may be formed between the lower surface of the first bridge 1515 and the upper surface 119 of the package substrate 110. . In addition, since the second bridge 1535 of the second stiffener 153 is spaced apart from the package substrate 110, a gap may be formed between the lower surface of the second bridge 1535 and the upper surface 119 of the package substrate 110. can

도 5a 내지 도 5d는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지(101, 102, 103, 104)를 나타내는 단면도들이다. 이하에서, 도 1 내지 도 3b를 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로 도 5a 내지 도 5d에 도시된 반도체 패키지들(101, 102, 103, 104)에 대해 설명한다. 5A to 5D are cross-sectional views illustrating semiconductor packages 101, 102, 103, and 104 according to exemplary embodiments of the present invention, respectively. Hereinafter, the semiconductor packages 101 , 102 , 103 , and 104 shown in FIGS. 5A to 5D will be described, focusing on differences from the semiconductor package 100 described with reference to FIGS. 1 to 3B .

도 5a를 도 1과 함께 참조하면, 반도체 패키지(101)는 히트 싱크(230) 및 시스템 보드(210)를 더 포함할 수 있다. Referring to FIG. 5A together with FIG. 1 , the semiconductor package 101 may further include a heat sink 230 and a system board 210 .

히트 싱크(230)는 제1 내지 제3 반도체 칩(120, 130, 140)에서 발생된 열을 방출하도록 구성될 수 있다. 히트 싱크(230)는 높은 열전도율을 갖는 열전도성 물질을 포함할 수 있다. 예를 들어, 히트 싱크(230)는 구리(Cu), 알루미늄(Al) 등과 같은 금속, 또는 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등과 같은 탄소 함유 물질을 포함할 수 있다. 그러나, 히트 싱크(230)의 재질이 전술한 물질들에 한정되는 것은 아니다. 예시적인 실시예들에서, 히트 싱크(230)는 단일 금속층 또는 적층된 복수의 금속층들을 포함할 수 있다. The heat sink 230 may be configured to dissipate heat generated in the first to third semiconductor chips 120 , 130 , and 140 . The heat sink 230 may include a thermally conductive material having high thermal conductivity. For example, the heat sink 230 may include a metal such as copper (Cu) or aluminum (Al) or a carbon-containing material such as graphene, graphite, and/or carbon nanotubes. However, the material of the heat sink 230 is not limited to the above materials. In example embodiments, the heat sink 230 may include a single metal layer or a plurality of stacked metal layers.

제1 내지 제3 반도체 칩(120, 130, 140)은 제1 열 인터페이스 물질(Thermal Interface Material, TIM)층을 통해 히트 싱크(230)에 부착될 수 있다. 제1 TIM층(251)은 열적으로 도전성이고 전기적으로는 절연성인 물질을 포함할 수 있다. 예를 들어, 제1 TIM층(251)은 은이나 구리와 같은 금속 분말을 포함하는 폴리머, 서멀 그리스(thermal grease), 백색 그리스(white grease), 또는 이들의 조합을 포함할 수 있다. 히트 싱크(230)가 제1 TIM층(251)을 통해 제1 내지 제3 반도체 칩(120, 130, 140)에 직접 접촉함으로써, 방열 특성이 향상될 수 있다. The first to third semiconductor chips 120 , 130 , and 140 may be attached to the heat sink 230 through a first thermal interface material (TIM) layer. The first TIM layer 251 may include a material that is thermally conductive and electrically insulating. For example, the first TIM layer 251 may include a polymer including metal powder such as silver or copper, thermal grease, white grease, or a combination thereof. Since the heat sink 230 directly contacts the first to third semiconductor chips 120 , 130 , and 140 through the first TIM layer 251 , heat dissipation characteristics may be improved.

반도체 패키지(101)에서, 제1 반도체 칩(120)의 상면은 제1 높이(H1)를 가지고, 제2 반도체 칩(130)의 상면은 제2 높이(H2)를 가지고, 제3 반도체 칩(140)의 상면은 제3 높이(H3)를 가질 수 있다. 또한, 스티프너(150)의 상면은 제4 높이(H4)를 가질 수 있다. 상기 제1 내지 제4 높이(H1, H2, H3, H4)는 패키지 기판(110)의 상면(119)으로부터 측정된 수직 방향(예를 들어, Z방향)으로의 길이를 의미할 수 있다. 이 때, 스티프너(150)의 상면의 제4 높이(H4)는 제1 내지 제3 높이(H1, H2, H3)보다 클 수 있고, 히트 싱크(230)는 베이스(239)의 바닥면으로부터 제1 내지 제3 반도체 칩(120, 130, 140) 각각을 향하여 하방으로 돌출된 제1 돌출부들(231)을 포함할 수 있다. 제1 돌출부들(231)의 바닥면들과 제1 내지 제3 반도체 칩(120, 130, 140)의 상면들 사이에는 제1 TIM층(251)이 배치될 수 있다. 또한, 스티프너(150)의 제1 및 제2 브릿지(1515, 1535)가 히트 싱크(230)와 이격될 수 있도록, 히트 싱크(230)의 바닥면에는 제1 브릿지(1515) 또는 제2 브릿지(1535)를 수용하는 홈이 형성될 수 있다.In the semiconductor package 101, the top surface of the first semiconductor chip 120 has a first height H1, the top surface of the second semiconductor chip 130 has a second height H2, and the third semiconductor chip ( 140) may have a third height H3. Also, an upper surface of the stiffener 150 may have a fourth height H4. The first to fourth heights H1 , H2 , H3 , and H4 may mean lengths in a vertical direction (eg, a Z direction) measured from the top surface 119 of the package substrate 110 . In this case, the fourth height H4 of the upper surface of the stiffener 150 may be greater than the first to third heights H1, H2, and H3, and the heat sink 230 is removed from the bottom surface of the base 239. It may include first protrusions 231 protruding downward toward each of the first to third semiconductor chips 120 , 130 , and 140 . A first TIM layer 251 may be disposed between bottom surfaces of the first protrusions 231 and top surfaces of the first to third semiconductor chips 120 , 130 , and 140 . In addition, to allow the first and second bridges 1515 and 1535 of the stiffener 150 to be spaced apart from the heat sink 230, a first bridge 1515 or a second bridge ( 1535) may be formed.

시스템 보드(210)는 패키지 기판(110)이 실장되는 기판에 해당하며, 메인 보드, 마더 보드 등으로도 지칭될 수도 있다. 시스템 보드(210)의 도전성 패드들(211)은 외부 연결 단자들(191)에 결합될 수 있다. 시스템 보드(210)는 CPU나 램과 같은 시스템을 작동하기 위한 주요 부품들과, 주변 장치를 연결할 수 있는 인터페이스를 포함하는 PCB를 포함할 수 있다. 예를 들어, 시스템 보드(210)는 서버용 시스템 보드일 수 있다. The system board 210 corresponds to a substrate on which the package substrate 110 is mounted, and may also be referred to as a main board or a mother board. The conductive pads 211 of the system board 210 may be coupled to external connection terminals 191 . The system board 210 may include a PCB including main components for operating a system, such as a CPU or RAM, and interfaces to which peripheral devices may be connected. For example, the system board 210 may be a system board for a server.

도 5b를 도 1과 함께 참조하면, 반도체 패키지(102)에서, 스티프너(150)는 제2 TIM층(253)을 통해 히트 싱크(230a)에 부착될 수 있다. 제1 지지 기둥(1511)의 상면, 제2 지지 기둥(1513)의 상면 및 제1 브릿지(1515)의 상면 각각과 히트 싱크(230a) 사이에는 제2 TIM층(253)이 배치될 수 있다. 제3 지지 기둥(1531)의 상면, 제4 지지 기둥(1533)의 상면 및 제2 브릿지(1535)의 상면 각각과 히트 싱크(230a) 사이에는 제2 TIM층(253)이 배치될 수 있다. Referring to FIG. 5B together with FIG. 1 , in the semiconductor package 102 , the stiffener 150 may be attached to the heat sink 230a through the second TIM layer 253 . A second TIM layer 253 may be disposed between the top surfaces of the first support pillar 1511, the second support pillar 1513, and the first bridge 1515, respectively, and the heat sink 230a. The second TIM layer 253 may be disposed between the top surfaces of the third support pillar 1531, the fourth support pillar 1533, and the second bridge 1535, respectively, and the heat sink 230a.

도 5c를 도 1과 함께 참조하면, 반도체 패키지(103)에서, 스티프너(150)의 상면의 제4 높이(H4)는 제1 내지 제3 반도체 칩(120, 130, 140)의 제1 내지 제3 높이(H1, H2, H3)보다 작을 수 있고, 히트 싱크(230b)의 바닥면은 평면일 수 있다. 제1 내지 제3 반도체 칩(120, 130, 140)은 제1 TIM층(251)을 통해 히트 싱크(230b)에 접촉될 수 있고, 제1 스티프너(151)는 히트 싱크(230b)로부터 이격될 수 있다. Referring to FIG. 5C together with FIG. 1 , in the semiconductor package 103, the fourth height H4 of the upper surface of the stiffener 150 is the first to third semiconductor chips 120, 130, and 140. 3 heights H1, H2, and H3 may be smaller, and the bottom surface of the heat sink 230b may be flat. The first to third semiconductor chips 120, 130, and 140 may contact the heat sink 230b through the first TIM layer 251, and the first stiffener 151 may be spaced apart from the heat sink 230b. can

도 5d를 도 1과 함께 참조하면, 반도체 패키지(104)에서, 스티프너(150)의 상면의 제4 높이(H4)는 제1 내지 제3 반도체 칩(120, 130, 140)의 제1 내지 제3 높이(H1, H2, H3)보다 작을 수 있고, 히트 싱크(230c)는 베이스(239)의 바닥면으로부터 스티프너(150)의 상면을 향하여 하방으로 돌출된 제2 돌출부들(233)을 포함할 수 있다. 제2 돌출부들(233)은 제1 지지 기둥(1511)의 상면, 제2 지지 기둥(1513)의 상면 및 제1 브릿지(1515)의 상면 각각에 적어도 부분적으로 접촉될 수 있다. 또한, 제2 돌출부들(233)은 제3 지지 기둥(1531)의 상면, 제4 지지 기둥(1533)의 상면 및 제2 브릿지(1535)의 상면 각각에 적어도 부분적으로 접촉될 수 있다. 제2 돌출부들(233)의 바닥면들과 스티프너(150)의 상면 사이에는 제2 TIM층들(253)이 배치될 수 있다.Referring to FIG. 5D together with FIG. 1 , in the semiconductor package 104, the fourth height H4 of the upper surface of the stiffener 150 is the first to third semiconductor chips 120, 130, and 140. 3 heights H1, H2, and H3, and the heat sink 230c may include second protrusions 233 protruding downward from the bottom surface of the base 239 toward the top surface of the stiffener 150. can The second protrusions 233 may at least partially contact the top surface of the first support pillar 1511 , the top surface of the second support pillar 1513 , and the top surface of the first bridge 1515 . In addition, the second protrusions 233 may at least partially contact upper surfaces of the third support pillar 1531 , the upper surface of the fourth support pillar 1533 , and the upper surface of the second bridge 1535 , respectively. Second TIM layers 253 may be disposed between the bottom surfaces of the second protrusions 233 and the top surface of the stiffener 150 .

도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(105)를 나타내는 평면도이다. 도 7a는 도 6의 7A-7A'선에 따른 반도체 패키지(105)의 단면도이다. 도 7b는 도 6의 7B-7B'선에 따른 반도체 패키지(105)의 단면도이다. 이하에서, 도 1 내지 도 3b를 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로 도 6 내지 도 7b에 도시된 반도체 패키지(105)에 대해 설명한다.6 is a plan view illustrating a semiconductor package 105 according to example embodiments of the inventive concepts. FIG. 7A is a cross-sectional view of the semiconductor package 105 along line 7A-7A' in FIG. 6 . FIG. 7B is a cross-sectional view of the semiconductor package 105 along line 7B-7B' of FIG. 6 . Hereinafter, the semiconductor package 105 shown in FIGS. 6 to 7B will be described, focusing on differences from the semiconductor package 100 described with reference to FIGS. 1 to 3B.

도 6, 도 7a, 및 도 7b를 참조하면, 스티프너(150a)는 제1 스티프너(151)와 제2 스티프너(153) 사이에서 연장된 적어도 하나의 스티프너간 브릿지를 포함할 수 있다. 적어도 하나의 스티프너간 브릿지는 제1 스티프너(151)로부터 제2 스티프너(153)까지 제1 수평 방향(예를 들어, Y방향)으로 연장되어, 제1 스티프너(151)와 제2 스티프너(153) 각각에 연결될 수 있다. 적어도 하나의 스티프너간 브릿지를 통해 제1 스티프너(151)와 제2 스티프너(153)가 연결되므로, 단일 몸체 또는 단일 조각(single piece)의 스티프너(150a)가 제공될 수 있다. Referring to FIGS. 6 , 7A and 7B , the stiffener 150a may include a bridge between at least one stiffener extending between the first stiffener 151 and the second stiffener 153 . The bridge between the at least one stiffener extends from the first stiffener 151 to the second stiffener 153 in a first horizontal direction (eg, Y direction), and the first stiffener 151 and the second stiffener 153 can be connected to each. Since the first stiffener 151 and the second stiffener 153 are connected through a bridge between at least one stiffener, a single body or single piece stiffener 150a may be provided.

예시적인 실시예들에서, 스티프너(150a)는 제1 브릿지(1515)로부터 제2 브릿지(1535)까지 상기 제1 수평 방향(예를 들어, Y방향)으로 연장되고 제2 수평 방향(예를 들어, X방향)으로 서로 이격된 제1 스티프너간 브릿지(155) 및 제2 스티프너간 브릿지(157)를 포함할 수 있다. 제1 및 제2 스티프너간 브릿지(155, 157)는 패키지 기판(110)의 제2 칩 실장 영역(도 2의 AR2 참조) 상에 배치되고 패키지 기판(110)의 제2 칩 실장 영역(AR2)을 제1 수평 방향(예를 들어, Y방향)으로 가로질러 선형적으로 연장될 수 있다. 제1 및 제2 스티프너간 브릿지(155, 157)는 제1 수평 방향(예를 들어, Y방향)을 따라 패키지 기판(110)에 연속적으로 접촉될 수 있다. 제1 및 제2 스티프너간 브릿지(155, 157)는 각각 접착층(181)을 통해 패키지 기판(110)에 고정될 수 있다. 제1 스티프너간 브릿지(155)의 상면의 높이 및 제2 스티프너간 브릿지(157)의 상면의 높이는 제1 스티프너(151)의 상면의 높이 또는 제2 스티프너(153)의 상면의 높이와 동일 또는 유사할 수 있다. 제1 스티프너간 브릿지(155)의 상면의 높이 및 제2 스티프너간 브릿지(157)의 상면의 높이는 제1 내지 제3 반도체 칩(120, 130, 140)의 상면들의 높이들보다 클 수도 있고, 또는 제1 내지 제3 반도체 칩(120, 130, 140)의 상면들의 높이들보다 작을 수도 있다. 반도체 패키지(105)가 제1 내지 제3 반도체 칩(120, 130, 140)에 TIM층을 통해 접촉되는 히트 싱크를 더 포함하는 경우, 제1 및 제2 스티프너간 브릿지(155, 157)는 히트 싱크로부터 이격될 수도 있고, 또는 TIM층을 통해 히트 싱크에 접촉될 수도 있다. In exemplary embodiments, the stiffener 150a extends from the first bridge 1515 to the second bridge 1535 in the first horizontal direction (eg, the Y direction) and extends in the second horizontal direction (eg, the Y direction). , X direction) may include a bridge 155 between the first stiffeners and a bridge 157 between the second stiffeners spaced apart from each other. The bridges 155 and 157 between the first and second stiffeners are disposed on the second chip mounting area (refer to AR2 in FIG. 2 ) of the package substrate 110, and the second chip mounting area AR2 of the package substrate 110 It may extend linearly across the first horizontal direction (eg, Y direction). The bridges 155 and 157 between the first and second stiffeners may continuously contact the package substrate 110 along the first horizontal direction (eg, the Y direction). The bridges 155 and 157 between the first and second stiffeners may be fixed to the package substrate 110 through the adhesive layer 181 , respectively. The height of the upper surface of the bridge 155 between the first stiffeners and the height of the upper surface of the bridge 157 between the second stiffeners are the same as or similar to the height of the upper surface of the first stiffener 151 or the upper surface of the second stiffener 153 can do. The height of the upper surface of the bridge 155 between the first stiffeners and the height of the upper surface of the bridge 157 between the second stiffeners may be greater than the heights of the upper surfaces of the first to third semiconductor chips 120, 130, and 140, or Heights of the top surfaces of the first to third semiconductor chips 120 , 130 , and 140 may be smaller than heights. When the semiconductor package 105 further includes a heat sink contacting the first to third semiconductor chips 120, 130, and 140 through the TIM layer, the bridges 155 and 157 between the first and second stiffeners are heat It may be spaced apart from the sink, or it may contact the heat sink through the TIM layer.

패키지 기판(110)의 제2 칩 살장 영역 상에 제1 및 제2 스티프너간 브릿지(155, 157)가 배치됨에 따라, 패키지 기판(110)의 제2 칩 실장 영역(AR2)은 제2 수평 방향(예를 들어, X방향)으로 서로 이격된 복수의 서브 실장 영역을 포함하는 것으로 정의될 수 있다. 제1 스티프너간 브릿지(155)는 제1 엣지 칩(131)이 실장된 제1 서브 실장 영역(AR2a)과 센터 칩(133)이 실장된 제2 서브 실장 영역(AR2b) 사이에 배치되어, 제1 서브 실장 영역(AR2a)과 제2 서브 실장 영역(AR2b)을 분리 또는 구획할 수 있다. 제2 스티프너간 브릿지(157)는 제2 엣지 칩(135)이 실장된 제3 서브 실장 영역(AR2c)과 센터 칩(133)이 실장된 제2 서브 실장 영역(AR2b) 사이에 배치되어, 제3 서브 실장 영역(AR2c)과 제2 서브 실장 영역(AR2b)을 분리 또는 구획할 수 있다. As the bridges 155 and 157 between the first and second stiffeners are disposed on the second chip mounting area of the package substrate 110, the second chip mounting area AR2 of the package substrate 110 extends in the second horizontal direction. It may be defined as including a plurality of sub mounting areas spaced apart from each other (eg, in the X direction). The bridge 155 between the first stiffeners is disposed between the first sub-mounting area AR2a where the first edge chip 131 is mounted and the second sub-mounting area AR2b where the center chip 133 is mounted, The first sub mounting area AR2a and the second sub mounting area AR2b may be separated or partitioned. The bridge 157 between the second stiffeners is disposed between the third sub-mounting area AR2c where the second edge chip 135 is mounted and the second sub-mounting area AR2b where the center chip 133 is mounted, The third sub mounting area AR2c and the second sub mounting area AR2b may be separated or partitioned.

도 6에 도시된 바와 같이, 제2 서브 실장 영역(AR2b) 상에 실장된 센터 칩(133)의 측벽은 제1 브릿지(1515), 제2 브릿지(1535), 상기 제1 스티프너간 브릿지(155), 및 상기 제2 스티프너간 브릿지(157)에 의해 둘러싸일 수 있다. 센터 칩(133)은 수직 방향(예를 들어, Z방향)으로 스티프너(150a)의 외부로 노출될 수 있다. 제1 엣지 칩(131)과 패키지 기판(110)의 제3 가장자리(E3) 사이에는 스티프너(150a)가 배치되지 않으며, 이에 따라 패키지 기판(110)의 제3 가장자리(E3)에 인접한 제1 엣지 칩(131)의 일 측벽은 스티프너(150a)의 외부로 노출될 수 있다. 제1 엣지 칩(131)은 제2 수평 방향(예를 들어, X방향) 및 수직 방향(예를 들어, Z방향)으로 스티프너(150a)의 외부로 노출될 수 있다. 제2 엣지 칩(135)과 패키지 기판(110)의 제4 가장자리(E4) 사이에는 스티프너(150a)가 배치되지 않으며, 이에 따라 패키지 기판(110)의 제4 가장자리(E4)에 인접한 제2 엣지 칩(135)의 일 측벽은 스티프너(150a)의 외부로 노출될 수 있다. 제2 엣지 칩(135)은 제2 수평 방향(예를 들어, X방향) 및 수직 방향(예를 들어, Z방향)으로 스티프너(150a)의 외부로 노출될 수 있다.As shown in FIG. 6 , sidewalls of the center chip 133 mounted on the second sub-mounting area AR2b include a first bridge 1515, a second bridge 1535, and a bridge 155 between the first stiffeners. ), and the bridge 157 between the second stiffeners. The center chip 133 may be exposed to the outside of the stiffener 150a in a vertical direction (eg, Z direction). The stiffener 150a is not disposed between the first edge chip 131 and the third edge E3 of the package substrate 110, and thus the first edge adjacent to the third edge E3 of the package substrate 110 One sidewall of the chip 131 may be exposed to the outside of the stiffener 150a. The first edge chip 131 may be exposed to the outside of the stiffener 150a in a second horizontal direction (eg, X direction) and a vertical direction (eg, Z direction). The stiffener 150a is not disposed between the second edge chip 135 and the fourth edge E4 of the package substrate 110, and thus the second edge adjacent to the fourth edge E4 of the package substrate 110 One sidewall of the chip 135 may be exposed to the outside of the stiffener 150a. The second edge chip 135 may be exposed to the outside of the stiffener 150a in a second horizontal direction (eg, X direction) and a vertical direction (eg, Z direction).

예시적인 실시예들에서, 스티프너(150a)는 제1 서브 실장 영역(AR2a) 상의 제1 서브 방열 공간(HS2a), 제2 서브 실장 영역(AR2b) 상의 제2 서브 방열 공간(HS2b), 및 제3 서브 실장 영역(AR2c) 상의 제3 서브 방열 공간(HS2c)을 정의할 수 있다. 제1 서브 방열 공간(HS2a)과 제2 서브 방열 공간(HS2b)은 제1 스티프너간 브릿지(155)에 의해 분리되고, 제3 서브 방열 공간(HS2c)과 제2 서브 방열 공간(HS2b)은 제2 스티프너간 브릿지(157)에 의해 분리될 수 있다. 제1 서브 방열 공간(HS2a)과 제2 서브 방열 공간(HS2b)이 제1 스티프너간 브릿지(155)에 의해 열적으로 분리되므로, 제1 서브 방열 공간(HS2a)에 수용된 제1 엣지 칩(131)과 제2 서브 방열 공간(HS2b)에 수용된 센터 칩(133) 사이의 열적 결합이 줄어들 수 있다. 또한, 제3 서브 방열 공간(HS2c)과 제2 서브 방열 공간(HS2b)이 제2 스티프너간 브릿지(157)에 의해 열적으로 분리되므로, 제3 서브 방열 공간(HS2c)에 수용된 제2 엣지 칩(135)과 제2 서브 방열 공간(HS2b)에 수용된 센터 칩(133) 사이의 열적 결합이 줄어들 수 있다.In example embodiments, the stiffener 150a may include a first sub heat dissipation space HS2a on the first sub mounting area AR2a, a second sub heat dissipation space HS2b on the second sub mounting area AR2b, and a second sub heat dissipation space HS2b on the second sub mounting area AR2b. A third sub heat dissipation space HS2c may be defined on the 3 sub mounting area AR2c. The first sub heat dissipation space HS2a and the second sub heat dissipation space HS2b are separated by the bridge 155 between the first stiffeners, and the third sub heat dissipation space HS2c and the second sub heat dissipation space HS2b are It can be separated by a bridge 157 between the two stiffeners. Since the first sub heat dissipation space HS2a and the second sub heat dissipation space HS2b are thermally separated by the bridge 155 between the first stiffeners, the first edge chip 131 accommodated in the first sub heat dissipation space HS2a Thermal coupling between the center chip 133 accommodated in the second sub heat dissipation space HS2b may be reduced. In addition, since the third sub heat dissipation space HS2c and the second sub heat dissipation space HS2b are thermally separated by the bridge 157 between the second stiffeners, the second edge chip ( 135) and the center chip 133 accommodated in the second sub heat dissipation space HS2b may be reduced.

상기 반도체 패키지(105)의 제조 방법은, 패키지 기판(110)을 준비하는 단계, 패키지 기판(110) 상에 제1 내지 제3 반도체 칩(120, 130, 140)을 실장하는 단계, 및 단일의 스티프너(150a)를 패키지 기판(110) 상에 부착하는 단계를 포함할 수 있다. The manufacturing method of the semiconductor package 105 includes preparing a package substrate 110, mounting first to third semiconductor chips 120, 130, and 140 on the package substrate 110, and a single A step of attaching the stiffener 150a on the package substrate 110 may be included.

도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서, 도 6 내지 도 7b를 참조하여 설명된 반도체 패키지(105)와의 차이점을 중심으로 도 8에 도시된 반도체 패키지에 대해 설명한다. 8 is a cross-sectional view illustrating a semiconductor package according to exemplary embodiments of the present invention. Hereinafter, the semiconductor package shown in FIG. 8 will be described, focusing on differences from the semiconductor package 105 described with reference to FIGS. 6 to 7B .

도 8을 도 6과 함께 참조하면, 제1 및 제2 스티프너간 브릿지(155, 157)는 패키지 기판(110)으로부터 이격될 수 있다. 제1 스티프너간 브릿지(155)가 패키지 기판(110)으로부터 이격되므로, 제1 스티프너간 브릿지(155)의 하면과 패키지 기판(110)의 상면(119) 사이에는 틈이 형성될 수 있다. 또한, 제2 스티프너간 브릿지(157)가 패키지 기판(110)으로부터 이격되므로, 제2 스티프너간 브릿지(157)의 하면과 패키지 기판(110)의 상면(119) 사이에는 틈이 형성될 수 있다.Referring to FIG. 8 together with FIG. 6 , the bridges 155 and 157 between the first and second stiffeners may be spaced apart from the package substrate 110 . Since the bridge 155 between the first stiffeners is spaced apart from the package substrate 110 , a gap may be formed between the lower surface of the bridge 155 between the first stiffeners and the upper surface 119 of the package substrate 110 . Also, since the bridge 157 between the second stiffeners is spaced apart from the package substrate 110 , a gap may be formed between the lower surface of the bridge 157 between the second stiffeners and the upper surface 119 of the package substrate 110 .

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.As above, exemplary embodiments have been disclosed in the drawings and specifications. Embodiments have been described using specific terms in this specification, but they are only used for the purpose of explaining the technical spirit of the present disclosure, and are not used to limit the scope of the present disclosure described in the meaning or claims. Therefore, those of ordinary skill in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical scope of protection of the present disclosure should be determined by the technical spirit of the appended claims.

100: 반도체 패키지 110: 패키지 기판
120, 130, 140: 반도체 칩
150: 스티프너100: semiconductor package 110: package substrate
120, 130, 140: semiconductor chip
150: stiffener

Claims (10)

제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판;
상기 제1 칩 실장 영역 상에 실장된 적어도 하나의 제1 반도체 칩;
상기 제2 칩 실장 영역 상에 실장된 적어도 하나의 제2 반도체 칩;
상기 제3 칩 실장 영역 상에 실장된 적어도 하나의 제3 반도체 칩;
상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제1 방향에 수직된 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 및
상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너;
를 포함하는 반도체 패키지.a package substrate including a first chip mounting area, a second chip mounting area, and a third chip mounting area spaced apart in a first direction;
at least one first semiconductor chip mounted on the first chip mounting area;
at least one second semiconductor chip mounted on the second chip mounting area;
at least one third semiconductor chip mounted on the third chip mounting area;
A first support pillar mounted on the package substrate and attached to a first corner area of the package substrate to separate the first chip mounting area from the second chip mounting area, and attached to a second corner area of the package substrate a second support pillar extending from the first support pillar to the second support pillar in a second direction perpendicular to the first direction and disposed between the first chip mounting area and the second chip mounting area. a first stiffener comprising 1 bridge; and
A third support pillar mounted on the package substrate to separate the second chip mounting area from the third chip mounting area and attached to a third corner area of the package substrate, attached to a fourth corner area of the package substrate a fourth support pillar, and a second bridge extending in the second direction from the third support pillar to the fourth support pillar and disposed between the second chip mounting area and the third chip mounting area, a second stiffener;
A semiconductor package comprising a. 제 1 항에 있어서,
상기 제1 브릿지 및 상기 제2 브릿지는 각각 상기 제2 방향을 따라 상기 패키지 기판에 연속적으로 접촉된 것을 특징으로 하는 반도체 패키지.According to claim 1,
The semiconductor package according to claim 1, wherein the first bridge and the second bridge continuously contact the package substrate along the second direction. 제 1 항에 있어서,
상기 적어도 하나의 제1 반도체 칩 및 상기 적어도 하나의 제3 반도체 칩은 각각 메모리 칩을 포함하고,
상기 적어도 하나의 제2 반도체 칩은 SOC(System On Chip) 및 전력 관리 집적 회로 칩을 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 1,
The at least one first semiconductor chip and the at least one third semiconductor chip each include a memory chip,
The semiconductor package, wherein the at least one second semiconductor chip includes a system on chip (SOC) and a power management integrated circuit chip. 제 3 항에 있어서,
상기 적어도 하나의 제1 반도체 칩은 상기 제1 방향 및 제3 방향으로 상기 제1 스티프너의 외부로 노출되고,
상기 적어도 하나의 제2 반도체 칩은 상기 제2 방향 및 상기 제3 방향으로 상기 제1 스티프너 및 상기 제2 스티프너의 외부로 노출되고,
상기 적어도 하나의 제3 반도체 칩은 상기 제1 방향 및 상기 제3 방향으로 상기 제2 스티프너의 외부로 노출되고,
상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직된 것을 특징으로 하는 반도체 패키지.According to claim 3,
the at least one first semiconductor chip is exposed to the outside of the first stiffener in the first and third directions;
the at least one second semiconductor chip is exposed to the outside of the first stiffener and the second stiffener in the second and third directions;
the at least one third semiconductor chip is exposed to the outside of the second stiffener in the first and third directions;
The third direction is a semiconductor package, characterized in that perpendicular to the first direction and the second direction. 제 4 항에 있어서,
상기 적어도 하나의 제2 반도체 칩의 상면에 제1 열 인터페이스 물질층 층을 통해 접착된 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 4,
The semiconductor package of claim 1, further comprising a heat sink attached to the top surface of the at least one second semiconductor chip through a first thermal interface material layer. 제 1 항에 있어서,
상기 제1 스티프너로부터 상기 제2 스티프너까지 상기 제1 방향으로 연장된 적어도 하나의 스티프너간 브릿지를 더 포함하고,
상기 적어도 하나의 스티프너간 브릿지는 상기 제2 칩 실장 영역을 2개 이상의 서브 실장 영역들로 분리하고,
상기 적어도 하나의 제2 반도체 칩은 상기 서브 실장 영역들에 배치된 복수의 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지. According to claim 1,
Further comprising a bridge between at least one stiffener extending in the first direction from the first stiffener to the second stiffener,
The bridge between the at least one stiffener separates the second chip mounting area into two or more sub mounting areas;
The semiconductor package according to claim 1 , wherein the at least one second semiconductor chip includes a plurality of semiconductor chips disposed in the sub mounting regions. 제 6 항에 있어서,
상기 적어도 하나의 스티프너간 브릿지는 상기 제1 브릿지로부터 상기 제2 브릿지까지 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격된 제1 스티프너간 브릿지 및 제2 스티프너간 브릿지를 포함하고,
상기 제2 칩 실장 영역은 상기 패키지 기판의 일 가장자리에 인접한 제1 서브 실장 영역, 상기 제1 스티프너간 브릿지에 의해 상기 제1 서브 실장 영역으로부터 분리된 제2 서브 실장 영역, 및 상기 제2 스티프너간 브릿지에 의해 상기 제2 서브 실장 영역으로부터 분리되고 상기 패키지 기판의 타 가장자리에 인접한 제3 서브 실장 영역을 포함하고,
상기 적어도 하나의 제2 반도체 칩은,
상기 제1 서브 실장 영역에 실장된 제1 전력 관리 집적 회로 칩;
상기 제2 서브 실장 영역에 실장된 SOC; 및
상기 제3 서브 실장 영역에 실장된 제2 전력 관리 집적 회로 칩;
을 포함하고,
상기 SOC의 측벽은 상기 제1 브릿지, 상기 제2 브릿지, 상기 제1 스티프너간 브릿지, 및 상기 제2 스티프너간 브릿지에 의해 둘러싸인 것을 특징으로 하는 반도체 패키지.According to claim 6,
The at least one bridge between stiffeners includes a bridge between first stiffeners and a bridge between second stiffeners extending in the first direction from the first bridge to the second bridge and spaced apart from each other in the second direction,
The second chip mounting area includes a first sub mounting area adjacent to one edge of the package substrate, a second sub mounting area separated from the first sub mounting area by a bridge between the first stiffeners, and between the second stiffeners. a third sub-mounting area separated from the second sub-mounting area by a bridge and adjacent to the other edge of the package substrate;
The at least one second semiconductor chip,
a first power management integrated circuit chip mounted on the first sub-mounting area;
an SOC mounted in the second sub-mounting area; and
a second power management integrated circuit chip mounted on the third sub-mounting area;
including,
A sidewall of the SOC is surrounded by the first bridge, the second bridge, the bridge between the first stiffeners, and the bridge between the second stiffeners. 제 7 항에 있어서,
상기 제1 스티프너간 브릿지 및 상기 제2 스티프너간 브릿지는 상기 제1 방향을 따라 상기 패키지 기판에 연속적으로 접촉된 것을 특징으로 하는 반도체 패키지.According to claim 7,
The bridge between the first stiffeners and the bridge between the second stiffeners continuously contact the package substrate along the first direction. 제 7 항에 있어서,
상기 제1 스티프너간 브릿지 및 상기 제2 스티프너간 브릿지는 각각 상기 패키지 기판으로부터 이격된 것을 특징으로 하는 반도체 패키지.According to claim 7,
The semiconductor package, characterized in that the bridge between the first stiffeners and the bridge between the second stiffeners are spaced apart from the package substrate, respectively. 제1 방향으로 이격된 제1 칩 실장 영역, 제2 칩 실장 영역, 및 제3 칩 실장 영역을 포함하는 패키지 기판;
상기 패키지 기판 상에 실장되고, 상기 제1 칩 실장 영역 상의 제1 방열 공간, 제2 칩 실장 영역 상의 제2 방열 공간, 및 제3 칩 실장 영역 상의 제3 방열 공간을 정의하는, 스티프너;
상기 제1 칩 실장 영역 상에 실장되고 상기 제1 방열 공간 내에 수용된 적어도 하나의 제1 반도체 칩;
상기 제2 칩 실장 영역 상에 실장되고 상기 제2 방열 공간 내에 수용된 적어도 하나의 제2 반도체 칩; 및
상기 제3 칩 실장 영역 상에 실장되고 상기 제3 방열 공간 내에 수용된 적어도 하나의 제3 반도체 칩;
을 포함하고,
상기 스티프너는,
상기 패키지 기판의 제1 코너 영역에 부착된 제1 지지 기둥, 상기 패키지 기판의 제2 코너 영역에 부착된 제2 지지 기둥, 및 상기 제1 지지 기둥으로부터 상기 제2 지지 기둥까지 상기 제1 방향에 수직된 제2 방향으로 연장되고 상기 제1 칩 실장 영역과 상기 제2 칩 실장 영역 사이에 배치된 제1 브릿지를 포함하는, 제1 스티프너; 및
상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역을 분리하도록 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 제3 코너 영역에 부착된 제3 지지 기둥, 상기 패키지 기판의 제4 코너 영역에 부착된 제4 지지 기둥, 및 상기 제3 지지 기둥으로부터 상기 제4 지지 기둥까지 상기 제2 방향으로 연장되고 상기 제2 칩 실장 영역과 상기 제3 칩 실장 영역 사이에 배치된 제2 브릿지를 포함하는, 제2 스티프너;
를 포함하고,
상기 제1 내지 제3 방열 공간은 서로 분리되고,
상기 제1 내지 제3 방열 공간은 제3 방향으로 상기 스티프너의 외부로 노출된, 반도체 패키지.a package substrate including a first chip mounting area, a second chip mounting area, and a third chip mounting area spaced apart in a first direction;
a stiffener mounted on the package substrate and defining a first heat dissipation space on the first chip mounting area, a second heat dissipation space on the second chip mounting area, and a third heat dissipation space on the third chip mounting area;
at least one first semiconductor chip mounted on the first chip mounting area and accommodated in the first heat dissipation space;
at least one second semiconductor chip mounted on the second chip mounting area and accommodated in the second heat dissipation space; and
at least one third semiconductor chip mounted on the third chip mounting area and accommodated in the third heat dissipation space;
including,
The stiffener,
A first support pillar attached to a first corner region of the package substrate, a second support pillar attached to a second corner region of the package substrate, and a distance from the first support pillar to the second support pillar in the first direction. a first stiffener extending in a vertical second direction and including a first bridge disposed between the first chip mounting area and the second chip mounting area; and
A third support pillar mounted on the package substrate to separate the second chip mounting area from the third chip mounting area and attached to a third corner area of the package substrate, attached to a fourth corner area of the package substrate a fourth support pillar, and a second bridge extending in the second direction from the third support pillar to the fourth support pillar and disposed between the second chip mounting area and the third chip mounting area, a second stiffener;
including,
The first to third heat dissipation spaces are separated from each other,
The first to third heat dissipation spaces are exposed to the outside of the stiffener in a third direction, the semiconductor package.
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