KR20230056358A - 다치화를 구현한 3차원 플래시 메모리 및 그 동작 방법 - Google Patents

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Abstract

다치화를 구현한 3차원 플래시 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리에서의 다치화 구현 방법은. 상기 3차원 플래시 메모리의 소거 동작 시 소거 문턱 전압의 산포를 좁혀 문턱 전압 산포 영역을 확보하는 단계; 및 상기 확보되는 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정하는 단계를 포함할 수 있다.

Description

다치화를 구현한 3차원 플래시 메모리 및 그 동작 방법{3D FLASH MEMORY FOR IMPLEMENTING MULTI-BIT AND OPERATION METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리에 대한 것으로, 다치화를 구현한 3차원 플래시 메모리 및 그 동작 방법에 대한 기술이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
최근 3차원 플래시 메모리는 고단화 진행에 따라, 집적화가 매우 어려운 공정적 문제에 직면해있다. 이에, 다치화를 위하여, 상태(state) 별 메모리 셀 문턱전압 윈도우를 줄이는 QLC(Quad Level Cell) 등의 방식이 제안되었다.
기존의 QLC 방식을 설명하기 위한 도 1을 참조하면, QLC 방식은 4 비트(bit)의 16 상태(state)를 하나의 메모리 셀에 구현할 수 있다. 일례로, QLC 방식은 "1111"의 데이터를 나타내는 제1 상태(Q0), "1110"의 데이터를 나타내는 제2 상태(Q1), "1101"의 데이터를 나타내는 제3 상태(Q2), "1100"의 데이터를 나타내는 제4 상태(Q3), "1011"의 데이터를 나타내는 제5 상태(Q4), "1010"의 데이터를 나타내는 제6 상태(Q5), "1001"의 데이터를 나타내는 제7 상태(Q6), "1000"의 데이터를 나타내는 제8 상태(Q7), "0111"의 데이터를 나타내는 제9 상태(Q8), "0110"의 데이터를 나타내는 제10 상태(Q9), "0101"의 데이터를 나타내는 제11 상태(Q10), "0100"의 데이터를 나타내는 제12 상태(Q11), "0011"의 데이터를 나타내는 제13 상태(Q12), "0010"의 데이터를 나타내는 제14 상태(Q13), "0001"의 데이터를 나타내는 제15 상태(Q14) 및 "0000"의 데이터를 나타내는 제16 상태(Q15)를 하나의 메모리 셀에 구현할 수 있다.
그러나 기존의 다치화 기술은, 현재의 셀 동작 기술의 한계로 인해, QLC 방식 이상으로 다치화를 구현하기 힘든 문제를 갖는다.
일 실시예들은 기존의 QLC 방식 이상으로 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리에서의 다치화 구현 방법은, 상기 3차원 플래시 메모리의 소거 동작 시 소거 문턱 전압의 산포를 좁혀 문턱 전압 산포 영역을 확보하는 단계; 및 상기 확보되는 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 확보하는 단계는, 상기 3차원 플래시 메모리에 포함되는 복수의 워드 라인들 중 상기 소거 동작의 대상이 되는 메모리 셀에 대응하는 선택된 워드 라인에 초기 소거 전압을 인가하는 단계; 상기 선택된 워드 라인에 판독 전압을 인가하는 단계; 및 상기 선택된 워드 라인에 추가 소거 전압을 인가하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 측면에 따르면, 상기 판독 전압을 인가하는 단계 및 상기 추가 소거 전압을 인가하는 단계는, 적어도 한 번 이상 순차적으로 반복되는 것을 특징으로 할 수 있다.
또 다른 실시예에 따르면, 상기 추가 소거 전압은, 상기 판독 전압을 인가하는 단계 및 상기 추가 소거 전압을 인가하는 단계가 순차적으로 반복됨에 따라 감소하는 것을 특징으로 할 수 있다.
또 다른 실시예에 따르면, 상기 추가 소거 전압은, 상기 초기 소거 전압보다 작은 값을 갖는 것을 특징으로 할 수 있다.
일 실시예들은 기존의 QLC 방식 이상으로 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 기존의 QLC 방식을 설명하기 위한 개념도이다.
도 2는 일 실시예에 따른 다치화 구현 방법을 나타낸 플로우 차트이다.
도 3은 도 2에 도시된 단계(S220)을 설명하기 위한 개념도이다.
도 4는 도 2에 도시된 단계(S220)의 세부적인 단계들을 도시한 플로우 차트이다.
도 5 내지 7은 도 4에 도시된 단계들(S410 내지 S430)을 설명하기 위한 개념도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여, 기존의 QLC 방식 이상으로 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법이 설명된다.
도 2는 일 실시예에 따른 다치화 구현 방법을 나타낸 플로우 차트이고, 도 3은 도 2에 도시된 단계(S220)을 설명하기 위한 개념도이며, 도 4는 도 2에 도시된 단계(S220)의 세부적인 단계들을 도시한 플로우 차트이고, 도 5 내지 7은 도 4에 도시된 단계들(S410 내지 S430)을 설명하기 위한 개념도이다.
이하 설명되는 다치화 구현 방법은, 기존에 공지된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 한다. 일례로, 다치화 구현 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층되는 워드 라인들과 층간 절연막들; 및 워드 라인들과 층간 절연막들을 관통하며 수직 방향으로 연장 형성되는 수직 채널 구조체들(수직 채널 구조체들 각각은 수직 방향으로 연장 형성되는 수직 채널 패턴 및 수직 채널 패턴의 외측벽에 접촉하며 형성되는 데이터 저장 패턴을 포함함)을 포함하는 구조의 3차원 플래시 메모리에 의해 수행될 수 있다. 이에, 이하 설명되는 다치화 구현 방법은, 다치화 구현을 위한 3차원 플래시 메모리의 동작 방법을 의미한다.
도 2를 참조하면, 단계(S210)에서 3차원 플래시 메모리는, 3차원 플래시 메모리의 소거 동작 시 소거 문턱 전압의 산포를 좁혀 문턱 전압 산포 영역을 확보할 수 있다.
기존의 QLC 방식에서는 도 1에 도시된 바와 같이 하나의 메모리 셀에 구현되는 상태들 중 "1111"의 데이터를 나타내는 제1 상태(Q0)가 블록 소거 동작을 지원해야 하기 때문에 기본적으로 매우 넓은 산포를 갖고 있다. 이에, 일 실시예에 다른 3차원 플래시 메모리는 단계(S210)에서 도 3에 도시된 바와 같이 소거 문턱 전압의 산포를 기존의 QLC 방식보다 좁혀 문턱 전압 산포 영역(310)을 확보할 수 있다. 이하, 소거 문턱 전압의 산포를 좁힌다는 것은, 소거 문턱 전압의 산포를 프로그램 문턱 전압의 산포 수준으로 좁히는 것을 의미한다.
이처럼 단계(S210)에서 문턱 전압 산포 영역(311)을 확보하는 것은, 도 4에 도시된 단계들(S410 내지 S430)을 통해 이루어질 수 있다. 보다 상세하게 도 4를 참조하면 3차원 플래시 메모리는, 도 5에 도시된 바와 같이 복수의 워드 라인들 중 소거 동작의 대상이 되는 메모리 셀에 대응하는 선택된 워드 라인에 초기 소거 전압(Verase 1)을 인가하는 단계(S410), 도 6에 도시된 바와 같이 선택된 워드 라인에 판독 전압(Vverify)을 인가하는 단계(S420) 및 도 7에 도시된 바와 같이 선택된 워드 라인에 추가 소거 전압(Verase 2, Verase 3, ??, Verase n)을 인가하는 단계(S430)를 수행함으로써, 문턱 전압 산포 영역(311)을 확보하는 단계(S210)를 수행할 수 있다.
이 때, 단계(S420) 및 단계(S430)는 적어도 한 번 이상 순차적으로 반복될 수 있다. 예를 들어, 단계(S410)가 수행되어 초기 소거 전압(Verase 1)이 인가된 뒤, 3차원 플래시 메모리는 단계(S420)를 통해 선택된 워드 라인에 판독 전압(Vverify)을 인가하고 단계(S430)를 통해 선택된 워드 라인에 추가 소거 전압(Verase 2)을 인가하여 소거 문턱 전압의 산포를 초기 소거 전압(Verase 1)이 인가되었을 때의 소거 문턱 전압의 산포에 대한 절반 수준으로 좁힐 수 있다. 이후, 3차원 플래시 메모리는 다시 한번 단계(S420)를 통해 선택된 워드 라인에 판독 전압(Vverify)을 인가하고 단계(S430)를 통해 선택된 워드 라인에 추가 소거 전압(Verase 3)을 인가함으로써, 소거 문턱 전압의 산포를 추가 소거 전압(Verase 2)이 인가됨에 따라 좁혀진 소거 문턱 전압의 산포에 대한 절반 수준으로 좁힐 수 있다.
이와 같은 단계(S420) 및 단계(S430)는 최종적인 소거 문턱 전압의 산포가 프로그램 문턱 전압의 산포(320) 수준으로 좁혀질 때까지 순차적으로 반복될 수 있다.
여기서, 추가 소거 전압은 단계(S420) 및 단계(S430)가 순차적으로 반복됨에 따라 감소할 수 있다. 예컨대, 최초 수행되는 단계(S430)에서 인가되는 추가 소거 전압(Verase 2)보다 그 다음 번 수행되는 단계(S430)에서 인가되는 추가 소거 전압(Verase 3)이 더 감소된 값을 가질 수 있다.
또한, 추가 소거 전압은 단계(S410)에서 인가되는 초기 소거 전압보다 작은 값을 가질 수 있다.
즉, 단계(S210)는 ISPP(Incremental Step Pulse Program) 방식의 역으로 이루어질 수 있다.
단계(S220)에서 3차원 플래시 메모리는, 확보되는 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리는, 소거 문턱 전압의 산포를 기존의 QLC 방식보다 좁혀 확보된 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정함으로써, 4 비트(bit)의 16 상태(state)를 하나의 메모리 셀에 구현하는 기존의 QLC보다 더 많은 비트의 상태들을 하나의 메모리 셀에 구현하는 기술 효과를 달성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (5)

  1. 3차원 플래시 메모리에서의 다치화 구현 방법에 있어서,
    상기 3차원 플래시 메모리의 소거 동작 시 소거 문턱 전압의 산포를 좁혀 문턱 전압 산포 영역을 확보하는 단계; 및
    상기 확보되는 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정하는 단계
    를 포함하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  2. 제1항에 있어서,
    상기 확보하는 단계는,
    상기 3차원 플래시 메모리에 포함되는 복수의 워드 라인들 중 상기 소거 동작의 대상이 되는 메모리 셀에 대응하는 선택된 워드 라인에 초기 소거 전압을 인가하는 단계;
    상기 선택된 워드 라인에 판독 전압을 인가하는 단계; 및
    상기 선택된 워드 라인에 추가 소거 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  3. 제2항에 있어서,
    상기 판독 전압을 인가하는 단계 및 상기 추가 소거 전압을 인가하는 단계는,
    적어도 한 번 이상 순차적으로 반복되는 것을 특징으로 하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  4. 제3항에 있어서,
    상기 추가 소거 전압은,
    상기 판독 전압을 인가하는 단계 및 상기 추가 소거 전압을 인가하는 단계가 순차적으로 반복됨에 따라 감소하는 것을 특징으로 하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  5. 제2항에 있어서,
    상기 추가 소거 전압은,
    상기 초기 소거 전압보다 작은 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리에서의 다치화 구현 방법.
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