KR20230049817A - 표시 패널 및 이를 구비한 전자 기기 - Google Patents

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KR20230049817A
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박현애
박옥경
김창식
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삼성디스플레이 주식회사
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Abstract

본 발명은 복수의 제1 발광소자들이 배치된 제1 표시영역, 복수의 제2 발광소자들 및 투과영역이 배치된 제2 표시영역, 및 복수의 제3 발광소자들이 배치된 제3 표시영역을 포함하는, 표시영역; 상기 표시영역의 외측에 배치되며, 벤딩영역을 포함하는, 주변영역; 상기 제1 표시영역에 배치되며, 상기 복수의 제1 발광소자들 각각에 전기적으로 연결된 복수의 제1 부화소회로들; 상기 복수의 제2 발광소자들 각각에 전기적으로 연결된 복수의 제2 부화소회로들; 및 상기 복수의 제3 발광소자들 각각에 전기적으로 연결된 복수의 제3 부화소회로들;을 구비하되, 상기 복수의 제2 부화소회로들은 상기 주변영역 상에 배치되되, 상기 복수의 제2 부화소회로들과 상기 표시영역 사이에 상기 벤딩영역이 위치하는, 표시 패널을 제공한다.

Description

표시 패널 및 이를 구비한 전자 기기{Display panel and electric apparatus}
본 발명은 표시 패널 및 이를 구비한 전자 기기에 관한 구조를 제공한다.
표시 패널은 데이터를 시각적으로 표시하는 장치이다. 근래에 표시 패널의 용도가 다양해지고 있다. 표시 패널의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시영역이 차지하는 면적을 확대하면서 동시에 다양한 기능을 추가하기 위한 방안으로서, 표시영역 내측에 이미지 디스플레이 이외의 기능을 부가하기 위한 표시 패널의 연구가 계속되고 있다.
본 발명의 실시예들은, 표시영역 내에 투과영역을 구비한 표시 패널 및 이를 포함하는 전자 기기에 관한 구조를 제공한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 복수의 제1 발광소자들이 배치된 제1 표시영역, 복수의 제2 발광소자들 및 투과영역이 배치된 제2 표시영역, 및 복수의 제3 발광소자들이 배치된 제3 표시영역을 포함하는, 표시영역; 상기 표시영역의 외측에 배치되며, 벤딩영역을 포함하는, 주변영역; 상기 제1 표시영역에 배치되며, 상기 복수의 제1 발광소자들 각각에 전기적으로 연결된 복수의 제1 부화소회로들; 상기 복수의 제2 발광소자들 각각에 전기적으로 연결된 복수의 제2 부화소회로들; 및 상기 복수의 제3 발광소자들 각각에 전기적으로 연결된 복수의 제3 부화소회로들;을 구비하되, 상기 복수의 제2 부화소회로들은 상기 주변영역 상에 배치되되, 상기 복수의 제2 부화소회로들과 상기 표시영역 사이에 상기 벤딩영역이 위치하는, 표시 패널이 제공된다.
본 실시예에 따르면, 상기 복수의 제3 부화소회로들은 상기 제3 표시영역에 배치될 수 있다.
본 실시예에 따르면, 상기 복수의 제3 부화소회로들 중 적어도 일부는 상기 주변영역에 배치될 수 있다.
본 실시예에 따르면, 상기 표시영역 및 상기 주변영역에 배치되는, 버퍼층; 상기 버퍼층 상에 배치되는, 무기절연층; 및 상기 무기절연층 상에 배치되는, 평탄화층;을 더 포함하고, 상기 무기절연층은 상기 벤딩영역에 대응하는 제1 개구부를 가질 수 있다.
본 실시예에 따르면, 상기 평탄화층의 적어도 일부는 상기 제1 개구부에 매립될 수 있다.
본 실시예에 따르면, 상기 평탄화층 상에 배치되고, 광차단 물질을 포함하는 화소정의막을 더 포함하고, 상기 화소정의막은 상기 벤딩영역에 대응하는 제2 개구부를 가질 수 있다.
본 실시예에 따르면, 상기 복수의 제2 부화소회로들은 상기 주변영역과 상기 제2 표시영역 사이의 상기 벤딩영역 및 상기 제3 표시영역을 가로지르는 복수의 제1 도전버스라인들에 의해 상기 복수의 제2 발광소자들과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 복수의 제1 도전버스라인들은 상기 벤딩영역 상의 제1 도전라인 및 상기 제1 도전라인 이외의 제2 도전라인을 포함하고, 상기 제1 도전라인과 상기 제2 도전라인은 서로 다른 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 도전라인은 상기 제2 도전라인 보다 도전율이 높고, 상기 제2 도전라인은 상기 제1 도전라인 보다 광 투과율이 높을 수 있다.
본 실시예에 따르면, 상기 제1 도전라인은 금속 물질을 포함하고, 상기 제2 도전라인은 투명 도전 산화물을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 도전라인은 알루미늄(Al) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
본 실시예에 따르면, 상기 제1 도전라인과 상기 제2 도전라인은 절연층을 사이에 두고, 서로 다른층 상에 배치되고, 상기 벤딩영역에 인접한 상기 주변영역 상에서 상기 절연층에 정의된 콘택홀을 통해 서로 연결될 수 있다.
본 실시예에 따르면, 상기 주변영역의 일측에 위치한 노치부를 가질 수 있다.
본 실시예에 따르면, 상기 벤딩영역이 벤딩될 시, 상기 노치부는 상기 제2 표시영역에 대응하도록 위치할 수 있다.
본 실시예에 따르면, 상기 복수의 제1 부화소회로들은 상기 제1 표시영역에 배치되고, 상기 복수의 제2 부화소회로들은 상기 제3 표시영역에 배치되고, 상기 복수의 제3 부화소회로들은 상기 주변영역에 배치될 수 있다.
본 실시예에 따르면, 상기 복수의 제2 부화소회로들은 상기 제2 표시영역 및 상기 제3 표시영역에 걸쳐 배치된 복수의 제1 도전버스라인들에 의해 상기 복수의 제2 발광소자들과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 복수의 제3 부화소회로들은 상기 주변영역과 상기 제3 표시영역 사이의 상기 벤딩영역을 가로지르는 복수의 제2 도전버스라인들에 의해 상기 복수의 제3 발광소자들과 전기적으로 연결될 수 있다.
본 발명의 다른 관점에 따르면, 복수의 제1 발광소자들이 배치된 제1 표시영역, 복수의 제2 발광소자들 및 투과영역이 배치된 제2 표시영역, 및 복수의 제3 발광소자들이 배치된 제3 표시영역을 포함하는 표시 패널; 및 상기 표시 패널의 상기 투과영역에 중첩하는 컴포넌트;를 포함하되, 상기 표시 패널은, 상기 제1 표시영역에 배치되며, 상기 복수의 제1 발광소자들 각각에 전기적으로 연결된 복수의 제1 부화소회로들; 상기 복수의 제2 발광소자들 각각에 전기적으로 연결된 복수의 제2 부화소회로들; 및 상기 복수의 제3 발광소자들 각각에 전기적으로 연결된 복수의 제3 부화소회로들;을 포함하고, 상기 복수의 제2 부화소회로들은 상기 주변영역 상에 배치되되, 상기 복수의 제2 부화소회로들과 상기 표시영역 사이에 상기 벤딩영역이 위치하는, 전자 기기가 제공된다.
본 실시예에 따르면, 상기 표시영역 및 상기 주변영역에 배치되는, 버퍼층; 상기 버퍼층 상에 배치되는, 무기절연층; 및 상기 무기절연층 상에 배치되는, 평탄화층;을 더 포함하고, 상기 무기절연층은 상기 벤딩영역에 대응하는 제1 개구부를 가질 수 있다.
본 실시예에 따르면, 상기 평탄화층의 적어도 일부는 상기 제1 개구부에 매립될 수 있다.
본 실시예에 따르면, 상기 평탄화층 상에 배치되고, 광차단 물질을 포함하는 화소정의막을 더 포함하고, 상기 화소정의막은 상기 벤딩영역에 대응하는 제2 개구부를 가질 수 있다.
본 실시예에 따르면, 상기 복수의 제2 발광소자들은 상기 상기 주변영역과 상기 제2 표시영역 사이의 상기 벤딩영역을 가로지르는 복수의 제1 도전버스라인들에 의해 상기 복수의 제2 부화소회로들과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 복수의 제1 도전버스라인들은 상기 벤딩영역 상의 제1 도전라인 및 상기 제1 도전라인 이외의 제2 도전라인을 포함하고, 상기 제1 도전라인과 상기 제2 도전라인은 서로 다른 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 도전라인은 상기 제2 도전라인 보다 도전율이 높고, 상기 제2 도전라인은 상기 제1 도전라인 보다 광 투과율이 높을 수 있다.
본 실시예에 따르면, 상기 제1 도전라인은 금속 물질을 포함하고, 상기 제2 도전라인은 투명 도전 산화물을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들은, 표시영역 내에 투과영역을 구비한 표시 패널 및 이를 포함하는 전자 기기에 관한 구조를 제공한다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 단면도들이다.
도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 일 발광소자에 전기적으로 연결된 일 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일 발광소자에 전기적으로 연결된 일 부화소회로의 등가회로도이다.
도 6은 본 일 실시예에 따른 표시 패널의 일부를 개략적으로 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 9a 내지 도 9f는 도 7의 A-A'선을 따라 취한 단면을 개략적으로 도시한 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 11a는 도 10의 B-B'선을 따라 취한 단면을 개략적으로 도시한 단면도이고, 도 11b 및 도 11c는 도 10의 C-C'선을 따라 취한 단면을 개략적으로 도시한 단면도들이고, 도 11d는 도 10의 D-D'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도들이다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 단면도이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도들이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도들이다.
도 19는 도 17 또는 도 18에 대응하는 표시 패널을 포함한 전자 기기의 일부를 개략적으로 도시하는 단면도이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도들이다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 표시 패널의 제2 표시영역, 제3 표시영역 및 주변영역으로 이어지는 영역의 일부를 도시한 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
본 명세서에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 전자 기기(1)는 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 주변영역(PA)을 포함할 수 있다. 표시영역(DA)은 부화소들을 통해 이미지를 표시할 수 있다. 주변영역(PA)은 표시영역(DA)의 외측에 배치되며 이미지를 디스플레이하지 않는 비표시영역으로, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 주변영역(PA)에는 표시영역(DA)에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 주변영역(PA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
이하에서는 설명의 편의를 위해 전자 기기(1)가 스마트 폰인 경우에 대해 설명하지만, 본 발명의 전자 기기(1)는 이에 제한되지 않는다. 전자 기기(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 화면에 적용될 수 있다.
표시영역(DA)은 제1 표시영역(DA1), 제2 표시영역(DA2), 및 제3 표시영역(DA3)을 포함할 수 있다. 제1 표시영역(DA1)은 이차원적으로 배열된 제1 부화소(P1)들을 이용하여 이미지를 디스플레이할 수 있고, 제2 표시영역(DA2)은 제2 부화소(P2)들을 이용하여 이미지를 디스플레이할 수 있으며, 제3 표시영역(DA3)은 제3 부화소(P3)들을 이용하여 이미지를 디스플레이할 수 있다.
일 실시예로, 제1 표시영역(DA1)은 복수의 제1 부화소(P1)들에서 방출되는 광을 이용하여 제1 이미지를 제공할 수 있고, 제2 표시영역(DA2)은 복수의 제2 부화소(P2)들에서 방출되는 광을 이용하여 제2 이미지를 제공할 수 있으며, 제3 표시영역(DA3)은 복수의 제3 부화소(P3)들에서 방출되는 광을 이용하여 제3 이미지를 제공할 수 있다. 제1 이미지, 제2 이미지, 및 제3 이미지는 전자 기기(1)에서 제공하는 어느 하나의 이미지의 일 부분일 수 있다. 다른 실시예로, 제1 이미지, 제2 이미지, 및 제3 이미지 중 적어도 어느 하나는 나머지와 독립된 별개의 이미지를 제공될 수 있다.
제1 표시영역(DA1)은 표시영역(DA)의 대부분의 면적을 차지할 수 있다. 제2 표시영역(DA2)은 표시영역(DA)의 내측에 배치될 수 있다. 제3 표시영역(DA3)은 제2 표시영역(DA2)과 인접하게 배치되되, 주변영역(PA)과 제2 표시영역(DA2) 사이에 배치될 수 있다. 일 실시예로, 도 1은 제2 표시영역(DA2)이 표시영역(DA)의 상측 중앙에 배치되며, 제3 표시영역(DA3)이 일 방향(예, +y방향)을 따라 제2 표시영역(DA2)과 주변영역(PA) 사이에 배치된 것을 도시한다.
제2 표시영역(DA2)과 제3 표시영역(DA3)은 각각 제1 표시영역(DA1) 보다 작은 면적을 가질 수 있으며, 제1 표시영역(DA1)에 의해 부분적으로 둘러싸인 형상을 가질 수 있다. 예컨대, 제1 표시영역(DA1)은 대략 U자형의 노치 형상을 가질 수 있으며, 제1 표시영역(DA1)의 노치 부분에 제2 표시영역(DA2) 및 제3 표시영역(DA3)이 배치되어 표시영역(DA)은 대략 사각형의 형상을 가질 수 있다.
도 1은 전자 기기(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 표시영역(DA)의 상측 중앙에 제2 표시영역(DA2)과 제3 표시영역(DA3)이 배치된 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 제2 표시영역(DA2)은 예컨대 표시영역(DA)의 우상측 또는 좌상측에 배치될 수도 있으며, 이 경우에도 제3 표시영역(DA3)은 제2 표시영역(DA2)과 주변영역(PA) 사이에 배치될 수 있다.
제2 표시영역(DA2)은 투과영역(TA)을 포함할 수 있다. 투과영역(TA)은 제2 부화소(P2)들 사이에 위치할 수 있으며, 빛 및/또는 음향이 투과할 수 있는 영역으로, 제2 표시영역(DA2)에는 후술할 도 2에 도시된 바와 같이 컴포넌트(20, 도 2)가 배치될 수 있다.
제2 표시영역(DA2)은 투과영역(TA)을 포함하므로, 제1 표시영역(DA1)의 해상도와 제2 표시영역(DA2)의 해상도는 서로 상이할 수 있다. 일 실시예로, 제2 표시영역(DA2)은 제1 표시영역(DA1)에 비해서 해상도가 낮을 수 있다. 제2 표시영역(DA2)에서 동일 면적 당 배치될 수 있는 제2 부화소(P2)들의 수는 제1 표시영역(DA1)에서 동일 면적 당 배치되는 제1 부화소(P1)들의 수에 비해 적을 수 있다. 예컨대, 제2 표시영역(DA2)의 해상도는 제1 표시영역(DA1)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대 제1 표시영역(DA1)의 해상도는 약 450ppi 이거나 그 보다 크고, 제2 표시영역(DA2)의 해상도는 약 100ppi 내지 약 200ppi 일 수 있다.
제3 표시영역(DA3)의 해상도는 제2 표시영역(DA2)의 해상도와 동일할 수 있다. 또는, 제3 표시영역(DA3)의 해상도는 제2 표시영역(DA2)의 해상도 보다 크고 제1 표시영역(DA1)의 해상도 보다 작을 수 있다. 예컨대, 제3 표시영역(DA3)의 해상도는 약 100ppi 내지 약 200ppi 이거나, 약 200ppi 내지 약 400ppi일 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 단면도이다.
도 2a 및 도 2b를 참조하면, 전자 기기(1)는 표시 패널(10) 및 표시 패널(10)에 중첩하게 배치된 컴포넌트(20)를 포함할 수 있다. 컴포넌트(20)는 제2 표시영역(DA2)에 배치될 수 있다. 도 2a 및 도 2b는 표시 패널(10)의 적어도 일부가 벤딩되기 전의 상태를 도시하고 있다. 한편, 도 2c는 표시 패널(10)의 적어도 일부가 벤딩영역(BA)에서 벤딩된 후의 상태를 도시하고 있다.
컴포넌트(20)는 빛 또는 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 근접센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 얼굴 등)을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 화상을 촬상하는 이미지 센서(예, 카메라) 등일 수 있다. 빛을 이용하는 전자요소는, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있다. 음향을 이용하는 전자요소는, 초음파 또는 다른 주파수 대역의 음향을 이용할 수 있다.
컴포넌트(20)가 원활히 기능할 수 있도록, 제2 표시영역(DA2)은 컴포넌트(20)로부터 외부로 출력되거나 외부로부터 컴포넌트(20)를 향해 진행하는 빛 및/또는 음향 등이 투과할 수 있는 투과영역(TA)을 포함할 수 있다. 일 실시예로, 투과영역(TA)은 광이 투과할 수 있는 영역으로, 부화소(P)가 배치되지 않는다. 본 발명의 일 실시예에 따른 전자 기기(1)의 경우, 투과영역(TA)을 포함하는 제2 표시영역(DA2)을 통해 광을 투과시킬 때, 광 투과율은 약 10% 이상, 보다 바람직하게 25% 이상이거나, 40% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
앞서 도 1을 참조하여 설명한 제1 부화소(P1), 제2 부화소(P2) 및 제3 부화소(P3)는 각각 발광소자(또는 발광다이오드)를 이용하여 빛을 방출할 수 있으며, 각 발광소자는 표시 패널(10)의 표시영역(DA, 도 1)에 배치될 수 있다. 이와 관련하여, 도 2a 및 도 2b는 제1 부화소(P1)에 해당하는 제1 발광소자(ED1), 제2 부화소(P2)에 해당하는 제2 발광소자(ED2), 및 제3 부화소(P3)에 해당하는 제3 발광소자(ED3)가 기판(100) 상에 배치된 것을 도시한다.
기판(100)은 글래스재 또는 고분자 수지와 같은 절연 물질을 포함할 수 있으며, 기판(100)의 배면에는 보호필름(PB)이 배치될 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 보호필름(PB)는 투과영역(TA)의 투과율 향상을 위하여 제2 표시영역(DA2)에 위치하는 개구(PB-OP)를 포함할 수 있다.
제1 발광소자(ED1)는 제1 표시영역(DA1)에 배치되며, 제1 표시영역(DA1)에 배치된 제1 부화소회로(PC1)에 전기적으로 연결된다. 제1 부화소회로(PC1)는 트랜지스터들 및 트랜지스터들에 전기적으로 연결된 스토리지 커패시터를 포함할 수 있다.
제2 발광소자(ED2)는 제2 표시영역(DA2)에 배치된다. 제2 발광소자(ED2)는 제2 부화소회로(PC2)에 전기적으로 연결되나, 제2 표시영역(DA2)에 구비된 투과영역(TA)의 투과율 및 투과면적을 향상시키기 위하여 제2 부화소회로(PC2)는 제2 표시영역(DA2)에 배치되지 않는다. 일 실시예로, 제2 부화소회로(PC2)는 주변영역(PA)에 배치되며, 제2 발광소자(ED2)는 도전버스라인(CBL)을 통해 제2 부화소회로(PC2)와 전기적으로 연결될 수 있다.
도전버스라인(CBL)은 주변영역(PA)의 제2 부화소회로(PC2)와 제2 표시영역(DA2)의 제2 발광소자(ED2)을 연결하도록 연장될 수 있다. 도전버스라인(CBL)은 제2 표시영역(DA2)의 투과영역(TA)을 지나기때문에, 광 투과율이 높은 물질을 포함할 수 있다. 도전버스라인(CBL)은 광투광성 물질, 예컨대 투명도전성산화물(TCO)을 포함할 수 있다.
제3 발광소자(ED3)는 제3 표시영역(DA3)에 배치되며, 제3 표시영역(DA3)에 배치된 제3 부화소회로(PC3)에 전기적으로 연결된다. 제3 부화소회로(PC3)는 트랜지스터들 및 트랜지스터들에 전기적으로 연결된 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 제3 발광소자(ED3)에 전기적으로 연결된 제3 부화소회로(PC3) 중 일부는 제3 표시영역(DA3)에, 일부는 주변영역(PA)에 배치될 수도 있다.
제1 내지 제3 발광소자(ED1, ED2, ED3)는 소정의 색상의 빛을 방출하는 발광요소로서, 유기발광다이오드(Organic Light Emitting Diode)를 포함할 수 있다. 다른 실시예로, 제1 내지 제3 발광소자(ED1, ED2, ED3)는 무기 발광 다이오드를 포함하거나, 양자점을 포함하는 발광 다이오드일 수 있다.
제1 내지 제3 발광소자(ED1, ED2, ED3)는 봉지층(300)으로 커버될 수 있다. 봉지층(300)은 무기절연물을 포함하는 무기봉지층 및 유기절연물을 포함하는 유기봉지층을 포함할 수 있다. 일 실시예로, 봉지층(300)은 제1 및 제2무기봉지층 및 이들 사이의 유기봉지층을 포함할 수 있다.
봉지층(300)은 글래스재와 같은 봉지 기판일 수 있다. 기판(100)과 봉지 기판 사이에는 프릿 등을 포함하는 실런트가 배치될 수 있다. 실런트는 주변영역(PA)에 위치하되 표시영역(DA, 도 1)을 둘러싸도록 연장되어, 측면을 통해 수분이 제1 내지 제3 발광소자(ED1, ED2, ED3)를 향해 침투하는 것을 방지할 수 있다. .
입력감지층(400)은 봉지층(300) 상에 형성될 수 있다. 입력감지층(400)은 외부의 입력, 예컨대 손가락 또는 스타일러스펜와 같은 물체의 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 입력감지층(400)은 터치전극 및 터치전극과 연결된 트레이스 라인들을 포함할 수 있다. 입력감지층(400)은 뮤추얼 캡 방식 또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
광학 기능층(500)은 반사 방지층을 포함할 수 있다. 반사 방지층은 커버 윈도우(600)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 광학 기능층(500)은 제2 표시영역(DA2)에 위치하는 개구(510)를 포함함으로써, 투과영역(TA)의 투과율을 향상시킬 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 제1 내지 제3 발광소자(ED1, ED2, ED3) 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
커버 윈도우(600)는 광학 기능층(500) 상에 배치될 수 있다. 커버 윈도우(600)는 광학 기능층(500)과의 사이에 개재된 광학 투명 점착제와 같은 점착층을 통해 결합될 수 있다. 커버 윈도우(600)는 글래스재 또는 플라스틱재를 포함할 수 있다. 플라스틱재는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다.
커버 윈도우(600)는 가요성을 갖는 커버 윈도우를 포함할 수 있다. 예컨대, 커버 윈도우(600)는 폴리이미드 커버 윈도우, 또는 초박형 글래스(ultra-thin glass) 커버 윈도우를 포함할 수 있다.
제3 표시영역(DA3)과 인접한 주변영역(PA)은 벤딩영역(BA)을 포함할 수 있다. 벤딩영역(BA)은 제3 표시영역(DA3)과 주변영역(PA)에 배치된 제2 부화소회로(PC2) 사이에 위치할 수 있다. 벤딩영역(BA)은 주변영역(PA)에 대응하는 기판(100)의 일부가 벤딩되는 영역으로 이해될 수 있다.
도 2c는 전술한 도 2a 및 도 2b의 벤딩영역(BA)을 벤딩한 표시 패널(10)의 형상을 도시하고 있다. 도 2c에 도시된 것과 같이, 표시 패널(10)이 벤딩영역(BA)을 기준으로 벤딩됨에 따라, 사용자에 시인되는 주변영역(PA)의 폭이 줄어들 수 있다. 전술한 것과 같이 제2 발광소자(ED2)를 발광하기 위한 제2 부화소회로(PC2)는 주변영역(PA)에 배치되어 있어 이로 인해 제3 표시영역(DA3)에 인접한 주변영역(PA)의 폭이 넓어질 수 있는데, 일 실시예와 같이 제3 표시영역(DA3)에 인접한 주변영역(PA)이 벤딩영역(BA)에 의해 벤딩됨에 따라 주변영역(PA)의 폭을 대폭 축소시킬 수 있다. 이 경우 일부 실시예에서, 주변영역(PA)의 일부가 예컨대, 제3 표시영역(DA3)과 중첩될 수도 있다.
벤딩영역(BA)에 대응하여, 도 2a와 같이 보호필름(PB), 광학 기능층(500) 및 커버 윈도우(600)가 배치될 수 있다. 또는 벤딩영역(BA)에서의 벤딩 플렉서빌리티(flexiblilty)를 향상시키기 위해, 도 2b와 같이 보호필름(PB), 광학 기능층(500) 및 커버 윈도우(600) 각각은 적어도 일부가 제거된 오픈부들(PB-OP', 500OP, 600OP)을 포함할 수 있다. 다른 실시예로, 보호필름(PB), 광학 기능층(500) 및 커버 윈도우(600) 각각의 오픈부들(PB-OP', 500OP, 600OP) 중 일부만 구비될 수도 있다.
도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 제1 발광소자(ED1)는 제1 표시영역(DA1)에 배치된다. 제1 발광소자(ED1)에서 방출되는 빛은 앞서 도 1을 참조하여 설명한 제1 부화소(P1, 도 1)의 빛에 해당하며, 제1 발광소자(ED1)의 위치가 제1 부화소(P1, 도 1)의 위치가 될 수 있다. 제1 발광소자(ED1)는 예컨대, 적색, 녹색, 또는 청색의 광을 방출할 수 있다. 제1 발광소자(ED1)를 구동하는 제1 부화소회로(PC1)는 제1 표시영역(DA1)에 배치되며, 제1 발광소자(ED1)와 전기적으로 연결될 수 있다.
제1 부화소회로(PC1)는 제1 방향(예, x방향)을 따라 연장된 스캔라인(SL) 및 제2 방향(예, y방향)을 따라 연장된 데이터라인(DL)에 전기적으로 연결된다. 주변영역(PA)에는 각 제1 부화소회로(PC1)에 신호를 제공하기 위한 제1 스캔구동회로(SDRV1) 및 제2 스캔구동회로(SDRV2)가 배치될 수 있다.
제1 스캔구동회로(SDRV1)는 스캔라인(SL)을 통해 제1 부화소회로(PC1)들 각각에 스캔 신호를 인가할 수 있다. 제2 스캔구동회로(SDRV2)는 제1 표시영역(DA1)을 중심으로 제1 스캔구동회로(SDRV1)의 반대편에 위치할 수 있다. 제1 표시영역(DA1)의 제1 부화소회로(PC1)들 중 일부는 제1 스캔구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다.
패드(PAD)는 기판(100)의 일측에 배치될 수 있다. 패드(PAD)는 절연층에 의해 덮이지 않고 노출되어 회로 보드(1400)와 연결될 수 있다. 회로 보드(1400)에는 데이터구동회로를 포함하는 제어구동부(1420)가 배치될 수 있다.
제어구동부(1420)는 제1 스캔구동회로(SDRV1)와 제2 스캔구동회로(SDRV2)에 전달하는 제어 신호를 생성할 수 있다. 제어구동부(1420)는 데이터구동회로를 포함할 수 있으며, 데이터구동회로는 데이터 신호를 생성할 수 있다. 생성된 데이터 신호는 표시 패널(10)의 주변영역(PA)에 배치된 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 데이터라인(DL)을 통해 제1 부화소회로(PC1)들에 전달될 수 있다.
제2 발광소자(ED2)는 제2 표시영역(DA2)에 배치된다. 제2 발광소자(ED2)에서 방출되는 빛은 앞서 도 1을 참조하여 설명한 제2 부화소(P2, 도 1)의 빛에 해당하며, 제2 발광소자(ED2)의 위치가 제2 부화소(P2, 도 1)의 위치가 될 수 있다. 제2 발광소자(ED2)는 예컨대, 적색, 녹색, 또는 청색의 광을 방출할 수 있다. 앞서 도 1을 참조하여 설명한 바와 같이 제2 표시영역(DA2)의 해상도는 제1 표시영역(DA1)의 해상도 보다 낮을 수 있으며, 따라서 제2 표시영역(DA2)에서 동일 면적 당 배치된 제2 발광소자(ED2)의 수는 제1 표시영역(DA1)에서 동일 면적당 배치된 제1 발광소자(ED1)의 수에 비해 적을 수 있다.
투과영역(TA)은 제2 발광소자(ED2)들 사이에 위치할 수 있다. 일 실시예로, 제2 표시영역(DA2) 중 제2 발광소자(ED2)들이 배치되지 않은 영역이 투과영역(TA)에 해당할 수 있다. 투과영역(TA)의 면적을 증가시키고 투과율을 향상시키기 위하여, 제2 발광소자(ED2)을 구동하기 위한 제2 부화소회로(PC2)는 표시영역(DA) 외측의 주변영역(PA)에 배치될 수 있다. 이와 관련하여, 도 3은 제2 부화소회로(PC2)들이 주변영역(PA) 중 표시영역(DA) 상측에 위치한 영역에 배치된 것을 도시한다.
제2 부화소회로(PC2)는 제3 스캔구동회로(SDRV3)에 전기적으로 연결될 수 있다. 제3 스캔구동회로(SDRV3)에서 생성된 스캔신호는 제2 부화소회로(PC2)에 전기적으로 연결된 스캔라인(미도시)을 통해 제2 부화소회로(PC2)에 인가될 수 있다. 제2 부화소회로(PC2)는 제1 표시영역(DA1)에 배치된 제1 부화소회로(PC1)에 연결된 데이터라인들 중 어느 하나와 전기적으로 연결될 수 있으며, 이에 대해서는 도 20 및 도 21을 참조하여 후술한다.
제3 발광소자(ED3)는 제3 표시영역(DA3)에 배치된다. 제3 발광소자(ED3)에서 방출된 빛은 앞서 도 1을 참조하여 설명한 제3 부화소(P3, 도 1)의 빛에 해당하고, 제3 발광소자(ED3)의 위치가 제3 부화소(P3, 도 1)의 위치가 될 수 있다. 제3 발광소자(ED3)는 예컨대, 적색, 녹색, 또는 청색의 광을 방출할 수 있다. 앞서 도 1을 참조하여 설명한 바와 같이 제3 표시영역(DA3)의 해상도는 제2 표시영역(DA2)의 해상도와 같을 수 있으며, 이 경우 제3 표시영역(DA3)에서 동일 면적 당 배치된 제3 발광소자(ED3)의 수는 제2 표시영역(DA2)에서 동일 면적당 배치된 제2 발광소자(ED2)의 수와 동일할 수 있다. 다른 실시예로서, 제3 표시영역(DA3)의 해상도는 제2 표시영역(DA2)의 해상도보다 크고 제1 표시영역(DA1)의 해상도 보다 작을 수 있으며, 이 경우 제3 표시영역(DA3)에서 동일 면적 당 배치된 제3 발광소자(ED3)의 수는 제2 표시영역(DA2)에서 동일 면적당 배치된 제2 발광소자(ED2)의 수 보다 크고, 제1 표시영역(DA1)에서 동일 면적당 배치된 제1 발광소자(ED1)의 수 보다 작을 수 있다.
제3 발광소자(ED3)을 구동하기 위한 제3 부화소회로(PC3)는 제3 표시영역(DA3)에 배치된다. 제3 부화소회로(PC3)는 제3 발광소자(ED3)에 전기적으로 연결되며, 제3 발광소자(ED3)를 동작시킬 수 있다.
제3 부화소회로(PC3)는 제1 스캔구동회로(SDRV1) 및/또는 제2 스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다. 제3 부화소회로(PC3)는 동일한 행에 배치된 제1 부화소회로(PC1)들과 스캔라인을 공유할 수 있다. 예컨대, 제1 스캔구동회로(SDRV1) 및/또는 제2 스캔구동회로(SDRV2)는 스캔라인(SL)을 통해 제1 방향을 따라 동일한 행에 배치된 제1 부화소회로(PC1)들 및 제3 부화소회로(PC3)들 각각에 스캔 신호를 인가할 수 있다. 제3 부화소회로(PC3)는 제1 표시영역(DA1)에 배치된 제1 부화소회로(PC1)에 연결된 데이터라인들 중 어느 하나와 전기적으로 연결될 수 있으며, 이에 대해서는 도 20을 참조하여 후술한다.
제3 표시영역(DA3)에는 더미부화소회로(PCd)가 배치될 수 있다. 더미부화소회로(PCd)는 다른 화소회로(예컨대, 제1 및 제2 부화소회로, PC1, PC2)에서 공유하는 라인(예컨대, 스캔라인, 데이터라인 등)의 연속성을 유지하면서 제1 내지 제3 표시영역(DA1, DA2, DA3)의 화질의 편차를 최소화하기 위하여 형성될 수 있다.
제3 표시영역(DA3)이 제2 부화소회로(PC2)들이 배치된 주변영역(PA)과 제2 표시영역(DA2) 사이에 배치되기에, 제2 부화소회로(PC2)와 제2 발광소자(ED2)를 전기적으로 연결하는 도전버스라인(CBL)은 제3 표시영역(DA3)를 지나간다. 도전버스라인(CBL)은 제1 방향(예, x방향)을 따라 이웃한 두 개의 제3 부화소회로(PC3) 사이 및/또는 제1 방향(예, x방향)을 따라 이웃한 두 개의 더미부화소회로(PCd)를 지나 연장될 수 있다.
도전버스라인(CBL)의 적어도 일부는 투명한 물질을 포함할 수 있다. 예컨대, 도전버스라인(CBL)은 주변영역(PA)의 벤딩영역(BA), 제3 표시영역(DA3) 및 제2 표시영역(DA2)을 순차적으로 지나도록 배치될 수 있다. 도전버스라인(CBL)은 투명도전성산화물(TCO)을 포함할 수 있다. 다른 실시예로, 도전버스라인(CBL) 중 벤딩영역(BA)에 대응하는 부분은 도전성 및 연신율 등을 고려하여 금속 물질로 구비될 수 있다.
주변영역(PA)에는 구동전압공급라인(1100) 및 공통전압공급라인(1300)이 배치될 수 있다. 구동전압공급라인(1100)은 부화소회로, 예컨대 제1 내지 제3 부화소회로(PC1, PC2, PC3) 각각에 구동전압을 인가할 수 있고, 공통전압공급라인(1300)은 발광소자, 예컨대 제1 내지 제3 발광소자(ED1, ED2, ED3)의 캐소드(대향전극, 230, 도 6)에 공통전압을 인가할 수 있다.
구동전압공급라인(1100)은 패드(PAD)와 표시영역(DA)의 일측 사이에 배치될 수 있으며, 공통전압공급라인(1300)은 일측이 개방된 루프형상을 가지며, 평면상에서 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 일 발광소자에 전기적으로 연결된 일 부화소회로를 개략적으로 나타낸 등가회로도이다. 이하에서는, 도 4의 부화소회로가 제1 부화소회로(PC1)인 것을 가정하여 설명한다. 물론, 도 4의 부화소회로는 제2 부화소회로(PC2) 및 제3 부화소회로(PC3)에도 적용될 수 있다.
도 4를 참조하면, 제1 부화소회로(PC1)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2 초기화 박막트랜지스터(T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
도 4는 각 제1 부화소회로(PC1)가 신호선들(SL, SL-1, SL+1, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SL, SL-1, SL+1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압라인(VL)은 이웃하는 제1 부화소회로들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 제1 발광소자(ED1)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 제1 발광소자(ED1)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극은 스캔라인(SL)과 연결되고, 소스전극은 데이터라인(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압라인(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온 되어 데이터라인(DL)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 스캔라인(SL)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극과 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 제1 발광소자(ED1)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1 초기화 박막트랜지스터(T4)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1 초기화 박막트랜지스터(T4)의 게이트전극은 이전 스캔라인(SL-1)과 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 드레인전극은 초기화전압라인(VL)과 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 소스전극은 구동전압라인(PL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극 및 스위칭 박막트랜지스터(T2)의 드레인전극과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극 및 보상 박막트랜지스터(T3)의 소스전극과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 드레인전극은 제1 발광소자(ED1)의 화소전극과 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어, 제1 발광소자(ED1)에 구동 전류가 흐르게 된다.
제2 초기화 박막트랜지스터(T7)의 게이트전극은 이후 스캔라인(SL+1)에 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 소스전극은 제1 발광소자(ED1)의 화소전극과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 드레인전극은 초기화전압라인(VL)과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔라인(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴 온 되어 제1 발광소자(ED1)의 화소전극을 초기화시킬 수 있다.
도 4에서는, 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 각각 이전 스캔라인(SL-1) 및 이후 스캔라인(SL+1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)는 모두 이전 스캔라인(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동할 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압라인(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트전극, 보상 박막트랜지스터(T3)의 드레인전극 및, 제1 초기화 박막트랜지스터(T4)의 소스전극에 함께 연결될 수 있다.
제1 발광소자(ED1)의 제2전극(예컨대, 캐소드)은 공통전압(ELVSS)을 제공받는다. 제1 발광소자(ED1)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
제1 부화소회로(PC1)는 도 4를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일 발광소자에 전기적으로 연결된 일 부화소회로의 등가회로도이다. 이하에서는, 도 5의 부화소회로가 제1 부화소회로(PC1)인 것을 가정하여 설명한다. 물론, 도 5의 부화소회로는 제2 부화소회로(PC2) 및 제3 부화소회로(PC3)에도 적용될 수 있다.
도 5를 참조하면, 제1 부화소회로(PC1)는 제1 발광소자(ED1)에 전기적으로 연결될 수 있다. 제1 부화소회로(PC1)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다. 이하에서는 상술한 복수의 박막트랜지스터들(T1 내지 T7)의 기능을 설명하되, 도 4를 참조하여 전술한 것으로 갈음하고, 차이점을 중심으로 설명한다.
상술한 복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)은 NMOS로 구비되며, 나머지는 PMOS으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SLa), 제2 스캔신호(Sn')을 전달하는 제2 스캔선(SLb), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔라인(SL+1), 및 제1 스캔선(SLa)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트 전극은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SLa)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SLa)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 소스영역으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 게이트 전극은 제2 스캔선(SLb)에 연결되어 있다. 보상 박막트랜지스터(T3)는 제2 스캔선(SLb)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 게이트 전극과 드레인영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
도 5의 부화소회로는 부스팅 커패시터(Cbs)를 더 포함할 수 있다. 부스팅 커패시터(Cbs)는 제1 전극(CE1') 및 제2 전극(CE2')을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE1')은 스토리지 커패시터(Cst)의 제1 전극(CE1)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE2')은 제1 스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn)의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
제1 초기화 박막트랜지스터(T4)의 게이트 전극은 이전 스캔라인(SL-1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 소스전극은 제2 초기화 박막트랜지스터(T7)의 소스전극과 제1 초기화전압선(VL1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 드레인전극은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트 전극에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 제1 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
제2 초기화 박막트랜지스터(T7)의 게이트전극은 이후 스캔라인(SL+1)에 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 소스전극은 제1 발광소자(ED1)의 화소전극과 연결되고, 제2 초기화 박막트랜지스터(T7)의 드레인전극은 제2 초기화전압라인(VL2)과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔라인(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온 되어 제2 초기화 전압(Aint)을 제1 발광소자(ED1)의 화소전극으로 인가시켜 화소전극을 초기화시킬 수 있다.
도 6은 본 일 실시예에 따른 표시 패널의 일부를 개략적으로 도시한 단면도이다.
도 6은 도 5를 참조하여 설명한 부화소회로의 적층 구조를 개략적으로 도시한 단면도이다. 도 6에서는 제1 부화소(P1)의 제1 부화소회로(PC1)의 구조를 예시로 설명하나, 제2 부화소회로(PC2) 및 제3 부화소회로(PC3) 역시 이와 유사한 층 구조를 가질 수 있다. 물론, 제2 부화소회로(PC2) 및 제3 부화소회로(PC3)의 도전 패턴들(예, 박막트랜지스터, 스토리지 커패시터 및/또는 각종 배선들)은 배치 및 적층 구조가 도 6과는 상이할 수 있다.
도 6을 참조하면, 제1 부화소회로(PC1)는 적어도 하나 이상의 실리콘 박막트랜지스터(S-TFT) 및 적어도 하나 이상의 산화물 박막트랜지스터(O-TFT)를 포함할 수 있다.
기판(100)의 버퍼층(111)은 기판(100) 상에 배치될 수 있다. 버퍼층(111)은 기판(100)으로부터 금속 원자들이나 불순물들이 제1 액티브 패턴(A1)으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(111)은 제1 액티브 패턴(A1)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 액티브 패턴(A1)이 균일하게 형성되도록 할 수 있다. 예를 들어, 버퍼층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
제1 액티브 패턴(A1)은 버퍼층(111) 상에 배치될 수 있다. 일 실시예에서, 제1 액티브 패턴(A1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 액티브 패턴(A1)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다.
일 실시예로, 제1 액티브 패턴(A1)에는 이온이 주입될 수 있다. 예를 들어, 도 4를 참조하여 전술한, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)이 상기 PMOS 트랜지스터들인 경우, 제1 액티브 패턴(A1)에는 보론(boron) 등의 이온이 주입될 수 있다.
제1 게이트절연층(112)은 제1 액티브 패턴(A1)을 덮으며, 기판(100) 상에 배치될 수 있다. 제1 게이트절연층(112)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 게이트절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
제1 게이트 전극(G1)은 제1 게이트절연층(112) 상에 배치될 수 있다. 제1 게이트 전극(G1)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제1 게이트 전극(G1)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 티타늄(Ti), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1 게이트 전극(G1)은 Mo의 단층 또는 Mo/Al/Mo의 다층일 수 있다.
일 실시예로, 제1 게이트 전극(G1)은 스토리지 커패시터(Cst)의 하부 전극(CE1)과 일체로 구비될 수 있다.
제2 게이트절연층(113)은 제1 게이트 전극(G1)을 덮으며, 제1 게이트절연층(112) 상에 배치될 수 있다. 예를 들어, 제2 게이트절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
스토리지 커패시터(Cst)의 상부 전극(CE2)은 제2 게이트절연층(113) 상에 배치될 수 있다. 상부 전극(CE2)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상부 전극(CE2)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 티타늄(Ti), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 상부 전극(CE2)은 Mo의 단층 또는 Mo/Al/Mo의 다층일 수 있다. 상부 전극(CE2)은 제1 게이트 전극(G1), 즉 스토리지 커패시터(Cst)의 하부 전극(CE1)과 중첩하여 배치될 수 있다.
제1 층간절연층(114)은 상부 전극(CE2)을 덮으며, 제2 게이트절연층(113) 상에 배치될 수 있다. 제1 층간절연층(114)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
제2 액티브 패턴(A2)은 제1 층간절연층(114) 상에 배치될 수 있다. 본 실시예에서, 제2 액티브 패턴(A2)은 산화물 반도체를 포함할 수 있다. 제2 액티브 패턴(A2)은 제1 액티브 패턴(A1)과 다른 층에 배치되고, 제1 액티브 패턴(A1)과 중첩하지 않을 수 있다.
제3 게이트절연층(115)은 제2 액티브 패턴(A2)을 덮으며, 제1 층간절연층(114) 상에 배치될 수 있다. 예를 들어, 제3 게이트절연층(115)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
다른 실시예로, 도 6과는 달리 제3 게이트절연층(115)은 제2 액티브 패턴(A2)의 일부를 덮고, 나머지 부분은 노출시키도록 패터닝될 수 있다. 보다 구체적으로, 제3 게이트절연층(115)은 후술할 제2 게이트 전극(G2)과 동일 패턴으로 형성될 수 있다. 이 경우, 제2 액티브 패턴(A2)은 제2 게이트 전극(G2)과 중첩하는 채널영역을 제외하고, 소스영역 및 드레인영역이 노출될 수 있다. 상기 소스영역 및 드레인영역은 제2 층간절연층(116)과 직접 접촉할 수 있다.
제2 게이트 전극(G2)은 제3 게이트절연층(115) 상에 배치될 수 있다. 제2 게이트 전극(G2)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제2 게이트 전극(G2)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 티타늄(Ti), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제2 게이트 전극(G2)은 Mo의 단층 구조 또는 Mo/Al/Mo의 다층 구조로 이루어질 수 있다.
제2 층간절연층(116)은 제2 게이트 전극(G2)의 적어도 일부를 덮도록 배치될 수 있다. 제2 층간절연층(116)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간절연층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
제1 소스전극(S1) 및 제1 드레인전극(D1)과, 제2 소스전극(S2) 및 제2 드레인전극(D2)은 제2 층간절연층(116) 상에 배치될 수 있다. 제1 소스전극(S1) 및 제1 드레인전극(D1)과, 제2 소스전극(S2) 및 제2 드레인전극(D2)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제1 소스전극(S1) 및 제1 드레인전극(D1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 소스전극(S1)과 제1 드레인전극(D1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 도전층(1610)은 제2 층간절연층(116) 상에 배치될 수 있다. 예컨대, 도 4 또는 도 5를 참조하여 설명한 데이터 신호(Dm)는 제1 도전층(1610)으로 제공될 수 있다. 제1 도전층(1610)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제1 도전층(1610)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전층(1610)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 평탄화층(117)은 제1 도전층(1610) 등을 덮으며, 제2 층간절연층(116) 상에 배치될 수 있다.
콘택 메탈(CM) 및 제2 도전층(1710)은 제1 평탄화층(117) 상에 배치될 수 있다. 콘택 메탈(CM)은 실리콘 박막트랜지스터(S-TFT)와 화소전극(210)을 전기적으로 연결시킬 수 있다. 예컨대, 도 4 또는 도 5를 참조하여 설명한 구동 전압(ELVDD)은 제2 도전층(1710)으로 제공될 수 있다. 콘택 메탈(CM) 및 제2 도전층(1710)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제1 콘택 메탈(CM) 및 제2 도전층(1710)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 콘택 메탈(CM) 및 제2 도전층(1710)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제2 평탄화층(118)은 콘택 메탈(CM) 및 제2 도전층(1710)을 덮으며 배치될 수 있다. 제2 평탄화층(118) 상에는 제3 평탄화층(119)이 배치될 수 있다. 제1 평탄화층(117) 내지 제3 평탄화층(119)은 예컨대, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제3 평탄화층(119) 상에는 표시요소로서 제1 발광소자(ED1)가 배치된다. 제1 발광소자(ED1)는 화소전극(210), 유기발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함한다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
제3 평탄화층(119) 상에는 화소정의막(120)이 배치될 수 있다. 화소정의막(120)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(120) 상에는 스페이서(미도시)가 배치될 수 있다.
화소정의막(120)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 형성될 수 있다.
제1 발광소자(ED1)의 중간층(220)은 화소정의막(120)에 의해 형성된 개구(120OP) 내에 배치될 수 있다. 개구(120OP)에 의해 제1 발광소자(ED)의 발광영역(EA)이 정의될 수 있다.
중간층(220)은 유기발광층(220b)을 포함할 수 있다. 유기발광층(220b)은 적색, 녹색, 또는 청색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층(220b)은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층(220b)의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer)을 포함하는 제1 기능층(220a), 전자 수송층(ETL; electron transport layer), 전자 주입층(EIL; electron injection layer)을 포함하는 제2 기능층(220c)이 선택적으로 더 배치될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 중간층(220)과 화소정의막(120)의 상부에 배치될 수 있다.
대향전극(230) 상에는 유기물질을 포함하는 상부층(250)이 형성될 수 있다. 상부층(250)은 대향전극(230)을 보호하는 동시에 광추출 효율을 높이기 위해서 마련된 층일 수 있다. 상부층(250)은 대향전극(230) 보다 굴절률이 높은 유기물질을 포함할 수 있다. 또는, 상부층(250)은 굴절률이 서로 다른층들이 적층되어 구비될 수 있다. 예컨대, 상부층(250)은 고굴절층/저굴절층/고굴절층이 적층되어 구비될 수 있다. 이 때, 고굴절층의 굴절률은 1.7이상 일 수 있으며, 저굴절층의 굴절률은 1.3이하 일 수 있다. 상부층(250)은 추가적으로 LiF를 포함할 수 있다. 또는, 상부층(250)은 추가적으로 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물과 같은 무기 절연물을 포함할 수 있다.
봉지층(300)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 봉지층(300)은 제1 무기봉지층(310) 및 제2 무기봉지층(330)과 이들 사이의 유기봉지층(320)을 포함할 수 있다.
제1 무기봉지층(310) 및 제2 무기봉지층(330)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물과 같은 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 제1 무기봉지층(310), 유기봉지층(320) 및 제2 무기봉지층(330)은 표시영역을 전체적으로 커버할 수 있다.
도 6에 도시되지는 않았으나, 봉지층(300) 상에는 앞서 도 2를 참조하여 설명한 입력감지층, 광학 기능층, 및 커버 윈도우 등이 더 배치될 수 있음은 물론이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이고, 도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다. 도 7은 제1 내지 제3 부화소회로(PC1, PC2, PC3)들 및 이들에 연결된 제1 내지 제3 발광소자(ED1, ED2, ED3)의 배치를 도시한다.
도 7을 참조하면, 제1 표시영역(DA1)에는 제1 발광소자(ED1)들이 배치될 수 있으며, 제1 발광소자(ED1)들은 제1 적색 발광소자(ED1r), 제1 녹색 발광소자(ED1g), 및 제1 청색 발광소자(ED1b)를 포함할 수 있다. 앞서 도 1을 참조하여 설명한 제1 부화소(P1, 도 1)는 제1 발광소자(ED1)에서 빛이 방출하는 방출영역에 해당하므로, 제1 적색 발광소자(ED1r)의 발광영역은 제1 적색 부화소에 해당하고, 제1 녹색 발광소자(ED1g)의 발광영역은 제1 녹색 부화소에 해당하며, 제1 청색 발광소자(ED1b)의 발광영역은 제1 청색 부화소에 해당한다. 제1 적색 발광소자(ED1r), 제1 녹색 발광소자(ED1g), 및 제1 청색 발광소자(ED1b) 각각의 위치는 제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소에 해당할 수 있다.
제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소 (예컨대, 제1 적색 발광소자(ED1r), 제1 녹색 발광소자(ED1g), 및 제1 청색 발광소자(ED1b))는 다양한 타입으로 배열될 수 있다. 예컨대, 도 8에 도시된 바와 같이 제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소 (예컨대, 제1 적색 발광소자(ED1r), 제1 녹색 발광소자(ED1g), 및 제1 청색 발광소자(ED1b))는 펜타일(Pentile®) 타입으로 배열될 수 있다.
예컨대, 제1 녹색 부화소(예, 제1 녹색 발광소자(ED1g))를 중심으로 하는 가상의 사각형의 꼭지점 중에 대각선 방향으로 두 개의 제1 적색 부화소(예, 제1 적색 발광소자(ED1r))가 배치되고, 나머지 두개의 꼭지점에 제1 청색 부화소(예, 제1 청색 발광소자(ED1b))가 배치될 수 있다. 이러한 배열을 통해 고해상도를 구현할 수 있다. 다른 실시예로, 제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소는 스트라이프(stripe) 타입, 모자이크(mosaic) 배열 타입, 델타(delta) 배열 타입 등 다양한 형상으로 배열될 수 있다.
제1 표시영역(DA1)에는 제1 부화소회로(PC1)들이 배치될 수 있다. 제1 부화소회로(PC1)들은 예컨대 x방향 및 y방향을 따라 행과 열을 이루며 매트릭스 형상으로 배열될 수 있다.
제2 표시영역(DA2)에는 제2 발광소자(ED2)들이 배치될 수 있으며, 제2 발광소자(ED2)들은 제2 적색 발광소자(ED2r), 제2 녹색 발광소자(ED2g), 및 제2 청색 발광소자(ED2b)를 포함할 수 있다. 앞서 도 1을 참조하여 설명한 제2 부화소(P2, 도 1)는 제2 발광소자(ED2)에서 빛이 방출하는 방출영역에 해당하므로, 제2 적색 발광소자(ED2r)의 발광영역은 제2 적색 부화소에 해당하고, 제2 녹색 발광소자(ED2g)의 발광영역은 제2 녹색 부화소에 해당하며, 제2 청색 발광소자(ED2b)의 발광영역은 제2 청색 부화소에 해당한다. 제2 적색 발광소자(ED2r), 제2 녹색 발광소자(ED2g), 및 제2 청색 발광소자(ED2b) 각각의 위치는 제2 적색 부화소, 제2 녹색 부화소, 및 제2 청색 부화소에 해당할 수 있다.
제2 적색 부화소, 제2 녹색 부화소, 및 제2 청색 부화소 (예컨대, 제2 적색 발광소자(ED2r), 제2 녹색 발광소자(ED2g), 및 제2 청색 발광소자(ED2b))는 다양한 타입으로 배열될 수 있다. 예컨대, 제2 적색 부화소, 제2 녹색 부화소, 및 제2 청색 부화소 (예컨대, 제2 적색 발광소자(ED2r), 제2 녹색 발광소자(ED2g), 및 제2 청색 발광소자(ED2b))는 펜타일(Pentile®) 타입, 스트라이프(stripe) 타입, 모자이크(mosaic) 배열 타입, 델타(delta) 배열 타입 등 다양한 타입으로 배열될 수 있다.
제2 부화소들(예컨대, 제2 발광소자(ED2))은 제2 표시영역(DA2) 내에서 분산되어 배치될 수 있다. 예컨대, 제2 부화소들 간의 거리는 제1 부화소들 간의 거리에 비해 클 수 있다. 따라서, 이웃한 제2 발광소자(ED2)들 사이의 거리는 이웃한 제1 발광소자(ED1)들 사이의 거리 보다 클 수 있으며, 제2 표시영역(DA2)에서 제2 발광소자(ED2)들이 배치되지 않은 영역은 광 투과율이 높은 투과영역(TA)에 해당할 수 있다.
제2 적색 부화소, 제2 녹색 부화소, 및 제2 청색 부화소의 해상도는 제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소와 다를 수 있다. 예컨대, 제2 표시영역(DA2)에서 동일 면적 당 배치된 제2 적색 발광소자(ED2r), 제2 녹색 발광소자(ED2g), 및 제2 청색 발광소자(ED2b)의 수는 제1 표시영역(DA1)에서 동일 면적 당 배치된 제1 적색 발광소자(ED1r), 제1 녹색 발광소자(ED1g), 및 제1 청색 발광소자(ED1b)의 수 보다 작을 수 있다.
제2 부화소회로(PC2)들은 주변영역(PA)에 배치될 수 있으며, 제2 발광소자(ED2)들과 중첩하지 않을 수 있다. 제2 부화소회로(PC2)들이 제2 표시영역(DA2)에 배치되지 않는 바, 제2 표시영역(DA2)은 보다 넓은 투과영역(TA)을 확보할 수 있다. 또한, 제2 부화소회로(PC2)에 전압 및/또는 신호들을 인가하는 라인들(예컨대, 스캔라인, 데이터라인, 구동전압라인, 초기화전압라인 등)도 제2 표시영역(DA2)에 배치되지 않는 바, 제2 부화소들, 예컨대 제2 발광소자(ED2)들은 자유롭게 배치될 수 있다.
주변영역(PA)에 배치된 제2 부화소회로(PC2)들이 제2 표시영역(DA2)에 배치된 제2 발광소자(ED2)들을 구동하기 위해, 제2 부화소회로(PC2)들과 제2 발광소자(ED2)들은 도전버스라인(CBL)들로 연결될 수 있다.
도전버스라인(CBL)은 제2 부화소회로(PC2)에 전기적으로 연결된 채 제3 표시영역(DA3)을 지나 제2 표시영역(DA2)을 향해 연장될 수 있다. 도전버스라인(CBL)의 일단은 주변영역(PA, 구체적으로 제3 표시영역(DA3)에 인접한 주변영역의 일부)에 위치하고, 타단은 제2 표시영역(DA2)에 위치한다.
도전버스라인(CBL)의 적어도 일부는 투명 도전성 물질을 포함할 수 있다. 도전버스라인(CBL)은 투명 도전성 산화물(Transparent Conducting Oxide, TCO)을 포함할 수 있다. 예컨대, 도전버스라인(CBL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 인듐아연갈륨산화물(IZGO; indium zinc gallium oxide), 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 따라서, 투과영역(TA)의 광 투과율의 저하를 최소화할 수 있다.
제3 표시영역(DA3)에는 제3 발광소자(ED3)들이 배치될 수 있으며, 제3 발광소자(ED3)들은 제3 적색 발광소자(ED3r), 제3 녹색 발광소자(ED3g), 및 제3 청색 발광소자(ED3b)를 포함할 수 있다. 앞서 도 1을 참조하여 설명한 제3 부화소(P3, 도 1)는 제3 발광소자(ED3)에서 빛이 방출하는 방출영역에 해당하므로, 제3 적색 발광소자(ED3r)의 발광영역은 제3 적색 부화소에 해당하고, 제3 녹색 발광소자(ED3g)의 발광영역은 제3 녹색 부화소에 해당하며, 제3 청색 발광소자(ED3b)의 발광영역은 제3 청색 부화소에 해당한다. 제3 적색 발광소자(ED3r), 제3 녹색 발광소자(ED3g), 및 제3 청색 발광소자(ED3b) 각각의 위치는 제3 적색 부화소, 제3 녹색 부화소, 및 제3 청색 부화소에 해당할 수 있다.
제3 적색 부화소, 제3 녹색 부화소, 및 제3 청색 부화소 (예컨대, 제3 적색 발광소자(ED3r), 제3 녹색 발광소자(ED3g), 및 제3 청색 발광소자(ED3b))는 다양한 타입으로 배열될 수 있다. 예컨대, 제3 적색 부화소, 제3 녹색 부화소, 및 제3 청색 부화소 (예컨대, 제3 적색 발광소자(ED3r), 제3 녹색 발광소자(ED3g), 및 제3 청색 발광소자(ED3b))는 대략 펜타일(Pentile®) 타입, 스트라이프(stripe) 타입, 모자이크(mosaic) 배열 타입, 델타(delta) 배열 타입 등 다양한 타입으로 배열될 수 있다.
제3 부화소들(예컨대, 제3 발광소자(ED3))은 제3 표시영역(DA3) 내에서 분산되어 배치될 수 있다. 예컨대, 제3 부화소들 간의 거리는 제1 부화소들 간의 거리에 비해 클 수 있다. 따라서, 이웃한 제3 발광소자(ED3)들 사이의 거리는 이웃한 제1 발광소자(ED1)들 사이의 거리 보다 클 수 있다.
도 7은 제3 부화소들(예컨대, 제3 발광소자(ED3))의 배치가 제1 부화소들(예컨대, 제1 발광소자(ED1))의 배치와 실질적으로 동일한 것을 도시하고 있다. 일 실시예로, 제3 표시영역(DA3)에서 동일 면적 당 배치된 제3 적색 발광소자(ED3r), 제3 녹색 발광소자(ED3g), 및 제3 청색 발광소자(ED3b)의 수는 제1 표시영역(DA1)에서 동일 면적 당 배치된 제1 적색 발광소자(ED1r), 제1 녹색 발광소자(ED1g), 및 제1 청색 발광소자(ED1b)의 수와 실질적으로 동일할 수 있다.
도전버스라인(CBL)은 일부 제3 부화소회로(PC3)들과 중첩하며 제2 방향(예, y방향)을 따라 연장될 수 있다.
다른 실시예로, 도 8에 도시된 것과 같이, 제3 표시영역(DA3)에서 동일 면적 당 배치된 제3 적색 발광소자(ED3r), 제3 녹색 발광소자(ED3g), 및 제3 청색 발광소자(ED3b)의 수는 제1 표시영역(DA1)에서 동일 면적 당 배치된 제1 적색 발광소자(ED1r), 제1 녹색 발광소자(ED1g), 및 제1 청색 발광소자(ED1b)의 수 보다 작을 수 있다.
도 8을 참조하면, 제3 부화소들(예컨대, 제3 발광소자(ED3))의 배치가 제1 부화소들(예컨대, 제1 발광소자(ED1))과 상이한 경우, 제3 부화소회로(PC3)에는 더미부화소회로(PCd)들이 더 배치될 수 있다. 제3 부화소회로(PC3)들 및 더미부화소회로(PCd)들은 행과 열을 이루도록 배열될 수 있다.
더미부화소회로(PCd)는 제3 부화소회로(PC3)를 형성하는 공정의 연속성 및 신호 또는 전압을 제공하는 라인의 연속성을 유지시킬 수 있으며, 따라서 표시 패널의 영역별 화질의 편차를 최소화할 수 있다. 더미부화소회로(PCd)는 제3 부화소회로(PC3)와 동일한 평면 형상을 가질 수 있다. 예컨대, 더미부화소회로(PCd)도 제3 부화소회로(PC3)와 실질적으로 동일한 구조를 가질 수 있다.
제1 방향(예, x방향)을 따라 이웃한 두 개의 제3 부화소회로(PC3)들 사이의 이격거리는 제1 방향(예, x방향)을 따라 이웃한 제1 부화소회로(PC1)들 사이의 이격거리보다 클 수 있다. 도전버스라인(CBL)은 상호 이격된 이웃한 두 개의 제3 부화소회로(PC3)들 사이에서 제2 방향(예, y방향)을 따라 연장될 수 있다.
각각의 제3 부화소회로(PC3)는 대응하는 각각의 제3 발광소자(ED3)와 이격될 수 있으며, 배선(WL)을 통해 전기적으로 연결될 수 있다. 도 8의 평면상에서, 도전버스라인(CBL)들을 중심으로 양측에 배치된 두 개의 제3 부화소회로(PC3) 중 어느 하나의 제3 부화소회로(PC3)가 배선(WL)을 통해 어느 하나의 제3 발광소자(ED3)에 연결되고, 다른 하나의 제3 부화소회로(PC3)가 배선(WL)을 통해 다른 하나의 제3 발광소자(ED3)에 연결될 수 있다. 이 때, 배선(WL)들은 도전버스라인(CBL)들과 나란하게 연장될 수 있으며, 도전버스라인(CBL)과 마찬가지로 상호 이격된 제3 부화소회로(PC3)들 사이에 위치할 수 있다.
한편, 도 7 또는 도 8에 도시된 것과 같이, 주변영역(PA)은 적어도 일부에 벤딩영역(BA)을 포함할 수 있다. 벤딩영역(BA)은 제3 표시영역(DA3)에 인접한 주변영역(PA)에 위치할 수 있다. 구체적으로, 벤딩영역(BA)은 제3 표시영역(DA3)과 제2 부화소회로(PC2) 사이에 위치할 수 있다. 벤딩영역(BA)은 제1 방향(예, x방향)을 따라 연장된 벤딩축(BAX)을 기준으로 벤딩될 수 있다.
도전버스라인(CBL)은 벤딩영역(BA)을 경유하여 표시영역(DA)으로 연장될 수 있다. 이하, 도 9를 참조하여 벤딩영역(BA)의 적층 구조를 자세히 설명한다.
도 9a 내지 도 9f는 도 7 또는 도 8의 벤딩영역을 포함한 주변영역을 도시한 단면도들로서, 도 7의 A-A'선을 따라 취한 단면일 수 있다.
도 9a를 참조하면, 벤딩영역(BA)을 포함하는 주변영역(PA)에 대응하는 기판(100) 상에는 도 6을 참조하여 설명한 바와 같이, 버퍼층(111), 제1 게이트절연층(112), 제2 게이트절연층(113), 제1 층간절연층(114), 제3 게이트절연층(115), 제2 층간절연층(116), 제1 평탄화층(117), 제2 평탄화층(118), 제3 평탄화층(119), 화소정의막(120) 및 스페이서(121)가 순차적으로 배치될 수 있다. 상기 층들은 표시영역(DA)에 배치되어 주변영역(PA)까지 연장된 것일 수 있다. 일 실시예에서, 상기 층들 중 일부는 주변영역(PA) 상에서 생략될 수도 있다.
도전버스라인(CBL)은 제2 평탄화층(118)과 제3 평탄화층(119) 사이에 개재될 수 있다. 도전버스라인(CBL)은 벤딩영역(BA)을 지나도록 배치될 수 있다.
벤딩영역(BA)을 포함하는 주변영역(PA)에 대응하여 버퍼층(111)은 기판(100) 상에 전면 배치될 수 있다. 버퍼층(111) 상에는 제1 게이트절연층(112), 제2 게이트절연층(113), 제1 층간절연층(114), 제3 게이트절연층(115) 및 제2 층간절연층(116)을 포함하는 무기절연층(IOL)이 배치될 수 있다. 일 실시예에서, 무기절연층(IOL)에서 제1 게이트절연층(112), 제2 게이트절연층(113), 제1 층간절연층(114), 제3 게이트절연층(115) 및 제2 층간절연층(116) 중 일부는 생략될 수 있다.
무기절연층(IOL)은 벤딩영역(BA)에 대응하는 제1 개구부(OP1)을 가질 수 있다. 이는 벤딩영역(BA)에 대응하여 무기절연층(IOL)이 제거되는 것을 의미하며, 따라서 무기절연층(IOL)은 벤딩영역(BA)에 배치되지 않을 수 있다. 이와 같이 벤딩영역(BA)에 대응하여 무기절연층(IOL)이 제거됨에 따라 벤딩영역(BA) 벤딩 시 무기절연층(IOL)에 의한 크랙을 방지할 수 있다.
도 9a에서는 제1 개구부(OP1)가 무기절연층(IOL)의 전체를 관통함으로써 제1 개구부(OP1)에 의해 버퍼층(111)의 상면이 노출된 것을 도시하나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예로, 도 9c에 도시된 것과 같이, 제1 개구부(OP1)가 버퍼층(111)까지 연장되어, 제1 개구부(OP1)에 의해 기판(100)의 상면이 노출될 수도 있다. 제1 개구부(OP1)가 버퍼층(111)까지 연장된다고 함은, 제1 개구부(OP1) 내에 위치한 버퍼층(111)이 제거되는 것을 의미할 수 있다. 다른 실시예로, 제1 개구부(OP1)를 형성하기 위한 식각 공정에서 제1 개구부(OP1) 내에 버퍼층(111)의 일부가 함께 제거되어 제1 개구부(OP1) 내에 잔존할 수 있다. 이 경우 제1 개구부(OP1) 내에 위치한 버퍼층(111)의 두께(111t')는 제1 개구부(OP1) 이외에 배치된 버퍼층(111)의 두께(111t)보다 얇게 구비될 수 있다.
한편, 도 9a 등에서는 제1 개구부(OP1)가 무기절연층(IOL)을 전체적으로 관통하여 구비된 구조를 개시하나, 제1 개구부(OP1)는 무기절연층(IOL)의 일부 층을 관통하여 구비될 수도 있다. 일 실시예로, 도 9e와 같이 제1 개구부(OP1)는 무기절연층(IOL)의 제2 게이트절연층(113), 제1 층간절연층(114), 제3 게이트절연층(115) 및 제2 층간절연층(116)을 관통하여 구비될 수 있고, 이 경우 제1 개구부(OP1)에 의해 제1 게이트절연층(112)이 노출될 수 있다. 또한, 도 9f와 같이 제1 개구부(OP1)는 무기절연층(IOL)의 제1 층간절연층(114), 제3 게이트절연층(115) 및 제2 층간절연층(116)을 관통하여 구비될 수도 있고, 이 경우 제1 개구부(OP1)에 의해 제2 게이트절연층(113)이 노출될 수 있다.
무기절연층(IOL) 상에는 평탄화층으로서 유기절연층(OL)이 배치될 수 있다. 유기절연층(OL)은 제1 평탄화층(117), 제2 평탄화층(118), 제3 평탄화층(119), 화소정의막(120) 및 스페이서(121)를 포함할 수 있다. 일 실시예에서, 유기절연층(OL)에서 제1 평탄화층(117), 제2 평탄화층(118), 제3 평탄화층(119), 화소정의막(120) 및 스페이서(121) 중 일부는 생략될 수 있다. 유기절연층(OL)의 적어도 일부는 제1 개구부(OP1)에 매립될 수 있다. 일 예로, 도 9a와 같이 제1 평탄화층(117)의 일부가 제1 개구부(OP1)에 매립될 수 있다. 제1 개구부(OP1)에 대응하는 제1 평탄화층(117)의 상면은 대략 평평하게 구비될 수 있다.
일 실시예로, 화소정의막(120)은 벤딩영역(BA)에 대응하는 제2 개구부(OP2)을 가질 수 있다. 무기절연층(IOL)의 제1 개구부(OP1)와 화소정의막(120)의 제2 개구부(OP2)는 중첩할 수 있다. 이는 벤딩영역(BA)에 대응하여 화소정의막(120)이 제거되는 것을 의미하며, 따라서 화소정의막(120)은 벤딩영역(BA)에 배치되지 않을 수 있다.
다른 실시예로, 도 9b에 도시된 것과 같이, 화소정의막(120)은 다른 유기절연층들과 같이 벤딩영역(BA) 상에서 평탄면을 유지하며 구비될 수도 있다.
일 실시예로, 화소정의막(120)은 차광 물질을 포함할 수 있다. 예컨대, 화소정의막(120)은 블랙의 색상을 갖는 안료 또는 염료를 포함하는 절연물(예, 유기절연물)을 포함할 수 있다. 이와 같이 차광막으로 구비된 화소정의막(120)은 인접 화소들 간의 혼색을 방지하고, 컴포넌트(20)에 의해 반사된 광을 흡수하여 시인성을 개선할 수 있다. 이러한, 블랙의 화소정의막(120)은 도 6을 참조하여 전술한 제1 부화소(P1)에서도 동일하게 적용될 수 있음을 물론이다.
이와 같이, 화소정의막(120)이 차광 물질을 포함하는 경우, 제2 표시영역(DA2)에 배치되는 화소정의막(120)은 각 제2 발광소자(ED2) 마다 패터닝되어 구비될 수 있다. 따라서, 화소정의막(120)은 각 제2 발광소자(ED2) 별로 고립(isolation)되어 아일랜드 형태로 상호 이격하여 배치될 수 있다. 제2 표시영역(DA2)에서 제2 발광소자(ED2) 및 화소정의막(120)이 배치되지 않은 영역은 투과영역(TA)으로 기능할 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이고, 도 11a는 도 10의 B-B'선을 따라 취한 단면을 개략적으로 도시한 단면도이고, 도 11b 및 도 11c는 도 10의 C-C'선을 따라 취한 단면을 개략적으로 도시한 단면도들이고, 도 11d는 도 10의 D-D'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 10의 표시 패널은 주변영역(PA)의 도전버스라인(CBL)의 구조를 제외하고, 전술한 도 8과 동일하다. 이하에서는 중복되는 내용은 도 8의 설명으로 대체하고, 차이점을 중심으로 설명하기로 한다.
도 10 및 도 11a를 참조하면, 도전버스라인(CBL)은 주변영역(PA)에서 벤딩영역(BA)을 경유하여 배치되며, 표시영역(DA)을 향해 제2 방향(예, y방향)으로 연장될 수 있다. 일 실시예로, 도전버스라인(CBL)은 제1 도전라인(CL1) 및 제2 도전라인(CL2)을 포함할 수 있다.
제1 도전라인(CL1)은 벤딩영역(BA) 상에 배치될 수 있고, 제2 도전라인(CL2)은 벤딩영역(BA)을 제외한 주변영역(PA) 상에 배치될 수 있다. 제2 도전라인(CL2)은 벤딩영역(BA)을 제외한 주변영역(PA) 상에 배치되되, 표시영역(DA)을 향해 연장될 수 있다. 제1 도전라인(CL1)과 제2 도전라인(CL2)은 콘택홀(CNT)을 통해 서로 접속될 수 있다. 일 실시예로, 제1 도전라인(CL1)은 벤딩영역(BA)에서 주변영역(PA)으로 일부 연장될 수 있으며, 콘택홀(CNT)은 벤딩영역(BA)에 인접한 주변영역(PA) 상에 위치할 수 있다.
일 실시예로, 제1 도전라인(CL1) 및 제2 도전라인(CL2)은 서로 다른 층에 배치될 수 있다. 도 11a와 같이, 제1 도전라인(CL1)은 제1 평탄화층(117) 상에 배치되고, 제2 도전라인(CL2)은 제2 평탄화층(118) 상에 배치될 수 있다. 제1 도전라인(CL1)은 도 6을 참조하여 전술한 제1 평탄화층(117) 상의 콘택 메탈(CM) 및 제2 도전층(1710)과 동일 물질을 포함할 수 있다.
일 실시예로, 도 11b와 같이 제1 도전라인(CL1)은 제2 층간절연층(116) 상에 배치될 수 있다. 제1 도전라인(CL1)이 제2 층간절연층(116) 상에 배치된다고 함은, 제2 층간절연층(116) 상에 배치된 다른 배선 또는 전극과 동일 물질을 포함하는 것을 의미할 수 있다. 제1 도전라인(CL1)이 제2 층간절연층(116) 상에 배치되는 경우 제1 도전라인(CL1)은 도 6을 참조하여 전술한 제1 소스전극(S1) 등과 동일 물질을 포함할 수 있다.
벤딩영역(BA)에 대응하는 제1 도전라인(CL1)의 일부는 제1 개구부(OP1)의 내측면을 타고 연장되어 제1 개구부(OP1)에 의해 노출된 버퍼층(111) 상에 위치할 수 있다.
다른 실시예로, 도 11c와 같이 제1 개구부(OP1)에는 유기물층(130)이 매립되고, 이러한 유기물층(130) 상에 제1 도전라인(CL1)이 배치될 수도 있다. 유기물층(130)이 제1 개구부(OP1)에 매립되고, 제1 도전라인(CL1)을 이러한 유기물층(130)의 직상(直上)에 배치되도록 함으로써, 벤딩영역(BA)에서 제1 도전라인(CL1)에 가해지는 스트레스를 저감시킬 수 있다.
일 실시예로, 제1 도전라인(CL1) 및 제2 도전라인(CL2)은 서로 다른 물질을 포함할 수 있다. 도전버스라인(CBL)의 적어도 일부는 투명 도전성 물질을 포함할 수 있다. 도전버스라인(CBL) 중 제2 도전라인(CL2), 즉 벤딩영역(BA)을 제외한 주변영역(PA) 및 표시영역(DA)에 배치된 부분은 투명 도전성 산화물(Transparent Conducting Oxide, TCO)을 포함할 수 있다. 예컨대, 제2 도전라인(CL2)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 인듐아연갈륨산화물(IZGO; indium zinc gallium oxide), 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 따라서, 투과영역(TA)의 광 투과율의 저하를 최소화할 수 있다.
도전버스라인(CBL) 중 제1 도전라인(CL1), 즉 벤딩영역(BA)에 대응하여 배치된 부분은 불투명한 금속 물질을 포함할 수 있다. 예컨대, 제1 도전라인(CL1)은 전술한 TCO 보다 도전율이 높은 물질을 포함할 수 있다. 제1 도전라인(CL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti)과 같은 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전라인(CL1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 이러한 제1 도전라인(CL1)은 제2 도전라인(CL2)에 비해 연신율이 더 높을 수 있다. 즉, 제1 도전라인(CL1)에 포함된 금속 물질은 제2 도전라인(CL2)에 비해 벤딩영역(BA) 상에서 유연한 성질을 가질 수 있다. 따라서, 벤딩영역(BA)에 대응하여 제1 도전라인(CL1)을 배치함으로써, 벤딩영역(BA)에서 도전버스라인(CBL)의 스트레스를 효과적으로 저감시킬 수 있다.
제1 도전라인(CL1)은 도 11a와 같은 구조를 가질 수도 있고, 도 11b(또는 도 11c)와 같은 구조를 가질 수도 있다. 또는, 도 11a의 구조 및 도 11b(또는 도 11c)의 구조를 복합적으로 가질 수도 있다. 이 경우 서로 이웃한 제1 도전라인(CL1)은 다른 층에 배치될 수 있다.
도 11d에서는 도 11a 및 도 11b를 참조하여 전술한 구조가 복합적으로 적용된 복수의 제1 도전라인(CL1)을 예시로 도시한다. 이하에서는 도 11a의 제1 도전라인(CL1)을 제1-1 도전라인(CL1a)으로, 도 11b의 제1 도전라인(CL1)을 제1-2 도전라인(CL1b)으로 설명하였다.
도 11d를 참조하면, 서로 이웃한 복수의 제1 도전라인(CL1)은 제1-1 도전라인(CL1a)과 제1-2 도전라인(CL1b)이 교번하여 배치될 수 있다. 제1-1 도전라인(CL1a) 및 제1-2 도전라인(CL1b) 서로 이웃하여 배치되며, 서로 다른 층에 배치되되, 서로 중첩하지 않을 수 있다. 일 실시예로, 제1-1 도전라인(CL1a)은 제1 평탄화층(117) 상에 배치되며, 도 6을 참조하여 전술한 제1 평탄화층(117) 상의 콘택 메탈(CM) 등과 동일 물질을 포함할 수 있다. 제1-2 도전라인(CL1b)은 제2 층간절연층(116) 상에 배치되며, 도 6을 참조하여 전술한 제1 소스전극(S1) 등과 동일 물질을 포함할 수 있다. 이웃한 제1-1 도전라인(CL1a)과 제1-2 도전라인(CL1b)이 서로 다른 층 상에 배치되기에, 이웃한 제1-1 도전라인(CL1a)과 제1-2 도전라인(CL1b) 사이의 갭(g)을 비교적 작게 형성할 수 있으며, 따라서 복수의 제1 도전라인(CL1)이 배치되는 공간을 효율적으로 사용할 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도들이고, 도 14는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 단면도이다.
도 12 및 도 13은 주변영역(PA)이 일측에 벤딩영역(BA)을 포함하며, 도전버스라인(CBL)이 벤딩영역(BA)을 경유하여 배치되는 것에서 도 7 또는 도 8을 참조하여 전술한 것과 동일하다. 다만, 도 12 및 도 13은 도전버스라인(CBL)의 연결 구조에 대해 전술한 실시예들과 차이가 있다. 이하에서는 중복되는 내용은 생략하고 차이점을 위주로 설명한다.
도 12를 참조하면, 도전버스라인(CBL)은 제1 도전버스라인(CBL1) 및 제2 도전버스라인(CBL2)을 포함할 수 있다. 제1 도전버스라인(CBL1) 및 제2 도전버스라인(CBL2)은 각각 다른 영역 상에 배치된 화소회로와 발광소자를 서로 전기적으로 연결할 수 있다.
일 실시예로 도 12에 도시된 것과 같이, 제1 발광소자(ED1)는 제1 표시영역(DA1)에 배치되고, 제1 발광소자(ED1)를 발광하기 위한 제1 부화소회로(PC1)는 제1 표시영역(DA1)에 배치될 수 있다. 또한, 제2 발광소자(ED2)는 제2 표시영역(DA2)에 배치되고, 제2 발광소자(ED2)를 발광하기 위한 제2 부화소회로(PC2)는 제3 표시영역(DA3)에 배치될 수 있다. 또한, 제3 발광소자(ED3)는 제3 표시영역(DA3)에 배치되고, 제3 발광소자(ED3)를 발광하기 위한 제3 부화소회로(PC3)는 주변영역(PA)에 배치될 수 있다.
일 실시예로, 제1 도전버스라인(CBL1)은 제2 표시영역(DA2) 및 제3 표시영역(DA3)에 걸쳐 배치될 수 있다. 제1 도전버스라인(CBL1)은 제2 표시영역(DA2)에 위치한 제2 발광소자(ED2)와 제3 표시영역(DA3)에 위치한 제2 부화소회로(PC2)를 전기적으로 연결할 수 있다. 다시 말해, 제1 도전버스라인(CBL1)의 일측은 제2 표시영역(DA2)에 위치한 제2 발광소자(ED2)에 연결되고 제1 도전버스라인(CBL1)의 타측은 제3 표시영역(DA3)에 위치한 제2 부화소회로(PC2)에 연결될 수 있다.
제2 도전버스라인(CBL2)은 벤딩영역(BA)을 가로질러 주변영역(PA) 및 제3 표시영역(DA3) 상에 배치될 수 있다. 제2 도전버스라인(CBL2)은 제3 표시영역(DA3)에 위치한 제3 발광소자(ED3)와 주변영역(PA)에 위치한 제3 부화소회로(PC3)를 연결할 수 있다. 다시 말해, 제2 도전버스라인(CBL2)의 일측은 제3 표시영역(DA3)에 위치한 제3 발광소자(ED3)에 연결되고 제2 도전버스라인(CBL2)의 타측은 주변영역(PA)에 위치한 제3 부화소회로(PC3)에 연결될 수 있다.
도 12에서는 제2 도전버스라인(CBL2)이 제2 방향(예, y방향)으로 연장된 하나의 도전층으로 구비된 것을 도시하나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예로, 도 13과 같이 제2 도전버스라인(CBL2)은 제1 도전라인(CL1) 및 제2 도전라인(CL2)을 포함할 수 있다. 제1 도전라인(CL1)은 벤딩영역(BA) 상에 배치될 수 있고, 제2 도전라인(CL2)은 벤딩영역(BA)을 제외한 주변영역(PA) 상에 배치될 수 있다. 제1 도전라인(CL1) 및 제2 도전라인(CL2)의 구조는 도 10 및 도 11을 참조하여 전술한 것과 동일하다.
제1 도전버스라인(CBL1) 및 제2 도전버스라인(CBL2)은 동일 층에 배치될 수도 있고, 서로 다른 층에 배치될 수도 있다. 또한, 제1 도전버스라인(CBL1) 및 제2 도전버스라인(CBL2)은 동일 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
일 실시예로, 제1 도전버스라인(CBL1) 및 제2 도전버스라인(CBL2)은 서로 다른 층에 배치된 투명 도전성 산화물(TCO)을 포함할 수 있다. 도 14는 벤딩영역(BA)을 포함하는 주변영역(PA), 제3 표시영역(DA3) 및 제2 표시영역(DA2)이 연속적으로 배치된 단면 구조를 도시하고 있다.
도 14를 참조하면, 제1 도전버스라인(CBL1)은 제2 층간절연층(116) 상에 배치될 수 있다. 제1 도전버스라인(CBL1)의 일측은 제1 내지 제3 평탄화층(117, 118, 119)를 관통하는 콘택홀(CNT1a)을 통해 제2 표시영역(DA2)에 위치한 제2 발광소자(ED2)에 연결되고 제1 도전버스라인(CBL1)의 타측은 제3 표시영역(DA3)에 위치한 제2 부화소회로(PC2)에 직접 연결될 수 있다. 제2 도전버스라인(CBL2)은 제2 평탄화층(118) 상에 배치될 수 있다. 제2 도전버스라인(CBL2)의 일측은 제3 평탄화층(119)에 정의된 콘택홀(CNT2a)을 통해 제3 표시영역(DA3)에 위치한 제3 발광소자(ED3)에 연결되고 제2 도전버스라인(CBL2)의 타측은 제1 및 제2 평탄화층(117, 118)을 관통하는 콘택홀(CNT2b)을 통해 주변영역(PA)에 위치한 제3 부화소회로(PC3)에 연결될 수 있다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도들이다.
도 15 및 도 16은 주변영역(PA)이 일측에 벤딩영역(BA)을 포함하며, 도전버스라인(CBL)이 벤딩영역(BA)을 경유하여 배치되는 것에서 도 7 또는 도 8을 참조하여 전술한 것과 동일하다. 다만, 도 15 및 도 16은 도전버스라인(CBL)의 연결 구조 및 이와 연결되는 발광소자들(즉, 제2 발광소자(ED2) 및 제3 발광소자(ED3))의 구조에 있어서 전술한 실시예들과 차이가 있다. 이하에서는 중복되는 내용은 생략하고 차이점을 위주로 설명한다.
도 15를 참조하면, 도전버스라인(CBL)은 제2 부화소회로(PC2)와 제2 발광소자(ED2)를 전기적으로 연결할 수 있다.
일 실시예로 도 15에 도시된 것과 같이, 제1 발광소자(ED1)는 제1 표시영역(DA1)에 배치되고, 제1 발광소자(ED1)를 발광하기 위한 제1 부화소회로(PC1)는 제1 표시영역(DA1)에 배치될 수 있다. 또한, 제2 발광소자(ED2)는 제2 표시영역(DA2)에 배치되고, 제2 발광소자(ED2)를 발광하기 위한 제2 부화소회로(PC2)는 주변영역(PA)에 배치될 수 있다. 또한, 제3 발광소자(ED3)는 제3 표시영역(DA3)에 배치되고, 제3 발광소자(ED3)를 발광하기 위한 제3 부화소회로(PC3)는 제3 표시영역(DA3)에 배치될 수 있다.
다른 실시예로, 제3 발광소자(ED3)는 제3 표시영역(DA3)에 배치되고, 제3 발광소자(ED3)를 발광하기 위한 제3 부화소회로(PC3)는 제3 표시영역(DA3) 및 주변영역(PA)에 나누어 배치될 수 있다. 또 다른 실시예로, 제3 발광소자(ED3)는 제3 표시영역(DA3)에 배치되고, 제3 발광소자(ED3)를 발광하기 위한 제3 부화소회로(PC3)는 주변영역(PA)에만 배치될 수 있다. 이 경우, 제3 표시영역(DA3)에는 제3 발광소자(ED3) 만이 배치되어, 제3 발광소자(ED3)가 배치된 영역 이외의 영역은 투과영역으로 활용할 수 있다.
도 15의 도전버스라인(CBL)은 하나의 제2 발광소자(ED2)와 하나의 제2 부화소회로(PC2)를 연결할 수 있다. 제2 표시영역(DA2)에서 도전버스라인(CBL)과 연결된 일 제2 발광소자(ED2)(이하, 제2-1 발광소자, ED2-1)는 인접한 타 제2 발광소자(ED2)(이하, 제2-2 발광소자, ED2-2)와 연결될 수 있다. 제2-2 발광소자(ED2-2)는 직접적으로 도전버스라인(CBL)과 연결되지 않고, 제2-1 발광소자(ED2-1)를 통해 전기적 신호를 전달받을 수 있다. 제2-1 발광소자(ED2-1)와 제2-2 발광소자(ED2-2)는 연결배선(CWL)을 통해 전기적으로 연결될 수 있다. 예를 들어, 연결배선(CWL)은 제2-1 발광소자(ED2-1)의 화소전극과 제2-2 발광소자(ED2-2)의 화소전극을 연결할 수 있다. 연결배선(CWL)은 제2-1 발광소자(ED2-1)의 화소전극 및 제2-2 발광소자(ED2-2)의 화소전극과 일체로 구비될 수도 있는 등 다양한 변형이 가능하다.
도 15에서는 하나의 제2 부화소회로(PC2)를 통해 제2-1 발광소자(ED2-1) 및 제2-2 발광소자(ED2-2)와 같이 2개의 발광소자를 구동시키는 것을 예시로 하나, 본 발명이 이에 한정되는 것은 아니다. 하나의 제2 부화소회로(PC2)를 통해 3개, 4개 또는 그 이상의 발광소자를 구동시킬 수도 있다.
한편, 도 15에서는 도전버스라인(CBL)이 제2 방향(예, y방향)으로 연장된 하나의 도전층으로 구비된 것을 도시하나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예로, 도 16과 같이 도전버스라인(CBL)은 제1 도전라인(CL1) 및 제2 도전라인(CL2)을 포함할 수 있다. 제1 도전라인(CL1)은 벤딩영역(BA) 상에 배치될 수 있고, 제2 도전라인(CL2)은 벤딩영역(BA)을 제외한 주변영역(PA) 상에 배치될 수 있다. 제1 도전라인(CL1) 및 제2 도전라인(CL2)의 구조는 도 10 및 도 11을 참조하여 전술한 것과 동일하다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도들이고, 도 19는 도 17 또는 도 18에 대응하는 표시 패널을 포함한 전자 기기의 일부를 개략적으로 도시하는 단면도이다.
도 17 및 도 18은 주변영역(PA)이 일측에 벤딩영역(BA)을 포함하며, 도전버스라인(CBL)이 벤딩영역(BA)을 경유하여 배치되는 것에서 도 7 또는 도 8을 참조하여 전술한 것과 동일하다. 다만, 도 17 및 도 18은 기판(100) 구조 및 제2 부화소회로(PC2)들의 배치에 있어서 전술한 실시예들과 차이가 있다. 이하에서는 중복되는 내용은 생략하고 차이점을 위주로 설명한다.
도 17을 참조하면, 기판(100)은 주변영역(PA)의 일측에 노치부(NTC)를 구비할 수 있다. 노치부(NTC)는 기판(100)의 가장자리의 일부가 표시영역(DA) 방향(예, 도 17에서는 -y방향)으로 인입된 구조일 수 있다. 도 17에서는 노치부(NTC)가 상측 주변영역(PA)의 중앙에 위치한 것을 도시하나, 노치부(NTC)의 위치는 설계의 필요에 따라 이동할 수도 있다. 또한, 도 17에서는 노치부(NTC)가 1개인 것을 도시하나, 노치부(NTC)는 2개 이상 구비될 수도 있다.
복수의 제2 부화소회로(PC2)들은 노치부(NTC)를 중앙에 두고, 노치부(NTC)의 일측 및 타측에 나누어 배치될 수 있다. 도 17에서는 노치부(NTC)를 중심으로 복수의 제2 부화소회로(PC2)들이 좌측 및 우측에 각각 나누어 배치된 구조를 도시하나, 본 발명이 이에 한정되는 것은 아니다. 복수의 제2 부화소회로(PC2)들은 노치부(NTC)의 일측 또는 타측으로 몰아서 배치될 수도 있다.
도 19에 도시된 것과 같이, 노치부(NTC)는 표시 패널(10')이 벤딩될 시, 컴포넌트(20)와 중첩하는 부분일 수 있다. 즉, 전자 장치(1')에서 컴포넌트(20)는 노치부(NTC) 내에 위치할 수 있다. 비교예로서, 노치부가 구비되지 않는 표시 패널의 경우 벤딩영역에서 기판의 주변영역의 일부를 벤딩할 시, 벤딩되어 접힌 기판의 일부가 컴포넌트에 간섭될 수 있다. 따라서, 이러한 문제점을 방지하기 위해, 일 실시예와 같이 기판(100)은 주변영역(PA)의 일측에 노치부(NTC)를 구비할 수 있다. 노치부(NTC)에 대응하는 부분에서 기판(100)의 일부가 제거됨으로써, 표시 패널(10)이 벤딩될 시 접힌 기판(100)의 일부가 컴포넌트(20)에 간섭되는 것을 방지할 수 있고, 컴포넌트(20)의 배치 영역을 자유롭게 지정할 수 있다.
한편, 도 17에서는 도전버스라인(CBL)이 제2 방향(예, y방향)으로 연장된 하나의 도전층으로 구비된 것을 도시하나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예로, 도 18과 같이 도전버스라인(CBL)은 제1 도전라인(CL1) 및 제2 도전라인(CL2)을 포함할 수 있다. 제1 도전라인(CL1)은 벤딩영역(BA) 상에 배치될 수 있고, 제2 도전라인(CL2)은 벤딩영역(BA)을 제외한 주변영역(PA) 상에 배치될 수 있다. 제1 도전라인(CL1) 및 제2 도전라인(CL2)의 구조는 도 10 및 도 11을 참조하여 전술한 것과 동일하다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도들이다.
도 20 및 도 21은 주변영역(PA)이 일측에 벤딩영역(BA)을 포함하며, 도전버스라인(CBL)이 벤딩영역(BA)을 경유하여 배치되는 것에서 도 7 또는 도 8을 참조하여 전술한 것과 동일하다. 도 20 및 도 21은 데이터라인들 및 스캔선들의 연결 구조에 대해 상세히 도시하고 있다. 이하에서는 중복되는 내용은 생략하고 차이점을 위주로 설명한다.
제2 부화소회로(PC2)는 제3 스캔구동회로(SDRV3)에 전기적으로 연결될 수 있다. 제3 스캔구동회로(SDRV3)에서 생성된 스캔신호는 제2 부화소회로(PC2)에 전기적으로 연결된 스캔라인(미도시)을 통해 제2 부화소회로(PC2)에 인가될 수 있다. 제2 부화소회로(PC2)는 제1 표시영역(DA1)에 배치된 제1 부화소회로(PC1)에 연결된 데이터라인들 중 어느 하나와 전기적으로 연결될 수 있다.
제3 부화소회로(PC3)는 제1 스캔구동회로(SDRV1) 및/또는 제2 스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다. 제3 부화소회로(PC3)는 동일한 행에 배치된 제1 부화소회로(PC1)들과 스캔라인을 공유할 수 있다. 예컨대, 제1 스캔구동회로(SDRV1) 및/또는 제2 스캔구동회로(SDRV2)는 스캔라인(SL)을 통해 제1 방향을 따라 동일한 행에 배치된 제1 부화소회로(PC1)들 및 제3 부화소회로(PC3)들 각각에 스캔 신호를 인가할 수 있다. 제3 부화소회로(PC3)는 제1 표시영역(DA1)에 배치된 제1 부화소회로(PC1)에 연결된 데이터라인들 중 어느 하나와 전기적으로 연결될 수 있다.
도 20은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1 내지 제3 부화소회로(PC1, PC2, PC3)들에 연결된 신호라인들을 나타낸다. 도 20은 전술한 도 7와 동일한 화소 배치를 가질 수 있다.
도 20을 참조하면, 표시영역(DA)에 배치된 스캔라인들은 제1 방향(예, x방향)을 따라 연장되며, 동일한 행에 배치된 화소회로들과 전기적으로 연결될 수 있다. 제2 표시영역(DA2)은 투과영역(TA)을 포함하기에, 일부 스캔라인들은 제2 표시영역(DA2)을 중심으로 분리될 수 있다.
제1 표시영역(DA1)에서 제2 표시영역(DA2)을 중심으로 양측에 위치하는 제1 부화소회로(PC1)들은 서로 다른 스캔라인에 전기적으로 연결될 수 있다. 예컨대, 제2 표시영역(DA2)의 좌측에 위치하며 동일한 행에 배치된 제1 부화소회로(PC1)들은 제2 표시영역(DA2)의 좌측에 위치하는 스캔라인(이하, 제1 스캔라인, SL1a)에 전기적으로 연결될 수 있다. 반면, 제1 표시영역(DA1)에서 제2 표시영역(DA2)을 중심으로 우측에 위치하며 동일한 행에 배치된 제1 부화소회로(PC1)들은 제2 표시영역(DA2)의 우측에 위치하는 스캔라인(이하, 제2 스캔라인, SL1b)에 전기적으로 연결될 수 있다.
제1 스캔라인(SL1a) 및 제2 스캔라인(SL1b)은 제2 표시영역(DA2)을 사이에 두고 분리 및 이격된다. 제1 스캔라인(SL1a)은 앞서 도 3을 참조하여 설명한 제1스캔구동회로(SDRV1, 도 3)에 전기적으로 연결되고, 제2 스캔라인(SL1b)은 제2스캔구동회로(SDRV2, 도 3)에 전기적으로 연결될 수 있다.
동일한 행에 위치하는 제1 부화소회로(PC1)들 및 제3 부화소회로(PC3)들은 동일한 스캔라인에 연결될 수 있다. 이와 관련하여, 도 8은 동일한 행에 위치하는 제1 부화소회로(PC1)들 및 제3 부화소회로(PC3)들이 스캔라인(이하, 제3 스캔라인, SL1c)에 전기적으로 연결될 수 있다. 제3 스캔라인(SL1c)은 제1 표시영역(DA1)과 제3 표시영역(DA3)을 지날 수 있다.
유사하게, 도 8을 참조하여 전술한 것과 같이, 제3 표시영역(DA3)에 더미부화소회로(PCd)들이 배치되는 경우, 동일한 행에 위치하는 제1 부화소회로(PC1)들 및 더미부화소회로(PCd)들은 동일한 스캔라인에 연결될 수 있다. 예컨대, 동일한 행에 위치하는 제1 부화소회로(PC1)들 및 더미부화소회로(PCd)들은 스캔라인(이하, 제4 스캔라인, SL1d)에 전기적으로 연결될 수 있다. 제4 스캔라인(SL1d)은 제1 표시영역(DA1)과 제3 표시영역(DA3)을 지날 수 있다.
다시 도 20을 참조하면, 제1 표시영역(DA1)만을 지나는 스캔라인(이하, 제5 스캔라인, SL1e)은 동일한 행에 배치된 제1 부화소회로(PC1)들과 전기적으로 연결되며, 스캔 신호를 제공할 수 있다. 이와 관련하여, 표시영역(DA) 중 제2 표시영역(DA2)의 아래에 위치하며 동일한 행에 배치된 제5 스캔라인(SL1e)이 동일한 행을 따라 연속적으로 배치된 제1 부화소회로(PC1)들에 전기적으로 연결된 것을 도시한다.
주변영역(PA)에 배치되며 동일한 행에 배치된 제2 부화소회로(PC2)들은 동일한 스캔라인에 연결될 수 있다. 이와 관련하여, 도 20은 주변영역(PA)을 지나는 스캔라인(이하, 제6 스캔라인, SL2)을 도시한다. 표시영역(DA)을 지나는 제1 내지 제5 스캔라인(SL1a, SL1b, SL1c, SL1d, SL1e)이 제1 스캔구동회로(SDRV1) 또는 제2 스캔구동회로(SDRV2)으로부터 신호를 전달받는 것과 달리, 제6 스캔라인(SL2)은 제3 스캔구동회로(SDRV3)로부터 신호를 전달받을 수 있다.
제6 스캔라인(SL2)은 제1 방향(예, x방향)으로 연장된 제1 부분(SL2a) 및 제3 부분(SL2c)과, 제2 방향(예, y방향)으로 연장된 제2 부분(SL2b)을 포함할 수 있다. 제1 부분(SL2a)은 제3 스캔구동회로(SDRV3)와 연결된 부분이고, 제3 부분(SL2c)은 동일한 행에 배치된 제2 부화소회로(PC2)들에 연결된 부분일 수 있다. 제2 부분(SL2b)은 벤딩영역(BA)을 가로질러 배치될 수 있다. 제2 부분(SL2b)의 일측은 제1 부분(SL2a)과 접속하고, 제2 부분(SL2b)의 타측은 제3 부분(SL2c)과 접속할 수 있다.
일 실시예로, 제1 부분(SL2a) 및 제3 부분(SL2c)은 동일 층에 배치되고, 제2 부분(SL2b)은 이들과의 사이에 절연층이 개재된 채 서로 다른 층에 배치될 수 있다. 제2 부분(SL2b)은 상기 절연층에 정의된 콘택홀(CNT1, CNT2)을 통해 각각 제1 부분(SL2a) 및 제3 부분(SL2c)과 연결될 수 있다. 이 경우, 제1 부분(SL2a) 및 제3 부분(SL2c)이 동일 물질을 포함하고, 제2 부분(SL2b)은 이들과 다른 물질을 포함할 수 있다. 제2 부분(SL2b)은 벤딩영역(BA)을 가로질러 배치되므로, 스트레스에 강건한 물질을 포함할 수 있다. 예를 들어, 제1 부분(SL2a) 및 제3 부분(SL2c)은 도 6을 참조하여 전술한 실리콘 박막트랜지스터(S-TFT)의 제1 게이트 전극(G1) 또는 상부 전극(CE2)과 동일 물질을 포함하고, 제2 부분(SL2b)은 도 6을 참조하여 전술한 실리콘 박막트랜지스터(S-TFT)의 제1 소스전극(S1) 및 제1 드레인전극(D1)과 동일 물질을 포함하거나, 콘택 메탈(CM)과 동일 물질을 포함할 수 있다.
데이터라인들은 제2 방향(예, y방향)을 따라 연장되며, 동일한 열에 배치된 화소회로들과 전기적으로 연결될 수 있다. 제2 표시영역(DA2)은 투과영역(TA)을 포함하기에, 일부 데이터라인은 제2 표시영역(DA2)을 중심으로 분리될 수 있다.
데이터라인들은 제1 부화소회로(PC1)들에 연결되는 제1 데이터라인(DL1)과 제2 부화소회로(PC2)들 및 제3 부화소회로(PC3)에 연결되는 제2 데이터라인(DL2)을 포함할 수 있다. 제1 데이터라인(DL1)은 제1 표시영역(DA1)을 지나는데 반해, 제2 데이터라인(DL2)은 제3 표시영역(DA3) 및 주변영역(PA)을 지날 수 있다.
제1 데이터라인(DL1)은 제2 방향(예, y방향)으로 연장되며 동일한 열에 배치된 제1 부화소회로(PC1)들과 연결될 수 있다. 제2 데이터라인(DL2)은 제2 방향(예, y방향)으로 연장되어, 동일한 열에 배치된 제2 부화소회로(PC2)들, 제3 부화소회로(PC3)들 및 더미부화소회로(PCd)들과 연결될 수 있다.
제1 데이터라인(DL1)과 제2 데이터라인(DL2)은 제2 표시영역(DA2)을 사이에 두고 이격 및 분리될 수 있다. 제1 데이터라인(DL1)과 제2 데이터라인(DL2)은 데이터 연결선(DWL)으로 연결될 수 있다. 따라서, 동일한 열에 배치된 제1 부화소회로(PC1), 제2 부화소회로(PC2) 및 제3 부화소회로(PC3)에 동일한 신호가 인가될 수 있다.
데이터 연결선(DWL)은 제2 표시영역(DA2)을 우회하도록 배치될 수 있다. 데이터 연결선(DWL)은 제1 표시영역(DA1)에서 제1 데이터라인(DL1)과 전기적으로 접속될 수 있으며, 주변영역(PA) 중 제3 표시영역(DA3)에 가장 인접한 접속영역(PAC)에서 제2 데이터라인(DL2)과 전기적으로 접속될 수 있다. 접속영역(PAC)은 제3 표시영역(DA3)에 배치된 제3 부화소회로(PC3)과 더미부화소회로(PCd)들의 그룹 및 주변영역(PA)에 배치된 제2 부화소회로(PC2)들의 그룹 사이에 위치할 수 있다.
데이터 연결선(DWL)은 제1 데이터라인(DL1) 및 제2 데이터라인(DL2)과 다른 층에 배치되어, 데이터 연결선(DWL)은 콘택홀을 통해서 제1 데이터라인(DL1) 및 제2 데이터라인(DL2)과 각각 연결될 수 있다.
도 21을 참조하면, 데이터라인들의 구조는 앞서 도 20을 참조하여 설명한 바와 같다. 스캔라인은 표시영역을 지나는 제1 내지 제5 스캔라인(SL1a, SL1b, SL1c, SL1d, SL1e)을 포함하며 이들에 대한 구조는 앞서 도 20 (및 도 8)을 참조하여 설명한 바와 같다. 앞서 도 20을 참조하여 설명한 실시예에 따르면, 주변영역(PA)을 지나는 제6 스캔라인(SL2)에 신호를 전달하는 제3 스캔구동회로(SDRV3, 도 20)가 구비되는데 반해, 도 21에 도시된 실시예에 따르면 표시 패널은 제3스캔구동회로를 포함하지 않을 수 있다.
도 21을 참조하면, 주변영역(PA)에서 동일한 행에 배열된 제2 부화소회로(PC2)에 연결된 지나는 제6 스캔라인(SL2)은 스캔 연결선(SWL)에 의해 표시영역(DA)을 지나는 스캔라인에 전기적으로 연결될 수 있다. 이와 관련하여, 도 21은 제6 스캔라인(SL2)이 스캔 연결선(SWL)에 의해 제3 스캔라인(SL1c)에 연결된 것을 도시한다. 스캔 연결선(SWL)은 주변영역(PA)에 배치될 수 있다.
스캔 연결선(SWL)은 제2 방향(예, y방향)으로 연장되므로, 벤딩영역(BA)을 가로질러 배치될 수 있다. 일 실시예로, 스캔 연결선(SWL)은 도 20을 참조하여 전술한 것과 같이, 제6 스캔라인(SL2)과 서로 다른 층에 배치될 수 있다. 이 경우, 스캔 연결선(SWL)은 도 20을 참조하여 전술한 제6 스캔라인(SL2)의 제2 부분(SL2b)과 같은 구조를 가질 수 있다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 표시 패널의 제2 표시영역, 제3 표시영역 및 주변영역으로 이어지는 영역의 일부를 도시한 단면도들이다.
도 22에서는 제2 발광소자(ED2) 및 제2 부화소회로(PC2), 그리고 제3 발광소자(ED3) 및 제3 부화소회로(PC3)를 나타낸다. 도 22에 도시된 적층구조는 도 6을 참조하여 전술한 것과 동일한 바, 각 층들의 상세한 설명은 도 6의 설명을 원용한다.
도 22를 참조하면, 기판(100) 상에는 도 6을 참조하여 전술한 것과 같이 각종 적층구조들이 배치된다. 제2 표시영역(DA2)에는 제2 발광소자(ED2)가 배치되고, 주변영역(PA)에는 제2 부화소회로(PC2)가 배치될 수 있다. 제2 부화소회로(PC2)는 도전버스라인(CBL)을 통해 제2 발광소자(ED2)와 전기적으로 연결될 수 있다.
도전버스라인(CBL)은 벤딩영역(BA)을 가로지르며, 주변영역(PA), 제3 표시영역(DA3) 및 제2 표시영역(DA2)에 걸쳐 배치될 수 있다. 도 22에서는 도전버스라인(CBL)이 하나의 도전층으로 구비된 것을 도시하며, 이는 도 7 또는 도 8 등을 참조하여 전술한 구조에 대응될 수 있다.
도 23을 참조하면, 도전버스라인(CBL)은 벤딩영역(BA)에 대응하는 제1 도전라인(CL1) 및 벤딩영역(BA)을 제외한 주변영역(PA) 상에 배치된 제2 도전라인(CL2)을 포함할 수 있다. 제1 도전라인(CL1)과 제2 도전라인(CL2)은 콘택홀(CNT)을 통해 서로 접속될 수 있다. 일 실시예로, 제1 도전라인(CL1)은 벤딩영역(BA)에서 주변영역(PA)으로 일부 연장될 수 있으며, 콘택홀(CNT)은 벤딩영역(BA)에 인접한 주변영역(PA) 상에 위치할 수 있다.
일 실시예로, 제1 도전라인(CL1) 및 제2 도전라인(CL2)은 서로 다른 층에 배치될 수 있다. 도 23에서는, 제1 도전라인(CL1)은 제1 평탄화층(117) 상에 배치되고, 제2 도전라인(CL2)은 제2 평탄화층(118) 상에 배치되는 것을 도시하나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1 도전라인(CL1)은 일 부화소회로(예, 제2 부화소회로)에 포함된 박막트랜지스터(TFT)의 소스전극(SE) 또는 드레인전극(DE)과 동일 층에 배치되어 동일 물질을 포함할 수도 있고, 또는 제1 도전라인(CL1)은 제1 평탄화층(117) 상의 콘택 메탈(CM') 및 제2 도전층(1710)과 동일 물질을 포함할 수 있다. 제1 도전라인(CL1) 및 제2 도전라인(CL2)의 구체적인 구성에 대해서는 도 9a, 도 9b 및 도 11을 참조하여 전술한 것과 동일하다.
벤딩영역(BA)에 대응하여 도 9a 또는 도 11을 참조하여 전술한 것과 같이, 제1 개구부(OP1) 및 제2 개구부(OP2)를 가질 수 있다. 제1 개구부(OP1)는 벤딩영역(BA)에 대응하는 무기절연층(IOL)이 제거된 부분일 수 있다. 이를 통해, 벤딩영역(BA)에서 무기절연층(IOL)에 가해지는 스트레스를 완화시키고, 나아가 무기절연층(IOL)에 벤딩에 의한 크랙이 발생하는 것을 방지할 수 있다.
제2 개구부(OP2)는 벤딩영역(BA)에 대응하는 화소정의막(120)이 제거된 부분일 수 있다. 다른 실시예로, 도 9b를 참조하여 전술한 것과 같이, 제2 개구부(OP2)는 구비되지 않을 수 있다.
한편, 도 22 및 도 23에서는 상부층(250) 상에 봉지층(300)이 배치된다. 봉지층(300)은 도 6 등을 참조하여 설명한 제1 표시영역(DA1) 상에 배치됨은 물론이며, 표시영역(DA)의 전면을 커버하도록 배치될 수 있다. 봉지층(300)의 일부는 주변영역(PA)으로 연장될 수 있다. 도 22 및 도 23에 도시된 것과 같이, 봉지층(300)은 주변영역(PA)의 벤딩영역(BA) 상에도 배치될 수 있다. 다른 실시예로, 봉지층(300)은 주변영역(PA)의 벤딩영역(BA)에는 배치되지 않을 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1, 1': 전자 기기
10, 10': 표시 패널
20: 컴포넌트
DA1: 제1 표시영역
DA2: 제2 표시영역
DA3: 제3 표시영역
PA: 주변영역
BA: 벤딩영역
BAX: 벤딩축
CBL: 도전버스라인
CL1: 제1 도전라인
CL2: 제2 도전라인

Claims (25)

  1. 복수의 제1 발광소자들이 배치된 제1 표시영역, 복수의 제2 발광소자들 및 투과영역이 배치된 제2 표시영역, 및 복수의 제3 발광소자들이 배치된 제3 표시영역을 포함하는, 표시영역;
    상기 표시영역의 외측에 배치되며, 벤딩영역을 포함하는, 주변영역;
    상기 제1 표시영역에 배치되며, 상기 복수의 제1 발광소자들 각각에 전기적으로 연결된 복수의 제1 부화소회로들;
    상기 복수의 제2 발광소자들 각각에 전기적으로 연결된 복수의 제2 부화소회로들; 및
    상기 복수의 제3 발광소자들 각각에 전기적으로 연결된 복수의 제3 부화소회로들;을 구비하되,
    상기 복수의 제2 부화소회로들은 상기 주변영역 상에 배치되되, 상기 복수의 제2 부화소회로들과 상기 표시영역 사이에 상기 벤딩영역이 위치하는, 표시 패널.
  2. 제1항에 있어서,
    상기 복수의 제3 부화소회로들은 상기 제3 표시영역에 배치되는, 표시 패널.
  3. 제1항에 있어서,
    상기 복수의 제3 부화소회로들 중 적어도 일부는 상기 주변영역에 배치되는, 표시 패널.
  4. 제1항에 있어서,
    상기 표시영역 및 상기 주변영역에 배치되는, 버퍼층;
    상기 버퍼층 상에 배치되는, 무기절연층; 및
    상기 무기절연층 상에 배치되는, 평탄화층;을 더 포함하고,
    상기 무기절연층은 상기 벤딩영역에 대응하는 제1 개구부를 갖는, 표시 패널.
  5. 제4항에 있어서,
    상기 평탄화층의 적어도 일부는 상기 제1 개구부에 매립된, 표시 패널.
  6. 제4항에 있어서,
    상기 평탄화층 상에 배치되고, 광차단 물질을 포함하는 화소정의막을 더 포함하고,
    상기 화소정의막은 상기 벤딩영역에 대응하는 제2 개구부를 갖는, 표시 패널.
  7. 제1항에 있어서,
    상기 복수의 제2 부화소회로들은 상기 주변영역과 상기 제2 표시영역 사이의 상기 벤딩영역 및 상기 제3 표시영역을 가로지르는 복수의 제1 도전버스라인들에 의해 상기 복수의 제2 발광소자들과 전기적으로 연결되는, 표시 패널.
  8. 제7항에 있어서,
    상기 복수의 제1 도전버스라인들은 상기 벤딩영역 상의 제1 도전라인 및 상기 제1 도전라인 이외의 제2 도전라인을 포함하고,
    상기 제1 도전라인과 상기 제2 도전라인은 서로 다른 물질을 포함하는, 표시 패널.
  9. 제8항에 있어서,
    상기 제1 도전라인은 상기 제2 도전라인 보다 도전율이 높고,
    상기 제2 도전라인은 상기 제1 도전라인 보다 광 투과율이 높은, 표시 패널.
  10. 제9항에 있어서,
    상기 제1 도전라인은 금속 물질을 포함하고, 상기 제2 도전라인은 투명 도전 산화물을 포함하는, 표시 패널.
  11. 제10항에 있어서,
    상기 제1 도전라인은 알루미늄(Al) 및 티타늄(Ti) 중 적어도 하나를 포함하는, 표시 패널.
  12. 제8항에 있어서,
    상기 제1 도전라인과 상기 제2 도전라인은 절연층을 사이에 두고, 서로 다른층 상에 배치되고, 상기 벤딩영역에 인접한 상기 주변영역 상에서 상기 절연층에 정의된 콘택홀을 통해 서로 연결되는, 표시 패널.
  13. 제1항에 있어서,
    상기 주변영역의 일측에 위치한 노치부를 갖는, 표시 패널.
  14. 제13항에 있어서,
    상기 벤딩영역이 벤딩될 시, 상기 노치부는 상기 제2 표시영역에 대응하도록 위치하는, 표시 패널.
  15. 제1항에 있어서,
    상기 복수의 제1 부화소회로들은 상기 제1 표시영역에 배치되고,
    상기 복수의 제2 부화소회로들은 상기 제3 표시영역에 배치되고,
    상기 복수의 제3 부화소회로들은 상기 주변영역에 배치되는, 표시 패널.
  16. 제15항에 있어서,
    상기 복수의 제2 부화소회로들은 상기 제2 표시영역 및 상기 제3 표시영역에 걸쳐 배치된 복수의 제1 도전버스라인들에 의해 상기 복수의 제2 발광소자들과 전기적으로 연결되는, 표시 패널.
  17. 제15항에 있어서,
    상기 복수의 제3 부화소회로들은 상기 주변영역과 상기 제3 표시영역 사이의 상기 벤딩영역을 가로지르는 복수의 제2 도전버스라인들에 의해 상기 복수의 제3 발광소자들과 전기적으로 연결되는, 표시 패널.
  18. 복수의 제1 발광소자들이 배치된 제1 표시영역, 복수의 제2 발광소자들 및 투과영역이 배치된 제2 표시영역, 및 복수의 제3 발광소자들이 배치된 제3 표시영역을 포함하는 표시 패널; 및
    상기 표시 패널의 상기 투과영역에 중첩하는 컴포넌트;를 포함하되,
    상기 표시 패널은,
    상기 제1 표시영역에 배치되며, 상기 복수의 제1 발광소자들 각각에 전기적으로 연결된 복수의 제1 부화소회로들;
    상기 복수의 제2 발광소자들 각각에 전기적으로 연결된 복수의 제2 부화소회로들; 및
    상기 복수의 제3 발광소자들 각각에 전기적으로 연결된 복수의 제3 부화소회로들;을 포함하고,
    상기 복수의 제2 부화소회로들은 상기 주변영역 상에 배치되되, 상기 복수의 제2 부화소회로들과 상기 표시영역 사이에 상기 벤딩영역이 위치하는, 전자 기기.
  19. 제18항에 있어서,
    상기 표시영역 및 상기 주변영역에 배치되는, 버퍼층;
    상기 버퍼층 상에 배치되는, 무기절연층; 및
    상기 무기절연층 상에 배치되는, 평탄화층;을 더 포함하고,
    상기 무기절연층은 상기 벤딩영역에 대응하는 제1 개구부를 갖는, 전자 기기.
  20. 제19항에 있어서,
    상기 평탄화층의 적어도 일부는 상기 제1 개구부에 매립된, 전자 기기.
  21. 제20항에 있어서,
    상기 평탄화층 상에 배치되고, 광차단 물질을 포함하는 화소정의막을 더 포함하고,
    상기 화소정의막은 상기 벤딩영역에 대응하는 제2 개구부를 갖는, 전자 기기.
  22. 제18항에 있어서,
    상기 복수의 제2 발광소자들은 상기 상기 주변영역과 상기 제2 표시영역 사이의 상기 벤딩영역을 가로지르는 복수의 제1 도전버스라인들에 의해 상기 복수의 제2 부화소회로들과 전기적으로 연결되는, 전자 기기.
  23. 제22항에 있어서,
    상기 복수의 제1 도전버스라인들은 상기 벤딩영역 상의 제1 도전라인 및 상기 제1 도전라인 이외의 제2 도전라인을 포함하고,
    상기 제1 도전라인과 상기 제2 도전라인은 서로 다른 물질을 포함하는, 전자 기기.
  24. 제23항에 있어서,
    상기 제1 도전라인은 상기 제2 도전라인 보다 도전율이 높고,
    상기 제2 도전라인은 상기 제1 도전라인 보다 광 투과율이 높은, 전자 기기.
  25. 제24항에 있어서,
    상기 제1 도전라인은 금속 물질을 포함하고, 상기 제2 도전라인은 투명 도전 산화물을 포함하는, 전자 기기.
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