KR20230046969A - 반도체 장치, 그 테스트 방법, 및 설계 방법 - Google Patents

반도체 장치, 그 테스트 방법, 및 설계 방법 Download PDF

Info

Publication number
KR20230046969A
KR20230046969A KR1020220116146A KR20220116146A KR20230046969A KR 20230046969 A KR20230046969 A KR 20230046969A KR 1020220116146 A KR1020220116146 A KR 1020220116146A KR 20220116146 A KR20220116146 A KR 20220116146A KR 20230046969 A KR20230046969 A KR 20230046969A
Authority
KR
South Korea
Prior art keywords
input
block
output
electrode pads
function block
Prior art date
Application number
KR1020220116146A
Other languages
English (en)
Inventor
히로꼬 요시나가
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20230046969A publication Critical patent/KR20230046969A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2644—Adaptations of individual semiconductor devices to facilitate the testing thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

전극 패드로부터 기능 블록까지의 신호 경로에 있어서의 신호 지연 등을 저감한다.
입출력 블록 A(111) 및 입출력 블록 B(112)는, 전극 패드(121 및 122)에 접속된다. 기능 블록 A(101)은, 입출력 블록 A(111)를 통해, 전극 패드(121 및 122)에 접속된다. 기능 블록 B(102)는, 입출력 블록 B(112)를 통해, 전극 패드(121 및 122)에 접속된다. 기능 블록 A(101), 및 기능 블록 B(102)는, 입출력 블록 A(111) 및 입출력 블록 B(112)를 사이에 두고 서로 대향하는 위치에 배치된다.

Description

반도체 장치, 그 테스트 방법, 및 설계 방법{SEMICONDUCTOR DEVICE, METHOD OF TESTING THE SAME, AND METHOD OF DESIGNING THE SAME}
본 개시는, 반도체 장치, 그 테스트 방법, 및 설계 방법에 관한 것이며, 예를 들어 복수의 기능 블록을 갖는 반도체 장치, 그와 같은 반도체 장치에 있어서의 테스트 방법, 및 설계 방법에 관한 것이다.
관련 기술로서, 특허문헌 1은, 반도체 장치를 설계하는 방법을 개시한다. 특허문헌 1에 있어서, 반도체 장치는, 복수의 매크로 셀을 조합하여, 반도체 칩 상에 각종 요소 회로를 배치함으로써, 설계된다. 반도체 장치는, 그 외주변을 따라서, 소정 간격으로 배열된 복수의 패드를 갖는다. 또한, 반도체 장치는, 칩 중앙부에 배치된 AD(Analog to Digital) 컨버터와, 칩 외주에 배치된 입출력 버퍼 셀을 갖는다. A/D 컨버터와 입출력 버퍼 셀은 서로 접속되고, 입출력 버퍼 셀과 패드는 서로 접속된다.
일본 특허 공개 제2001-34650호 공보
근년, 전자 기기의 고성능화, 및 고기능화에 수반하여, 반도체 칩에, 복수의 기능 블록이 탑재되는 경우가 많다. 그와 같은 반도체 칩에 있어서, 반도체 칩 상에 탑재되는 패드의 수를 줄이기 위해, 각 기능 블록의 신호를 외부에 입출력하기 위한 패드를, 복수의 기능 블록간에서 겸용화하는 경우가 있다. 특허문헌 1에서는, 복수의 기능 블록간에서 패드를 겸용하는 것은 고려되어 있지 않다. 특허문헌 1에 있어서, 만약, 복수의 기능 블록간에서 패드를 겸용한 것으로 하면, 패드로부터 하나의 기능 블록까지의 배선의 길이가, 패드로부터 다른 기능 블록까지의 배선의 길이보다도 길어진다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 반도체 장치가 제공된다. 반도체 장치는, 제1 및 제2 입출력 블록과, 제1 기능 블록과, 제2 기능 블록을 갖는다. 제1 기능 블록은, 제1 입출력 블록을 통해, 복수의 전극 패드의 각각에 접속된다. 제2 기능 블록은, 제2 입출력 블록을 통해, 복수의 전극 패드의 각각에 접속된다. 반도체 장치에 있어서, 제1 기능 블록 및 제2 기능 블록은, 제1 및 제2 입출력 블록을 사이에 두고 대향하는 위치에 배치된다.
일 실시 형태에 따르면, 전극 패드로부터 제1 입출력 블록을 경유하여 제1 기능 블록에 이르는 신호 경로와, 전극 패드로부터 제2 입출력 블록을 경유하여 제2 기능 블록에 이르는 신호 경로에 있어서, 각각의 신호 경로에 부여되는 저항 및 용량을 저감할 수 있다.
도 1은 본 개시의 실시 형태 1에 관한 반도체 장치의 일부를 도시하는 블록도이다.
도 2는 반도체 장치에 있어서의 회로 구성을 도시하는 회로도이다.
도 3은 도 1의 A-A 단면을 도시하는 단면도이다.
도 4는 반도체 칩의 레이아웃의 예를 도시하는 평면도이다.
도 5는 반도체 칩의 레이아웃의 다른 예를 도시하는 평면도이다.
도 6은 반도체 칩의 또 다른 레이아웃예를 도시하는 평면도이다.
도 7은 반도체 장치의 설계 방법을 나타내는 흐름도이다.
도 8은 컴퓨터 장치의 구성예를 도시하는 블록도이다.
도 9는 본 개시의 실시 형태 2에 관한 반도체 장치를 도시하는 블록도이다.
도 10은 본 개시의 실시 형태 3에 관한 반도체 장치를 도시하는 블록도이다.
도 11은 반도체 장치의 테스트를 모식적으로 도시하는 블록도이다.
도 12는 검토에 사용되는 반도체 장치의 레이아웃의 예를 도시하는 평면도이다.
도 13은 반도체 칩의 일부를 도시하는 블록도이다.
실시 형태의 설명에 앞서서, 하기의 실시 형태를 상도하기에 이른 경위에 대하여 설명한다. 도 12는 검토에 사용되는 반도체 장치(반도체 칩)의 레이아웃의 예를 도시한다. 이 반도체 칩(200)은, 복수의 전극 패드(201)와, 입출력 블록(입출력 회로)(202)과, 내부 로직 형성 영역(203)을 갖는다. 복수의 전극 패드(201)는, 반도체 칩(200)의 주연부에 있어서, X 방향 및 Y 방향으로 나란히 배치된다. 반도체 칩(200)에 있어서, 복수의 전극 패드(201)는, 칩 면적 삭감을 위해, 입출력 회로(202)에 적층하여 배치된다.
내부 로직 형성 영역(203)에는, 복수의 기능 블록이 배치된다. 복수의 기능 블록은, 특별히 한정되지는 않지만, CPU(Central Processing Unit), RAM(Random Access Memory), ROM(Read Only Memory), 및 주변 회로를 포함한다. 도 12의 예에 있어서, 내부 로직 형성 영역(203)에는, 기능 블록(기능 블록 A)(211)과, 기능 블록(기능 블록 B)(212)이 배치된다. 복수의 전극 패드(201)의 적어도 일부는, 복수의 기능 블록에 의해 공용된다.
도 13은 상기 반도체 칩의 일부를 도시한다. 이 예에서는, 2개의 전극 패드(251 및 252)는, 기능 블록 A(211)와 기능 블록 B(212)에 의해 공용된다. 전극 패드(251 및 252)는, 도 12에 도시한 전극 패드(201)에 대응한다. 전극 패드(251 및 252)는, 각각, 기능 블록 A(211)의 입출력 회로(입출력 회로 A)(221)와, 기능 블록 B(212)용의 입출력 회로(입출력 회로 B)(222)에 접속된다. 입출력 회로 A(221) 및 입출력 회로 B(222)는, 각각 전극 패드(251)에 접속되는 블록과, 전극 패드(252)에 접속되는 블록을 포함한다. 입출력 회로 A(221)와 입출력 회로 B(222)는, 반도체 칩(200)의 주연부에 있어서, X 방향으로 나란히 배치된다.
도 13에 있어서, 전극 패드(251)는, 입출력 회로 A(221)와 적층되어 있고, 전극 패드(252)는, 입출력 회로 B(222)와 적층된다. 전극 패드(251)는, 콘택트를 통해 입출력 회로 A(221)에 접속되고, 배선(261)을 통해 입출력 회로 B(222)에 접속된다. 한편, 전극 패드(252)는, 콘택트를 통해 입출력 회로 B(222)에 접속되고, 배선(262)을 통해 입출력 회로 A(221)에 접속된다. 기능 블록 A(211)는, 입출력 회로(221)에 접속된다. 기능 블록 B(212)는, 입출력 회로 B(222)에 접속된다.
여기서, 반도체 칩에서는, 전극 패드와 입출력 회로를 접속하는 배선, 및 기능 블록과 입출력 회로를 접속하는 배선에 있어서, 전압 강하, 신호 변화 타이밍의 변화, 및 노이즈가 발생할 수 있다. 반도체 칩(200)의 설계에서는, 노이즈 등의 저감을 위해, 배선에 저항 및 용량이 부여되지 않도록, 설계가 실시된다. 도 13의 예에서는, 전극 패드(251)는, 입출력 회로 A(221)에 적층되어 있고, 전극 패드(251)와 입출력 회로 A(221)는, 입출력 회로 A(221) 상에서 접속된다. 또한, 전극 패드(252)는, 입출력 회로 B(222)에 적층되어 있고, 전극 패드(252)와 입출력 회로 B(222)는, 입출력 회로 B(222) 상에서 접속된다.
그러나, 전극 패드(251)와 입출력 회로 B(222)는, 전극 패드(252)와의 쇼트를 피하기 위해, 입출력 회로 A(221) 및 입출력 회로 B(222)의 외측의 에어리어를 통과하는 배선(261)을 사용하여 접속된다. 또한, 전극 패드(252)와 입출력 회로 A(221)에 대해서도, 입출력 회로 A(221) 및 입출력 회로 B(222)의 외측 에어리어를 통과하는 배선(262)을 사용하여 접속된다. 도 13의 예에서는, 입출력 회로 A(221)의 전극 패드(251)에 접속되는 블록과 전극 패드(252)에 접속되는 블록이 X 방향으로 배열되어 있다. 이 때문에, 특히 배선(261)의 배선 길이를 짧게 할 수 없어, 배선(261)에 있어서, 전압 강하가 발생하고, 또한 노이즈가 발생한다. 만약, 입출력 회로 A(221)와 입출력 회로 B(222)를 Y 방향으로 나란히 배치한 경우, 배선(261 및 262)의 배선 길이는, 도 13의 예의 경우의 배선 길이보다도 짧아진다. 그러나, 그 경우, 입출력 회로 B(222)와 기능 블록 B(212) 사이의 배선의 배선 길이가 길어진다. 본 발명자는, 상기한 문제점에 주목하여, 하기의 실시 형태를 상도하기에 이르렀다.
이하, 도면을 참조하면서, 상기 과제를 해결하기 위한 수단을 적용한 실시 형태를 상세하게 설명한다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화가 이루어져 있다. 각 도면에 있어서, 동일한 요소에는 동일한 부호가 붙여져 있고, 필요에 따라서 중복 설명은 생략되어 있다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 또는 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양 및 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정 수에 한정되는 경우 등을 제외하고, 그 특정 수에 한정되는 것은 아니고, 특정 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(동작 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 또는 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 및 범위를 포함함)에 대해서도 마찬가지이다.
[실시 형태 1]
도 1은 본 개시의 실시 형태 1에 관한 반도체 장치의 일부를 도시한다. 반도체 장치(100)는, 기능 블록 A(101), 기능 블록 B(102), 입출력 블록 A(111), 입출력 블록 B(112), 전극 패드(121), 및 전극 패드(122)를 갖는다. 기능 블록 A(101) 및 기능 블록 B(102)는, 각각, 소정의 기능을 실시하기 위한 회로 블록이다. 기능 블록 A(101) 및 기능 블록 B(102)는, 각각, 논리 소자, 능동 소자, 및 기억 소자 등의 회로 소자를 포함한다.
입출력 블록 A(111)는, 기능 블록 A(101)용의 입출력 회로를 포함한다. 입출력 블록 B(112)는, 기능 블록 B(102)용의 입출력 회로를 포함한다. 전극 패드(121 및 122)는, 각각 기능 블록 A(101) 및 기능 블록 B(102)에 의해 공용되는 신호 입출력용의 패드이다. 입출력 블록 A(111) 및 입출력 블록 B(112)는, 각각, 전극 패드(121)에 접속되는 블록과, 전극 패드(122)에 접속되는 블록을 포함한다. 전극 패드(121)는, 입출력 블록 A(111)의 한쪽의 블록, 및 입출력 블록 B(112)의 한쪽의 블록에 접속된다. 또한, 전극 패드(122)는, 입출력 블록 A(111)의 다른 쪽의 블록 및 입출력 블록 B(112)의 다른 쪽의 블록에 접속된다. 입출력 블록 A(111)는, 기능 블록 A(101)에 접속된다. 입출력 블록 B(112)는, 기능 블록 B(102)에 접속된다. 전극 패드(121 및 122)와, 입출력 블록 A(111) 및 입출력 블록 B(112)는, 각각 입출력 블록 상에서 접속된다.
도 2는 반도체 장치(100)에 있어서의 회로 구성을 도시한다. 전극 패드(121 및 122)로부터 입력된 신호는, 각각, 입출력 블록 A(111)와, 입출력 블록 B(112)로 분기된다. 전극 패드(121)로부터 입력된 신호는, 입출력 블록 A(111)를 통해 기능 블록 A(101)에 입력되고, 입출력 블록 B(112)를 통해 기능 블록 B(102)에 입력된다. 전극 패드(122)로부터 입력된 신호는, 입출력 블록 A(111)를 통해 기능 블록 A(101)에 입력되고, 입출력 블록 B(112)를 통해 기능 블록 B(102)에 입력된다.
셀렉터(115)는, 제어 신호에 따라서, 기능 블록 A(101)가 출력하는 신호와, 기능 블록 B(102)가 출력하는 신호를, 선택적으로 출력한다. 셀렉터(115)는, 전극 패드(121 및 122)로부터 입력되는 신호가 기능 블록 A(101)에 의해 사용되는 경우, 기능 블록 A(101)가 출력하는 신호를 선택한다. 셀렉터(115)는, 전극 패드(121 및 122)로부터 입력되는 신호가 기능 블록 B(102)에 의해 사용되는 경우, 기능 블록 B(102)가 출력하는 신호를 선택한다.
또한, 상기에서는, 전극 패드(121 및 122)로부터 입력되는 신호가 기능 블록 A(101) 및 기능 블록 B(102)에 입력되고, 셀렉터(115)가 기능 블록 A(101)의 출력과, 기능 블록 B(102)의 출력 중 한쪽을 선택하는 예를 설명하였다. 그러나, 본 실시 형태는, 이것에 한정되지는 않는다. 예를 들어, 신호 선택은 기능 블록의 입력측에서 실시되어도 되고, 전극 패드(121 및 122)로부터 기능 블록 A(101) 및 기능 블록 B(102)까지의 사이에 셀렉터가 배치되어도 된다. 그 경우, 셀렉터는, 전극 패드(121 및 122)로부터 입력되는 신호를, 기능 블록 A(101) 또는 기능 블록 B(102)에 선택적으로 입력한다.
전극 패드(121 및 122)는, 입출력 블록 A(111) 및 입출력 블록 B(112)의 한쪽과 겹치는 위치에 형성된다. 도 1에 도시된 바와 같이, 본 실시 형태에 있어서, 전극 패드(121)는, 입출력 블록 A(111)의 상층에 배치된다. 또한, 전극 패드(122)는, 입출력 블록 B(112)의 상층에 배치된다. 다른 표현을 하면, 전극 패드(121)는, 입출력 블록 A(111)에 적층되어 배치되고, 전극 패드(122)는, 입출력 블록 B(112)에 적층되어 배치된다. 입출력 블록 A(111), 및 입출력 블록 B(112)는, Y 방향으로 나란히 배치된다. 또한, 기능 블록 A(101), 및 기능 블록 B(102)는, 입출력 블록 A(111) 및 입출력 블록 B(112)를, Y 방향으로부터 끼워 넣도록 배치된다. 다른 표현을 하면, 기능 블록 A(101), 및 기능 블록 B(102)는, 입출력 블록 A(111) 및 입출력 블록 B(112)를 사이에 두고, Y 방향으로 서로 대향하도록 배치된다.
도 3은 도 1의 A-A 단면을 도시한다. 전극 패드(122)는, 예를 들어 배선층의 최상위층인 알루미늄(AL)층에 형성된다. 배선(151)은, AL층에 형성되고, 전극 패드(122)로부터 입력되는 신호를, 입출력 블록 A(111)가 형성되는 영역까지 인출한다. 입출력 블록 A(111)는, 게이트(152)와 확산층(155)을 포함한다. 배선(151)은, 배선층에 형성되는 콘택트를 통해, 게이트(152)에 접속된다. 입출력 블록 A(111)의 출력은, 배선층에 형성되는 콘택트를 통해, AL층에 형성되는 배선(161)에 접속된다. 기능 블록 A(101)는, 게이트(171)와 확산층(175)을 포함한다. 배선(161)은, 콘택트를 통해, 게이트(171)에 접속된다.
입출력 블록 B(112)는, 게이트(153)와 확산층(156)을 포함한다. 전극 패드(122)는, 입출력 블록 B(112)가 형성되는 영역에 있어서, 배선층에 형성되는 콘택트를 통해, 게이트(153)에 접속된다. 입출력 블록 B(112)의 출력은, 배선층에 형성되는 콘택트를 통해, AL층에 형성되는 배선(162)에 접속된다. 기능 블록 B(102)는, 게이트(172)와 확산층(176)을 포함한다. 배선(162)은, 콘택트를 통해, 게이트(172)에 접속된다.
계속해서, 도 1에 도시된 구조의 반도체 칩에 있어서의 레이아웃예를 설명한다. 도 4는 도 1에 도시된 반도체 장치의 부분을 포함하는 반도체 칩의 레이아웃의 예를 도시한다. 도 4의 예에 있어서, 반도체 칩(150a)은, 기능 블록 A(101), 기능 블록 B(102), CPU0 내지 CPU3(130 내지 133), 그리고 RAM(135 및 136)을 갖는다. 또한, 반도체 칩(150a)은, X 방향 및 Y 방향의 주연부에 배열된 복수의 전극 패드(140)와, 입출력 블록(141)을 갖는다. 반도체 칩(150a)에 있어서, 전극 패드(140)는, 도 12에 도시된 반도체 칩(200)과 마찬가지로, 입출력 블록(입출력 회로)(141)의 상층에 배치된다. 기능 블록 A(101) 및 기능 블록 B(102)용의 전극 패드(121 및 122)는, 칩 내부에 배치되어 있다. 도 4의 예에서는, 기능 블록 A(101), 기능 블록 B(102), 입출력 블록 A(111), 및 입출력 블록 B(112)는, 반도체 칩(150a)의 X 방향의 중앙부 부근이며, 또한 Y 방향의 주연부에 배치된다.
도 5는 도 1에 도시된 반도체 장치의 부분을 포함하는 반도체 칩의 레이아웃의 다른 예를 도시한다. 도 5에 도시된 반도체 칩(150b)에 있어서, 기능 블록 A(101), 기능 블록 B(102), 입출력 블록 A(111), 및 입출력 블록 B(112)는, 반도체 칩의 코너부에 배치된다. 반도체 칩(150b)에 있어서의 CPU0 내지 CPU3(130 내지 133), 그리고 RAM(135 및 136)의 배치는, 반도체 칩(150a)에 있어서의 그것들의 배치와 마찬가지여도 된다.
도 4에 도시된 반도체 칩(150a)과 도 5에 도시된 반도체 칩(150b)을 비교하면, 반도체 칩(150a)에서는, 반도체 칩(150b)에 비해, 칩 외주부에 배치할 수 있는 전극 패드(140) 및 입출력 블록(141)의 수를 증가시킬 수 있다. 따라서, 전극 패드(140)를 많이 배치하고 싶은 경우에는, 반도체 칩(150a)과 같이, 칩 중앙부의 단부에, 기능 블록 A(101), 기능 블록 B(102), 입출력 블록 A(111), 및 입출력 블록 B(112)를 배치하면 된다.
그러나, 반도체 칩(150a)에서는, CPU1(131)과 RAM(136) 사이에, 기능 블록 A(101), 입출력 블록 A(111), 및 입출력 블록 B(112)가 배치된다. 이 때문에, CPU1(131)과 RAM(136)을 접속하는 배선(디지털 신호 배선)을 형성하는 경우, 배선을 직선적으로 형성하는 것이 어렵다. 대부분의 경우, 디지털 신호 배선은, 기능 블록 A(101), 입출력 블록 A(111), 및 입출력 블록 B(112)를 우회할 필요가 있다. 이 때문에, 반도체 칩(150a)에서는, 배선 혼잡이 발생하여, 플로어 플랜의 자유도가 저하된다. 이에 반해, 반도체 칩(150b)에서는, 디지털 신호 배선의 우회의 영향이 없어, 플로어 플랜의 자유도가 높다. 따라서, 플로어 플랜의 자유도를 우선하는 경우, 반도체 칩(150b)과 같이, 칩의 코너부에, 기능 블록 A(101), 기능 블록 B(102), 입출력 블록 A(111), 및 입출력 블록 B(112)를 배치하면 된다.
또한, 도 4 및 도 5에 도시된 바와 같이, 반도체 칩(150a) 및 반도체 칩(150b)에서는, 칩 내부에 전극 패드(121 및 122)가 형성된다. 반도체 칩(150a 또는 150b)이 패키지 기판에 와이어에 의해 접속되는 경우, 전극 패드(121 및 122)에 접속되는 와이어의 길이가, 주연부에 배치되는 전극 패드에 접속되는 와이어의 길이보다도 길어진다. 이 경우, 예를 들어 몰드 시에 와이어 흐름이 발생할 리스크가 상승하여, 와이어간의 쇼트 등이 발생할 가능성이 있다.
도 6은 반도체 장치(100)를 포함하는 반도체 칩의 또 다른 레이아웃예를 나타낸다. 도 6에 도시된 반도체 칩(150c)은, 패키지 기판에 플립 칩 접속되는 반도체 칩이다. 반도체 칩(150c)은, 칩 전체면에, 균등하게 배열된 복수의 전극 패드(140)를 갖는다. 반도체 칩이 플립 칩인 경우, 전극 패드(121 및 122)가 칩 내부에 배치되는 경우라도, 와이어 흐름의 리스크가 없다. 이 때문에, 본 실시 형태의 구조는, 플립 칩과 상성이 좋다.
또한, 플립 칩의 경우, 패드가 균등하게 배치되지 않으면, 반도체 칩과 패키지의 프레임을 매립하는 수지를 균등하게 주입할 수 없어, 칩과 패키지를 밀착할 수 없게 된다. 이 때문에, 도 6에 도시된 바와 같이, 기능 블록 A(101) 또는 기능 블록 B(102)와 겹치는 위치에 전극 패드가 배치될 수 있다. 기능 블록 A(101) 또는 기능 블록 B(102)와 겹치는 위치에 배치되는 전극 패드(145 내지 147)는, 어디에도 접속되지 않는 더미의 전극 패드로 하면 된다.
도 7은 반도체 장치(100)의 설계 방법을 도시한다. 기능 블록 배치 공정에 있어서, 반도체 칩의 플로어 플랜에 맞추어, 기능 블록을 배치한다(스텝 S1). 다음에, 동일한 전극 패드를 공용하는 복수의 기능 블록 사이에 끼워지도록, 각각의 입출력 블록을 배치하고, 입출력 블록이 하나의 방향, 예를 들어 Y 방향으로 배열되도록 입출력 블록의 위치를 조정한다(스텝 S2). 계속해서, 복수의 기능 블록에 의해 공용되는 전극 패드를, 어느 것의 입출력 블록 상에 배치한다(스텝 S3). 전극 패드와 입출력 블록을 최단 거리로 접속하고(스텝 S4), 기능 블록과 입출력 블록을 최단 거리로 접속한다(스텝 S5).
또한, 도 7에 도시된 설계 방법은, 컴퓨터 장치에 의해 실시될 수 있다. 도 8은 컴퓨터 장치의 구성예를 도시한다. 컴퓨터 장치(500)는, 1 이상의 프로세서(501)와, 1 이상의 메모리(502)를 갖는다. 메모리(502)는, 프로그램을 기억한다. 프로그램은, 프로세서(501)에 읽어들여진 경우에, 도 7에 도시된 설계 방법의 각 스텝을 컴퓨터 장치(500)에 행하게 하기 위한 명령군(또는 소프트웨어 코드)을 포함한다. 컴퓨터 장치(500)에 있어서, 프로세서(501)는, 메모리(502)로부터 프로그램을 읽어내고, 읽어낸 프로그램에 따라서 처리를 실행함으로써, 도 7에 도시된 설계 방법의 각 스텝을 실시한다.
상기 프로그램은, 비일시적인 컴퓨터 판독 가능 매체 또는 실체가 있는 기억 매체에 저장되어도 된다. 한정은 아니고 예로서, 컴퓨터 판독 가능 매체 또는 실체가 있는 기억 매체는, RAM, ROM, 플래시 메모리, solid-state drive(SSD) 또는 그 밖의 메모리 기술, Compact Disc(CD)-ROM, digital versatile disc(DVD), Blu-ray(등록 상표) 디스크 또는 그 밖의 광 디스크 스토리지, 자기 카세트, 자기 테이프, 자기 디스크 스토리지 또는 그 밖의 자기 스토리지 디바이스를 포함한다. 프로그램은, 일시적인 컴퓨터 판독 가능 매체 또는 통신 매체 상에서 송신되어도 된다. 한정은 아니고 예로서, 일시적인 컴퓨터 판독 가능 매체 또는 통신 매체는, 전기적, 광학적, 음향적, 또는 그 밖의 형식의 전반 신호를 포함한다.
[효과]
본 실시 형태에서는, 기능 블록 A(101) 및 기능 블록 B(102)는, 입출력 블록 A(111) 및 입출력 블록 B(112)를 끼워 넣도록 대향하여 배치된다. 본 실시 형태에서는, 2개의 기능 블록에 의해 공용되는 전극 패드(121 및 122)와 입출력 블록 A(111) 및 입출력 블록 B(112) 사이를, 짧은 거리의 배선으로 접속할 수 있다. 또한, 입출력 블록 A(111) 및 입출력 블록 B(112)와 기능 블록 A(101) 및 기능 블록 B(102) 사이를, 짧은 거리의 배선으로 접속할 수 있다. 이 때문에, 전극 패드(121 및 122)로부터 기능 블록 A(101) 및 기능 블록 B(102)에 이르는 배선의 저항 및 용량을 적정화할 수 있어, 신호 경로에 있어서의 전압 강하 및 노이즈 등을 저감할 수 있다. 또한, 본 실시 형태에서는, 전극 패드(121 및 122)가, 어느 것의 입출력 블록에 적층된다. 이 때문에, 본 실시 형태는, 반도체 칩에 있어서, 배선 영역의 증가를 억제할 수 있다.
[실시 형태 2]
도 9는 본 개시의 실시 형태 2에 관한 반도체 장치를 나타낸다. 본 실시 형태에 관한 반도체 장치(100a)는, 도 1에 도시된 실시 형태 1에서 설명한 반도체 장치(100)의 구성에 더하여, 기능 블록 C(103)와, 입출력 블록 C(113)를 갖는다. 입출력 블록 C(113)는, 기능 블록 C(103)용의 입출력 회로를 포함한다. 본 실시 형태에서는, 전극 패드(121 및 122)는, 기능 블록 A(101), 기능 블록 B(102), 및 기능 블록 C(103)에 의해 공용된다. 다른 구성은, 실시 형태 1에서 설명한 반도체 장치(100)의 구성과 마찬가지여도 된다.
입출력 블록 A(111), 입출력 블록 B(112), 및 입출력 블록 C(113)는, Y 방향을 따라서 일렬로 배치된다. 입출력 블록 C(113)는, 예를 들어 입출력 블록 A(111)와 입출력 블록 B(112) 사이에 배치된다. 전극 패드(121)는, 3개의 입출력 블록 중 어느 것, 예를 들어 입출력 블록 A(111) 상에 형성된다. 전극 패드(122)는, 3개의 입출력 블록 중 어느 것, 예를 들어 입출력 블록 B(112) 상에 형성된다. 기능 블록 A(101) 및 기능 블록 B(102)는, Y 방향에 있어서, 입출력 블록을 끼워 넣도록 대향하여 배치된다. 기능 블록 C(103)는, 입출력 블록 C(113)에 대하여, X 방향으로 나란히 배치된다.
전극 패드(121)는, 예를 들어 배선층의 최상층의 배선을 사용하여, 입출력 블록 B(112) 및 입출력 블록 C(113)가 형성되는 영역까지 인출된다. 전극 패드(122)는, 예를 들어 배선층의 최상층의 배선을 사용하여, 입출력 블록 A(111) 및 입출력 블록 C(113)가 형성되는 영역까지 인출된다. 전극 패드(121 및 122)는, 배선층에 마련된 콘택트를 통해, 각 입출력 블록 내의 게이트에 접속된다.
본 실시 형태에 있어서, 기능 블록 C(103)에 대한 배선은, 기능 블록 A(101) 및 기능 블록 B(102)에 대한 배선보다도 조금 길어진다. 그러나, 각 기능 블록에 대한 배선의 길이는, 3개의 기능 블록 및 3개의 입출력 블록을 X 방향으로 나란히 배치하는 경우에 비해, 짧게 할 수 있다. 이와 같이, 본 실시 형태는, 기능 블록의 수가 2개보다 증가된 경우라도, 실시 형태 1과 마찬가지로, 배선의 저항 및 용량을 적정화할 수 있어, 신호 경로에 있어서의 전압 강하 및 노이즈 등을 저감할 수 있다.
또한, 전극 패드(121 및 122)에 접속되는 기능 블록의 수는, 특별히 상기한 수에 한정되지는 않는다. 예를 들어, 반도체 장치는, 4개의 기능 블록을 갖고 있어도 된다. 그 경우, 4개째의 기능 블록(기능 블록 D)용의 입출력 블록은, 입출력 블록 A(111)와 입출력 블록 B(112) 사이에 배치되면 된다. 기능 블록 D는, 예를 들어 기능 블록 C(103)의 입출력 블록을 사이에 두고, X 방향의 반대측에 배치되면 된다.
[실시 형태 3]
도 10은 본 개시의 실시 형태 3에 관한 반도체 장치를 도시한다. 본 실시 형태에 관한 반도체 장치(100b)는, 도 1에 도시된 실시 형태 1에서 설명한 반도체 장치(100)의 구성에 더하여, 테스트용의 전극 패드(테스트 패드)(125 및 126)를 갖는다. 테스트 패드(125 및 126)는, 전극 패드(121 및 122)에 각각 전기적으로 접속된다. 테스트 패드(125)는 입출력 블록 B(112) 상에 형성되고, 테스트 패드(126)는 입출력 블록 A(111) 상에 형성된다. 다른 구성은, 실시 형태 1에서 설명한 반도체 장치(100)의 구성과 마찬가지여도 된다.
일반적으로, 반도체 칩의 테스트에서는, 테스트용의 바늘에 의해, 전극 패드에 대미지가 부여되는 경우가 있다. 예를 들어, 전극 패드(121 및 122)에 대미지가 부여된 경우, 본딩 와이어의 접착에 있어서 접착 불량이 발생하기 쉬워진다. 이것을 피하기 위해, 본 실시 형태에서는, 테스트 시에는, 테스트 패드(125 및 126)가 사용된다. 테스트 패드(125 및 126)는, 테스트용의 바늘에 의해 대미지를 받는다. 그러나, 전극 패드(121 및 122)는 대미지를 받을 일이 없기 때문에, 본딩 와이어의 접착 불량 등을 피할 수 있다.
이하에서는, 전극 패드(121) 및 테스트 패드(125)는, 신호 입력용의 전극 패드이며, 전극 패드(122) 및 테스트 패드(126)는, 신호 출력용의 전극 패드인 것으로 한다. 입출력용 블록 A(111)에 있어서, 전극 패드(121) 및 테스트 패드(125)는 입력 버퍼에 접속되고, 전극 패드(122) 및 테스트 패드(126)는 출력 버퍼에 접속된다. 입출력용 블록 B(112)에 있어서, 전극 패드(121) 및 테스트 패드(125)는 입력 버퍼에 접속되고, 전극 패드(122) 및 테스트 패드(126)는 출력 버퍼에 접속된다.
도 11은 반도체 장치(100c)의 테스트를 모식적으로 도시한다. AC(Alternate Current) 스캔 테스트의 경우, 입력 회로용의 테스트 패드(125), 및 출력 회로용의 테스트 패드(126)에 각각 프로브용의 바늘(401 및 402)이 접촉되어, 테스트가 실시된다. 도 11에 있어서, 테스트 대상의 기능 블록은, 기능 블록 A(101)인 것으로 한다. 테스트 패드(125)에는, 프로브용의 바늘(401)로부터 스캔 패턴(테스트용 신호)이 입력된다. 스캔 패턴은, 입출력 블록 A(111)를 통해, 기능 블록 A(101)에 입력된다. 기능 블록 A(101)의 로직 회로 부분은, 제품의 주파수에서 동작하고, 동작 결과를 출력한다. 기능 블록 A(101)의 동작 결과(출력 신호)는, 입출력 블록 A(111)를 통해, 테스트 패드(126)로부터 출력된다. 테스터(400)는, 바늘(402)을 통해, 동작 결과(신호 패턴)를 취득한다. 테스터(400)는, 테스트 패드(126)로부터 취득되는 신호 패턴(신호값)과, 기댓값이 일치하고 있는지 여부를 판단함으로써, 기능 블록 A(101)가 정상적으로 동작하고 있는지 여부를 판정한다.
만약, 테스트 패드(125)로부터 기능 블록 A(101)까지의 신호 경로에 있어서, 배선의 저항 및 용량이 크면, 입력되는 스캔 패턴에 지연이 발생한다. 그 결과, 제품의 주파수에서 동작하고 있는 기능 블록 A(101) 내의 플립플롭에, 기대한 값을 저장할 수 없는 경우가 있다. 그 경우, 최종적으로 테스터에서 인식되는 결과가 기댓값과 다르게 되어, 수율이 악화된다.
또한, 기능 블록 A(101)로부터 테스트 패드(126)까지의 신호 경로에 있어서, 배선의 저항 및 용량이 크면, 테스트 패드(126)로부터 출력되는 신호에 지연이 발생한다. 그 경우, 최종적으로 테스터에서 인식되는 결과가 기댓값과 다르게 되어, 수율이 악화된다. 또한, 테스터에 있어서, 샘플링 기간을 조정할 수도 있지만, 제조 변동은 반도체 칩마다 다르기 때문에, 샘플링 시간에서의 조정은 용이하지 않다.
본 실시 형태에서는, 테스트 패드(125 및 126)에 대해서도, 전극 패드(121 및 122)와 마찬가지로, 테스트 패드(125 및 126)와 입출력 블록 A(111) 및 입출력 블록 B(112) 사이를, 짧은 거리의 배선으로 접속할 수 있다. 또한, 입출력 블록 A(111) 및 입출력 블록 B(112)와 기능 블록 A(101) 및 기능 블록 B(102) 사이를, 짧은 거리의 배선으로 접속할 수 있다. 이 때문에, 테스트 패드(125 및 126)로부터 기능 블록 A(101) 및 기능 블록 B(102)에 이르는 배선의 저항 및 용량을 적정화할 수 있어, 테스트용의 신호 경로에 있어서의 전압 강하 및 노이즈 등을 저감할 수 있다. 그 결과, 반도체 장치가 테스트에서 불량으로 판정될 확률을 낮출 수 있어, 수율의 악화를 억제할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능한 것은 물론이다.
101: 기능 블록 A
102: 기능 블록 B
103: 기능 블록 C
111: 입출력 블록 A
112: 입출력 블록 B
113: 입출력 블록 C
121, 122: 전극 패드
125, 126: 테스트 패드
115: 셀렉터
130 내지 133: CPU
135, 136: RAM
140: 전극 패드
141: 입출력 블록
145 내지 147: 더미의 전극 패드
400: 테스터
401, 402: 바늘
500: 컴퓨터 장치
501: 프로세서
502: 메모리

Claims (13)

  1. 복수의 전극 패드와,
    상기 복수의 전극 패드에 접속되는 제1 및 제2 입출력 블록과,
    상기 제1 입출력 블록을 통해, 상기 복수의 전극 패드의 각각에 접속되는 제1 기능 블록과,
    상기 제2 입출력 블록을 통해, 상기 복수의 전극 패드의 각각에 접속되는 제2 기능 블록을 구비하고,
    상기 제1 기능 블록 및 상기 제2 기능 블록은, 상기 제1 및 제2 입출력 블록을 사이에 두고 서로 대향하는 위치에 배치되는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 전극 패드의 각각은, 상기 제1 및 제2 입출력 블록의 한쪽과 겹치는 위치에 형성되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 기능 블록, 상기 제2 기능 블록, 상기 제1 입출력 블록, 및 상기 제2 입출력 블록은, 반도체 칩에 있어서, 제1 방향의 중앙부이며, 또한 상기 제1 방향에 직교하는 제2 방향의 단부에 배치되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 기능 블록, 상기 제2 기능 블록, 상기 제1 입출력 블록, 및 상기 제2 입출력 블록은, 반도체 칩에 있어서, 코너부에 배치되는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 전극 패드는, 제1 전극 패드와 제2 전극 패드를 포함하고,
    상기 제1 전극 패드는, 상기 제1 및 제2 입출력 블록의 한쪽과 겹치는 위치에 형성되고,
    상기 제2 전극 패드는, 상기 제1 및 제2 입출력 블록의 다른 쪽과 겹치는 위치에 형성되는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 전극 패드는, 칩 전체면에 형성된 복수의 전극 패드의 일부인 반도체 장치.
  7. 제6항에 있어서,
    상기 칩 전체면에 형성된 복수의 전극 패드 중, 상기 제1 및 제2 입출력 블록과 겹치는 위치에 형성되는 전극 패드는, 상기 제1 및 제2 입출력 블록에 접속되지 않는 더미의 전극 패드인 반도체 장치.
  8. 제1항에 있어서,
    상기 복수의 전극 패드에 접속되는 제3 입출력 블록과,
    상기 제3 입출력 블록을 통해, 상기 복수의 전극 패드의 각각에 접속되는 제3 기능 블록을 더 갖는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 기능 블록 및 상기 제2 기능 블록은, 상기 제1 입출력 블록, 상기 제2 입출력 블록, 및 상기 제3 입출력 블록을 사이에 두고 서로 대향하는 위치에 배치되는 반도체 장치.
  10. 제1항에 있어서,
    각각이, 상기 복수의 전극 패드에 접속되며, 테스트 시에 사용되는 복수의 테스트용의 전극 패드를 더 갖는 반도체 장치.
  11. 제9항에 있어서,
    상기 복수의 전극 패드는, 신호 입력용의 전극 패드와, 신호 출력용의 전극 패드를 포함하고,
    상기 복수의 테스트용의 전극 패드는, 상기 신호 입력용의 전극 패드에 접속되는 테스트용의 전극 패드와, 상기 신호 출력용의 전극 패드에 접속되는 테스트용의 전극 패드를 포함하는 반도체 장치.
  12. 제11항에 기재된 반도체 장치를 테스트하는 테스트 방법이며,
    상기 신호 입력용의 전극 패드에 접속되는 테스트용의 전극 패드에 프로브용의 제1 바늘을 접촉시키고, 상기 제1 바늘로부터, 상기 제1 및 제2 입출력 블록을 통해, 상기 제1 기능 블록 또는 상기 제2 기능 블록에, 테스트용 신호를 입력하고,
    상기 신호 출력용의 전극 패드에 접속되는 테스트용의 전극 패드에 프로브용의 제2 바늘을 접촉시키고, 상기 제2 바늘로부터, 상기 제1 및 제2 입출력 블록을 통해 출력되는, 상기 제1 기능 블록 또는 상기 제2 기능 블록의 출력 신호를 취득하고,
    상기 출력 신호와, 상기 테스트용 신호의 기댓값을 비교하여, 상기 제1 기능 블록 또는 상기 제2 기능 블록이 정상적으로 동작하고 있는지 여부를 판정하는 테스트 방법.
  13. 컴퓨터 장치를 사용하여 실시되는 반도체 장치의 설계 방법이며,
    상기 컴퓨터 장치가, 복수의 전극 패드를 공용하는 제1 기능 블록, 및 제2 기능 블록을 배치하고,
    상기 컴퓨터 장치가, 상기 제1 기능 블록, 및 상기 제2 기능 블록 사이에 끼워지도록, 제1 입출력 블록 및 제2 입출력 블록을 배치하고,
    상기 컴퓨터 장치가, 상기 제1 기능 블록 및 상기 제2 기능 블록에 의해 사용되는 복수의 전극 패드를 배치하고,
    상기 컴퓨터 장치가, 상기 복수의 전극 패드와, 상기 제1 입출력 블록, 및 상기 제2 입출력 블록을 각각 접속하고,
    상기 컴퓨터 장치가, 상기 제1 기능 블록과 상기 제1 입출력 블록을 접속하고, 상기 제2 기능 블록과 상기 제2 입출력 블록을 접속하는 반도체 장치의 설계 방법.
KR1020220116146A 2021-09-30 2022-09-15 반도체 장치, 그 테스트 방법, 및 설계 방법 KR20230046969A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2021-160890 2021-09-30
JP2021160890A JP2023050669A (ja) 2021-09-30 2021-09-30 半導体装置、そのテスト方法、及び設計方法

Publications (1)

Publication Number Publication Date
KR20230046969A true KR20230046969A (ko) 2023-04-06

Family

ID=85477131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220116146A KR20230046969A (ko) 2021-09-30 2022-09-15 반도체 장치, 그 테스트 방법, 및 설계 방법

Country Status (5)

Country Link
US (1) US20230095204A1 (ko)
JP (1) JP2023050669A (ko)
KR (1) KR20230046969A (ko)
CN (1) CN115910963A (ko)
DE (1) DE102022124858A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001034650A (ja) 1999-07-19 2001-02-09 Nec Corp 半導体装置の設計方法及びその回路素子の配置・配線情報を記憶した記憶媒体

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001034650A (ja) 1999-07-19 2001-02-09 Nec Corp 半導体装置の設計方法及びその回路素子の配置・配線情報を記憶した記憶媒体

Also Published As

Publication number Publication date
DE102022124858A1 (de) 2023-03-30
JP2023050669A (ja) 2023-04-11
CN115910963A (zh) 2023-04-04
US20230095204A1 (en) 2023-03-30

Similar Documents

Publication Publication Date Title
KR101364410B1 (ko) 칩 크랙 검출 구조를 갖는 반도체 디바이스
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US7176487B2 (en) Semiconductor integrated circuit
JP2007501522A (ja) 検査パッド構造を有する集積回路および検査方法
US10593645B2 (en) Semiconductor device having a plurality of chips being stacked
KR102553267B1 (ko) 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
KR20080051463A (ko) 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
US20230037349A1 (en) Semiconductor devices having through-stack interconnects for facilitating connectivity testing
KR20110075356A (ko) 반도체 장치 및 이의 프로브 테스트 방법
US9875993B2 (en) Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
KR20230046969A (ko) 반도체 장치, 그 테스트 방법, 및 설계 방법
US7969169B2 (en) Semiconductor integrated circuit wafer, semiconductor integrated circuit chip, and method of testing semiconductor integrated circuit wafer
KR20020082757A (ko) 반도체 장치
US11557571B2 (en) Stack packages including passive devices
JPWO2017183352A1 (ja) 半導体チップおよびこれを備えた半導体装置
US20210210458A1 (en) Semiconductor packages and manufacturing methods for the same
US10879903B2 (en) Distributed I/O interfaces in modularized integrated circuit devices
JP6599813B2 (ja) 半導体集積回路及び半導体集積回路の設計方法
KR900000175B1 (ko) 칩온칩(chip on chip)형 반도체 집적회로
KR20110134157A (ko) 반도체 패키지
JP2013131282A (ja) 半導体装置
JP5315405B2 (ja) 半導体装置
JP3213941B2 (ja) 遅延測定用論理回路を備えた半導体装置
JP2007165720A (ja) 半導体チップのｉ／ｏアレイ構造
JP2012146979A (ja) 集積回路内における、インターフェースデバイスの面積効率の良い配列