KR20230042284A - 저저항 복합 실리콘-기반 전극 - Google Patents

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테오도르 크라시미로프 토도로프
존 콜린스
알리 아프잘리-아다카니
조엘 데 소자
데벤드라 사다나
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Abstract

저 저항 복합 실리콘-기반 전극(LOW REISTANCE COMPOSITE SILICON-BASED ELECTRODE)
실리콘-기반 전극은 다음으로 이루어지는 층 쌍과 인터페이스를 형성한다: 1. 상기 실리콘-기반 전극의 전극 표면 상에 배치되어 부착되는 리튬(Li) 화합물, 예를 들어 플루오르화 리튬(LiF)으로 만들어진 얇은, 반-유전체 층 및 2. 상기 반-유전체 층 상에 배치되는 리튬 함유 염(리튬염 층)의 용융-이온 전도 층. 하나 또는 그 이상의 디바이스 층들이 상기 층 쌍 상에 배치되어, 배터리들과 같은, 에너지 저장 디바이스들을 만들 수 있다. 상기 인터페이스는 저 저항을 가지고 있어 디바이스들의 에너지 손실 및 열 발생을 감소시킨다.

Description

저저항 복합 실리콘-기반 전극
[0001] 본 발명은 감소된 계면 저항/임피던스(reduced interfacial resistance /impedance)를 갖는 실리콘-기반 층들(silicon-based layers)과의 인터페이스들에 관한 것이다. 보다 구체적으로, 본 발명은 에너지 저장 디바이스들에서 실리콘-기반 층들을 감소된 계면 및 전하-이송 저항(reduced interfacial and charge-transfer resistance)과 인터페이스 하는 조합된 리튬 함유 전도성 및 구조적 활성화 층들(combined lithium containing conductive and structural enhancing layers)에 관한 것이다.
[0002] 마이크로프로세서 및 메모리 칩들에서, 예를 들어, 배터리들과 같은 에너지 저장 디바이스들의 통합(integration)은 IoT(사물인터넷) 디바이스들에 대한 중요한 요건이다. IoT 애플리케이션들에 더하여, 온-보드 차세대(on-board next generation) 에너지 저장 디바이스들을 통합하는 첨단 애플리케이션들에는 모바일 디바이스들; 드론들, 차량들, 로봇들, 센서 장비, 자율 환경, 생물학, 및 사회적 기능 머신들(social functioning machines)을 위한 통신 장비, 원격 전력 장치; 스마트 더스트(smart dust); 및/또는 생물 의학적 센서/의약-전달 디바이스들(biomedical sensory/medication-delivery devices)이 포함된다.
[0003] 또한, 전기 자동차들, 모바일 컴퓨팅 및 통신 디바이스들, 그리드 스토리지, 등과 같은, 종래의 애플리케이션들과 전기화학적으로 활성인 재료들 및 전기화학적 프로세스들을 통합하면서 그들을 확장할 필요가 있다.
[0004] 인간이 컨트롤하는 자율 디바이스들이 점점 소형화됨에 따라, 그러한 전자 디바이스들에 전력을 공급하는 에너지 소스들로부터의 총 에너지 소비 요건들은 감소할 것이다. 그러나, 이들 일체형 디바이스들(integrated devices)의 경우에 비록 전력 소비는 1 와트 미만으로 예상되지만, 소형화가 디바이스 부피들 역시 감소시키기 때문에 소형화된 디바이스들에 대한 유닛 부피당 에너지 및 전력 밀도는 계속 증가할 것이다.
[0005] 이러한 유닛 부피 당 더 높은 에너지 및 전력 밀도를 달성하기 위해, 리튬 전극 재료가 반-고체-상태(semi-solid-state) 또는 전 고체-상태(all solid-state) 에너지 저장 디바이스들의 전체 셀 구조들에 통합되는데, 이는 리튬(Li) 금속의 극도로 높은 이론적 특정 용량(~3860 mAh/g)때문이다. 많은 애플리케이션들에서, 리튬-기반 에너지 저장 디바이스들이 상보형 금속 산화물 반도체(CMOS) 회로들에 내장되고 및/또는 상보형 금속 산화물 반도체(CMOS) 회로들과 인터페이스 하고, 따라서 하나 또는 그 이상의 리튬-기반 컴포넌트들이 실리콘(Si) 층들과 인터페이스 할 것이다. 소형화된 규모로 제조되고(fabricated) 대량 생산될 수 있는 고에너지/전력 밀도 스토리지 디바이스는 어떠한 것이라도, 모바일 전자 장치들, 전기 자동차들, 재생 가능한 그리드 스토리지, 등과 같은 확장 가능한(scalable) 애플리케이션들에 직접 적용할 수 있을 것이라고 또한 가정한다.
[0006] 특히 고 에너지 및 전력 밀도를 갖는 스토리지 디바이스들에서 실리콘-기반 층들과 리튬-기반, 컴포넌트들, 사이의 저 저항 인터페이스들이 필요하다. 이들 저 저항 인터페이스들은 전력 손실을 감소시키고, 효율성들을 향상시키기 위해 필요하며, 및/또는 이들 디바이스들 내에서 부피 팽창, 과열(over-heating), 또는 Li-덴드라이트(Li-dendrite) 형성으로 인한 실리콘-활성(silicon-active) 전극 함유 디바이스들의 열화(degradation)를 방지하기 위해 필요하다.
[0007] 본 발명의 일 실시예에 따라, 2개의 층들이 조합된(층 쌍(a layer pair)) 실리콘-기반 전극(a silicon-based electrode)을 포함하는 복합 전극(a composite electrode)이 개시된다. 상기 층 쌍은 1. 상기 실리콘-기반 전극의 전극 표면 상에 배치되어 부착되는 리튬(Li) 화합물, 예를 들어 플루오르화 리튬(. lithium fluoride), LiF로 만들어진 얇은, 반-유전체, Li-전도 층(a thin, semi-dielectric, Li-conductive layer) 및 2. 상기 반-유전체 층 상에 배치되는 리튬 함유 염(리튬염 층)의 용융-Li 이온 농축 전도 층(a molten Li-ion concentrated, conductive layer)을 포함한다. 상기 리튬염 층은 리튬 이온들(Li+)에 대해 높은 전도성을 갖는다.
[0008] 하나 또는 그 이상의 디바이스 층들이 상기 층 쌍 상에 배치될 수 있다. 디바이스 층의 비제한적인 예들은 하나 또는 그 이상의 음극 전극들(cathode electrodes), 하나 또는 그 이상의 고체 폴리머 전해액(solid polymer electrolyte: SPE) 층들 또는 액성 전해질(a liquid electrolyte) 층, 하나 또는 그 이상의 양극 층들(anode layers) 및/또는 하나 또는 그 이상의 다른 내부 배터리 컴포넌트 층을 포함한다.
[0009] 상기 층 쌍은 상기 디바이스 층들과 실리콘-기반 전극 사이에 인터페이스를 생성하며, 상기 인터페이스는 놀라울 정도로 낮은 임피던스/저항을 갖는데, 이는 상기 전해질/층 쌍 인터페이스뿐만 아니라 상기 실리콘 인터페이스를 통과하는 전하-이동 저항(charge transfer resistance)을 낮추는 상기 층 쌍들 효과로 인해서이다. 상기 층 쌍은 실리콘-기반 전극들을 갖는 디바이스들에 사용되며, 상기 디바이스들에는 마이크로 저항기들(micro-resistors), 차세대 이온 기반 아날로그 메모리 디바이스들(next generation ion-based analog memory devices), 및 리튬 이온 배터리들과 같은 에너지 저장 디바이스들이 포함된다.
[0010] 본 발명의 다양한 실시예들은 첨부된 도면들을 참조하여, 더 상세히 기술될 것이며, 이제 간략하게 설명될 것이다. 도면들은 본 발명의 실시예들과 관련된 다양한 장치들, 구조들, 및 프로세스 단계들을 도시한다.
[0011] 도 1은 두 개의 실리콘-기반 전극들 사이 및 분리 층 주위에 대칭적으로 배치된 두 개의 층 쌍들을 포함하는 대칭(symmetric) 셀의 일 실시예의 단면도이다.
[0012] 도 2는 고체 폴리머 전해액(SPE) 층들과 층 쌍 상에 배치되는 디바이스 층들 중 일부 사이에 분리 층과 함께 실리콘-기반 전극 상에 배치되는 하나의 층 쌍을 포함하는 셀의 대안적인 일 실시예의 단면도이다.
[0013] 도 3은 리튬(Li) 화합물, 예를 들어 플루오르화 리튬(LiF)로 이루어진 얇은, 반-유전(semi-dielectric) 층이 실리콘-기반(silicon-based) 전극의 표면에 배치되어 부착된 모습을 보여주는 현미경 사진(micrograph)이다.
[0014] 도 4는 층 쌍에 배치되는 하나 또는 그 이상의 디바이스 층들과 함께 실리콘-기반 전극 상에 배치되는 층 쌍을 도시하는 현미경 사진이다.
[0015] 도 5는 전기화학 임피던스 분광(EIS) 스펙트럼들의 피팅에 사용되는 에너지 저장 디바이스, 예를 들어, 대칭 셀 에너지 저장 디바이스의 RC(저항/콘덴서(resistor/capacitor)) 모델이다.
[0016] 도 6은 대칭 셀의 컴포넌트 값들을 결정하기 위해 사용된 도 5로부터의 피팅된 RC 모델을 사용한 나이퀴스트(Nyquist) 플롯이다.
[0017] 도 6a는 도 6의 나이퀴스트 플롯으로부터 고-대-중 주파수(high-to-mid frequency) 데이터 포인트들의 확대도이다.
[0018] 도 7은 리튬 배터리에 사용되는 실리콘-기반 전극 상에 배치된 층 쌍을 보여주는 블록도이다.
[0019] 도 8은 실리콘-기반 전극과의 인터페이스에서의 저항을 실질적으로 감소시키기 위해 층 쌍을 사용한 리튬-기반 전극을 만드는 프로세스의 플로 차트이다.
[0020] 본 발명의 실시예들은 여기서 개시된 예시적인 방법들, 장치들, 구조들, 시스템들 및 디바이스들에 한정되지는 않고, 대신에 본 발명의 기술 분야에서 통상의 지식을 가진 자들에게 명백한 다른 대안적이고 광범위한 방법들, 장치들, 구조들, 시스템들 및 디바이스들에 더 광범위하게 적용될 수 있음을 이해해야 한다.
[0021] 또한, 첨부 도면들에 도시된 다양한 층들, 구조들, 및/또는 영역들은 실제 크기로 그려지지 않을 수 있으며, 일반적으로 사용되는 유형의 하나 또는 그 이상의 층들, 구조들, 및/또는 영역들은 주어진 도면에 명시적으로 도시되지 않을 수 있음을 이해해야 한다. 이것이 명시적으로 도시되지 않은 층들, 구조들, 및/또는 영역들이 실제 디바이스들에 누락되었음을 의미하지는 않는다.
[0022] 또한, 특정 엘리멘트들에 관해서 설명들이 반드시 필요하지 않을 때 그러한 특정 엘리멘트들은 명확성 및/또는 단순성을 위해서 도시되지 않을 수 있다. 또한, 도면들 통해서 사용되는 동일하거나 유사한 참조 번호들은 동일하거나 유사한 특징들, 엘리멘트들, 또는 구조들을 나타내기 위해 사용되므로, 동일하거나 유사한 특징들, 엘리멘트들, 또는 구조들에 대한 상세한 설명은 도면들 각각에 대해 반복되지 않을 것이다.
[0023] 본 발명의 실시예들에 따라 개시된 반도체 디바이스들, 구조들, 및 방법들은 애플리케이션들, 하드웨어, 및/또는 전자 시스템들에 채용될 수 있다. 본 발명의 실시예들을 구현하기 위한 적합한 하드웨어 및 시스템들은 반도체들, 개인용 컴퓨터들, 통신망들(communication networks), 전자 상거래 시스템들, 휴대용 통신(communications) 디바이스들(예: 셀 및 스마트폰들), 고체-상태(solid-state) 미디어 스토리지 디바이스들, 전문가 및 인공 지능 시스템들, 기능성 회로, 신경망들(neural networks), 등을 포함할 수 있으며, 그러나 이에 한정되는 것은 아니다. 반도체 디바이스들 및 구조들에 본 발명을 통합하는 시스템들 및 하드웨어는 본 발명의 실시예들에 포함된다.
[0024] 여기서 사용되는 바와 같이, "높이(height)"는 엘리멘트의 바닥 표면(bottom surface)에서 상단 표면(top surface)으로 측정되거나, 및/또는 엘리메트가 위치하는 표면에 관하여 측정되는 단면도(cross-sectional views) 또는 입면도들(elevation views)에서 엘리멘트(예: 층, 트렌치, 홀, 개구부, 등)의 수직 크기를 지칭한다.
[0025] 반대로, "깊이(depth)"는 엘리멘트의 상단 표면에서 바닥 표면으로 측정되는 단면도 또는 입면도들에서 엘리멘트(예: 층, 트렌치, 홀, 개구부, 등)의 수직 크기를 지칭한다. "두꺼운(thick)", "두께(thickness)", "얇은(thin)" 또는 이것들의 파생어들과 같은 용어들이 "높이"를 표시하는 경우에 대신 사용될 수 있다.
[0026] 여기서 사용되는 바와 같이, "측(lateral)", "측면(lateral side)", "측면(side)", 및 "측 표면(lateral surface)"은 도면들에서 좌측 표면 또는 우측 표면(left or right-side surface)과 같은, 엘리멘트(예: 층, 개구부, 등)의 측 표면(side surface)을 지칭한다.
[0027] 여기서 사용되는 바와 같이, "폭(width)" 또는 "길이(length)"는 엘리멘트의 일 측 표면(a side surface)에서 반대 표면(opposite surface)으로 측정되는 도면들에서 엘리멘트(예: 층, 트렌치, 홀, 개구부, 등)의 크기를 지칭한다. "두꺼운", "두께", "얇은", 또는 이것들의 파생이들과 같은 용어들은 "폭" 또는 "길이"를 표시하는 경우에 대신하여 사용될 수 있다.
[0028] 여기서 사용되는 바와 같이, "상단(upper)", "하단(lower)", "우측(right)", "좌측(left)", "수직(vertical)", "수평(horizontal)", "상단(top)", "바닥(bottom)", 및 이것들의 파생어들과 같은 용어들은 도면들(drawing figures)에서 도시된 바와 같이, 개시된 구조들 및 방법들과 관련된다. 예를 들어, 여기서 사용되는 바와 같이, "수직"은 입면도들에서 기판의 상단 표면에 직각인 방향을 지칭하고, "수평"은 입면도들에서 기판의 상단 표면에 평행한 방향을 지칭한다.
[0029] 달리 명시되지 않는 한, 여기서 사용되는 바와 같이, "상에(on)", "위에(overling)", "상단(atop)", "상단에(on top)", "상에 위치된(positioned on)" 또는 "상단에 위치된(positioned atop)"과 같은 용어들은 제1 엘리멘트가 제2 엘리멘트 상에 존재함을 의미하며, 여기서 개재하는(intervening) 엘리멘트들이 제1 엘리멘트와 제2 엘리멘트 사이에 존재할 수 있다. 달리 명시되지 않은 한, 여기서 사용되는 바와 같이, 상기 용어들 "상에", "위에", "상단", "상단에", "상에 위치된" 또는 "상단에 위치된", "상에 배치된(disposed on)", 또는 용어들 "접촉하여(in contact)" 또는 "직접 접촉하는(direct contact)"과 관련하여 사용되는 용어 "직접적으로(directly)"는 예를 들어, 제1 엘리멘트와 제2 엘리멘트 사이에 존재하는 중간의 전도성, 절연성 또는 반도체 층들과 같은, 어떠한 개재하는 엘리멘트들 없이 제1 엘리멘트와 제2 엘리멘트가 연결됨을 의미한다.
[0030] 이들 용어들은 기술된 디바이스의 방향(orientation)에 의해서 영향을 받을 수 있음이 이해된다. 예를 들어, 디바이스가 거꾸로 회전된 경우 이들 설명들의 의미는 변경될 수 있지만, 상기 설명들은 본 발명의 특징들 사이의 상대적인 관계들을 기술하기 때문에 여전히 유효하다.
[0031] 이제 도면들을 참조한다.
[0032] 도 1은 두 개의 실리콘-기반(silicon-based) 전극들(105/105U) 사이 및 분리 층(a separation layer)(115) 주위에 대칭적으로 배치된 두 개의 층 쌍들(150/150U)을 포함하는 대칭 셀(100)의 하나의 실시예의 단면도이다. 대칭 셀(100)은 아래에서 기술되는 전기화학 임피던스 분광학(Electrochemical Impedance Spectroscopy: EIS) 분석에 사용된다.
[0033] 층 쌍들(150/150U) 각각은 반-유전체(semi-dielectric) 층(111/111U) 및 용융-이온(molten-ion) 전도 층(112/112U)으로, 각각, 만들어진다. 용융-이온 전도 층(112/112U)은 반-유전체 층(111/111U)과 각각의 인터페이스(140/140U)를 각각 갖는다. 반-유전체 층들(111/111U)은 반-유전체 층의 두께(121)를 가지며, 용융-이온 전도 층들(112/112U) 각각은 용융-이온 전도 층의 두께(122)를 갖는다.
[0034] 각 실리콘-기반 전극(105/105U)은 각각의 층 쌍(150/150U)과 조합하여 복합 전극(105/150)을 형성한다.
[0035] 분리 층(115)은 분리 층(115)의 일측 상의(on one side) 층 쌍(150) 및 실리콘-기반 전극(110)을 분리 층(115)의 타측 상의(on the other side) 층 쌍(150U) 및 실리콘-기반 전극(110U)으로부터 전기적으로 절연시킨다. 즉, 분리 층(115)은 분리 층(115)의 대향하는 양측들 상의(on opposing sides) 층 쌍들(150/150U)과 실리콘-기반 전극들(110/110U) 사이의 전자들의 흐름(flow)을 실질적으로 방지한다. 이는 셀(100)의 전기적 단락(shorting)을 방지한다. 그러나, 분리 층(115)은, 이온들, 예를 들어, 리튬 이온들(Li+)이 통과하는 것은 허용한다. 그러므로, 분리 층(115)은 대다수의 전자 전류(the far majority of electron current.)는 방지하면서 이온 전류(an ionic current)는 흐르게 한다.
[0036] 고체 폴리머 전해액(solid polymer electrolyte: SPE) 층(114)이 포함된다. 이 실시예(100)에서, 분리 층(115)은 고체 폴리머 전해액(SPE) 층(114)을 분리 층(115)의 상부 SPE 층(114B)과 분리 층(115)의 하부 SPE 층(114A)으로 분할한다. SPE 층(114A/114B)은 또한 분리 층(115)을 통해서 포화된다.
[0037] 일부 실시예들에서, 전해액 층(114)(예:(114A/114B))은 가넷/폴리머 (garnet/polymer) 전해질 복합체(composite)(예: Li6.5La3Zr1.5Ta0.5O12/PEO 복합체들)로 구성되고, 이는 고체 폴리머 전해액(114) 및 분리 층(115)로서 2가지 모두의 기능을 수행한다. 다른 실시예들에서, 만일 상기 전해질이 리튬-금속(Li-metal)(예: 스퍼터 된 LiPON)보다 더 단단한 경우, 상기 전해질은 분리 층과 전해질 2가지 모두의 기능을 수행하기 때문에 분리 층이 따로 필요하지 않다.
[0038] 이러한 도 1에서, 참조 번호에서 "U"가 있는 층은 참조 번호에서 "U"가 없는 층보다 상대적으로 높은 위치에 있고(또는 "U"가 없는 층으로부터 반대 위치에 있고) 분리 층(115) 주변에 대칭적으로 위치함을 나타낸다. 다음 논의들에서, 참조번호에서 "U"는, 일반성의 손실 없이, 공통적이고 대칭적인 층들을 기술할 때 명확성을 위해서 생략될 수 있다.
[0039] 층 쌍(150)은 쌍 상단 표면(151)(분리 층(115) 측 표면)과 쌍 바닥 표면(152)(전극 측 표면(152/152U))을 갖는다. 층 쌍(150)은 실리콘-기반 전극(110) 상에 직접적으로 배치되어, 쌍 바닥 표면(152)이 실리콘-기반 전극(110)의 전극 쌍 표면(131)(반-유전체 층(111)측)과 직접 물리적 및 전기적으로 접촉하도록 한다. 전극 인터페이스(131/152(131U/152U, 각각))는 쌍 바닥 표면(152(전극
측 표면152/152U))과 전극 쌍 표면(131/131U)이, 각각, 직접 접촉하는 곳에 위치한다.
[0040] 일부 실시예들에서, 실리콘-기반 전극(110/110U)은 전극 접점(contact)(105/105U) 상에, 각각, 배치된다. 실리콘-기반 전극(110)은 전극 접점(105/105U)과 전기적으로 접촉하는 실리콘-기반 전극 표면(electrode surface)(132/132U)을 갖고, 전극 쌍 표면(131/131U)은 반-유전체 층(111) 쌍 바닥 표면(152)(또는 반-유전체 층 바닥 표면(152), 즉 전극 접점(105)측)과 전극 인터페이스(131/152(131U/151U, 각각))에서 전기적으로 접촉한다. 일부 실시예들에서, 실리콘-기반 전극(110)은 직경이 약 15.5 밀리미터(mm)이고 전극 쌍 표면(131) 면적이 약 1.88cm2인 디스크이다.
[0041] 선택적 전극 접점(105/105U)은 전도성 재료, 예를 들어, 구리(Cu), 티타늄(Ti), 백금(Pt), 니켈(Ni), 알루미늄(Al), 금(Au), 텅스텐(W), 또는 질화티타늄(TiN)과 같은, 금속으로 만들어진다. 전극 접점(105/105U)은 전도성 금속, 예를 들어: 전도성 금속 질화물, 또는 적어도 두 개의 서로 다른 전도성 금속들 및/또는 전도성 금속 질화물들을 포함하는 재료 스택의 단일 층을 포함할 수 있다. 하나의 예에서, 전극 접점(105)은, 바닥에서 상단까지, 티타늄(Ti), 백금(Pt), 및 티타늄(Ti)의 스택(도시하지 않음)을 포함할 수 있다. 전극 접점(105)은 이 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려진 증착 기술들(techniques)을 이용하여 형성될 수 있다.
[0042] 존재하는 경우, 전극 접점(105)은 실리콘-기반 전극(110)의 실리콘 전극 표면(132)에 기계적으로 또는 화학적으로 부착, 접착, 또는 결합될 수 있다(attached, adhered, or bonded).
[0043] 실리콘-기반 전극(110/110U)은 실리콘과 함께 반도체 특성들을 갖는 반도체 재료 및/또는 다른 재료를 포함할 수 있다. 하나의 실시예에서, 실리콘-기반 전극(110/110U)은 벌크(bulk) 반도체 기판이다. "벌크"라 함은 베이스 기판(base substrate)이 적어도 하나의 반도체 재료, 예를 들어 결정(crystalline) 실리콘으로 전적으로 구성되어 있음을 의미한다. 하나의 예에서, 실리콘-기반 전극(110/110U)은 전체가 단일 결정일 수 있는 실리콘으로 구성될 수 있다. 일부 실시예들에서, 벌크 반도체는 적어도 두 개의 서로 다른 반도체 재료들을 포함하고, 그 중 하나가 실리콘인, 다층(multilayered) 반도체 재료 스택을 포함할 수 있다. 하나의 예에서, 다층 반도체 재료 스택은, 임의의 순서로, Si 및 실리콘 게르마늄 합금의 스택을 포함할 수 있다. 또다른 실시예에서, 다층 반도체 재료는, 임의의 순서로, Si와 실리콘-게르마늄(silicon-germanium) 또는 탄소-도핑(carbon-doped) 실리콘-기반 합금들과 같은, 단일 또는 복수의 실리콘-기반 합금들을 포함할 수 있다.
[0044] 본 출원에 따라서, 실리콘 전극(110)은 실리콘-함유(silicon-containing) 재료로 구성된다-즉, 실리콘 전극(110)은 실리콘-기반이다. 상기 용어 "실리콘-기반"은 적어도 실리콘을 포함하고 반도체 재료 특성들을 갖는 재료를 의미하기 위해 본 출원 내내 사용된다. 실리콘-기반 전극(110)으로 채용될 수 있는 실리콘-기반 재료들의 예들은 실리콘(Si), 실리콘 게르마늄 합금, 또는 탄소-도핑 실리콘-기반 합금을 포함한다. 일반적으로, 실리콘-기반 전극(110)은 전체가 실리콘(Si)으로 구성된다.
[0045] 실리콘-기반 전극(110)에 제공되는 실리콘-기반 재료들은 비-결정(non-crystalline) 반도체 재료들 또는 결정 반도체 재료들일 수 있다. 실리콘-기반 전극(110)은 전체적으로 비-다공성(non-porous)일 수 있고, 전체적으로 다공성일 수 있으며, 또는 비-다공성인 일부 영역들 및 다공성인 다른 영역들을 포함할 수도 있다. 실리콘 포함 재료들은 비-도핑(non-doped) 또는 도핑될 수 있으며, 또는 도핑된 일부 영역들 및 비-도핑된 다른 영역들을 포함할 수 있다. 도펀트(dopant)는 p형(p-type) 도펀트 또는 n형(n-type) 도펀트일 수 있다.
[0046] 용어 "p형"은 원자가 전자들(valence electrons)의 결핍들(deficiencies)을 생성하는 불순물들(impurities)을 진성 반도체(an intrinsic semiconductor)에 첨가하는 것을 지칭한다. 실리콘-함유 반도체 재료에 있어서, p형 도펀트들, 즉, 불순물들의 예들은-이에 한정되는 것은 아님-붕소, 알루미늄, 갈륨 및 인듐이다. 실리콘-기반 전극(110)을 제공하는 실리콘-함유 재료 내의 p형 도펀트의 농도는 1E16 atoms/cm3 내지 3E20 atoms/cm3범위 일 수 있다.
[0047] 용어 "n형"은 진성 반도체에 자유 전자들을 제공하는(contributes) 불순물들을 첨가하는 것을 지칭한다. 반도체 재료를 포함하는 실리콘에 있어서, n형 도펀트들, 즉, 불순물들의 예들은-이에 한정되는 것은 아님-안티몬, 비소 및 인이다. 실리콘-기반 전극(110/110U)의 실리콘-함유 재료 내의 n형 도펀트의 농도는 1E16 atoms/cm3 내지 1E21 atoms/cm3의 범위일 수 있다.
[0048] 실리콘-기반 전극(110/110U)으로 사용될 수 있는 실리콘-함유 재료들의 예시적인 예들은 비-다공성 실리콘, 부분(partially) 다공성 실리콘, 단일-결정(single-crystal) 비-다공성 실리콘, 결정 실리콘, 저 저항 도핑 결정 실리콘, 붕소 도핑 결정 다공성 실리콘 또는 붕소 도핑 결정 다공성 실리콘을 포함할 수 있다. 하나의 실시예에서, 붕소 도펀트 농도가 1x1019 atoms/cm3 내지 3x1020 atoms/cm3인 붕소 도핑 결정 실리콘이 실리콘-기반 전극(110)으로 사용된다.
[0049] 용어 "저 저항 도핑 결정 실리콘(low resistance doped crystalline silicon)"은 통합된(unitary) 구조(즉, 모노리스(monolith) 구조)를 갖고, 비-다공성 영역 및 다공성 영역을 포함하는 실리콘-기반 전극(110)을 의미하고, 이는 2018년 7월 3일 출원된, "다공성 영역 및 오퍼레이션의 방법을 포함하는 음극 구조를 가지는 배터리 구조"라는 명칭의 미국 특허출원 번호(U.S. Serial No) 16/026,461(이 출원의 전체 내용 및 개시는 본 출원의 참조로 포함됨)에서 정의되어 있다.
[0050] 실리콘-기반 전극(110/110U)으로 사용될 수 있는 저 저항 도핑 결정 실리콘은 양극 산화(anodization) 프로세스를 사용하여 만들어질 수 있고, 상기 양극 산화 프로세스에서 p형 실리콘 재료의 적어도 상부 영역을 포함하는 기판은, 표준 유기 세척 프로세스를 사용하여 세척한 후에, 농축 HF(49%)의 용액에 담그고(immersed) 전류를 인가하는데, 이 때 양극(anode)은 백금으로, 음극(cathode)은 기판으로 한다. 상기 양극 산화 프로세스는 0.05 mA/cm2 내지 150 mA/cm2의 전류 밀도에서 작동하는 정 전류 소스(a constant current source)를 이용하여 수행되며, 여기서 mA는 밀리-암페어이다. 일부 예들에서, 상기 전류 밀도는 1 mA/cm2, 2 mA/cm2, 5 mA/cm2, 50 mA/cm2, 또는 100 mA/cm2이다. 바람직한 일 실시예에서, 상기 전류 밀도는 1 mA/cm2 내지 10 mA/cm2이다. 상기 전류 밀도는 1초 내지 5시간 동안 인가될 수 있다. 일부 예들에서, 상기 전류 밀도는 5초, 30초, 20분, 1시간, 또는 최대 3시간 동안 인가될 수 있다. 일 실시예에서, 상기 전류 밀도는 10초 내지 4800초 동안 인가될 수 있으며, 구체적으로 1019 atoms/cm3 범위의 도핑 수준에 대하여 인가될 수 있다. 상기 양극 산화 프로세스는 일반적으로 공칭 상온(nominal room temperature)(20°C 내지 30°C)에서 수행되거나, 또는 상온에서 약간 상승된 온도에서 수행된다. 상기 양극 산화 프로세스 다음에, 상기 구조는 일반적으로 탈이온수(deionized water)로 헹군 후 건조된다.
[0051] 반-유전체 층(111(111U))은 전극 쌍 표면(131), 전극 인터페이스(131/151(131U/151, 각각))에서 실리콘-기반 전극(110(110U, 각각의))에 잘 부착되는 얇은 층(121)이다. 반-유전체 층(111)의 두께(121)는 트레이드오프(tradeoff)를 포함한다. 반-유전체 층(111)은 전기적 절연체이기 때문에, 전극 쌍 표면(131)과 접촉하는 유전체 재료를 사용하면 전극 인터페이스(131/152(131U/152U))에서 그리고 실리콘-기반 전극(110) 및 용융-이온 전도 층(112) 사이에서 저항/임피던스(resistance/impedance)가 통상적으로 증가한다. 그러나, 반-유전체 층(111)을 매우 얇은 층(121)으로 하면, 전극 인터페이스(131/152)에서 이 저항은 감소한다. 그럼에도 불구하고, 반-유전체 층(111)의 두께(121)는 실리콘-기반 전극(110)에 대한 강한 접착을 가능하게 하고 전극 쌍 표면(131) 전체에 걸쳐 균일한 접촉을 유지할 수 있을 정도로 충분히 커야 한다. 일부 실시예들에서, 반-유전체 층(111)의 두께(121)는 15 나노미터(nm) 내지 30 nm이다. 다른 실시예들에서, 두께(121)는 15 nm 내지 23 nm이고, 또 다른 실시예들에서, 두께(121)는 18 nm 내지 23 nm이다.
[0052] 일부 실시예들에서, 반-유전체 층(111)은 리튬을 함유하는 유전체로 만들어진다. 일부 실시예들에서, 반-유전체 층(111)은 플루오르화 리튬(lithium fluoride)(LiF)으로 만들어진다. 리튬 플루오르와 반-유전체 층(111)은 실리콘-기반 전극(110) 쌍 표면(131)에 직접적으로 배치된 비정질 리튬 플루오르와 층(111)을 형성하고 전극 인터페이스(131/152)를 형성하는 전극 쌍 표면(131)에 증발에 의해서 실리콘-기반 전극(110)상에 증착 될 수 있다.
[0053] 반-유전체 층(111)은 이산화티타늄, 산화니오븀, 산화루비듐, 산화텅스텐, 산화알루미늄, 산화아연, 산화지르코늄, 및 앞서 말한 것 중 어느 하나의 리튬화된 버전들을 포함하는 다른 재료들로 만들어질 수 있지만, 이들에 한정되지는 않는다.
[0054] 증발은 플루오르화 리튬의 소스 재료를 제공하는 것을 포함한다. 그 다음 소스 재료는 진공에서 증발된다. 진공은 플루오르화 리튬-LiF-의 증기 입자들이 실리콘-기반 전극(110)으로 이동하여, 증기 입자들이 다시 고체 상태로 응축되도록 한다. 증발은 적어도 진공 펌프 및 증착 될 소스 재료, 예를 들어 LiF을 증발시키는 에너지 소스를 포함하는 증발 장치들을 포함한다. 증발 프로세스는 이-빔(e-beam) 증발, Ni, TA, Mo, 또는 W 보트를 이용한 열 증착 또는 무선 주파수(RF) 스퍼터링을 포함할 수 있으나, 이에 한정되는 것은 아니다. 증착 시 압력은 일반적으로 10E-8 내지 10E-4 토르(Torr)에서 컨트롤되고 및 온도는 875°C내지1180°C에서 컨트롤된다. 반-유전체 층(111)의 두께(121)는 증발된 재료의 질량을 사전-측정(pre-measuring)을 통해서 또는 석영 마이크로밸런스 레이트 모니터(quartz microbalance rate monitor)를 통해서 컨트롤될 수 있다.
[0055] 일부 실시예들에서, 직경 5/8"의, 결정 붕소 도핑된(위에 정의된 농도들에서) 실리콘 디스크들(110)은, 천연 산화물 층들(native oxide layers)을 제거하기 위해, 25초 내지 60초 사이에서 4% 내지 10%의 플루오르화 수소산(hydrofluoric acid)의 농도에서 에칭된다. 이들 실리콘 디스크들은 즉시 강판(steel plate)(105)에 장착되어 질소 환경 글로브 박스(a nitrogen environment glove box) 내부에 위치한 증발 시스템에서 타겟 오브젝트로서 진공 밀봉된다(vacuum sealed). 플루오르와 리튬, LiF의 층이 3.5 내지 6.5 밀리그램(mg) 사이로 중량화 된(weighed out) 미리 측정된 양을 사용하여 열적으로 증발되어, 증발 시스템의 사용자 컨트롤 전력 소스에 부착된, 전도성 분말 샘플 홀더(a conductive powder sample holder)에 증착 된다. LiF 분말은 텅스텐 보트 내에서 저항적으로 가열되어(resistively heated) 2x10-5 bar 이하의 진공 하에서 완전히 증발되는데, 이는 텅스텐 보트를 1100°C 이상으로 가열하는 20암페어~50암페어 전류를 텅스텐 보트에 인가함으로써 이루어진다.
[0056] 그 다음, 용융-이온 전도 층(112)이 층 쌍(150)의 형성을 완료하기 위해 반-유전체 층(111) 상에 증착된다. 용융-이온 전도 층(112)의 증착은 반-유전체 층(111) 및 용융-이온 전도 층(112) 사이의 쌍 인터페이스(140)를 형성한다. 쌍 상단 표면(151)은 쌍 인터페이스(140)에 대향하는(opposite) 용융-이온 전도 층(112)의 표면이다.
[0057] 용융-이온 전도 층(112)은 이온들에 대한 전도성이 높은 재료, 특히, 리튬 이온들(Li+)에 대한 전도성이 높은 재료로 만들어진다. 일부 실시예들에서, 용융-이온 전도 층(112)은 리튬 함유 염(a lithium containing salt)으로 만들어진다. 일부 실시예들에서, 용융-이온 전도 층(112)은 다음 리튬 함유 염들 중 하나 또는 그 이상으로 만들어진다: 리튬 헥사플루오로포스페이트(lithium hexafluorophosphate), 리튬 퍼클로레이트(lithium perchlorate), 리튬 트리플루오로메탄 설포네이트(lithium trifluoromethanesulfonate), 플루오르화 리튬(lithium fluoride), LiBF4, LiBF6, 클로르화 리튬(lithium chloride), 리튬 포스페이트 화합물들(lithium phosphate compounds), 리튬 브로마이드 화합물들(lithium bromide compounds), 리튬 비스(트리플루오로메탄 설포)이미드(lithium bis(trifluoromethanesulfonyl)imide)(LiTFSI), 리튬 디플루오로(옥살레이토) 보레이트(lithium difluoro(oxalato)borate)(LiDFOB), 또는 리튬 비스(옥살레이토)보레이트(lithium bis(oxalato)borate) (LiBOB).
[0058] 일부 실시예들에서, 용융-이온 전도 층(112)은 비스(트리플루오로메탄술포닐)이미드(bis(trifluoromethanesulfonyl)imide)(LiTFSI)로 만들어진다.
[0059] 용융-이온 전도 층(112)은, 상술된 바와 같이, 반-유전체 층(111) 상에 리튬 함유 염의 층을 증착시킴으로써 형성할 수 있다. 리튬 함유 염의 층을 증착하는 단계는, 예를 들어, 드롭 코팅과 같은-종래의 모든 증착 기술을 포함할 수 있으며, 그 다음에 반-유전체 층(111)의 표면 상에 동질의 균일한 리튬 함유 염의 층을 제공하기 위해 닥터 블레이드(a doctor blade)를 사용한다. 다음으로, 리튬 함유 염의 층은 용융 리튬 함유 염을 제공하는 온도로 가열된다. 본 출원의 일부 실시예들에서, 상기 가열은 350도(°C) 이상의 온도에서 수행되어 용융 리튬 이온들을 제공할 수 있다. 상기 가열은, 예를 들어, 헬륨(He), 네온(Ne), 아르곤(Ar) 및/또는 질소(N2)와 같은, 비활성 주변 환경에서 수행될 수 있다. 하나의 예에서, 가열하는 단계는 질소 글로브 박스 내에서 415°C에서 수행된다. 상기 용융 염은 균일한 층의 두께(122)를 제공하는 반-유전체 층(111) 상에서 고농도 이동 리튬(high concentrated mobile lithium)의 접착(습윤)을 증가시킨다. 그 다음 상기 용융 리튬 함유 염은 냉각되어 용융 리튬 함유 염으로 구성되는 용융-이온 전도 층(112)을 형성한다. 냉각하는 단계(Cooling)는 가열 온도로부터 15°C 내지 25°C, 또는 그 이하의 범위일 수 있는 정상 실내 온도까지 수행된다. 일단 냉각되면, 용융-이온 전도 층(112)은 쌍 인터페이스(140)에서 반-유전체 층(111) 상에 형성되는 고체의, 연속적인 층이 된다.
[0060] 일부 실시예들에서, 용융-이온 전도 층(112)은 1 nm 내지 500 nm의 두께(122)를 가질 수 있다. 다른 실시예들에서, 용융-이온 전도 층(112)은 1 nm 내지 50 nm의 두께(122)를 가질 수 있다. 다른 두께들도 가능하다(envisioned).
[0061] 층 증착의 순서는 분리 층(115)의 반대 측들 상에서 수행될 때는 역전될 수 있다.
[0062] 도 2는 하나 또는 그 이상의 디바이스 층들(175)이 층 쌍(150) 상에 배치되는 실리콘-기반 전극(110) 상에 배치된 단일 층 쌍(150)의 대안 실시예(200)의 단면도이다.
[0063] 고체 폴리머 전해액(SPE) 층(114)이 포함된다. 이 대안 실시예(200)에서, 분리 층(115)이 고체 폴리머 전해액(SPE) 층(114)을 분리 층(115) 위의 상단 SPE 층(114B) 및 분리 층(115) 아래의 하단 SPE 층(114A)으로 분할한다.
[0064] 일부 실시예들에서, 전해액 층(114)은 가넷/폴리머 (garnet/polymer) 전해질 복합체(composite)(예: Li6.5La3Zr1.5Ta0.5O12/PEO 복합체들)로 구성되고, 이는 고체 폴리머 전해액(114) 및 분리 층(115)로서 2가지 모두의 기능을 수행한다. 다른 실시예들에서, 만일 상기 전해질이 리튬-금속(Li-metal)(예: 스퍼터 된 LiPON)보다 더 단단한 경우, 상기 전해질은 분리 층과 전해질 2가지 모두의 기능을 수행하기 때문에 분리 층이 따로 필요하지 않다.
[0065] 도 2에서, 쌍 상단 표면(151) 상에 형성되는 층들(175)(예: (114(114A 및 114B)), (115), (116), (118), (120))을 일반적으로, 디바이스 층들(175)이라고 부른다. 디바이스 층들(175)은 디바이스/실시예(100)의 구조에 따라 다수의 형태들을 취할 수 있고 다수의 조합들로 될 수 있다. 후술하는 바와 같이, 실리콘-기반 전극(110), 층 쌍(150), 및 하나 또는 그 이상의 디바이스 층들(175)의 조합은 쌍 층(150) 및 실리콘-기반 전극(110) 사이의 전극 인터페이스(131/152)에서의 감소된 저항/임피던스(resistance/impedance)으로 인하여 전체 구조를 통해서 감소된 저항/임피던스를 가질 것이다.
[0066] 하나의 배터리 실시예에서, 전해액 층(114)이 디바이스 층(175)으로써 쌍 상단 표면(151) 상에 배치된다. 전해액 층(114)은 선행기술 배터리들에 사용되는 공지의 모든 전해액일 수 있다. 하나의 실시예에서, 전해액 층(114)은 고체 전해액 또는 고체 폴리머 전해액(SPE)로 만들어진다.
[0067] 고체 폴리머 전해액 층(SPE)(114)의 비-제한적인(Non-limiting) 실시예들은 Li 이온들을 전도할 수 있는 모든 고체 폴리머 재료를 포함한다. 하나의 실시예에서, 고체 폴리머 전해액 층(114)은 폴리머 구조 호스트 재료(a polymer structure host material), 리튬-전도성/가소성(Li-conductive/plasticizing) 재료, 및 리튬 함유 염의 혼합물로 구성된다.
[0068] 그러한 일 실시예에서, 상기 혼합물은 폴리머 구조체 호스트 재료의 35 중량% 내지 50 중량%, 전도성/가소성 재료의 15 중량% 내지 25 중량%, 및 리튬 함유 염의 30 중량% 내지 45 중량%를 포함한다. 일부 실시예들에서, 폴리머 호스트 재료 및 전도성/가소성 재료(conductive/plasticizing material)는 무수 아세토니트릴(anhydrous acetonitrile)로 용해되며, 상기 용액의 고체: 용매 비율은 1:2 내지 1:10 사이이고, 바람직한 비율은 1:3이다. 상기 혼합물은 이 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려진 기술들을 이용하여 만들어질 수 있다.
[0069] 폴리머 구조 호스트 재료들의 예시적인 예들은 폴리(에틸렌 옥사이드)(PEO), 폴리(프로필렌 옥사이드)(PPO), 폴리(디메틸실록산), 폴리(염화 비닐), 또는 폴리카프로락톤(of poly(ethylene oxide) (PEO), poly(propylene oxide) (PPO), poly(dimethylsiloxane), poly(vinyl chloride), or polycaprolactone) 중 적어도 하나를 포함할 수 있다.
[0070] 리튬-전도성/가소성 재료의 예시적인 예들은 숙시노니트릴(SN), 폴리(에틸렌 글리콜)(PEG), 반 양성자성(aprotic) 유기 용매, 및/또는 디메틸설폭사이드(DMSO)(succinonitrile (SN), poly(ethylene glycol) (PEG), an aprotic organic solvent, and/or dimethylsulfoxide (DMSO)) 중 적어도 하나를 포함할 수 있다.
[0071] 고체 폴리머 전해액 층을 형성하는 데 사용될 수 있는 예시적인 리튬 함유 염들은 리튬 헥사플루오로포스페이트, 리튬 과염소산염, 리튬 트리플루오로메탄설포네이트, 리튬 플루오라이드, LiBF4, 리튬 클로라이드, 리튬 포스페이트 화합물들, 리튬 브롬화 화합물들, 리튬 비스(트리플루오로메탈) 이미드(LiTFSI), 리튬 디플루오로(옥살레이토) 보레이트(LiDFOB), 또는 리튬 비스(옥살레이토)보레이트(LiBOB)(lithium hexafluorophosphate, lithium perchlorate, lithium trifluoromethanesulfonate, lithium fluoride, LiBF4, lithium chloride, lithium phosphate compounds, lithium bromide compounds, lithium bis(trifluoromethanesulfonyl)imide (LiTFSI), lithium difluoro(oxalato)borate (LiDFOB), or lithium bis(oxalato)borate(LiBOB))가 있으며, 그러나 이에 한정되지는 않는다.
[0072] 고체 폴리머 전해액(SPE) 층(114)에 존재하는 리튬 함유 염은 용융-이온 전도 층(112)을 제공하는 데 사용되는 리튬 함유 염과 동일하거나, 또는 서로 다를 수 있다. 일반적으로, 고체 폴리머 전해액 층(114)에 사용되는 리튬 함유 염은 용융-이온 전도 층(112)에 사용되는 것과 동일하다. 하나의 실시예에서, 고체 폴리머 전해액 층(114) 및 용융-이온 전도 층(112)에 사용되는 리튬 함유 염은 모두 리튬 비스(트리플루오로메탄설포닐)이미드(lithium bis(trifluoromethanesulfonyl)imide)(LiTFSI)로 만들어진다.
[0073] 하나의 모범적인 예에서, 실리콘-기반 전극(110)은 붕소 도핑 결정 실리콘으로 구성되고, 반-유전체 층(111)은 LiF로 만들어지며, 용융-이온 전도 층(112)은 리튬 비스(트리플루오로메탄술포닐)이미드(LiTFSI)로 만들어지며, 고체 폴리머 전해액 층(114)은 폴리카프로락톤(polycaprolactone), 숙시니트릴(SN), 및 리튬 비스(트리플루오로메탄술포닐)이미드(LiTFSI)의 혼합물로 만들어진다.
[0074] 고체 폴리머 전해액 층(114)은 드롭 캐스팅, 스핀 코팅, 닥터 블레이딩(drop casting, spin coating, doctor blading), 등과 같은 증착 프로세스를 활용하여 형성될 수 있다.
[0075] 일부 실시예들에서, 선택적 인터페이스 층(116)은 고체 폴리머 전해액 층(114) 상에 형성될 수 있다. 선택적 인터페이스 층(116)은 1 nm 내지 50 nm의 두께를 가질 수 있다. 일부 실시예들에서, 인터페이스 층(116)은 생략된다. 존재할 경우, 인터페이스 층(116)은 고체 폴리머 전해액 층(114)와 카운터 전극(118) 사이의 인터페이스(116)를 형성한다.
[0076] 일부 실시예들에서, 인터페이스 층(116)은 전기화학적 순환(electrochemical cycling) 중에 양극/전해액(cathode/electrolyte) 인터페이스 상에서 개발되는 고체 전해액 인터페이즈(solid electrolyte interphase: SEI) 층이다. 인터페이스 층(116)은 리튬-이온들(Li-ions)에서 전도성이 있지만 전자들에서 전도성이 없다.
[0077] 일부 실시예들(카운터 전극(118)이 실리콘-기반 전극(110)을 만드는 재료와 유사하거나 동일한 실리콘-함유 재료로 만들어질 때 일반적으로 사용됨)에서, 인터페이스 층(116)은 리튬 함유 염으로 구성된다. 인터페이스 층(116)을 형성하는 리튬 함유 염은 전술한 용융-이온 전도 층(112)에 사용되는 리튬 함유 염들 중 하나 또는 그 이상일 수 있다. 하나의 실시예에서, 인터페이스 층(116)과 용융-이온 전도 층(112)은 동일한 리튬 함유 염으로 만들어진다. 대안적인 실시예에서 용융-이온 전도 층(112)와 인터페이스 층(116)을 만드는 리튬 함유 염은 서로 다른 재료이다. 하나의 실시예에서, 용융-이온 전도 층(112) 및 인터페이스 층(116)은 모두 리튬 비스(트리플루오로메탄술포닐)이미드(LiTFSI)로 만들어진다.
[0078] 일부 실시예들(카운터 전극(118)이 실리콘-기반 전극(110)을 제조하는 재료와 유사하거나 동일한 실리콘 포함 재료로 이루어지는 경우에 일반적으로 사용됨)에서, 인터페이스 층(116)은 폴리머 내에서 혼합된 리튬 함유 염으로 구성된다. 하나의 실시예에서, 인터페이스 층은 LiTFSI 리튬 염과 혼합된 폴리아닐린(polyaniline)으로 구성된다.
[0079] 일부 실시예들(카운터 전극(118)이 양극 재료 또는 전극 재료로 만들어질 때 일반적으로 사용됨)에서, 인터페이스 층(116)은, 예를 들어, 탄소(C)기반 재료, 금(Au) 또는, 예를 들어, 알루미늄 산화물과 같은, 유전체 산화물 재료와 같은 인터페이스 첨가 재료로 구성된다. 인터페이스 층(116)을 만드는 재료는, LiNbO3, LiZrO2, Li4SiO4, 또는 Li3PO4-와 같은(그러나 이에 한정되지는 않음), 리튬-이온 이온성-전도(ionic-conducting) 컴포넌트들뿐만 아니라, 전기적 절연 컴포넌트들의 모든 조합을 갖는 혼합물일 수 있다.
[0080] 선택된 인터페이스 층(116) 재료에 따라, 인터페이스 층(116)은, 예를 들어, 화학증착(CVD), 플라즈마 강화 화학증착(PECVD), 증발, 전기화학 도금(plating), 드롭 캐스팅, 스핀 코팅, 또는 원자 층 증착(ALD)을 포함하는, 증착 프로세스를 사용하여 형성될 수 있다.
[0081] 실리콘-기반 전극(110)이 전극 극성(an electrode polarity)을 갖는 실시예들에서, 카운터 전극(118)은 상기 전극 극성과 반대되는 카운터 전극 극성을 갖는다. 본 출원의 일부 실시예들에서, 실리콘-기반 전극(110)은 양극 전극(an anode electrode)일 수 있고, 카운터 전극(118)은 음극 전극(a cathode electrode)일 수 있다. 본 출원의 다른 실시예들에서, 실리콘-기반 전극(110)은 음극 전극일 수 있고, 카운터 전극(118)은 양극 전극일 수 있다.
[0082] 카운터 전극(118)은 고체 폴리머 전해액(SPE) 층(114) 상에 형성될 수 있고, 또는 선택적으로 인터페이스 층(116) 상에 형성될 수 있다. 카운터 전극(118)은 음극 전극 또는 양극 전극으로서 기능을 수행할 수 있지만, 일반적으로 카운터 전극(118)은 리튬 호스팅 전극, 예를 들어 양극-이다.
[0083] 실리콘-기반 전극(110)이 양극 전극인 실시예들에서, 카운터 전극(118)은 음극 전극이다. 그러한 실시예들에서 음극 전극(즉, 카운터 전극(118))은 또한 실리콘-기반 재료로 만들어질 수 있다. 카운터 전극(118)이 실리콘-기반 재료로 만들어진 경우, 카운터 전극(118) 재료는 실리콘-기반 전극(110)을 만드는 재료와 구성적으로(compositionally) 동일하거나, 또는 구성적으로 서로 다를 수 있으며, 위에 리스트된 실리콘-기반 전극(110) 재료들 중 하나일 수 있다.
[0084] 일부 실시예들에서, 카운터 전극(118)이 음극 전극(118)으로 동작하는 경우, 음극 전극(118)을 만드는 재료는 리튬-함유 음극 재료이다. 리튬-함유 음극 재료는, 예를 들어, 리튬-기반 혼합 산화물(a lithium-based mixed oxide)과 같은, 리튬-함유 재료를 포함할 수 있다. 리튬-함유 음극 재료로 채용될 수 있는 리튬-기반 혼합 산화물들의 예들은 리튬 코발트 산화물(LiCoO2), 리튬 니켈 산화물(LiNiO2), 리튬 망간 산화물(LiMn2O4), 리튬 망간 옥시플루오라이드 (Li2Mn2O2F), 리튬 바나듐 오산화물(LiV2O5), 리튬 니켈 망간 코발트(NMC), 니켈 코발트 알루미늄 산화물(NCA), 리튬 및 철과 같은 기타 구조 서포팅 엘리멘트들과 황-기반 재료들의 모든 조합, 또는 리튬 철 인산화물(LiFePO4)을 포함하며, 그러나 이에 한정되는 것은 아니다.
[0085] 일부 실시예들에서, 예를 들어, 폴리머 또는 액성(liquid) 전해액(114)이 사용되는 실시예들에서, 리튬-함유 음극(카운터 전극(118)) 재료의 층은 슬러리 캐스팅, 라미네이팅 및 캘린더링, 또는 전기 도금(slurry casting, laminating and calendaring, or electroplating)과 같은 증착 프로세스를 사용하여 형성될 수 있다. 하나의 실시예에서, 리튬-함유 음극 재료의 층은 종래의 모든 전구체(precursor) 소스 재료 또는 전구체 소스 재료들의 조합을 사용하는 비-액성(non-liquid) 기반 전해액을 사용할 때 스퍼터링에 의해 형성된다. 하나의 예에서, 리튬 코발트 혼합 산화물의 형성에서 리튬 전구체 소스 재료 및 코발트 전구체 소스 재료가 채용된다.
[0086] 스퍼터링은 불활성(inert) 가스와 산소의 혼합물에서 수행될 수 있다. 그러한 실시예에서, 불활성 가스/산소 혼합물의 산소 함량은 0.1 원자% 내지 70 원자%일 수 있고, 혼합물의 나머지는 불활성 가스를 포함한다. 사용될 수 있는 불활성 가스들의 예들은 아르곤, 헬륨, 네온, 질소 또는 산소와 함께 이것들의 모든 조합을 포함할 수 있다.
[0087] 일부 실시예들에서, 리튬-함유 음극(118) 재료의 층은, 슬러리 캐스팅에 의해서 형성될 수 있고, 슬러리 캐스팅은 전기화학적으로 활성인(active) [음극 재료들, 전자-전도성 재료들(예: 탄소-기반 재료들)] 컴포넌트들과 불활성인(inactive) (바인더 재료들) 컴포넌트들의 혼합물을 포함할 수 있다. 그러한 층들의 두께는 5 μm 내지(500) μm일 수 있다. 이들 슬러리들은 또한 리튬-기반 염(들)과 함께 혼합물 내에 전해액 컴포넌트를 가질 수도 있다.
[0088] 실리콘-기반 전극(110)이 음극 전극(a cathode electrode)인 실시예들에서, 카운터 전극(118)은 양극 전극(an anode electrode)이다. 그러한 일 실시예에서, 양극 전극(즉, 카운터 전극(118))은 제2 실리콘-기반 전극일 수 있다. 이 제2 실리콘-기반 전극(118)은 실리콘-기반 전극(110)과 구성적으로 동일할 수도 있고, 구성적으로 서로 다를 수 있다.
[0089] 일부 실시예들에서, 양극 전극(즉, 카운터 전극(118))은 리튬 이온 소스 재료 또는 리튬 인터칼레이션 활성 재료(lithium intercalation active material)를 포함한다. 양극 전극(118)으로써 사용될 수 있는 재료들의 예들은, 리튬 금속, 예를 들어 LixSi과 같은 리튬-기반 합금, 사전-리튬화 탄소 기반 재료(pre-lithiated carbon based material) 또는 리튬 티타늄 산화물(Li2TiO3)과 같은 리튬-기반 혼합 산화물을 포함할 수 있으며, 그러나 이에 한정되지는 않는다. 상기 양극 전극은 이 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려진 증착 기술들을 이용하여 형성될 수 있다. 일부 실시예들에서, 상기 양극 전극은 스퍼터링에 의해서 형성될 수 있다.
[0090] 집전체(current collector)(120) 또는 카운터 전극(118) 접점(120)이 카운터 전극(118)의 맨 위에서 형성될 수 있다. 집전체(120)/카운터 전극 접점(120)은 전극 접점(105)을 만드는 이들 재료들과 유사하거나 동일한 하나 또는 그 이상의 전기적 전도성 재료들로 만들어진다. 일부 실시예들에서, 카운터 전극 접점(120)은 이 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려진 기술들을 사용하여 형성될 수 있다.
[0091] 도 2에 예시되는 실시예에서, 고체 폴리머 전해액 층은 하부 영역(14A)과 상부 영역(14B)을 가지며, 하부 영역(114A)과 상부 영역(114B) 사이에 분리 층(또는 유전체 영역)(115)이 존재한다. 분리 층(또는 유전체 영역)(115)은 폴리아크릴니트릴(PAN), 폴리에틸렌 옥사이드(PEO) 기반 공중합체 매트릭스들 또는 구조 멤버레인들(polyethylene oxide (PEO) based copolymer matrices or structural membranes), 4중 폴리설폰 멤버레인(a quarternized polysulfone membrane), 일렉트로스펀 폴리비닐리덴 플루오라이드(electrospun polyvinylidene fluoride), 또는 메틸메타크릴레이트(MMA)/폴리에틸렌(PE) (methylmethacrylate (MMA)/polyethylene (PE)) 복합체 중 적어도 하나로 구성될 수 있다.
[0092] 분리 층(115)은 실리콘-기반 전극(110)을 카운터 전극(118)으로부터 전기적으로 절연시킨다. 즉, 분리 층(115)은 실리콘-기반 전극(110)과 카운터 전극(118) 사이의 전자들의 흐름을 실질적으로 금지한다. 그러나, 분리 층(115)은, 이온들, 예를 들어 리튬 이온들(Li+)이 통과하는 것을 허용한다. 그러므로, 분리 층(115)은 모든 전자 전류는 실질적으로 금지하지만 이온 전류의 흐름은 허용한다. 액성 전해액(116)이 채용되는 일부 실시예들에서, 상기 분리 층의 재료는 액성-투과성(liquid-permeable) 멤버레인, 예를 들어 나피온(nafion)으로 만들어질 수 있다.
[0093] 일부 실시예들에서, 셀(200)은 마이크로-저항(micro-resistor)으로 사용될 수 있다. 예를 들어, 리튬이 전극 사이에 삽입(intercalated)되는 경우, 상기 셀의 저항이 변화한다. 전극(110) 내로 이동하는 리튬의 양을 컨트롤하여 그 양을 일정하게 유지하면, 셀(200)은 특정 저항 또는 저항 상태를 갖게 된다. 셀의 저항(resistive) 상태를 생성하거나 변경함으로써, 상기 디바이스는 저항-기반(resistor-based) 컴퓨팅 디바이스로 사용될 수 있는데, 상기 디바이스에서 기억은 셀 내에 유지된 저항의 상태로서 저장된다. 일부 실시예들에서, 가변 저항 상태 셀들은 음극(118), 전해액(114), 및 호스트 양극(예: 실리콘, 탄소)(110)을 갖는다.
[0094] 도 3은 실리콘-기반 전극(110)의 전극 쌍 표면(131) 상에 배치되어 부착된 리튬(Li) 화합물, 예를 들어 플루오르화 리튬(LiF)으로 만들어진 얇은, 반-유전체 층(111)을 보여주는 현미경 사진(micrograph)(300)이다. 반-유전체 층(111)의 두께(121)는 23.29 nm이다. 이 현미경 사진(300)에서 용융-이온 전도 층(112)은 보이지 않고 층 쌍(150)은 형성되어 있지 않다.
[0095] 현미경 사진(300)은 실리콘-기반 전극(110)에 대한 반-유전체 층(111)의 우수한 접착을 보여준다.
[0096] 반-유전체 층(111)은, 상술한 바와 같이, 5.7mg의 LiF 분말을 30에서 33암페어사이의 전류를 인가한 상태의 증발 시스템에서 증발시키고 상기 LiF를 전극 쌍 표면(131)의 표면(152)상에 응축시킴으로써 만들어진 것이다.
[0097] 도 4는 층 쌍(150) 상에 하나 또는 그 이상의 디바이스 층(175)을 가지는 실리콘-기반 전극(110) 상에 배치된 층 쌍(150)을 보여주는 현미경 사진(400)이다. 상기 현미경 사진은 대칭 셀(즉 100)을 절개한 후, 즉 EIS 테스트 후의 구조(400)를 나타낸다. 대칭 셀(100)의 상부 절반("U"로 표기)은 대칭 셀(100)의 절단 시 분리되어서 대칭 셀(100)의 남은 절반만 디스플레이 된다.
[0098] 반-유전체 층(111)은 도 3에서 기술된 바와 같이 LiF 분말을 증발시키고 응축시킴으로써 만들어진다. 또한, 용융-이온 전도 층(112)은, LiTFSI 염의 층을 증착하고 층 쌍(150)을 형성하기 위해 반-유전체 층(111)상에 잘 접착된 용융-이온 전도 층(112)을 용융 단계(the molten phase)가 생성할 때까지 가열함으로써 만들어진다. 층 쌍(150)은, 상술한 바와 같이, 실리콘-기반 전극(110) 상에 형성된다. 반-유전체 층(111)은 26.04 nm 두께(121)를 가지며 용융-이온 전도 층(112)은 39. 75 nm 두께(122)를 갖는다. 전극 인터페이스(131/152)가 보인다.
[0099] 인터페이즈 층(425), 디바이스 층(175)은 셀이 완성되고 디바이스 구조(400) 내의 두 개의 전극들 사이에 내재한 전압차(voltage difference)를 포함하면 구조(400)를 통해서 재료들, 이온들, 및 전자들의 이동에 의해서 형성된다. 또한, EIS 측정들에 사용되는 인가된 작은 전위 진폭(the small applied potential amplitude)도 상기 시스템에서 리튬-이온들의 이동을 용이하게 할 수 있으며 따라서 인터페이즈 층(425)의 형성을 용이하게 할 수 있다. 일반적으로, 인터페이즈 층들(425)은, 인터페이즈(425)를 형성하는, 전해액 재료(114)의 전극 표면들(110/110U)과의 반응때문에 발생한다. 고체 전해액 인터페이즈(solid electrolyte interphase: SEI) 층(425)은 상기 전극들을 전기적으로 절연시키지만 이온 전하 이동성을 이온적으로(ionically) 용이하게 한다. 이 경우에, 인터페이즈 층(425)은 42.49 nm두께를 갖는다.
[00100] 도 5는 전기화학 임피던스 분광학(EIS) 생성 스펙트럼들을 피팅하기 위해서 사용되는, 대칭 셀 에너지 저장 디바이스, 예를 들어 실리콘/층-쌍/SPE-PAN/층-쌍/실리콘(silicon/layer-pair/SPE-PAN/layer-pair/silicon)의 RC 모델(500)이다.
[00101] 일반적으로, EIS 분석에서, Rs는 도 6에서 도시된 바와 같은 나이퀴스트 플롯(a Nyquist plot)의 더 높은 또는 최고 주파수(맨-왼쪽 데이터 포인트)에서 임피던스의 실수 부분(the real part)으로서 측정/추정된다. Rs는 배터리의 전극들, 예를 들어 양극과 음극 사이에서, 오믹 또는 직렬형 저항을 의미하는, 순 저항 컴포넌트(a pure resistive component)이며, 이 것은 종종 셀의 접촉 저항 및/또는 전해액의 전기 전도성으로 인한 셀 내 전해액 저항과 연관될 수 있다.
[00102] 일반적으로, 모델(500)에서 저항 컴포넌트들은 셀의 전기화학적 모델 구성에서 저항과-유사한(resistor-like) 엘리멘트들을 지칭하며; 커패시터 엘리멘트들은 주어진 주파수에서의 컴포넌트 AC 전류 응답에서 저항 엘리멘트들을 통해서 흐르는 전류에 대해 전압/전류 위상 변화(phase change)(-90도 방향)를 갖는 셀의 임피던스 컴포넌트를 지칭한다. 예를 들어, 높은 정도의 커패시턴스 특성이 높은 EIS 엘리멘트(예: "C" 엘리멘트)는 층들, 예를 들어, 비접촉 접점(unintimate contact)(박리된 층들(delaminated layers))과 종종 연관된 셀(100/200) 내의 하나 또는 그 이상의 표면들에 대응한다. 정 위상 엘리멘트들(Constant phase elements: CPE)은 주어진 주파수 범위에 걸쳐 AC 전류 응답의 정 위상을 유지할 수 있는 셀 임피던스의 엘리멘트들(정위치(in-situ)에서 성장되거나 설정된 전환 층들(transition layers)과 종종 연관됨)이다. 이들 엘리멘트들은 인터페이즈 층들(interphase layers)이 정위치에 형성될 때 및/또는 인터페이스 추가 층들(interfacial additive layers)이 정위치 또는 정위치 외(ex-situ)에 부착될 때 최적의 RC 모델들에 종종 이용된다.
[00103] 상기 모델은 직렬 저항 또는 옴믹 관련 저항, R s를 포함하고; 저항, R1 및 커패시터 엘리멘트, C1 및 관련 임피던스의 병렬 조합을 직렬로 포함하며; 차례로 저항, R2 및 정 위상 엘리멘트 CPE2의 병렬 조합을 직렬로 포함한다. " Warburg" 임피던스 엘리멘트(Ws1)은 또한 직렬로 포함된다.
[00104] RC 모델(500)에서 상기 조합된 엘리멘트들 R1 및 C1은 높은 주파수(1MHz) 내지 중간 주파수(~100Hz)의 주파수 범위에 걸쳐 주어진 인가된 전압(예: 50mV)에서 전류로 탐지된 임피던스의 실수(real) 및 허수(imaginary) 컴포넌트들의 효과들을 보여는 것으로 이해되며, 여기서 상기 엘리멘트들은 전극 인터페이스(131/152), 즉, 반-유전체 층(111) 쌍 바닥 표면(152)(또는 반-유전체 층의 바닥 표면(152)) 과 전기적으로 접촉하는 전극 쌍 표면(131)을 나타낸다. 따라서, 상기 RC 모델에 존재하는 R1/C1 시정수는 층 쌍/실리콘 인터페이스에 걸친 전하 이동 저항을 나타낸다. 저항, R2와 정 위상 엘리멘트, 커패시턴스 CPE2 조합의 임피던스는 인터페이즈(425)와 SPE(114)의 인터페이스를 나타내는 것으로 생각된다. R2/CPE2 시정수는 정위치(in-situ) 인터페이즈 형성으로 인해 더 높은 임피던스 크기(magnitude)를 나타낼 것으로 예상된다.
[00105] WarBurg 임피던스(Ws1)는 전극 및 전해액 셀 컴포넌트들을 통해서, 이온들의 확산, 예를 들어 리튬 이온들의 확산으로 인한 상기 (100/200) 임피던스 효과들을 모델링한다. 일반적으로, 높은 이온 확산을 수행하는 셀들의 EIS 분석에서, 전극들(110/118) 및/또는 전해액과 연관된 대량 이송(mass transport)(전해액 마이그레이션)의 경우, 중간 주파수(~100Hz) 내지 낮은 주파수(200mHz)의 주파수 범위에 걸친 셀의 WArBurg 임피던스 컴포넌트는 나이퀴스트 플롯의 거의 45도 "직선(straight), 대각선(diagonal)" 부분으로서 관찰된다.
[00106] 직렬 저항, Rs는 셀의 접촉 저항 및/또는 전해액의 전기 전도성으로 인한 셀 내부의 전해액 저항과 연관된 임피던스의 순 저항 컴포넌트를 나타낸다. 따라서, 저항, Rs의 값은 셀 내에서의 전하 입자 이동성의 용이성에 영향을 미치므로, 배터리/셀(battery/cell)(100/200)에 의해서 발생되는 전력 손실들 및 열에 중요한 효과를 갖는다. 본 발명은, 층 쌍(150)에 포함된 얇은 반-유전체 층(111)을 포함하여서, 현재 알려진 구조들에 비해 5에서 10 배만큼 저항 Rs의 면적 당 저항(저항률) 값을 실질적으로 감소시킨다. 따라서, 층 쌍(150) 내에 얇은 반-유전체 층(111)의 사용은 배터리/셀(100/200)에 의해서 발생되는 전력 손실들 및 열을 감소시킬 수 있다.
[00107] 도 6은 나이퀴스트 플롯(600)이고, 여기에는 도 5에 기술된 EIS 분석에 사용된 RC 모델(500)로부터 피팅된 플롯(625, 615)이 도시되어 있다.
[00108] 나이퀴스트 플롯(600)에 사용된 배터리 구조는 대칭 셀이고, 이 대칭 셀은 층 쌍(150)을 갖는 실리콘-기반 전극(110), 폴리아크릴로니트릴(PAN) 분리 층을 갖는 고체 폴리머 전해액(SPE)을 포함하며, 이 셀은 층 쌍(150)과 상보적(complimentary) 실리콘-기반 전극(110)으로 함께 샌드위치 된다. 층 쌍(150)의 반-유전체 층(111)은 23 nm 두께(121)의 LiF 층이다. 용융-이온 전도 층(112)은 대략 용융 온도 또는 그 이의 LiTFSI 염으로 만들어진다. SPE 층(114)은 폴리카프로락톤(Polycaprolactone: PCI), 숙시노니트릴 (succinonitrile: SN), 및 리튬 비스(트리플루오로메탄설포닐)이미드(lithium bis(trifluoromethanesulfonyl)imide: LiTFSI)의 혼합물이고 포화 폴리아크릴로니트릴(PAN) 분리 층(a saturated polyacrylonitrile (PAN) separator)을 포함한다.
[00109] 나이퀴스트 플롯(600)은 일련의 포인트들의 플롯이고, 각 포인트(일반적으로(605))는 셀(예를 들어(100)) 양단에 인가된 여기 전압(excitation voltage)의 주어진 주파수에서 측정된다. 각 주파수에서, 나이퀴스트 플롯(600)상의 연관 포인트는, 나이퀴스트 플롯(600)의 x축(x-axis)(624) 상에서 옴들로 측정되는, 셀(100, 200)의 총 임피던스의 실수 컴포넌트, Z'를, 나이퀴스트 플롯(600)의 y축(y-axis)(626) 상에서 옴들로 측정되는, 총 임피던스의 허수 컴포넌트, Z"에 대해서 나타낸다. 도시된 바와 같이, 일반적으로, 허수 컴포넌트(Z")는 음의 값들(커패시턴스를 나타냄)이다. 더 낮은 주파수들에서 측정된 포인트들(605)은 나이퀴스트 플롯(600)의 우측에 있으며, 나이퀴스트 플롯(600)에서 왼쪽으로 더 초기에 스캔된/플롯된 (scanned/plotted) 포인트들은 더 높은 주파수를 가지며-최고 주파수는 일반적으로 0/0 정점(apex point)에 가장 근접한다. 각 포인트(605)는 하나의 독립된 주파수에서 측정된 임피던스이다.
[00110] 곡선(610)은 각 포인트들(605)에서 측정된 정확한 임피던스들을 피팅하는 라인 곡선(line curve)이다. 곡선(615)은 도 5의 RC 모델로부터 생성된, 곡선(610)의 포인트들(605)의 "최적 피팅(best fit)" 곡선이다. 곡선(615) 상의 영역(625)은 대략 선형(linear)이며 45도에 가까운 기울기를 갖는다. 이는 셀(100/200)을 통해서 이온들, 예를 들어 리튬 이온들(Li+)의 이송/확산(transport/diffusion)이 광범위한 주파수들에 걸쳐 효율적이며, 이에 의해 도 5에서 디스플레이된 Warburg 임피던스 엘리멘트의 사용이 보장된다는 것을 나타낸다.
[00111] 이 예시적인 예에서, 인가된 전압의 주파수는 1 메가헤르츠에서 200 밀리헤르츠까지 변화시켰고 여기 전위 진폭은 50 밀리볼트였으며, 셀 전체는 0 볼트에 바이어스 되었다.
[00112] 도 6a는 도 6의 확대된 부분(650)의 그래프이고, 확대 나이퀴스트 플롯(600)의 높은 주파수에서 중간 주파수까지의 주파수에서 포인트들(605) 및 RC 모델 라인 핏(615)을 도시한다. 다시 말해서, 각 주파수에서, 나이퀴스트 플롯(650)의 상기 연관 포인트는 나이퀴스트 플롯(650)의 x축(x-axis)(664) 상에서 옴들로 측정되는, 셀(100, 200)의 총 임피던스의 실수 컴포넌트, Z'를, 나이퀴스트 플롯(650)의 y축(y-axis)(665) 상에서 옴들로 측정되는, 총 임피던스의 허수 컴포넌트, Z"에 대해서 나타낸다.
[00113] 이 플롯에서, R1의 값(675)은 실리콘-기반 전극(110) 및 층 쌍 인터페이스 저항을 나타내며, 이는 17옴들로 결정된다. 이 값은 R1에서 가리키는 검은색 화살표로 표시되는, 높은 주파수 영역에서 작은 반원의 직경으로부터 추출된다. R2의 값(685)은 1114옴들로 결정된다. R2의 값은 전해액 및 전극들을 통한 대량 이송 및 확산 저항을 나타내는 벌크 셀 저항이며, SPE 전해액의 두께(121)를 잠재적으로는 층 쌍을 감소시킴으로써 더욱 감소될 수 있음이 제안된다. Rs는 제 1의, 최고의 주파수 데이터 포인트로부터의 실수 저항(X축 값)으로 추정된다.
[00114] 실리콘-기반 전극(110)과 SPE(114) 사이의 층 쌍(150)이 없는, 선행기술 대칭 셀/배터리들은 대략 150 옴들의 범위에서 R1 값을 갖고 대략 4527 옴들의 범위에서 R2 값을 갖는다. 그러므로, 층 쌍(150)을 포함함으로써, R1의 값은 거의 10배로 향상되고 R2의 값은 약 4배로 향상된다.
[00115] 다른 방식으로 설명하면, R1 및 R2의 저항 값들은 실리콘-기반 전극(110)의 1.88cm2 면적에 대해 정규화 될(normalized) 수 있는데, 그 결과 셀/배터리(100/200)에서 실리콘-기반 인터페이스 저항, R1은 32 ohm-cm2(또는 40 ohm-cm2 미만)이고, 벌크 셀 저항, R2는 2094 ohm-cm2(또는 2x103 ohm-cm2 미만)이 된다. 또한, 병렬 RC 컴포넌트들R1/C1 및 R2/CPE1에 대한 시정수들(the time constants)(전하 전류가 대표 재료를 통과하는 데 걸리는 시간)은 2.25E-6초 및 1. 26E-2초이며; 여기서 CPE1로부터의 커패시턴스(1.137E-5F)은 다음 공식으로부터 계산된다:
Figure pct00001
; 여기서 R = R2이고, n = 사전-지수 계수(pre-exponential factor)(RC 피팅으로부터의 CPE-P) 및 Q = 유사(pseudo) 커패시턴스(RC 모델 피팅으로부터의 CPE-T)이다.
[00116] 도 7은 3D 패턴 풀 리튬 배터리 셀(700)에 사용된 실리콘-기반 전극 상에 배치된 층 쌍(110)을 도시하는 블록도이다.
[00117] 도 7은 실리콘-기반 전극 기판(110/760)에서 활성 실리콘 영역(760A/110) 상에 층을 이룬 활성 양극 재료(LiTFSI-PANI & 흑연 슬러리)를 갖는 신규의 에너지 저장 디바이스(700)의 블록도이다. 활성 양극 재료(777)은 초기 전류 순환 동안 및 리튬 금속 음극 층(740)의 형성 전에 부분적으로 정위치(in-situ) 구조(700)에 형성된 트렌치(750) 및 트렌치 측벽들(sidewalls)(754)의 베이스(base)에 위치한다.
[00118] 이 실시예에서, 구조(700)는, 예로서, 양극(777)을 갖고, 양극(777)는 기판(110/760)의 3D 트렌치(750)의 경계들(confines) 내에 완전히 위치한다. 이 비-제한적인 예에서, 음극 접점(785/118), 분리 층(735/115) 및 전해액(732A/732B)은 트렌치(750)의 외부에 있치하고 필드(756) 상에 배치된다. 필드(756)는 트렌치(750)의 외부에 있는 기판(760/110)의 표면이다. 또한, 활성 양극 재료(777), 폴리머(770), 및, 순환 또는 정위치 시에(upon cycling or in-situ), 리튬 금속 양극 층(740)이 트렌치 측벽들(754) 및 트렌치 베이스(771) 상에 층을 이룬다. 구조(700)는, 배터리(700) 내에 구조들 및 컴포넌트들을 형성하도록 순환되고 난 후, 예를 들어 배터리(700)를 통해서 다양한 진폭의 전류에 노출된 후에, 도시된 것이다.
[00119] 배터리 구조(700)는 기판(760/110)의 트렌치(750)에 부분적으로 캡슐화된다(encapsulated). 라이너/절연체(liner/insulator)(754)는 트렌치(750)의 측벽들(751)을 덮고 필드(756) 상에서 중첩될 수 있다. 라이너(754)는 이산화규소(SiO2) 또는 질화규소(Si3N4) 또는 알려진 방법들에 의해서 증착되는, 다수의 절연 층들의 조합과 유사한 유전체, 전기 절연성 재료로 만들어진다.
[00120] 라이너(754)는, 트렌치(750)의 측벽들(751) 상의 라이너(754) 층들 사이의 트렌치 바닥 영역(770)의 표면인, 트렌치 베이스(771)의 활성 표면(active surface)(760A/110)을 덮지는 않는다. 트렌치 베이스(771)에서 전기적으로 활성인 표면(760A/110)은, 리튬화된 기판 영역(760A) 및 리튬 금속 층(740)을 트렌치 베이스(771) 상에서 초기에 형성하도록 갈바닉 순환(galvanic cycling)이 이들 표면들에서의 변환들을 일으키기 전에 트렌치(750)가 초기에 기판(760/110)과 인터페이스하는 영역이다.
[00121] 일부 실시예들에서, 쌍 층(150)은 활성 표면(725) 위에 그리고 측벽들(751) 상의 절연 층(754) 위에 부분적 또는 전체적으로 증착 된다. 다른 실시예들에서, 쌍 층(150)은 절연 층(754) 상에 그리고 기판(760/110)의 필드(756) 상에 전체적으로 증착 된다. 쌍 층(150)의 다양한 층화(layering)는 알려진 마스킹 증착 기술들에 의해 수행된다.
[00122] 일부 실시예들에서, 접착 영역(770)은 트렌치(750)의 트렌치 베이스(771) 및 측벽들(751)을 덮는 층이다.
[00123] 일부 실시예들에서, 양극 재료(an anode composition)(예: 흑연 혼합물 및 리튬/전자(lithium/electron) 전도성 접착제)(777)는 또한 트렌치(750)의 측벽들(751)을 덮는다.
[00124] 일부 실시예들에서, 배터리 구조(700)는 분리 층(735/115)이 있는 전해액 층(732A/114A 및 732B/114B)를 갖는다. 일부 실시예들에서, 전해액 층(들)(732A/732B)은, 전술한 바와 같이, 예를 들어 고체 폴리머 전해액(SPE)이다. 그러나, 모든 전해액 재료는 구조(700)에서 기능을 수행할 수 있을 것이다.
[00125] 음극(755/118)은 전도성 재료, 예를 들어 알루미늄(Al) 및/또는 앞서 상술한 기타 전도성 재료들과 같은 금속인 음극 접점(785/120)에 전기적으로 연결된다. 일부 실시예들에서, 음극 접점(785/120)은 코인 셀 전도성 스페이서 및/또는 케이싱(a coin cell conductive spacer and/or casing)과 같은 다른 상단 외부 접점(another top outside contact)(705)에 연결된다.
[00126] 일부 실시예들에서, 코인 셀 케이싱과 같은, 바닥 외부 접점(710)은 기판(760/110)에 부착된다.
[00127] 도 8은 층 쌍(150)을 사용하여 리튬 배터리를 제조 또는 프로세스(800) 방법의 플로 차트이고, 프로세스(800)에 의해 배터리는 40 ohm-cm2 미만(2.25E-6초의 전하-이동 시정수에 대응함)의 전극 인터페이스 저항, R1을 갖고, 2x103 ohm-cm2 미만(1.26E-2초의 전하-이동 시정수에 대응함)의 벌크 셀 저항, R2를 갖는다.
[00128] 프로세스(800)는, 상술한 바와 같이, 실리콘-기반 전극(110) 상에 얇은 반-유전체 층(111)을 형성하는 단계(810)에서 시작한다. 얇은 반-유전체 층(111)은 15 나노미터(nm) 및 30 nm의 얇은 반-유전체 층의 두께(121)를 갖는다.
[00129] 단계(820)에서, 용융-이온 전도 층(112)은, 상술한 바와 같이, 층 쌍(150)을 형성하기 위해 얇은 반-유전체 층(111) 상에 증착된다.
[00130] 단계(830)에서, 하나 또는 그 이상의 디바이스 층들이 디바이스(100/200/700)를 형성하기 위해 층 쌍(150)에 스택된다(stacked).
[00131] 본 발명의 다양한 실시예들에 대한 설명은 예시의 목적을 위해 제시된 것이지만, 본 발명이 개시된 실시예들이 전부라거나, 이들에 한정되는 것은 아니다. 다수의 수정들 및 변형들이 설명된 실시예들의 범위를 벗어나지 않고 당업계의 통상적인 기술자들에게 명백할 것이다. 예를 들어, 본 발명의 실시예들에 따라 개시된 반도체 디바이스들, 구조들 및 방법들은, 애플리케이션들, 하드웨어 및/또는 전자 시스템들에 채용될 수 있다. 본 발명의 실시예들을 구현하기 위한 적합한 하드웨어 및 시스템들은 개인용 컴퓨터, 통신 네트워크, 전자 상거래 시스템, 휴대용 통신 디바이스(예: 휴대폰 및 스마트폰), 솔리드 스테이트 미디어 스토리지 디바이스, 전문가 및 인공 지능 시스템, 기능 회로, 등을 포함할 수 있다. 반도체 디바이스들을 포함하는 시스템들 및 하드웨어들은 본 발명의 의도된 실시예들이다.
[00132] 본 명세서에 사용된 용어는 실시예들의 원리들과 시장에서 발견되는 기술들에 대한 실용적인 적용 또는 기술적인 개선을 설명하거나, 달리 본 명세서에 개시된 실시예들을 통상의 지식을 가진 다른 사람들이 이해할 수 있도록 하기 위해 선택되었다. 실질적으로 동일한 기능을 수행하고, 실질적으로 동일한 방식으로 작업하며, 실질적으로 동일한 용도를 가지며, 및/또는 유사한 단계들을 수행하는 서로 다른 용어로 설명된 디바이스, 컴포넌트, 엘리멘트, 특징, 장치, 시스템, 구조, 기술 및 방법들도 본 발명의 실시예들로 고려한다.

Claims (20)

  1. 복합 전극(A composite electrode)에 있어서, 상기 복합 전극은:
    실리콘-기반 전극;
    상기 실리콘-기반 전극 상에 직접적으로 배치되는 반-유전체(semi-dielectric) 층 - 상기 반-유전체 층은 15 나노미터(nm) 내지 30nm 사이의 반-유전체 층의 두께를 가짐 -; 및
    상기 반-유전체 층 상에 배치되는 용융-이온 전도(molten-ion conductive) 층을 포함하고, 상기 용융-이온 전도 층 및 반-유전체 층은 층 쌍(a layer pair)을 형성하고, 상기 용융-이온 전도 층은 리튬 이온들에 대하여 전도성이 높은 리튬 함유 염(a lithium containing salt)으로 만들어지며,
    상기 복합 전극은 40 ohm-cm2 미만의 저항을 갖는
    복합 전극.
  2. 제 1항에 있어서, 상기 복합 전극은 2.25E-6초 미만의 전하-이동 시정수(a charge-transfer time constant)를 갖는
    복합 전극.
  3. 제 1항에 있어서, 상기 반-유전체 층의 두께는 18 nm 내지 23 nm인
    복합 전극.
  4. 제 1항에 있어서, 상기 반-유전체 층은 리튬 화합물(a lithium compound)로 만들어지는
    복합 전극.
  5. 제 4항에 있어서, 상기 리튬 화합물은 플루오르화 리튬(LiF), 리튬 니오븀 산화물, 알루민산 리튬(LiAlO2), 티탄산 리튬(Li2TiO3), 및 리튬 니오바이트(LiNbO3) 중 하나 또는 그 이상인
    복합 전극.
  6. 제 4항에 있어서, 상기 리튬 화합물은 이산화티타늄, 산화 니오븀, 산화 루비듐, 산화 텅스텐, 산화 알루미늄, 산화 아연, 및 산화 지르코늄 중 어느 하나 또는 그 이상의 리튬화된 버전(a lithiated version)인
    복합 전극.
  7. 제 1항에 있어서, 상기 반-유전체 층은 이산화 티타늄, 산화 니오븀, 산화 루비듐, 산화 텅스텐, 산화 알루미늄, 산화 아연, 및 산화 지르코늄 중 어느 하나 또는 그 이상으로 만들어지는
    복합전극.
  8. 제 1항에 있어서, 상기 리튬 함유 염은 리튬 헥사플루오로포스페이트, 리튬 퍼클로레이트, 리튬 트리플루오로메탄설포네이트, 리튬 플루오라이드, LiBF4, LiBF6, 리튬 클로라이드, 리튬 인산 화합물들, 리튬 브롬화 화합물들, 리튬 비스(트리플루오로메탄설포닐)이미드(LiTFSI), 리튬 디플루오로(옥살레이토) 보레이트(LiDFOB), 및 리튬 비스(옥살레이토)보레이트(LiBOB) 중 하나 또는 그 이상인
    복합 전극.
  9. 제 1항에 있어서, 상기 용융-이온 전도 층은 1 nm 내지 50 nm 사이의 용융-이온 전도 층의 두께를 갖는
    복합 전극.
  10. 제 1항에 있어서, 상기 실리콘-기반 전극은 벌크 실리콘, 결정 실리콘, 비-결정(non-crystalline) 실리콘, 도핑 실리콘, 붕소 도핑 실리콘, 다공성 실리콘, 비-다공성(non-porous) 실리콘, 실리콘 게르마늄 합금, 및 탄소-도핑(carbon-doped) 실리콘-기반 합금 중 하나 또는 그 이상으로 만들어지는
    복합 전극.
  11. 제 1항에 있어서, 상기 복합 전극은 전도성 재료, 금속, 금속 질화물, 텅스텐(W), 구리(Cu), 티타늄(Ti), 백금(Pt), 니켈(Ni), 알루미늄(Al), 금(Au), 및 질화 티타늄(TiN) 중 하나 또는 그 이상으로 만들어지는 전극 접점(an electrode contact)을 더 포함하는
    복합 전극.
  12. 제 1항에 있어서, 상기 층 쌍은 실리콘-기반 전극 상에 직접적으로 배치되어 상기 층 쌍의 쌍 바닥 표면(a pair bottom surface)이 상기 실리콘-기반 전극의 전극 쌍 표면과 직접 물리적 및 전기적으로 접촉하게 하며, 전극 인터페이스가 상기 쌍 바닥 표면과 상기 전극 쌍 표면이 접촉하는 장소에 위치하는
    복합 전극.
  13. 에너지 저장 디바이스(An energy storage device)에 있어서, 상기 에너지 저장 디바이스는:
    제 1항에 청구된 복합 전극 - 층 쌍이 실리콘-기반 전극에서 트렌치의 트렌치 바닥 상에 위치함 -;
    상기 복합 전극 상에 그리고 상기 트렌치 내에 배치된 양극(an anode) 전극;
    상기 양극 상에 배치된 전해액 층(an electrolyte layer);
    상기 전해액 층 상에 배치된 음극(cathode) 전극; 및
    상기 양극 및 상기 음극 사이의 전자 흐름을 금지하는 분리 층(a separator layer)을 포함하는
    에너지 저장 디바이스.
  14. 제 13항에 있어서, 상기 전해액 층은 고체 폴리머 전해액(SPE), 고체 전해액, 하이브리드 폴리머/고체(polymer/solid) 전해액, 및 액성 전해액(a liquid electrolyte) 중 어느 하나인
    에너지 저장 디바이스.
  15. 제 13항에 있어서, 상기 디바이스는 2.25E-6초 미만의 전하-이동 시정수를 갖는 복합체로 구성되는
    에너지 저장 디바이스.
  16. 제 13항에 있어서, 상기 실리콘-기반 전극은 붕소 도핑된 결정 실리콘으로 만들어지고, 상기 반-유전체 층은 LiF로 만들어지며, 상기 용융-이온 전도 층은 비스(트리플루오로메탄설포닐)이미드(LiTFSI)로 만들어지고, 상기 전해액 층은 폴리카프롤락톤, 숙시노니트릴(SN), 및 리튬 비스(트리플루오로메탄술포닐) 이미드(LiTFSI)의 혼합물로 더 만들어진 고체 폴리머 전해액(SPE)로 만들어지는
    에너지 저장 디바이스.
  17. 전기 저장 디바이스를 만드는 방법에 있어서, 상기 방법은:
    실리콘-기반 전극 상에 반-유전체 층을 증착하는 단계:
    상기 반-유전체 층 상에 용융-이온 전도 층을 증착하여서 쌍 층(a pair layer)을 형성하는 단계 - 상기 층 쌍은 복합 전극을 형성하는 쌍 층 실리콘-기반 전극을 포함함 -;
    상기 쌍 층 상에 하나 또는 그 이상의 디바이스 층을 스택하는 단계를 포함하는
    전기 저장 디바이스를 만드는 방법.
  18. 제 17항에 있어서, 상기 디바이스 층들은 양극, 전해액, 분리 층, 및 음극 중 하나 또는 그 이상을 포함하는
    전기 저장 디바이스를 만드는 방법.
  19. 제 17항에 있어서, 상기 반-유전체 층은 15나노미터(nm) 내지 30nm 사이의 두께로 증착 되는
    전기 저장 디바이스를 만드는 방법.
  20. 제 17항에 있어서, 상기 복합 전극의 35 ohm-cm2 미만의 저항(a resistivity)을 갖고 2094 ohm-cm2 미만의 대량 이송 저항(mass transport resistivity)을 갖는
    전기 저장 디바이스를 만드는 방법.
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