KR20230042219A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

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KR20230042219A
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metal layer
bottom electrode
oxygen trapping
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타이웨이 치우
팅잉 션
치 샹
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샤먼 인더스트리알 테크놀로지 리서치 인스티튜트 컴퍼니 리미티드
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Abstract

본 발명은 반도체 소자 및 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자는 반도체 기판; 상기 반도체 기판 내에 위치하는 바닥 전극 금속층 및 상기 반도체 기판 상에 위치하는 탑 전극 금속층; 상기 바닥 전극 금속층과 탑 전극 금속층 사이에 위치하고 가변 저항을 갖는 저항 변화층; 상기 바닥 전극 금속층과 탑 전극 금속층 사이에 위치하고 또한 상기 저항 변화층 상에 위치하는 제1 산소 포획층; 및 상기 바닥 전극 금속층 내에 위치하는 제2 산소 포획층을 포함하되, 상기 반도체 기판, 상기 바닥 전극 금속층 및 제2 산소 포획층의 상면은 동일 평면에 놓이고, 상기 저항 변화층은 상기 반도체 기판, 상기 바닥 전극 금속층 및 상기 제2 산소 포획층을 커버한다.

Description

반도체 소자 및 반도체 소자의 제조 방법
관련 출원의 상호 참조
본 발명은 출원번호가 202010760550.9이고, 출원일자가 2020년 7월 31일이며, 명칭이 "반도체 소자 및 반도체 소자의 제조 방법”인 중국특허출원을 기반으로 제출하였고, 상기 중국특허출원의 우선권을 주장하는 바, 이의 모든 내용은 참조로서 본 발명에 인용된다.
본 발명은 반도체 기술분야에 관한 것으로, 구체적으로는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
저항 변화 메모리(RRAM, Resistive Random Access Memory)는 새로운 유형의 비휘발성 메모리로서 간단한 구조, 빠른 작업 속도, 낮은 전력 소비 및 안정적인 정보 유지와 같은 장점을 가져 차세대 비휘발성 메모리의 강력한 경쟁자 중 하나이다.
도 1은 종래의 저항 변화 메모리의 구조 모식도로서, 상기 저항 변화 메모리는 하부에서 상부로 순차적으로 적층 설치된 바닥 전극 금속층(104), 저항 변화층(108), 산소 포획층(110), 탑 전극 금속층(106)을 포함하고, 저항 변화 효과를 갖는 저항 변화층(108)은 외부 인가 전압의 작용 하에 저항 상태(고저항 상태 및 저저항 상태) 사이의 상호 변환을 거쳐 "0" 상태와 "1" 상태의 이진 정보 저장을 형성한다. 금속 산화물을 포함한 많은 재료는 모두 현저한 저항 변화 성능을 갖고 있고, 저항 변화 메커니즘은 산소 결손과 같은 결함의 축적으로 형성된 도전성 필라멘트를 기반으로 하며, 산소 포획층이 금속 산화물 저항 변화 재료 내의 산소 원자를 포획한 후, 저항 변화 재료에는 산소 결손이 남게 되는데, 산소 결손은 금속 산화물 저항 변화 재료의 주요한 결함이다.
종래의 저항 변화 메모리의 경우, 이의 저항 변화 구조는 한번에 모든 박막을 증착한 후, 식각으로 패턴을 정의하여 제조된다. 이러한 저항 변화 구조는 평판형 구조이므로, 저항 변화층에서 도전성 필라멘트가 형성되는 영역의 위치를 예측할 수 없는 바, 도전성 필라멘트는 저항 변화층의 양측 영역에 형성될 수 있을 뿐만 아니라 저항 변화층의 중간 영역에 위치할 수도 있으므로, 저항 변화 메모리 저항값의 균일성을 감소시켜 저항 변화 메모리의 신뢰성을 감소시키고, 저항 변화 메모리의 대규모 집적화 및 실제 응용을 방해한다.
본 발명의 실시예의 목적은 상기 기술적 과제를 적어도 해결하기 위해 반도체 소자 및 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는,
반도체 기판;
상기 반도체 기판 내에 위치하는 바닥 전극 금속층 및 상기 반도체 기판 상에 위치하는 탑 전극 금속층;
상기 바닥 전극 금속층과 탑 전극 금속층 사이에 위치하고 가변 저항을 갖는 저항 변화층;
상기 바닥 전극 금속층과 탑 전극 금속층 사이에 위치하고 또한 상기 저항 변화층 상에 위치하는 제1 산소 포획층; 및
상기 바닥 전극 금속층 내에 위치하는 제2 산소 포획층을 포함하되,
상기 반도체 기판, 상기 바닥 전극 금속층 및 제2 산소 포획층의 상면은 동일 평면에 놓이고, 상기 저항 변화층은 상기 반도체 기판, 상기 바닥 전극 금속층 및 상기 제2 산소 포획층을 커버한다.
여기서, 상기 반도체 소자는,
상기 저항 변화층과 제1 산소 포획층 사이에 위치하여 상기 저항 변화층 내의 산소 원자의 확산을 방지하는 산소 차단층을 더 포함한다.
여기서, 상기 제2 산소 포획층은 상기 바닥 전극 금속층의 중앙 영역에 위치한다.
여기서, 상기 바닥 전극 금속층의 상면의 가로 폭은 하면의 가로 폭보다 크고;
상기 바닥 전극 금속층 및 상기 제2 산소 포획층의 치수는 하기 관계를 만족시키며:
F1=D1-(2*D3);
H2=H1*F1/(D1-D2);
여기서, 상기 F1은 제2 산소 포획층의 최대 가로 폭이고, H2는 제2 산소 포획층의 깊이이며, H1은 바닥 전극 금속층의 깊이이고, D1은 바닥 전극 금속층의 상면의 가로 폭이며, D2는 바닥 전극 금속층의 하면의 가로 폭이고, D3은 바닥 전극 금속층의 두께이다.
여기서, 상기 제2 산소 포획층의 최대 가로 폭은 6nm보다 작거나 같다.
본 발명의 실시예는 또한 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은,
반도체 기판에 바닥 전극 금속층을 형성하되, 상기 바닥 전극 금속층에는 제2 산소 포획층이 포함되고, 상기 반도체 기판, 바닥 전극 금속층 및 제2 산소 포획층의 상면은 동일 평면에 놓이는 단계;
상기 반도체 기판, 상기 바닥 전극 금속층 및 상기 제2 산소 포획층의 상면에 저항 변화층 구성 재료, 제1 산소 포획층 구성 재료, 탑 전극 금속층 구성 재료를 순차적으로 증착하는 단계; 및
상기 저항 변화층 구성 재료, 제1 산소 포획층 구성 재료, 탑 전극 금속층 구성 재료를 패턴화하여 저항 변화층, 제1 산소 포획층, 탑 전극 금속층을 형성하되, 상기 저항 변화층은 가변 저항을 갖는 단계를 포함한다.
여기서, 상기 제조 방법은,
상기 저항 변화층 상에 산소 차단층 구성 재료를 증착하는 단계; 및
상기 산소 차단층 구성 재료를 패턴화하여 산소 차단층을 형성하되, 상기 산소 차단층은 상기 저항 변화층과 제1 산소 포획층 사이에 위치하여 상기 저항 변화층 내의 산소 원자의 확산을 방지하는 단계를 더 포함한다.
여기서, 반도체 기판에 바닥 전극 금속층을 형성하는 상기 단계는,
반도체 기판에 상면의 가로 폭이 하면의 가로 폭보다 큰 바닥 전극 노치를 형성하는 단계;
상기 바닥 전극 노치에 바닥 전극 금속층 구성 재료를 증착하고, 상기 바닥 전극 금속층 구성 재료의 중앙 영역에 제2 산소 포획층 노치를 형성하는 단계;
상기 제2 산소 포획층 노치에 제2 산소 포획층 재료를 증착하는 단계; 및
식각 공정 또는 화학적 기계 연마(CMP) 공정을 이용하여 돌출된 상기 바닥 전극 금속층 구성 재료 및 상기 제2 산소 포획층 재료를 제거하여 바닥 전극 금속층 및 제2 산소 포획층을 형성함으로써, 반도체 기판, 바닥 전극 금속층 및 제2 산소 포획층의 상면이 동일 평면에 놓이도록 하는 단계를 포함한다.
여기서, 상기 바닥 전극 금속층 및 상기 제2 산소 포획층의 치수는 하기 관계를 만족시키며:
F1=D1-(2*D3);
H2=H1*F1/(D1-D2);
여기서, 상기 F1은 제2 산소 포획층의 최대 가로 폭이고, H2는 제2 산소 포획층의 깊이이며, H1은 바닥 전극 금속층의 깊이이고, D1은 바닥 전극 금속층의 상면의 가로 폭이며, D2는 바닥 전극 금속층의 하면의 가로 폭이고, D3은 바닥 전극 금속층의 두께이다.
여기서, 상기 제2 산소 포획층의 최대 가로 폭은 6nm보다 작거나 같다.
종래 기술과 비교하여, 본 발명의 실시예에서 제공되는 반도체 소자는 두 층의 산소 포획층을 사용하고, 제1 산소 포획층은 반도체 소자의 저항 변화층 상에 위치하며, 제2 산소 포획층은 바닥 전극 금속층 내에 위치하고, 제2 산소 포획층은 저항 변화층의 특정 영역에서 결함의 형성을 유도함으로써, 반도체 소자에 포밍 전압이 인가되면, 도전성 필라멘트가 상기 결함 영역에 보다 집중적으로 형성되어 소자의 안정성 및 신뢰성이 향상된다.
본 발명의 다른 특징 및 이점은 아래 발명을 실시하기 위한 구체적인 내용 부분에서 상세히 설명될 것이다.
도면은 본 발명의 실시예에 대한 추가적인 이해를 제공하기 위한 것으로, 명세서의 일부를 구성하며, 아래 발명을 실시하기 위한 구체적인 내용과 함께 본 발명의 실시예를 해석하는 데 사용되나 본 발명의 실시예를 한정하지 않는다. 도면에서,
도 1은 종래의 저항 변화 메모리의 구조 모식도를 도시한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 바닥 전극 금속층의 단면도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 흐름도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법 중 한 단계의 흐름도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정 중 한 단계의 구조의 횡단면도를 도시한다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정 중 한 단계의 구조의 횡단면도를 도시한다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정 중 한 단계의 구조의 횡단면도를 도시한다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정 중 한 단계의 구조의 횡단면도를 도시한다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 저항 변화층에서 도전성 필라멘트의 형성 과정을 도시한다.
도 11은 본 발명의 일 실시예에 따른 바닥 전극 금속층 및 제2 산소 포획층의 치수 관계 모식도를 도시한다.
이제 첨부된 도면을 참조하여 본 발명의 다양한 예시적 실시예를 상세히 설명한다. 이들 실시예에 기재된 부재 및 단계의 상대적인 배치, 숫자 표현식 및 수치는 달리 구체적으로 설명하지 않는 한 본 발명의 범위를 한정하지 않는다는 점에 유의해야 한다.
아울러, 설명의 편의를 위해 첨부된 도면에 도시된 각 부분의 치수는 실제 비례 관계에 따라 도시된 것이 아님을 이해하여야 한다.
적어도 하나의 예시적인 실시예에 대한 아래 설명은 실제로 설명적인 것일 뿐, 본 발명 및 이의 응용 또는 사용을 제한하려는 의도가 결코 아니다.
관련 기술 분야의 통상의 지식을 가진 자에게 알려진 기술, 방법 및 기기는 자세히 논의되지 않을 수 있지만, 적절한 경우 이러한 기술, 방법 및 기기는 승인된 명세서의 일부로 간주되어야 한다.
여기에서 도시되고 논의된 모든 예에서, 임의의 구체적인 값은 단지 예시적인 것으로 해석되어야 하며 제한적인 것으로 해석되어서는 안된다. 따라서, 예시적인 실시예의 다른 예는 다른 값을 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 도시한다.
도 2를 참조하면, 반도체 소자는 반도체 기판(100)을 포함하고, 상기 반도체 기판(100)은 도핑되지 않은 단결정 실리콘, 불순물이 도핑된 단결정 실리콘, 실리콘 온 인슐레이터(SOI)와 같은 웨이퍼로부터 반도체 공정을 거쳐 형성된 다수의 소자 기능 영역을 갖는 웨이퍼일 수 있다. 반도체 기판(100) 내에 위치하는 바닥 전극 금속층(104)과 반도체 기판(100) 상에 위치하는 탑 전극 금속층(106)은 반도체 소자의 도전성 연결층을 구성하고, 바닥 전극 금속층(104) 및 탑 전극 금속층(106)은 하부 금속 인터커넥트층 및 상부 금속 인터커넥트층(도 2에 미도시)에 각각 연결된다. 바닥 전극 금속층(104) 및 탑 전극 금속층(106)의 구성 재료는 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN) 또는 탄탈륨 나이트라이드(TaN) 중 하나 이상일 수 있다. 저항 변화층(108)은 바닥 전극 금속층(104)과 탑 전극 금속층(106) 사이에 설치되어 바닥 전극 금속층(104)을 커버한다. 저항 변화층(108)의 측벽과 탑 전극 금속층(106)의 측벽은 수직으로 정렬된다. 저항 변화층(108)의 재료는 고저항 상태와 저저항 상태 사이에서 가역적 상변이를 겪으며 가변 저항을 갖는 재료이다. 예를 들어, 저항 변화층(108) 재료는 산화하프늄(HfOx), 산화알루미늄(AlOx), 산화탄탈륨(TaOx) 또는 산화하프늄알루미늄(HfAlO)과 같은 기타 복합 조합 중 하나 이상을 포함하는 전이 금속 산화물일 수 있다.
일부 실시예에서, 제1 산소 포획층(110)은 바닥 전극 금속층(104)과 탑 전극 금속층(106) 사이에 설치될 수 있고, 제1 산소 포획층(110)의 측벽과 탑 전극 금속층(106)의 측벽은 수직으로 정렬된다. 제1 산소 포획층(110)은 저항 변화층(108)보다 낮은 산소 농도를 갖고, 저항 변화층(108) 내의 저항 변화를 촉진하기 위해 저항 변화층(108)으로부터 산소 원자를 추출할 수 있다. 해당 실시예에서, 제1 산소 포획층(110)의 재료는 티타늄(Ti), 하프늄(Hf), 백금(Pt), 루테늄(Ru) 또는 기타 복합 금속막일 수 있다.
일부 실시예에서, 산소 차단층(105)은 바닥 전극 금속층(104)과 탑 전극 금속층(106) 사이에 설치될 수 있고, 산소 차단층(105)의 측벽 역시 탑 전극 금속층(106)의 측벽과 수직으로 정렬될 수 있다. 일부 구현예에서, 산소 차단층(105)은 하드 마스크 재료로 구성될 수 있고, 하드 마스크 재료는 산화알루미늄(Al2O3), 산화티타늄(TiOx), 질산화티타늄(TiON), 질산화규소(SiON), 이산화규소(SiO2), 탄화규소(SiC), 질화규소(SiNx) 또는 기타 복합 유전막을 포함한다. 산소 차단층(105)의 작용은 저항 변화층(108) 내의 산소 원자가 제1 산소 포획층(110)으로 확산되는 것을 방지하는 것이다.
도 2를 다시 참조하면, 반도체 소자는 제2 산소 포획층(210)을 더 포함하고, 제2 산소 포획층(210)은 바닥 전극 금속층(104) 내에 위치하며, 제2 산소 포획층(210)의 상면, 바닥 전극 금속층(104)의 상면 및 반도체 기판(100)의 상면은 정렬되고, 저항 변화층(108)은 반도체 기판(100), 바닥 전극 금속층(104) 및 제2 산소 포획층(210)을 커버한다.
일부 실시예에서, 바닥 전극 금속층(104)은 반도체 기판(100)을 관통하고, 바닥 전극 금속층(104)의 하면은 상부 금속 인터커넥트층에 연결되며, 바닥 전극 금속층(104)의 상면의 폭은 하면의 폭보다 크고, 바람직하게는, 바닥 전극 금속층(104)의 단면도는 역사다리꼴 형상일 수 있으며, 물론, 바닥 전극 금속층(104)의 상면의 폭이 하면의 폭보다 큰 조건을 만족하는 한 본 발명의 실시예는 바닥 전극 금속층(104)의 단면 프로파일을 한정하지 않는다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 바닥 전극 금속층(104)의 단면도를 도시한다.
본 발명의 실시예에서, 바닥 전극 금속층(104)의 두께를 변경함으로써 제2 산소 포획층(210)의 크기를 제어할 수 있고, 도 11에 도시된 바닥 전극 금속층과 제2 산소 포획층의 치수 관계 모식도로부터 하기 관계를 알 수 있다.
F1=D1-(2*D3);
H2=H1*F1/(D1-D2);
여기서, F1은 제2 산소 포획층의 최대 가로 폭이고, H2는 제2 산소 포획층의 깊이이며, H1은 바닥 전극 금속층의 깊이(즉 반도체 기판의 두께)이고, D1은 바닥 전극 금속층의 상면의 가로 폭이며, D2는 바닥 전극 금속층의 하면의 가로 폭이고, D3은 바닥 전극 금속층의 두께이다.
반도체 소자를 제조할 때, 일반적으로 반도체 기판 상의 바닥 전극 노치(바닥 전극 금속층 재료를 증착하는 데 사용됨)는 고정되어 있는데, 즉 D1, D2가 알려져 있는 경우, 상기 공식으로부터, 상기 노치에 바닥 전극 금속층 재료를 증착할 때 바닥 전극 금속층의 두께 D3를 제어함으로써 제2 산소 포획층의 크기를 제어할 수 있음을 알 수 있다.
일 실시예에서, 제2 산소 포획층(210)의 최대 가로 폭(즉 상면의 가로 폭)은 6nm보다 작거나 같다.
일부 실시예에서, 바닥 전극 금속층(104)의 상면의 가로 폭 값과 제2 산소 포획층(210)의 최대 가로 폭 값의 비는 20:3보다 크거나 같다. 도 3에 도시된 바와 같이, 예를 들어, 바닥 전극 금속층(104) 상면의 가로 폭은 40nm이고, 바닥 전극 금속층(104) 하면의 가로 폭은 30nm이며, 제2 산소 포획층(210)의 최대 가로 폭 값은 6nm이다.
언급해야 할 점은, 본 발명의 실시예는 제2 산소 포획층(210)이 바닥 전극 금속층(104)을 관통하지 않는 한, 제2 산소 포획층(210)의 크기를 구체적으로 한정하지 않는다.
제2 산소 포획층(210)은 저항 변화층(108)보다 낮은 산소 농도를 갖고, 저항 변화층(108) 내의 저항 변화를 촉진하기 위해 저항 변화층(108)으로부터 산소 원자를 추출할 수 있다. 각 실시예에서, 제2 산소 포획층(210)은 티타늄(Ti), 하프늄(Hf), 백금(Pt), 루테늄(Ru) 또는 기타 복합 금속막을 포함할 수 있다.
도 10을 참조하면, 반도체 소자가 제1 산소 포획층(110) 및 제2 산소 포획층(210)을 포함하므로, 제1 산소 포획층(110)은 저항 변화층(108) 상부의 산소 원자를 먼저 포획하는데, 이에 따라 저항 변화층(108) 상부의 결함이 발생하며, 결함이 축적됨에 따라 저항 변화층(108)에 상부에서 하부로 도전성 필라멘트가 형성된다. 제2 산소 포획층(210)은 저항 변화층(108) 하부의 산소 원자를 먼저 포획하고, 이에 따라 저항 변화층(108) 하부의 결함이 발생하며, 결함이 축적됨에 따라 저항 변화층(108)에 하부에서 상부로 도전성 필라멘트가 형성된다. 다시 말하면, 본 발명의 실시예에서, 반도체 소자의 저항 변화층(108)에는 반대 방향의 도전성 필라멘트가 형성된다. 제2 산소 포획층(210)은 저항 변화층(108)의 특정 영역(즉, 수직 방향에서 제2 산소 포획층(210)에 대응하는 저항 변화층(108)의 영역)에서 결함의 형성을 유도함으로써, 반도체 소자에 포밍 전압이 인가되면, 도전성 필라멘트가 상기 결함 영역에 보다 집중적으로 형성되어 소자의 안정성 및 신뢰성이 향상된다.
일부 실시예에서, 제2 산소 포획층(210)은 바닥 전극 금속층(104)의 중간 영역(도 3에 도시된 바와 같이, 상기 중간 영역은 가로 방향에서 바닥 전극 금속층(104)의 중간 영역을 의미함)에 위치하므로, 반도체 소자에 포밍 전압이 인가되면, 도전성 필라멘트는 저항 변화층(108)의 중앙 영역에 보다 집중적으로 형성된다.
본 발명은 또한 반도체 소자의 제조 방법을 제공한다. 도 4에 도시된 바와 같이, 상기 제조 방법은,
반도체 기판에 바닥 전극 금속층을 형성하되, 상기 바닥 전극 금속층에는 제2 산소 포획층이 포함되고, 상기 반도체 기판, 바닥 전극 금속층 및 제2 산소 포획층의 상면은 동일 평면에 놓이는 단계 S21;
상기 반도체 기판, 상기 바닥 전극 금속층 및 상기 제2 산소 포획층의 상면에 저항 변화층 구성 재료, 제1 산소 포획층 구성 재료, 탑 전극 금속층 구성 재료를 순차적으로 증착하는 단계 S22; 및
상기 저항 변화층 구성 재료, 제1 산소 포획층 구성 재료, 탑 전극 금속층 구성 재료를 패턴화하여 저항 변화층, 제1 산소 포획층, 탑 전극 금속층을 형성하되, 상기 저항 변화층은 가변 저항을 갖는 단계 S23을 포함한다.
일부 실시예에서, 상기 제조 방법은, 상기 저항 변화층 상에 산소 차단층 구성 재료를 증착하는 단계; 및 상기 산소 차단층 구성 재료를 패턴화하여 산소 차단층을 형성하되, 상기 산소 차단층은 상기 저항 변화층과 제1 산소 포획층 사이에 위치하여 상기 저항 변화층 내의 산소 원자의 확산을 방지하는 단계를 포함한다.
일부 실시예에서, 도 5에 도시된 바와 같이, 상기 단계 S21은,
반도체 기판에 상면의 가로 폭이 하면의 가로 폭보다 큰 바닥 전극 노치를 형성하는 단계 S211;
상기 바닥 전극 노치에 바닥 전극 금속층 구성 재료를 증착하고, 상기 바닥 전극 금속층 구성 재료의 중앙 영역에 제2 산소 포획층 노치를 형성하는 단계 S212;
상기 제2 산소 포획층 노치에 제2 산소 포획층 재료를 증착하는 단계 S213; 및
식각 공정 또는 화학적 기계 연마(CMP) 공정을 이용하여 돌출된 상기 바닥 전극 금속층 구성 재료 및 상기 제2 산소 포획층 재료를 제거하여 바닥 전극 금속층 및 제2 산소 포획층을 형성함으로써, 반도체 기판, 바닥 전극 금속층 및 제2 산소 포획층의 상면이 동일 평면에 놓이도록 하는 단계 S214를 포함한다.
이하에서는 도 6 내지 도 9를 참조하여 도 5에 도시된 반도체 기판에 바닥 전극 금속층 및 제2 산소 포획층을 형성하는 과정을 설명한다.
도 6에 도시된 바와 같이, 하나의 반도체 기판(100)을 제공하고, 반도체 기판에 바닥 전극 노치를 형성하며, 상기 노치는 반도체 기판(100)을 관통하고, 상기 노치 상면의 가로 폭은 하면의 가로 폭보다 크다.
도 7에 도시된 바와 같이, 상기 바닥 전극 노치에 바닥 전극 금속층 구성 재료(14)를 증착하는데, 바닥 전극 금속층 구성 재료의 특성으로 인해 바닥 전극 금속층 구성 재료를 증착할 때, 중앙 영역에 하나의 V자형 노치가 형성된다.
도 8에 도시된 바와 같이, 상기 V자형 노치에는 산소 포획층 구성 재료(10)가 증착된다.
도 9에 도시된 바와 같이, 식각 공정 또는 화학적 기계 연마(CMP) 공정을 이용하여 돌출된 산소 포획층 구성 재료(10) 및 바닥 전극 금속층 구성 재료(14)를 제거하여 바닥 전극 금속층(104) 및 제2 산소 포획층(210)을 형성함으로써, 반도체 기판, 바닥 전극 금속층 및 제2 산소 포획층의 상면이 동일 평면에 놓이도록 한다.
일 실시예에서, 바닥 전극 금속층 및 제2 산소 포획층의 치수는 하기 관계를 만족시키며:
F1=D1-(2*D3);
H2=H1*F1/(D1-D2);
여기서, 상기 F1은 제2 산소 포획층의 최대 가로 폭이고, H2는 제2 산소 포획층의 깊이이며, H1은 바닥 전극 금속층의 깊이이고, D1은 바닥 전극 금속층의 상면의 가로 폭이며, D2는 바닥 전극 금속층의 하면의 가로 폭이고, D3은 바닥 전극 금속층의 두께이다.
반도체 소자를 제조할 때, 일반적으로 반도체 기판 상의 바닥 전극 노치는 고정되어 있는데, 즉 D1, D2가 알려져 있는 경우, 상기 공식으로부터, 상기 바닥 전극 노치에 바닥 전극 금속층 재료를 증착할 때 바닥 전극 금속층의 두께 D3을 제어함으로써 제2 산소 포획층의 크기를 제어할 수 있음을 알 수 있다.
일 실시예에서, 제2 산소 포획층(210)의 최대 가로 폭은 6nm보다 작거나 같다.
다른 실시예에서, 바닥 전극 금속층(104)의 상면의 가로 폭과 제2 산소 포획층(210)의 최대 가로 폭의 비는20:3보다 크거나 같다.
본 발명의 상기 실시예에서 제공되는 반도체 소자를 통해, 제2 산소 포획층은 저항 변화층의 특정 영역에서 결함의 형성을 유도함으로써, 반도체 소자에 포밍 전압이 인가되면, 도전성 필라멘트가 상기 결함 영역에 보다 집중적으로 형성되어 소자의 안정성 및 신뢰성이 향상된다.
전술한 설명은 임의의 당업자가 본 발명의 내용을 구현 및 사용할 수 있도록 하기 위한 것이며, 특정 응용 및 그 요구사항의 맥락에서 제공된다. 또한, 본 발명의 실시예에 대한 전술한 설명은 단지 예시 및 설명의 목적으로 제시된다. 이들은 완전하거나 공개된 형태에 대한 적용을 제한하기 위한 것이 아니다. 따라서, 많은 수정 및 변형이 당업자에게 명백할 것이고, 여기에 정의된 일반적인 원리는 본 발명의 사상 및 범위를 벗어나지 않고 다른 실시예 및 응용에 적용될 수 있다. 또한, 전술한 실시예의 논의는 본 발명을 제한하도록 의도되지 않는다. 따라서, 본 발명은 도시된 실시예로 한정되는 것으로 의도되지 않고, 본 명세서에 개시된 원리 및 특징과 일치하는 가장 넓은 범위가 부여되어야 한다.

Claims (10)

  1. 반도체 소자로서,
    반도체 기판;
    상기 반도체 기판 내에 위치하는 바닥 전극 금속층 및 상기 반도체 기판 상에 위치하는 탑 전극 금속층;
    상기 바닥 전극 금속층과 탑 전극 금속층 사이에 위치하고 가변 저항을 갖는 저항 변화층;
    상기 바닥 전극 금속층과 탑 전극 금속층 사이에 위치하고 또한 상기 저항 변화층 상에 위치하는 제1 산소 포획층; 및
    상기 바닥 전극 금속층 내에 위치하는 제2 산소 포획층
    을 포함하되, 상기 반도체 기판, 상기 바닥 전극 금속층 및 제2 산소 포획층의 상면은 동일 평면에 놓이고, 상기 저항 변화층은 상기 반도체 기판, 상기 바닥 전극 금속층 및 상기 제2 산소 포획층을 커버하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 소자는,
    상기 저항 변화층과 제1 산소 포획층 사이에 위치하여 상기 저항 변화층 내의 산소 원자의 확산을 방지하는 산소 차단층을 더 포함하는, 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 산소 포획층은 상기 바닥 전극 금속층의 중앙 영역에 위치하는, 반도체 소자.
  4. 제3항에 있어서,
    상기 바닥 전극 금속층의 상면의 가로 폭은 하면의 가로 폭보다 크고;
    상기 바닥 전극 금속층 및 상기 제2 산소 포획층의 치수는 하기 관계를 만족시키며:
    F1=D1-(2*D3);
    H2=H1*F1/(D1-D2);
    여기서, 상기 F1은 제2 산소 포획층의 최대 가로 폭이고, H2는 제2 산소 포획층의 깊이이며, H1은 바닥 전극 금속층의 깊이이고, D1은 바닥 전극 금속층의 상면의 가로 폭이며, D2는 바닥 전극 금속층의 하면의 가로 폭이고, D3은 바닥 전극 금속층의 두께인, 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 산소 포획층의 최대 가로 폭은 6nm보다 작거나 같은, 반도체 소자.
  6. 반도체 소자의 제조 방법으로서,
    반도체 기판에 바닥 전극 금속층을 형성하되, 상기 바닥 전극 금속층에는 제2 산소 포획층이 포함되고, 상기 반도체 기판, 바닥 전극 금속층 및 제2 산소 포획층의 상면은 동일 평면에 놓이는 단계;
    상기 반도체 기판, 상기 바닥 전극 금속층 및 상기 제2 산소 포획층의 상면에 저항 변화층 구성 재료, 제1 산소 포획층 구성 재료, 탑 전극 금속층 구성 재료를 순차적으로 증착하는 단계; 및
    상기 저항 변화층 구성 재료, 제1 산소 포획층 구성 재료, 탑 전극 금속층 구성 재료를 패턴화하여 저항 변화층, 제1 산소 포획층, 탑 전극 금속층을 형성하되, 상기 저항 변화층은 가변 저항을 갖는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제조 방법은,
    상기 저항 변화층 상에 산소 차단층 구성 재료를 증착하는 단계; 및
    상기 산소 차단층 구성 재료를 패턴화하여 산소 차단층을 형성하되, 상기 산소 차단층은 상기 저항 변화층과 제1 산소 포획층 사이에 위치하여 상기 저항 변화층 내의 산소 원자의 확산을 방지하는 단계를 더 포함하는, 반도체 소자의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    반도체 기판에 바닥 전극 금속층을 형성하는 상기 단계는,
    반도체 기판에 상면의 가로 폭이 하면의 가로 폭보다 큰 바닥 전극 노치를 형성하는 단계;
    상기 바닥 전극 노치에 바닥 전극 금속층 구성 재료를 증착하고, 상기 바닥 전극 금속층 구성 재료의 중앙 영역에 제2 산소 포획층 노치를 형성하는 단계;
    상기 제2 산소 포획층 노치에 제2 산소 포획층 재료를 증착하는 단계; 및
    식각 공정 또는 화학적 기계 연마(CMP) 공정을 이용하여 돌출된 상기 바닥 전극 금속층 구성 재료 및 상기 제2 산소 포획층 재료를 제거하여 바닥 전극 금속층 및 제2 산소 포획층을 형성함으로써, 반도체 기판, 바닥 전극 금속층 및 제2 산소 포획층의 상면이 동일 평면에 놓이도록 하는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 바닥 전극 금속층 및 상기 제2 산소 포획층의 치수는 하기 관계를 만족시키며:
    F1=D1-(2*D3);
    H2=H1*F1/(D1-D2);
    여기서, 상기 F1은 제2 산소 포획층의 최대 가로 폭이고, H2는 제2 산소 포획층의 깊이이며, H1은 바닥 전극 금속층의 깊이이고, D1은 바닥 전극 금속층의 상면의 가로 폭이며, D2는 바닥 전극 금속층의 하면의 가로 폭이고, D3은 바닥 전극 금속층의 두께인, 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 산소 포획층의 최대 가로 폭은 6nm보다 작거나 같은, 반도체 소자의 제조 방법.
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