KR20230039559A - 리세스된 금속 에칭 방법들 - Google Patents

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KR20230039559A
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왕근 조
진 리
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본원에 기술된 구현예들은 일반적으로, 전자 디바이스들 및 전자 디바이스 제조에 관한 것이다. 보다 특히, 본 개시의 일부 구현예들은 메모리 디바이스들, 예를 들어, 매립형 워드-라인들을 갖는 동적 랜덤-액세스 메모리 셀들을 제조하는 방법들을 제공한다. 일 구현예에서, 전자 디바이스를 제조하는 방법이 제공된다. 방법은 리세스된 금속층을 형성하기 위해 금속층을 제1 사전결정된 깊이까지 리세싱하는 단계를 포함한다. 금속층은 기판 상에 형성된 복수의 피쳐들의 각 피쳐를 적어도 부분적으로 충전하며, 각 피쳐는 피쳐 깊이를 갖는다. 방법은 리세스된 금속층 상에 금속-탄화물 층을 형성하기 위해 리세스된 금속층을 탄소-함유 플라즈마에 노출시키는 단계를 추가로 포함한다. 방법은 금속-탄화물 층 및 리세스된 금속층을 에칭함으로써 리세스된 금속층을 제2 사전결정된 깊이까지 리세싱하는 단계를 추가로 포함한다.

Description

리세스된 금속 에칭 방법들{RECESSED METAL ETCHING METHODS}
[0001] 본 개시내용의 구현예들은 일반적으로, 전자 디바이스들 및 전자 디바이스 제조에 관한 것이다. 더욱 구체적으로, 본 개시내용의 일부 구현예들은 메모리 디바이스들, 예를 들어, 매립형 워드-라인(buried word-line)들을 갖는 동적 랜덤-액세스 메모리 셀들을 제공한다.
[0002] 반도체 디바이스들의 제조는 원하는 크기 및 간격을 갖는 하나 이상의 재료들을 형성하는 것(예컨대, 패터닝하는 것)을 포함한다. 예를 들어, 전도성 재료들은 전도성 라인들, 예컨대, 액세스 라인들(예컨대, 워드-라인들), 디지트 라인들(예를 들어, 감지 라인들, 비트라인들), 전도성 콘택트들, 및 전도성 트레이스들로 패터닝될 수 있다. 다른 피쳐들이 패터닝되어, 예를 들어, 메모리 셀들의 선택 디바이스들, 메모리 저장 엘리먼트들, 및 전자 디바이스들의 다른 컴포넌트들을 형성할 수 있다.
[0003] 전자 디바이스들의 피쳐 크기가 계속 축소됨에 따라, 균일한 임계 치수들을 갖는 피쳐들의 패턴들을 형성하는 것이 점점 더 어려워지고 있다. 피쳐들 사이의 임계 치수들의 이러한 변동은 패턴-관련 차이들로 이어질 수 있다. 이러한 것들과 같은 패턴-관련 차이들은 PLE(pattern loading effect)들로 지칭된다. 예를 들어, 넓은 피쳐들에 증착된 전도성 재료는 일반적으로, 좁은 피쳐들에 증착된 동일한 전도성 재료보다 더 빠른 레이트(rate)로 에칭된다. 에칭률의 이러한 변동은 좁은 피쳐들에 비해 넓은 피쳐들에 증착되는 재료의 깊이 변동을 초래할 수 있으며, 이는 후속 프로세싱에 악영향을 미칠 수 있다.
따라서, 기판 상에 형성된 피쳐들에 형성된 전도성 재료들을 에칭하는 개선된 방법들이 필요하다.
[0005] 본 개시내용의 구현예들은 일반적으로, 전자 디바이스들 및 전자 디바이스 제조에 관한 것이다. 더욱 구체적으로, 본 개시내용의 일부 구현예들은 메모리 디바이스들, 예를 들어, 매립형 워드-라인들을 갖는 동적 랜덤-액세스 메모리 셀들을 제공한다.
[0006] 일 양태에서, 전자 디바이스를 제조하는 방법이 제공된다. 방법은 리세스된 금속 층을 형성하기 위해 금속 층을 제1 사전결정된 깊이까지 리세스하는 단계를 포함한다. 금속 층은 기판 상에 형성된 복수의 피쳐들의 각각의 피쳐를 적어도 부분적으로 충전하며, 각각의 피쳐는 피쳐 깊이를 갖는다. 방법은, 리세스된 금속 층 상에 금속-탄화물 층을 형성하기 위해, 리세스된 금속 층을 탄소-함유 플라즈마에 노출시키는 단계를 추가로 포함한다. 방법은, 금속-탄화물 층 및 리세스된 금속 층을 에칭함으로써 리세스된 금속 층을 제2 사전결정된 깊이까지 리세스하는 단계를 추가로 포함한다.
[0007] 구현예들은 하기 중 하나 이상을 포함할 수 있다. 금속 층은 구리(Cu), 코발트(Co), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 몰리브덴(Mo), 백금(Pt), 탄탈(Ta), 티탄(Ti), 로듐(Rh), 또는 이들의 조합을 포함할 수 있다. 탄소-함유 플라즈마는 탄소-함유 가스, 불활성 가스, 및 선택적으로 산소의 플라즈마 유출물들을 포함할 수 있다. 탄소-함유 가스는 메탄(CH4), 아세틸렌(C2H2), 에틸렌(C2H4), 프로필렌(C3H6), 프로판(C3H8), 헥산(C6H14), 벤젠(C6H6), 이소프렌(C5H8), 부타디엔(C4H6), 이들의 이성질체들, 또는 이들의 조합으로부터 선택될 수 있다. 불활성 가스는 아르곤(Ar)일 수 있다. 제2 사전결정된 깊이는 피쳐 깊이의 약 50% 미만일 수 있다. 제1 사전결정된 깊이는 피쳐 깊이의 약 90% 이하일 수 있다. 리세스된 금속 층은 매립형 워드-라인을 형성하며, 전자 디바이스는 동적 랜덤 액세스 메모리 디바이스일 수 있다.
[0008] 다른 양태에서, 전자 디바이스를 제조하는 방법이 제공된다. 방법은, 복수의 트렌치들을 상부에 갖는 기판을 제공하는 단계를 포함하며, 각각의 트렌치는 트렌치 깊이를 가지고, 트렌치 깊이보다 더 큰 두께를 갖는 금속 층으로 충전된다. 방법은 리세스된 금속 층을 형성하기 위해, 금속 층의 제1 부분을 제1 사전결정된 깊이까지 제거하도록 벌크 에칭을 수행하는 단계를 추가로 포함한다. 방법은, 리세스된 금속 층 상에 금속-탄화물 층을 형성하기 위해, 리세스된 금속 층을 탄소-함유 플라즈마에 노출시키는 단계를 추가로 포함한다. 방법은 리세스된 금속 층의 제2 부분을 복수의 트렌치들 내의 제2 사전결정된 깊이까지 제거하도록 트렌치 에칭을 수행하는 단계를 추가로 포함한다. 금속-탄화물 층은 트렌치 에칭 동안 리세스된 금속 층 상에 배치된다.
[0009] 구현예들은 하기 중 하나 이상을 포함할 수 있다. 금속 층은, 구리(Cu), 코발트(Co), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 몰리브덴(Mo), 백금(Pt), 탄탈(Ta), 티탄(Ti), 로듐(Rh), 또는 이들의 조합을 포함할 수 있다. 탄소-함유 플라즈마는 탄소-함유 가스, 불활성 가스, 및 선택적으로 산소의 플라즈마 유출물들을 포함할 수 있다. 탄소-함유 가스는 메탄(CH4), 아세틸렌(C2H2), 에틸렌(C2H4), 프로필렌(C3H6), 프로판(C3H8), 헥산(C6H14), 벤젠(C6H6), 이소프렌(C5H8), 부타디엔(C4H6), 이들의 이성질체들, 또는 이들의 조합으로부터 선택될 수 있다. 벌크 에칭은 기판을 염소-함유 가스 전구체 및 산소-함유 가스 전구체의 플라즈마 유출물들에 노출시키는 것을 포함할 수 있다. 트렌치 에칭은 기판을 염소-함유 가스 전구체 및 산소-함유 가스 전구체의 플라즈마 유출물들에 노출시키는 것을 포함할 수 있다. 리세스된 금속 층은 매립형 워드-라인을 형성할 수 있으며, 전자 디바이스는 동적 랜덤 액세스 메모리 디바이스이다.
[0010] 또 다른 양태에서, 전자 디바이스를 제조하는 방법이 제공된다. 방법은 복수의 트렌치들을 상부에 갖는 기판을 제공하는 단계를 포함하며, 각각의 트렌치는 트렌치 깊이 및 개구 폭을 가지고, 트렌치 깊이보다 더 큰 두께를 갖는 금속 층으로 충전된다. 제1 트렌치는 제2 트렌치의 제2 개구보다 더 큰 제1 개구를 갖는다. 방법은 제1 트렌치 및 제2 트렌치에 리세스된 금속 층을 형성하기 위해 금속 층을 제1 사전결정된 깊이까지 리세스하는 단계를 추가로 포함한다. 방법은 제1 트렌치 및 제2 트렌치 내의 리세스된 금속 층 상에 금속-탄화물 층을 형성하기 위해, 리세스된 금속 층을 탄소-함유 플라즈마에 노출시키는 단계를 추가로 포함한다. 제1 트렌치 내의 금속 탄화물 층은 제2 트렌치 내의 금속 탄화물 층보다 더 두껍다. 방법은 금속-탄화물 층이 리세스된 금속 층 상에 배치되어 있는 동안 리세스된 금속 층을 제2 사전결정된 깊이까지 리세스하는 단계를 추가로 포함하며, 제2 트렌치 내의 금속-탄화물 층 및 리세스된 금속 층의 에칭률은 제1 트렌치 내의 금속 탄화물 층 및 리세스된 금속 층의 에칭률보다 더 크다.
[0011] 구현예들은 하기 중 하나 이상을 포함할 수 있다. 금속 층은 루테늄 또는 텅스텐을 포함할 수 있다. 탄소-함유 플라즈마는 메탄 및 아르곤의 플라즈마 유출물들을 포함할 수 있다. 금속 층을 제1 사전결정된 깊이까지 리세스하는 단계는 기판을 염소(Cl2) 및 산소(O2)의 플라즈마 유출물들에 노출시키는 단계를 포함할 수 있다. 제2 사전결정된 깊이는 트렌치 깊이의 약 50% 미만일 수 있다. 제1 사전결정된 깊이는 트렌치 깊이의 약 90% 이하를 포함할 수 있다.
[0012] 또 다른 양태에서, 비-일시적인 컴퓨터 판독가능 매체는 프로세서에 의해 실행될 때, 프로세스로 하여금 상기 장치 및/또는 방법의 동작들을 수행하게 하는 명령들을 저장한다.
[0013] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 구현예들의 보다 구체적인 설명이 구현예들을 참조로 하여 이루어질 수 있는데, 이러한 구현예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 구현예들을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 것에 주목해야 하며, 이는 본 개시내용이 다른 균등하게 유효한 구현예들을 허용할 수 있기 때문이다.
[0014] 도 1은 본 개시내용의 하나 이상의 양태들에 따른, 기판에서 피쳐를 에칭하는 방법의 흐름도를 예시한다.
[0015] 도 2a 내지 도 2f는 본 개시내용의 하나 이상의 양태들에 따른, 전자 디바이스를 형성하기 위한 에칭 프로세스의 다양한 스테이지들을 예시한다.
[0016] 도 3은 본 개시내용의 하나 이상의 양태들을 수행하는 데 사용될 수 있는 플라즈마 프로세싱 챔버의 일 예의 단면도를 예시한다.
[0017] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 구현예의 엘리먼트들 및 특징들이 추가적인 설명 없이 다른 구현예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0018] 하기 개시내용은 기판 상에 형성된 전도성 피쳐들의 에칭 프로세스들을 기술한다. 본 개시내용의 다양한 구현예들의 철저한 이해를 제공하기 위해 하기 설명 및 도 1 내지 도 3에서 특정 세부사항들이 제시된다. 에칭과 종종 연관되는 널리 알려진 구조들 및 시스템들을 기술하는 하기 세부사항들은 다양한 구현예들의 설명을 불필요하게 모호하게 하는 것을 피하기 위해 다음의 개시내용에서 제시되지 않는다. 부가하여, 본원에 기술된 장치 설명은 예시적이고, 본원에 기술된 구현예들의 범위를 제한하는 것으로 이해 또는 해석되지 않아야 한다.
[0019] 도면들에 도시된 세부사항들, 동작들, 치수들, 각도들, 및 다른 특징들 중 다수는 단지 특정 구현예들을 예시한다. 따라서, 다른 구현예들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 세부사항들, 컴포넌트들, 치수들, 각도들 및 특징들을 가질 수 있다. 부가하여, 본 개시내용의 추가 구현예들은 하기에 기술되는 세부사항들 중 몇몇 없이도 실시될 수 있다.
[0020] 본 개시내용의 구현예들은, 전도성 피쳐들을 포함하는 전자 디바이스들에서 사용되는 전도성 재료들의 에칭 방법들, 및 에칭된 피쳐 깊이의 개선된 균일성을 갖는 전도성 피쳐들, 예를 들어, DRAM 디바이스들에서 형성된 비트라인 구조(bitline structure)들 또는 매립형 워드-라인 구조(bWL)들을 형성하기 위한 방법들에 관한 것이다.
[0021] 현재의 종래의 에칭 프로세스들은 통상적으로, 상이한 임계 치수들을 갖는 피쳐들에 증착된 금속성 재료들을 상이한 레이트들로 에칭하며, 이는 패턴 또는 깊이 로딩 문제들로 이어질 수 있다. 본원에 기술되는 구현예들은 상이한 치수들을 갖는 피쳐들에서 금속성 재료들의 더 균일한 에칭률을 제공하기 위해 금속-탄화물 패시베이션 층을 사용한다.
[0022] 본원에서 사용되는 용어 "동적 액세스 랜덤 메모리" 또는 "DRAM"은 커패시터 상에 전하의 패킷을 저장함으로써(또는 0의 경우 저장하지 않음) 데이텀 비트(datum bit)를 저장하는 메모리 셀을 지칭하며, 전하는 액세스 트랜지스터를 통해 커패시터 상으로 게이팅되고, 동일한 트랜지스터를 켜고 트랜지스터 출력 상의 상호연결 라인 상에 전하 패킷을 덤핑함으로써 생성된 전압 섭동(voltage perturbation)을 확인함으로써 감지된다. 따라서, 단일 DRAM 셀은 하나의 트랜지스터와 하나의 커패시터로 제조된다. 전통적으로, DRAM 셀들은 매립형 워드-라인 구조에 리세스된 고 일 함수 금속 구조들을 갖는다. DRAM 디바이스에서, 기판 위에 위치된 금속 레벨에 비트라인이 형성되는 한편, 기판의 표면에서 폴리실리콘 게이트 레벨에 워드-라인이 형성된다. 매립형 워드-라인(bWL) 디바이스에서, 워드-라인은 게이트 전극으로서 금속을 사용하여 반도체 기판의 표면 아래에 매립된다.
[0023] 일부 구현예들에서, 개시된 구현예들을 수행하는 것으로부터 제조되는 기판들의 타입들은 개시된 구현예들을 수행하기 전에 기판 상의 피쳐들의 종횡비들에 의존할 수 있다. 종횡비들은 피쳐의 깊이와 피쳐의 임계 치수(예를 들어, 폭/직경)의 비교이다. 일부 구현예들에서, 기판 상의 피쳐들은 적어도 약 2:1, 적어도 약 3:1, 적어도 약 4:1, 적어도 약 6:1, 적어도 약 10:1, 또는 더 높은 종횡비를 가질 수 있다. 피쳐는 또한, 개구 근처의 치수, 예를 들어, 약 5 nm 내지 약 500 nm, 예를 들어, 약 25 nm 내지 약 300 nm, 또는 약 10 nm 내지 약 100 nm의 개구 직경 또는 라인 폭을 가질 수 있다. 피쳐는 또한, 약 10 nm 내지 약 1000 nm, 예를 들어, 약 50 nm 내지 약 300 nm 또는 약 75 nm 내지 약 100 nm의 깊이를 가질 수 있다. DRAM 애플리케이션에 대한 적어도 하나의 예에서, 피쳐는 약 10 nm 내지 약 30 nm의 라인 간격과 함께 약 10 nm 내지 약 40 nm의 라인 폭(예를 들어, ~20 nm 간격을 갖는 ~24 nm 라인 폭; ~30 nm 간격을 갖는 ~35 nm 라인 폭; 또는 ~6 nm 간격을 갖는 ~12 nm 라인 폭)을 갖는다.
[0024] 본 개시내용의 하나 이상의 구현예들은 일반적으로, 비트라인 구조들, 워드-라인 구조들, 및/또는 게이트 스택들에서 구현될 수 있는 바와 같이, 박막 내화 금속(예를 들어, 루테늄, 텅스텐, 몰리브덴, 코발트)으로부터 형성된 하나 이상의 저-비저항 피쳐들을 포함하는 구조들을 제공한다. 일부 구현예들은 워드-라인 구조들을 형성하기 위한 방법들을 포함한다. 예로서, 본 개시내용의 구현예들에 따라 형성된 워드-라인 구조는 DRAM 타입 집적 회로와 같은 메모리 타입 반도체 디바이스일 수 있다.
[0025] 도 1은 본 개시내용의 하나 이상의 양태들에 따른, 기판에서 피쳐를 에칭하는 방법(100)의 흐름도를 예시한다. 도 2a 내지 도 2e는 본 개시내용의 하나 이상의 양태들에 따른, 전자 디바이스(200)를 형성하기 위한 에칭 프로세스의 다양한 스테이지들을 예시한다. 방법(100) 및 도 2a 내지 도 2e가 고종횡비 피쳐, 예를 들어, 트렌치에 증착된 금속-함유 층을 에칭하는 맥락에서 논의되지만, 방법(100)은 다른 타입들의 기판들에서 다른 피쳐들을 에칭하는 데 사용될 수 있다는 것이 이해되어야 한다. 일반적으로, 방법(100)은 DRAM, 플래시 메모리 및 로직 디바이스들의 HAR 프로세스들뿐만 아니라 HAR 라인/공간 패턴들(예를 들어, 게이트 라인, 비트라인, 워드-라인, 및 상호연결 라인 에칭들)에 적용 가능하다. 예를 들어, DRAM 애플리케이션들에서, 매립형 워드-라인들을 형성하기 위한 라인/공간 에칭들이 이루어진다.
[0026] 도 2a를 참조하면, 방법(100)은 동작(110)에서 기판을 제공함으로써 시작된다. 기판은 도 2a에 도시된 기판(202)일 수 있다. 기판(202)은 실리콘 기판일 수 있다. 기판(202)은 기판(202)에 복수의 피쳐들, 예를 들어, 복수의 트렌치들(204a 내지 204d)(일괄적으로는, 트렌치들(204))을 포함한다. 트렌치들(204)은 리세스된 채널을 형성한다. 트렌치들(204)은 최하부(206) 및 측벽(들)(208)을 갖는다. 당업자에 의해 인식될 바와 같이, 각각의 트렌치(204)의 폭은 측벽(들)(208)에 의해 정의된다. 복수의 트렌치들(204)은 약 10 nm 내지 약 100 nm, 약 10 nm 내지 약 80 nm, 약 10 nm 내지 약 70 nm, 약 10 nm 내지 약 60 nm, 약 10 nm 내지 약 50 nm, 또는 약 10 nm 내지 약 40 nm의 범위를 포함지만 이로 제한되지 않는 약 5 nm 내지 약 500 nm의 범위 내의 폭을 갖도록 형성될 수 있다. 일부 구현예들에서, 트렌치들(204) 중 하나 이상은 서로에 대해 상이한 폭들을 가질 수 있다. 예를 들어, 제1 트렌치(204a)는 폭 "W1"을 가지며, 제2 트렌치(204b)는 폭 "W2"를 가지며, 여기서 폭 "W2"는 폭 "W1"보다 크다. 방법(100)이 상이한 임계 치수들을 갖는 트렌치들에 대해 논의되지만, 방법(100)은 또한, 서로에 대해 유사한 폭들 또는 임계 치수들을 갖는 피쳐들에 적용 가능하다.
[0027] 복수의 트렌치들(204)은 약 50 nm 내지 약 300 nm의 범위, 약 75 nm 내지 약 100 nm의 범위, 약 120 nm 내지 약 250 nm의 범위, 약 120 nm 내지 약 150 nm의 범위, 약 150 nm 내지 약 200 nm, 약 200 nm 내지 약 250 nm, 약 120 nm 내지 약 200 nm, 또는 약 150 nm 내지 약 250 nm의 범위를 포함하지만 이로 제한되지 않는 약 10 nm 내지 약 1,000 nm의 범위 내의 깊이를 갖도록 형성될 수 있다. 당업자에 의해 인식될 바와 같이, 복수의 트렌치들(204) 또는 피쳐들의 깊이는 기판(202)의 표면(210)으로부터 복수의 트렌치들(204)의 최하부(206)까지의 거리 "DT"에 의해 정의된다.
[0028] 본원에서 사용되는 "기판"은, 제조 프로세스 동안 프로세싱이 수행되는, 적어도 재료의 표면, 또는 표면 또는 재료의 일부를 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 재료들, 예컨대, 실리콘, 실리콘 산화물, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 도핑된 비정질 실리콘, 폴리실리콘, 도핑된 폴리실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 예컨대, 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함하지만, 이로 제한되지 않는다. 기판 그 자체의 표면 바로 위의 막 프로세싱에 부가하여, 본 개시내용에서, 개시된 막 프로세싱 단계들 중 임의의 단계는 또한, 하기에서 더 상세히 개시되는 바와 같이, 기판 상에 형성된 하부층(under-layer) 상에 수행될 수 있다으며, 용어 "기판 표면"은, 문맥상 표시되는 바와 같이, 그러한 하부층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새로이 증착된 막/층의 노출된 표면은 기판 표면이 된다.
[0029] 기판은 그 위에 증착된 유전 재료, 전도성 재료 또는 반전도성 재료와 같은 재료의 하나 이상의 층들을 갖는 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200-mm 웨이퍼, 300-mm 웨이퍼, 또는 450-mm 웨이퍼일 수 있다. 패터닝된 기판은 좁은 및/또는 오목한 개구들, 피쳐들 내의 수축부들, 및 높은 종횡비들 중 하나 이상을 특징으로 할 수 있는 "피쳐들", 예컨대, 비아들 또는 콘택트 홀들을 가질 수 있다. 피쳐들은 상기 기술된 층들 중 하나 이상 층에 형성될 수 있다. 피쳐의 일 예는 반도체 기판 또는 기판 상의 층 내의 홀 또는 비아이다. 다른 예는 기판 또는 층 내의 트렌치이다. 일부 구현예들에서, 피쳐는 하부층, 예컨대, 배리어 층 또는 접착 층을 가질 수 있다. 하부층들의 비제한적인 예들은 유전체 층들 및 전도성 층들, 예를 들어, 실리콘 산화물들, 실리콘 질화물들, 실리콘 탄화물들, 금속 산화물들, 금속 질화물들, 금속 탄화물들 및 금속 층들을 포함한다.
[0030] 도 2a에 도시된 구현들에서, 기판(202)은 기판(202) 상에 적층된 하나 이상의 패드 층(들)(212)을 갖는다. 복수의 트렌치들(204)을 형성하기 위해, 하나 이상의 패드 층(들)이 패터닝될 수 있고, 복수의 트렌치들(204)을 형성하기 위한 마스크 층으로서 사용될 수 있다. 하나 이상의 패드 층(들)(212)은 기판(202)의 표면(210) 상에 형성된 패드 산화물 층(예를 들어, 실리콘 산화물 층)을 포함할 수 있고/거나 패드 질화물 층(예를 들어, 실리콘 질화물 층)이 형성될 수 있다. 일부 구현예들에서, 하나 이상의 패드 층(들)(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 실리콘 탄질화물 중 하나 이상을 포함한다. 적어도 하나의 예에서, 하나 이상의 패드 층(들)(212)은 실리콘 산화물을 포함하거나 또는 실리콘 산화물로 구성된다. 다른 예에서, 하나 이상의 패드 층(들)은 실리콘 질화물을 포함하거나 또는 실리콘 질화물로 구성된다. 또 다른 예에서, 하나 이상의 패드 층(들)은 기판(202) 상에 형성된 실리콘 산화물 층, 및 실리콘 산화물 층 상에 형성된 실리콘 질화물 층을 포함하거나 이로 구성된다. 부가하여, 기판(202)은 추가 층들을 포함할 수 있으며, 추가 층들은 간략화를 위해 도시되지 않는다. 일부 DRAM 애플리케이션들의 경우, 기판(202)은 게이트 산화물 층들, 일-함수 금속 층들, 배리어 재료들(예를 들어, 티탄 질화물, 탄탈 질화물, 또는 이들의 조합들), 및/또는 캡 재료들을 추가로 포함할 수 있다. 예를 들어, 게이트 산화물 층(도시되지 않음)이 트렌치들(204)의 측벽(들)(208)을 따라 형성될 수 있으며, 라이너 질화물 층(도시되지 않음)이 게이트 산화물 층 상에 형성될 수 있다.
[0031] 도 2a에 도시된 구현예에서, 전자 디바이스(200)는 하나 이상의 패드 층(들)(212)이 상부에 배치된 기판(202)을 포함한다. 하나 이상의 패드 층(들)(212)이 없는 기판(202)(즉, 단지 기판(202))은 또한, 방법(100)에 따라 프로세싱될 수 있다.
[0032] 도 2b를 참조하면, 금속 층(214)이 기판(202) 및 하나 이상의 패드 층(들)(212) 상에 형성되어 복수의 트렌치들(204)을 충전한다. 금속 층(214)은 화학 기상 증착, 물리 기상 증착, 또는 원자 층 증착을 포함하지만 이로 제한되지 않는 당업자에게 공지된 다수의 방법들 중 임의의 하나의 방법을 사용하여 증착될 수 있다. 일부 구현예들에서, 금속 층(214)의 두께 "T1"이 제어된다. 일부 구현예들에서, 금속 층(214)의 두께 "T1"은 복수의 트렌치들(204)의 깊이 "DT"에 대해 제어된다. 일부 구현예들에서, 금속 층(214)의 두께 "T1"은 적어도 트렌치들(204)을 충전한다. 달리 말하면, 금속 층(214)의 두께 "T1"은 트렌치들(204)의 깊이(D1) 이상이다. 두께 "T1"이 트렌치들(204)의 깊이 "D1"을 초과하는 그러한 구현예들에서, 금속 층(214)의 오버버든(overburden)이 기판(202)의 표면(210) 상에 형성될 수 있다.
[0033] 일부 구현예들에서, 금속 층(214)은 구리(Cu), 코발트(Co), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 몰리브덴(Mo), 백금(Pt), 탄탈(Ta), 티탄(Ti), 로듐(Rh), 또는 이들의 조합을 포함하거나, 이를 필수적 요소로 하여 구성되거나(consist essentially of), 이로 구성된다.
[0034] 일부 구현예들에서, 금속 층(214)은 루테늄과 같은 그레인 성장 금속 층을 포함하거나, 이를 필수적 요소로 하여 구성되거나, 이로 구성되며, 이는 메모리 제조를 위한 정상 열 버짓(normal thermal budget)들(예를 들어, 약 5분 동안 약 섭씨 900도(℃))에서)에서 그레인들을 성장시킨다. 적어도 하나의 예에서, 금속 층(214)은 루테늄을 포함하거나, 이를 필수적 요소로 하여 구성되거나, 이로 구성된다. 본원에서 사용되는 용어 "루테늄을 필수적 요소로 하여 구성된다"는 금속 층(214)의 컴포넌트 또는 루테늄이 금속 층(214)의 약 95%, 98%, 또는 99% 이상임을 의미한다. 적어도 하나의 예에서, 금속 층(214)은 매립형 워드-라인 구조를 형성한다. 매립형 워드-라인은 루테늄을 포함하거나, 이를 필수적 요소로 하여 구성되거나, 이로 구성될 수 있다.
[0035] 도 2c를 참조하면, 방법(100)은 동작(120)에서 벌크 에칭 프로세스를 수행함으로써 계속된다. 동작(120)의 벌크 에칭 프로세스는 금속 층(214)의 임의의 오버버든(존재하는 경우)을 제거하고, 금속 층(214)을 기판(202)의 표면(210)으로부터 제1 사전결정된 깊이 "D1"까지 리세스하여, 복수의 트렌치들(204)에서 리세스된 금속 층(220a 내지 220d)(총괄하여, 리세스된 금속 층(220))을 형성한다. 일부 구현예들에서, 제1 사전결정된 깊이 "D1"은 패드 층(212)의 최상부 표면으로부터의 깊이이다. 리세스된 금속 층(220)은 두께 "T2"를 갖는다. 일부 구현예들에서, 두께 "T2"는 복수의 트렌치들(204)의 깊이 "D1"의 약 90% 이하, 약 80% 이하, 약 75% 이하, 약 70% 이하, 약 60% 이하, 약 50% 이하, 약 40% 이하, 약 30% 이하, 약 25% 이하, 또는 약 20% 이하이다. 기판(202)은 기판 지지 페디스털(substrate support pedestal), 예컨대, 도 3에 도시된 플라즈마 프로세싱 챔버(300) 내의 기판 지지 페디스털(335) 상에 포지셔닝될 수 있다.
[0036] 벌크 에칭 프로세스는 금속 층(214)을 할로겐화물 및 산소-함유 화학물질과 접촉시키는 것을 포함할 수 있다. 할로겐화물 및 산소-함유 화학물질은 가스, 플라즈마, 또는 반응성 종의 형태일 수 있다. 벌크 에칭 프로세스는 금속 층(214)을 할로겐화물 및 산소-함유 가스들 또는 가스 혼합물들과 접촉시키는 것을 포함할 수 있으며, 이들은 금속 층(214) 상에 흡착 또는 화학흡착에 의해 금속 층(214)의 표면에 접촉한다. 벌크 에칭 프로세스는 금속 층(214)을 할로겐화물 및 산소-함유 플라즈마의 플라즈마 유출물들과 접촉시키는 것을 포함할 수 있다. 산소-함유 가스, 할로겐-함유 가스, 또는 이들의 혼합물은 인-시튜 플라즈마를 형성하기 위해 프로세싱 구역 내로 유동될 수 있거나, 플라즈마 유출물들을 생성하기 위해 원격 플라즈마 구역 내로 유동될 수 있다. 플라즈마 유출물들은 금속 층(214)의 노출된 표면들과 상호작용하기 위해 프로세싱 구역 내로 유동될 수 있다. 본 문헌의 맥락에서, "반응하는" 또는 "반응"은, 물질이 분해되거나, 다른 물질들과 조합되거나, 또는 구성성분들을 다른 물질들과 상호교환하는 변화 또는 변환을 지칭한다.
[0037] 일부 구현예들에서, 동작(120)에서 수행되는 벌크 에칭 프로세스는 에너지 소스의 존재 시에 기판(202)을 에칭 가스 혼합물에 노출시키는 것을 포함한다. 에칭 가스 혼합물은 산소-함유 가스, 할로겐-함유 가스, 및 선택적으로 불활성 가스를 포함한다. 산소-함유 가스는 O2, H2O, H2O2, O3, N2O, NO2, 또는 이들의 조합으로부터 선택될 수 있다. 적어도 하나의 예에서, 산소 함유 가스는 O2, O3, 또는 이들의 조합으로부터 선택된다. 이론으로 제한하고자 하는 것은 아니지만, 산소가 금속 층(214), 예를 들어, 루테늄 층과 반응하여, 프로세싱 챔버로부터 용이하게 펌핑될 수 있는 에칭 부산물들을 형성하는 것으로 여겨진다. 할로겐-함유 가스는 할로겐, Cl2, HCl, HF, F2, Br2, HBr, SF6, NF3, 또는 이들의 조합으로부터 선택될 수 있다. 적어도 하나의 예에서, 할로겐-함유 가스는 Cl2이다. 존재하는 경우, 불활성 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 크립톤(Kr), 질소, 또는 이들의 조합을 포함할 수 있다. 적어도 하나의 예에서, 산소 함유 가스는 O2이며, 할로겐 함유 가스는 Cl2이다. 동작(120)은, 제거 또는 에칭될 금속 층(214)의 표면 재료의 제거가 기판(202) 상에 존재하는 다른 표면 재료들에 비해 선호되도록 수행된다. 이론으로 제한하고자 하는 것은 아니지만, 동작(120)은 개질되지 않은 표면들보다 더 쉽게 제거되는, 일정 두께를 갖는 얇은 반응성 표면 층을 금속 층(214) 상에 형성하는 것으로 여겨진다. 예를 들어, 금속 층(214)이 루테늄인 적어도 하나의 구현예에서, Cl2 및 O2 플라즈마 종은 노출된 루테늄 표면들과 공유 결합들을 형성한다(예를 들어, Ru → RuO2-RuO2Clx → RuO4 + Cl2).
[0038] 일부 구현예들에서, 에칭 가스 혼합물을 기초로 한 플라즈마가 동작(120) 동안 발생될 수 있다. 에칭 가스 혼합물-기반 플라즈마로부터 발생된 종은 기판을 하우징하는 프로세스 챔버에서 플라즈마를 형성함으로써 인-시튜로 생성될 수 있거나, 또는 기판을 하우징하지 않는 프로세스 챔버, 예컨대, 원격 플라즈마 발생기에서 원격으로 발생될 수 있고, 기판을 하우징하는 프로세스 챔버 내에 공급될 수 있다. 일부 구현예들에서, 플라즈마는 유도성 결합 플라즈마 또는 용량성 결합 플라즈마 또는 마이크로파 플라즈마일 수 있다. 통상적으로, 플라즈마 전력 소스는 약 50 KHz 내지 약 13.56 MHz의 범위의 조정가능 주파수에서 최대 약 3000 W를 생성할 수 있다. 플라즈마 전력 소스는 연속파(CW) 또는 펄스형 모드로 동작가능할 수 있다. 유도성 결합 플라즈마에 대한 전력은 약 50 W 내지 약 2000 W, 예컨대, 약 1500 W로 설정될 수 있다. 동작(120) 동안의 적어도 하나의 예에서, 플라즈마 전력 소스는 연속 파 모드에서 약 13.56 MHz에서 약 1500 W를 생성한다.
[0039] 일부 구현예들에서, 낮은 에너지로 기판에 충격을 가하기 위해, 약 500 와트(W) 미만의 낮은 무선 주파수(RF) 바이어스 전력이 산소 및 할로겐-함유 가스로부터 형성된 이온들에 인가된다. 낮은 RF 바이어스 전력은, 기판의 노출된 표면들 상에서의 개질 가스 화학물질의 화학흡착을 가능하게 하면서, 개질 가스 혼합물에 의한 기판의 표면의 자발적인 에칭을 감소시킨다. 적어도 하나의 예에서, 바이어스 RF 전력은 약 10 W 내지 약 500 W, 예를 들어, 약 10 W 내지 약 200 W, 예컨대, 약 50 W 내지 약 65 W에서 유지된다.
[0040] 적어도 하나의 예에서, 동작(120) 동안, 300 mm 기판에 대해, 산소-함유 가스는 약 100 sccm(standard cubic centimeters per minute) 내지 약 500 sccm, 예컨대, 약 200 sccm 내지 약 300 sccm의 레이트로 프로세싱 구역 내로 유동할 수 있다. 할로겐-함유 가스는 약 10 sccm 내지 약 400 sccm, 예컨대, 약 200 sccm 내지 약 250 sccm의 레이트로 프로세싱 구역 내로 유동할 수 있다. 소스 RF 전력은 약 0 볼트(V) 내지 약 500 V의 RF 전압에서 약 50 W 내지 약 3000 W, 예컨대, 약 1000 W 내지 약 1500 W에서 유지될 수 있다. 바이어스 RF 전력은 약 0 V 내지 약 500 V, 예컨대, 약 50 V 내지 약 250 V, 예를 들어, 약 200 V 미만의 RF 전압에서 약 10 W 내지 약 500 W, 예컨대, 약 100 W 내지 약 200 W에서 유지될 수 있다.
[0041] 동작(120) 동안의 기판 온도는 약 -100℃ 또는 -100℃ 내지 약 300℃ 또는 300℃, 예컨대, 약 -90℃ 또는 -90℃ 내지 약 -10℃ 또는 -10℃; 약 10℃ 또는 10℃ 내지 약 300℃ 또는 300℃; 또는 약 200℃ 또는 200℃ 내지 약 250℃ 또는 250℃로 제어될 수 있다. 동작(120) 동안의 전체 챔버 압력은 약 1 mTorr 또는 1 mTorr 내지 약 50 mTorr 또는 50 mTorr, 예를 들어, 약 10 mTorr 또는 10 mTorr 내지 약 30 mTorr 또는 30 mTorr; 또는 약 10 mTorr 또는 10 mTorr 내지 약 20 mTorr 또는 20 mTorr일 수 있다.
[0042] 적어도 하나의 구현예에서, 에칭 가스 혼합물은 O2 및 Cl2를 포함한다. 적어도 하나의 예에서, 에칭 가스 혼합물은 ~100 내지 500 sccm의 O2 및 ~100 내지 500 sccm의 Cl2를 포함하거나, 이를 필수적 요소로 하여 구성되거나, 이로 구성된다. 다른 구현예에서, 에칭 가스 혼합물은 O2, Cl2, 및 Ar을 포함한다. 적어도 하나의 예에서, 에칭 가스 혼합물은 ~100 내지 500 sccm의 O2, ~100 내지 500 sccm의 Cl2, 및 ~100 내지 200 sccm의 Ar을 포함하거나, 이를 필수적 요소로 하여 구성되거나, 이로 구성된다.
[0043] 일부 구현예들에서, 퍼지는 동작(120)의 벌크 에칭 프로세스 후에 수행될 수 있다. 퍼지 동작에서, 비-표면 결합 산소 및 염소 종이 프로세스 챔버로부터 제거될 수 있다. 이는, 화학흡착 층을 제거하지 않으면서, 비-흡착 개질 화학물질을 제거하기 위해, 프로세스 챔버를 퍼징 및/또는 배기시킴으로써 수행될 수 있다. 염소 및 산소-기반 플라즈마에서 생성된 종은, 선택적으로, 챔버의 퍼징 및/또는 배기와 조합되어, 플라즈마를 중단시키고 남은 종이 붕괴할 수 있게 함으로써 제거될 수 있다. 퍼징은 임의의 불활성 가스, 예컨대, N2, Ar, Ne, He, 또는 이들의 조합을 사용하여 수행될 수 있다.
[0044] 도 2d를 참조하면, 방법(100)은 동작(130)에서, 각각의 트렌치(204a 내지 204d)에 각각 존재하는 리세스된 금속 층(220) 상에 금속-탄화물 층(230a 내지 230d)(총괄하여, 금속-탄화물 층(230))을 형성함으로써 계속된다. 금속-탄화물 층(230)을 형성하는 것은, 리세스된 금속 층(220)의 노출된 표면들을 탄소-함유 플라즈마에 노출시켜, 각각의 트렌치(204a 내지 204d)에 존재하는 리세스된 금속 층(220) 상에 금속-탄화물 층(230a 내지 230d)(총괄하여, 금속-탄화물 층(230))을 형성하는 것을 포함한다. 금속-탄화물 층은 리세스된 금속 층(220)과 탄소-함유 플라즈마의 반응으로부터 형성된다. 금속-탄화물 층(230)은 금속 탄화물 층의 기저를 이루는 리세스된 금속 층(220)의 에칭률을 제어하는 데 도움을 주는, 패시베이션 층으로서 기능한다. 금속-탄화물 층(230)은 더 큰 임계 치수를 갖는 피쳐들에 더 두꺼운 층을 형성한다. 예를 들어, 트렌치(204b)에 형성된 금속 탄화물 층(230b)은 트렌치(204a)에 형성된 금속 탄화물 층(230a)의 두께 "T3"보다 큰 두께 "T4"를 갖는다. 일부 구현예들에서, 두께 "T3"은 약 1 나노미터(nm) 내지 약 20 nm, 예를 들어 약 1 nm 내지 약 10 nm, 예컨대, 약 1 nm 내지 약 5 nm, 예컨대, 약 2 nm 내지 약 3 nm이다. 일부 구현예들에서, 두께 "T4"는 약 5 nm 내지 약 50 nm, 예를 들어, 약 10 nm 내지 약 40 nm, 예컨대, 약 10 nm 내지 30 nm, 예컨대, 약 10 nm 내지 약 20 nm 또는 약 5 nm 내지 약 10 nm이다. 결과적으로, 더 큰 임계 치수를 갖는 트렌치(204b)의 에칭률은 더 작은 임계 치수를 갖는 트렌치(204a)의 에칭률보다 더 느리다. 더 큰 임계 치수를 갖는 트렌치(204b)의 에칭률의 이러한 감소는, 상이한 임계 치수들의 피쳐들 사이에서 트렌치 깊이의 더 작은 변동(예를 들어, 더 균일한 에칭 깊이)을 초래한다.
[0045] 일부 구현예들에서, 동작(130)은 탄소-함유 플라즈마를 형성하기 위해, 에너지 소스의 존재 하에 기판(202)을 탄화수소-함유 가스 혼합물에 노출시키는 것을 포함한다. 탄화수소-함유 가스 혼합물은 탄화수소-함유 전구체, 불활성 가스, 및 선택적으로 산소-함유 가스를 포함한다. 하나 이상의 구현예들에서, 탄화수소 전구체는 하나 이상의 C1-C3 알킬들, 하나 이상의 C2-C3 알켄들, 하나 이상의 C2-C3 알킨들, 하나 이상의 C1-C8 알코올들, 하나 이상의 C1-C8 에테르들, 또는 이들의 조합일 수 있거나, 이를 포함하지만, 이로 제한되지 않는다. 일부 예들에서, 탄화수소-함유 전구체는 메탄(CH4), 아세틸렌(C2H2), 에틸렌(C2H4), 프로필렌(C3H6), 프로판(C3H8), 헥산(C6H14), 벤젠(C6H6), 이소프렌(C5H8), 부타디엔(C4H6), 이들의 이성질체들, 또는 이들의 조합일 수 있거나, 이를 포함하지만, 이로 제한되지 않는다. 적어도 하나의 예에서, 탄화수소-함유 전구체는 메탄을 포함한다. 불활성 가스는 아르곤, 헬륨, 크세논, 크립톤, 질소, 또는 이들의 조합을 포함할 수 있다. 적어도 하나의 예에서, 불활성 가스는 아르곤을 포함한다. 산소-함유 가스는 O2, H2O, H2O2, O3, N2O, NO2, 또는 이들의 조합으로부터 선택될 수 있다. 적어도 하나의 예에서, 산소 함유 가스는 O2, O3, 또는 이들의 조합으로부터 선택된다. 적어도 하나의 예에서, 탄화수소-함유 가스 혼합물은 메탄, 아르곤, 및 선택적으로 산소를 포함한다. 이론으로 제한하고자 하는 것은 아니지만, 탄화수소-함유 전구체로부터의 유출물들이 리세스된 금속 층(220)의 노출된 표면들과 반응하여 금속-탄화물을 형성하는 것으로 여겨진다. 동작(130) 동안 형성되는 금속-탄화물들의 예들은 구리-탄화물, 코발트-탄화물, 텅스텐-탄화물, 알루미늄-탄화물, 루테늄-탄화물, 이리듐-탄화물, 몰리브덴-탄화물, 백금-탄화물, 탄탈-탄화물, 티탄-탄화물, 로듐-탄화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 그리고 리세스된 금속 층(220)이 루테늄인 적어도 하나의 구현예에서, 탄소-함유 플라즈마 종은 노출된 루테늄 표면들과 공유 결합들을 형성하여 루테늄-탄화물을 형성한다.
[0046] 일부 구현예들에서, 동작(130) 동안, 탄화수소-함유 가스 혼합물을 기초로 한 플라즈마가 발생될 수 있다. 탄화수소-함유 가스 혼합물-기반 플라즈마로부터 발생되는 종은 기판을 하우징하는 프로세스 챔버에서 플라즈마를 형성함으로써 인-시튜로 발생될 수 있거나, 또는 원격 플라즈마 발생기와 같이 기판을 하우징하지 않는 프로세스 챔버에서 원격으로 발생될 수 있고, 기판을 하우징하는 프로세스 챔버 내에 공급될 수 있다. 일부 구현예들에서, 플라즈마는 유도성 결합 플라즈마 또는 용량성 결합 플라즈마 또는 마이크로파 플라즈마일 수 있다. 통상적으로, 플라즈마 전력 소스는 약 50 KHz 내지 약 13.56 MHz의 범위의 조정가능 주파수에서 최대 약 3000 W를 생성할 수 있다. 플라즈마 전력 소스는 연속파(CW) 또는 펄스형 모드로 동작가능할 수 있다. 유도성 결합 플라즈마에 대한 전력은 약 50 W 내지 약 2000 W, 예컨대, 약 1000 W로 설정될 수 있다. 적어도 하나의 예에서, 그리고 동작(130) 동안, 플라즈마 전력 소스는 연속 파 모드에서 약 13.56 MHz에서 약 1000 W를 생성한다.
[0047] 일부 구현예들에서, 동작(130)의 플라즈마의 형성은 무-바이어스 프로세스이다. 다른 구현들에서, 동작(130) 동안 약 500 W 미만의 낮은 RF 바이어스 전력이 인가된다. 적어도 하나의 예에서, 바이어스 RF 전력은 약 10 W 내지 약 500 W, 예를 들어, 약 10 W 내지 약 200 W, 예컨대, 약 50 W 내지 65 W에서 유지된다.
[0048] 적어도 하나의 예에서, 그리고 동작(130) 동안, 300 mm 기판의 경우, 탄화수소-함유 전구체 가스는 약 10 sccm 내지 약 500 sccm, 예를 들어, 약 50 sccm 내지 약 200 sccm, 예컨대, 약 50 sccm 내지 약 150 sccm, 예컨대, 약 50 sccm 내지 약 100 sccm의 레이트에서 프로세싱 구역 내로 유동할 수 있다. 불활성 가스는 약 10 sccm 내지 약 500 sccm, 예를 들어, 약 50 sccm 내지 약 200 sccm, 예컨대, 약 100 sccm 내지 약 200 sccm, 예컨대, 약 100 sccm 내지 약 150 sccm의 레이트로 프로세싱 구역 내로 유동할 수 있다. 불활성 가스는 약 10 sccm 내지 약 500 sccm, 예를 들어, 약 50 sccm 내지 약 200 sccm, 예컨대, 약 100 sccm 내지 약 200 sccm, 예컨대, 약 100 sccm 내지 약 150 sccm의 레이트로 프로세싱 구역 내로 유동할 수 있다. 산소 함유 가스(존재하는 경우)는 약 1 sccm 내지 약 100 sccm, 예를 들어, 약 1 sccm 내지 약 50 sccm, 예컨대, 약 1 sccm 내지 약 10 sccm, 예컨대, 약 1 sccm 내지 약 5 sccm의 레이트로 프로세싱 구역 내로 유동할 수 있다. 일부 구현예들에서, 가스들은 프로세싱 구역 내로 유동하기 전에 혼합될 수 있다. 소스 RF 전력은 약 0 V 내지 약 500 V의 RF 전압에서 약 50 W 내지 약 3000 W, 예컨대, 약 1000 W 내지 약 1500 W에서 유지될 수 있다.
[0049] 동작(130) 동안의 기판 온도는 약 -100℃ 또는 -100℃ 내지 약 300℃ 또는 300℃, 예컨대, 약 -90℃ 또는 -90℃ 내지 약 -10℃ 또는 -10℃; 약 10℃ 또는 10℃ 내지 약 300℃ 또는 300℃; 또는 약 200℃ 또는 200℃ 내지 약 250℃ 또는 250℃이다. 동작(130) 동안의 전체 챔버 압력은 약 1 mTorr 또는 1 mTorr 내지 약 50 mTorr 또는 50 mTorr, 예를 들어, 약 10 mTorr 또는 10 mTorr 내지 약 30 mTorr 또는 30 mTorr; 또는 약 10 mTorr 또는 10 mTorr 내지 약 20 mTorr 또는 20 mTorr일 수 있다.
[0050] 적어도 하나의 구현에서, 탄화수소-함유 가스 혼합물은 CH4 및 Ar을 포함한다. 일부 예들에서, 탄화수소-함유 가스 혼합물은 ~10 내지 500 sccm의 CH4 및 ~10 내지 500 sccm의 Ar을 포함하거나, 이를 필수적 요소로 하여 구성되거나, 이로 구성된다. 일부 구현예들에서, 탄화수소-함유 가스 혼합물은 CH4, Ar 및 O2를 포함한다. 적어도 하나의 예에서, 탄화수소-함유 가스 혼합물은 ~10 내지 500 sccm의 CH4, ~100 내지 50 sccm의 Ar 및 ~1 내지 10 sccm의 O2를 포함하거나, 이를 필수적 요소로 하여 구성되거나, 이로 구성된다.
[0051] 일부 구현예들에서, 퍼지는 동작(130)의 금속 탄화물 층 형성 프로세스 후에 수행될 수 있다. 퍼지 동작에서, 비-표면 결합 탄화수소 및 불활성 종이 프로세스 챔버로부터 제거된다. 이는, 화학흡착 층을 제거하지 않으면서, 비-흡착 개질 화학물질을 제거하기 위해, 프로세스 챔버를 퍼징 및/또는 배기시킴으로써 수행될 수 있다. 탄화수소 및 불활성 가스-기반 플라즈마에서 발생된 종은, 선택적으로 챔버의 퍼징 및/또는 배기와 조합되어, 플라즈마를 중단시키고 남은 종이 붕괴할 수 있게 함으로써 제거될 수 있다. 퍼징은 임의의 불활성 가스, 예컨대, N2, Ar, Ne, He, 또는 이들의 조합을 사용하여 수행될 수 있다.
[0052] 도 2e를 참조하면, 방법(100)은 동작(140)에서 트렌치 에칭 프로세스를 수행함으로써 계속된다. 동작(140)의 트렌치 에칭 프로세스는 금속-탄화물 층(230a 내지 230d)(총괄하여, 금속-탄화물 층(230))을 제거하고, 각각의 트렌치(204a 내지 204d)에 존재하는 리세스된 금속 층(220)을 제2 사전결정된 깊이 "D2"까지 리세스하여, 제2 리세스된 금속 층(240a 내지 240d)(총괄하여, 제2 리세스된 금속 층(240))을 형성한다. 제2 리세스된 금속 층(240)은 제2 리세스된 금속 층(240)이 기판(202) 내에 완전히 매립되도록, 기판(202)의 표면(210) 위로 돌출되지 않는다. 제2 리세스된 금속 층(240)은 매립형 워드-라인 구조로서 기능할 수 있다. 제2 리세스된 금속 층(240)은 두께 "T5"를 갖는다. 일부 구현예들에서, 두께 "T5"는 복수의 트렌치들(204)의 깊이 "D1"의 약 90% 이하, 약 80% 이하, 약 75% 이하, 약 70% 이하, 약 60% 이하, 약 50% 이하, 약 40% 이하, 약 30% 이하, 약 25% 이하, 또는 약 20% 이하이다.
[0053] 동작(140)의 트렌치 에칭 프로세스 동안, 더 작은 임계 치수를 갖는 트렌치들 내의 더 얇은 금속-탄화물 층 및 하부 리세스된 금속 층의 에칭률은 더 큰 임계 치수를 갖는 트렌치들 내의 더 두꺼운 금속-탄화물 층 및 리세스된 금속 층의 에칭률보다 더 크다. 예를 들어, 피쳐(230b)에 형성된 금속-탄화물 층(230b)이 피쳐(204a)에 형성된 금속-탄화물 층(230a)의 두께 "T3"보다 더 큰 두께 "T4"를 갖기 때문에, 더 큰 임계 치수를 갖는 트렌치(204b)의 에칭률은 더 작은 임계 치수를 갖는 트렌치(204b)의 에칭률보다 더 느리다. 더 큰 임계 치수를 갖는 트렌치(204b)의 에칭률의 이러한 감소는 상이한 임계 치수들의 피쳐들 사이에서 트렌치 깊이의 더 작은 변동(예를 들어, 더 균일한 에칭 깊이)을 초래한다.
[0054] 동작(140)의 트렌치 에칭 프로세스는 동작(120)의 벌크 에칭 프로세스에 대해 상기에 기술된 프로세스 조건들을 사용하여 수행될 수 있다.
[0055] 일부 구현예들에서, 퍼지는 동작(140)의 트렌치 에칭 프로세스 후에 수행될 수 있다. 퍼지 동작에서, 비-표면 결합 산소 및 염소 종이 프로세스 챔버로부터 제거된다. 이는, 화학흡착 층을 제거하지 않으면서, 비-흡착 개질 화학물질을 제거하기 위해, 프로세스 챔버를 퍼징 및/또는 배기시킴으로써 수행될 수 있다. 염소 및 산소-기반 플라즈마에서 생성된 종은, 선택적으로 챔버의 퍼징 및/또는 배기와 조합되어, 플라즈마를 중단시키고 남은 종이 붕괴할 수 있게 함으로써 제거될 수 있다. 퍼징은 임의의 불활성 가스, 예컨대, N2, Ar, Ne, He, 또는 이들의 조합을 사용하여 수행될 수 있다.
[0056] 일부 구현예들에서, 동작(130) 및 동작(140)은 금속 층의 목표 에칭 깊이를 달성하기 위해, 금속-탄화물 층 형성 이후 트렌치 에칭 프로세스의 사이클에서 반복적으로 수행되거나 또는 사이클링될 수 있다.
[0057] 선택적으로, 방법(100)은 동작(150)에서 추가적인 프로세싱을 수행함으로써 계속된다. 추가적인 프로세싱은 저온 어닐링 프로세스들, 고온 어닐링 프로세스들, 플라즈마 처리 프로세스에 대한 노출(예를 들어, 수소 플라즈마에 대한 노출), 추가 재료 층들(예를 들어, 고-k 유전체 재료들, 저-k 유전체 재료들, 또는 피쳐들에서 금속성 층들)의 증착을 포함할 수 있지만, 이로 제한되지 않는다.
[0058] 도 2f를 참조하면, 재료 층(250a 내지 250d)(총괄적으로, 재료 층(250))이 제2 리세스된 금속 층(240)(예를 들어, 매립형 워드-라인)의 최상부 표면(242a 내지 242d)(총괄적으로, 최상부 표면(242)) 상에 증착된다. 재료 층(250)은 밀봉 층으로서 기능할 수 있다. 재료 층(250)은 산화물 층, 질화물 층, 및 질화물과 산화물 층의 이중층(bi-layer)으로부터 선택될 수 있다. 재료 층(250)은 유전체 층일 수 있다. 재료 층(250)은 고밀도 유전체 층일 수 있다. 고밀도 유전체 층은 상당히 높은 밀도를 갖는 임의의 적합한 막일 수 있다. 일부 구현예들에서, 고밀도 유전체 층은 SiN 또는 SiCN 중 하나 이상을 포함한다. 일부 구현예들에서, 재료 층(250)은 트렌치들(204) 내에만 증착된다.
[0059] 재료 층(250)은 두께 "T6"로 증착될 수 있다. 일부 구현예들에서, 도 2e에 도시된 바와 같이, "T6"은 약 "D2"와 동일하다. 일부 구현예들에서, "T6"은 "D2" 미만이며, 트렌치는 완전히 충전되지 않는다. 일부 구현예들에서, "T6"은 "D2"보다 크다. 일부 구현예들에서, "T6"이 "D2"보다 더 클 때, 재료 층(250)은 기판(202)의 표면(210) 상에 증착되지 않는다. 일부 구현예들에서, "T6"이 "D2"보다 더 클 때, 재료 층(250)은 트렌치들(204) 외부의 기판(202)의 표면(210) 상에 증착된다.
[0060] 도 3은 플라즈마 프로세싱 챔버(300)에서 기판(202) 상에 배치된 재료 층을 형성할 뿐만 아니라 재료 층을 패터닝하는 데 적합한 플라즈마 프로세싱 챔버(300)의 일 예의 단순화된 절취도이다. 플라즈마 프로세싱 챔버(300)는 본원에 기술된 바와 같은 에칭 프로세스를 수행하기에 적합하다. 본 개시내용으로부터 이익을 얻도록 구성될 수 있는 플라즈마 프로세싱 챔버(300)의 일 예는 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한 CENTRIS® SYM3® 프로세싱 챔버이다. 다른 제조자들로부터의 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 본 개시내용의 구현예들을 실시하도록 구성될 수 있다는 것이 고려된다.
[0061] 플라즈마 프로세싱 챔버(300)는 내부에 한정된 프로세싱 볼륨(301)을 갖는 챔버 바디(305)를 포함한다. 챔버 바디(305)는 접지(326)에 결합되는 측벽들(312) 및 최하부(318)를 갖는다. 측벽들(312)은 측벽들(312)을 보호하고 플라즈마 프로세싱 챔버(300)의 유지보수 사이클들 사이의 시간을 연장하기 위한 라이너(315)를 갖는다. 플라즈마 프로세싱 챔버(300)의 챔버 바디(305) 및 관련된 컴포넌트들의 치수들은 제한되지 않고, 내부에서 프로세싱될 기판(202)의 크기보다 비례적으로 더 클 수 있다. 워크피스 크기들의 예들은, 특히, 200 mm 직경, 250 mm 직경, 300 mm 직경, 및 450 mm 직경을 포함한다.
[0062] 챔버 바디(305)는 프로세싱 볼륨(301)을 둘러싸도록 챔버 덮개 조립체(310)를 지지한다. 챔버 바디(305)는 알루미늄 또는 다른 적합한 재료들로 제작될 수 있다. 기판 액세스 포트(313)가 챔버 바디(305)의 측벽(312)을 통해 형성되어, 플라즈마 프로세싱 챔버(300) 내로의 그리고 플라즈마 프로세싱 챔버(300) 밖으로의 전자 디바이스(200)의 이송을 용이하게 한다. 기판 액세스 포트(313)는 이송 챔버 및/또는 기판 프로세싱 시스템(도시되지 않음)의 다른 챔버들에 결합될 수 있다.
[0063] 펌핑 포트(345)는 챔버 바디(305)에서 한정되고, 프로세싱 볼륨(301)에 연결된다. 펌핑 디바이스(도시되지 않음)는 펌핑 포트(345)를 통해 프로세싱 볼륨(301)에 결합되어, 프로세싱 볼륨(301)을 배기시키고 프로세싱 볼륨(301)의 압력을 제어한다. 펌핑 디바이스는 하나 이상의 펌프들 및 스로틀 밸브들을 포함할 수 있다.
[0064] 프로세싱 볼륨(301) 내로 프로세스 가스들을 공급하기 위해, 가스 패널(360)이 가스 라인(367)에 의해 챔버 바디(305)에 결합된다. 가스 패널(360)은 하나 이상의 프로세스 가스 소스들(361, 362, 363, 364)을 포함할 수 있고, 원하는 경우, 불활성 가스들, 비-반응성 가스들, 및 반응성 가스들을 추가적으로 포함할 수 있다. 가스 패널(360)에 의해 제공될 수 있는 프로세스 가스들의 예들은, O2, H2O, H2O2, O3, N2O, NO2, 또는 이들의 조합을 포함하는 산소-함유 가스들; Cl2, HCl, HF, F2, Br2, HBr, SF6, NF3, 또는 이들의 조합을 포함하는 할로겐-함유 가스들; 메탄(CH4), 아세틸렌(C2H2), 에틸렌(C2H4), 프로필렌(C3H6), 프로판(C3H8), 헥산(C6H14), 벤젠(C6H6), 이소프렌(C5H8), 부타디엔(C4H6), 이들의 이성질체들, 또는 이들의 조합을 포함하는 탄소-함유 가스들; 및 아르곤, 헬륨, 또는 이들의 조합을 포함하는 불활성 가스들을 포함하지만, 이로 제한되지 않는다. 추가적으로, 프로세스 가스들은 질소-함유 가스들, 염소-함유 가스들, 불소-함유 가스들, 산소-함유 가스들, 및/또는 수소-함유 가스들, 예컨대, BCl3, C2F4, C4F8, C4F6, CHF3, CH2F2, CH3F, NF3, NH3, CO2, SO2, CO, N2, NO2, N2O, H2, 또는 이들의 조합들을 포함할 수 있다.
[0065] 밸브들(366)은 가스 패널(360)로부터 프로세스 가스 소스들(361, 362, 363, 364)로부터의 프로세스 가스들의 유동을 제어하고, 시스템 제어기(365)에 의해 관리된다. 가스 패널(360)로부터 챔버 바디(305)에 공급되는 가스들의 유동은 가스들의 조합들을 포함할 수 있다.
[0066] 챔버 덮개 조립체(310)는 노즐(314)을 포함할 수 있다. 노즐(314)은 가스 패널(360)의 프로세스 가스 소스들(361, 362, 364, 363)로부터 프로세싱 볼륨(301) 내로 프로세스 가스들을 도입시키기 위한 하나 이상의 포트들을 갖는다. 프로세스 가스들이 플라즈마 프로세싱 챔버(300) 내로 도입된 후에, 가스들은 전력을 공급받아서 플라즈마를 형성한다. 하나 이상의 인덕터 코일들과 같은 안테나(348)가 플라즈마 프로세싱 챔버(300)에 인접하게 제공될 수 있다. 플라즈마 프로세싱 챔버(300)의 프로세싱 볼륨(301) 내에 프로세스 가스로부터 형성되는 플라즈마를 유지하기 위해, RF 에너지와 같은 에너지를 프로세스 가스에 유도성 결합시키도록, 안테나 전력 공급부(342)가 매칭 회로(341)를 통해 안테나(348)에 전력을 공급할 수 있다. 안테나 전력 공급부(342)에 대안적으로 또는 추가하여, 전자 디바이스(200) 아래 및/또는 전자 디바이스(200) 위의 프로세스 전극들은, 프로세싱 볼륨(301) 내에 플라즈마를 유지하기 위해 프로세스 가스들에 RF 전력을 용량성 결합시키는 데 사용될 수 있다. 안테나 전력 공급부(342)의 동작은, 플라즈마 프로세싱 챔버(300) 내의 다른 컴포넌트들의 동작을 또한 제어하는 시스템 제어기(365)와 같은 제어기에 의해 제어될 수 있다.
[0067] 기판 지지 페디스털(335)은 프로세싱 동안 기판(202)을 지지하기 위해 프로세싱 볼륨(301)에 배치된다. 기판 지지 페디스털(335)은 프로세싱 동안 기판(202)을 홀딩하기 위한 정전 척(322)을 포함할 수 있다. 정전 척(322)은 기판(202)을 기판 지지 페디스털(335)에 홀딩하기 위해 정전기적 인력을 사용한다. 정전 척(322)은 매치 회로(324)와 통합된 RF 전력 공급부(325)에 의해 전력을 공급받는다. 정전 척(322)은 유전체 바디 내에 매립된 전극(321)을 포함한다. 전극(321)은 RF 전력 공급부(325)에 결합된다. 전극(321)은 프로세싱 볼륨(301) 내의 프로세스 가스들에 의해 형성된 플라즈마 이온들을 끌어당기는 바이어스를 정전 척(322) 및 그 위에 포지셔닝된 기판(202)에 제공한다. RF 전력 공급부(325)는 기판(202)의 프로세싱 동안 사이클 온 및 오프, 또는 펄스화될 수 있다. 정전 척(322)은 정전 척(322)의 유지보수 수명 주기를 연장시키기 위해, 정전 척(322)의 측벽이 플라즈마를 덜 끌어당기게 하기 위한 아이솔레이터(isolator)(328)를 갖는다. 추가적으로, 기판 지지 페디스털(335)은 기판 지지 페디스털(335)의 측벽들을 플라즈마 가스들로부터 보호하기 위해 그리고 플라즈마 프로세싱 챔버(300)의 유지보수 사이의 시간을 연장시키기 위해, 캐소드 라이너(cathode liner)(336)를 가질 수 있다.
[0068] 또한, 전극(321)은 전력 소스(350)에 결합된다. 전력 소스(350)는 약 200 V 내지 약 2000 V의 척킹 전압(chucking voltage)을 전극(321)에 제공한다. 전력 소스(350)는 또한, 기판(202)을 척킹 및 디-척킹하기 위해 전극(321)에 DC 전류를 유도함으로써 전극(321)의 동작을 제어하기 위한 시스템 제어기를 포함할 수 있다.
[0069] 정전 척(322)은 기판을 가열하기 위해 내부에 배치되고 전력 소스(도시되지 않음)에 연결된 가열기들을 포함할 수 있는 반면, 정전 척(322)을 지지하는 냉각 베이스(329)는 정전 척(322) 및 그 위에 배치된 기판(202)의 온도를 유지하기 위해 열 전달 유체를 순환시키기 위한 도관들을 포함할 수 있다. 정전 척(322)은 기판(202) 상에 제조되고 있는 디바이스의 열적 버짓에 의해 원하는 온도 범위에서 수행하도록 구성된다. 예를 들어, 정전 척(322)은 기판(202)을 약 25℃ 내지 약 150℃의 온도로 유지하도록 구성될 수 있다.
[0070] 냉각 베이스(329)는 기판(202)의 온도를 제어하는 것을 보조하기 위해 제공된다. 프로세스 드리프트 및 시간을 완화시키기 위해, 기판(202)이 플라즈마 프로세싱 챔버(300)에 있는 시간 전반에 걸쳐, 기판(202)의 온도가 냉각 베이스(329)에 의해 실질적으로 일정하게 유지될 수 있다. 적어도 하나의 구현예에서, 기판(202)의 온도는 에칭 프로세스 전반에 걸쳐 약 -10℃ 내지 약 300℃로 유지된다.
[0071] 커버 링(330)이 정전 척(322) 상에 그리고 기판 지지 페디스털(335)의 주변부를 따라 배치된다. 커버 링(330)은, 플라즈마 프로세싱 챔버(300) 내부의 플라즈마 환경으로부터 기판 지지 페디스털(335)의 최상부 표면을 차폐하면서, 에칭 가스들을 기판(302)의 노출된 최상부 표면의 원하는 부분으로 한정하도록 구성된다. 리프트 핀들(도시되지 않음)이 기판 지지 페디스털(335)을 통해 선택적으로 이동되어, 이송 로봇(도시되지 않음) 또는 다른 적절한 이송 메커니즘에 의한 전자 디바이스(200)로의 액세스를 가능하게 하기 위해, 기판 지지 페디스털(335) 위로 전자 디바이스(200)를 리프팅한다.
[0072] 시스템 제어기(365)는 프로세스 시퀀스를 제어하여 가스 패널(360)로부터 플라즈마 프로세싱 챔버(300)로의 가스 유동들 및 다른 프로세스 파라미터들을 조절하기 위해 사용될 수 있다. 소프트웨어 루틴들은, CPU에 의해 실행될 때, CPU를, 본 개시내용에 따라 프로세스들이 수행되도록 플라즈마 프로세싱 챔버(300)를 제어하는 특수 목적 컴퓨터(제어기)로 변환시킨다. 소프트웨어 루틴들은 또한, 플라즈마 프로세싱 챔버(300)와 병치된 제2 제어기(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
[0073] 본 개시내용의 구현예들은 일반적으로, 전자 디바이스들 및 전자 디바이스 제조에 관한 것이다. 더욱 구체적으로, 본 개시내용의 일부 구현예들은 메모리 디바이스들, 예를 들어, 매립형 워드-라인들을 갖는 동적 랜덤-액세스 메모리 셀들을 제공한다.
[0074] 구현예들은 하기 잠재적인 이점들 중 하나 이상을 포함할 수 있다. 본 개시내용의 하나 이상의 구현예들은 유리하게, 노드들을 수축시킬 필요성에도 불구하고 깊이 로딩의 문제를 해결한다. 일부 구현예들에서, 리세스된 재료들이 내부에 증착된 HAR 피쳐들의 깊이 로딩은, 더 작은 임계 치수들을 갖는 피쳐들에서의 리세스된 재료들에 비해 더 큰 임계 치수들을 갖는 피쳐들에서의 리세스된 재료들의 에칭률을 늦추는 탄화수소 플라즈마 코팅에 리세스된 재료들을 노출시킴으로써 개선된다. 이는 다양한 임계 치수들의 피쳐들에서 리세스된 재료들의 더 균일한 에칭을 제공한다.
[0075] 본 명세서에 기술된 구현예들 및 모든 기능 동작들은 디지털 전자 회로, 또는 컴퓨터 소프트웨어, 펌웨어 또는 하드웨어(본 명세서에 개시된 구조적 수단 및 그 구조적 등가물들을 포함함), 또는 이들의 조합들로 구현될 수 있다. 본원에 기술된 구현예들은 데이터 처리 장치, 예를 들어, 프로그램가능 프로세서, 컴퓨터, 또는 다수의 프로세서들 또는 컴퓨터들에 의한 실행을 위해 또는 이의 동작을 제어하기 위해, 하나 이상의 비-일시적 컴퓨터 프로그램 제품들, 즉, 기계 판독가능 저장 디바이스에 유형적으로(tangibly) 구현된 하나 이상의 컴퓨터 프로그램들로서 구현될 수 있다.
[0076] 본 명세서에 기술되는 프로세스들 및 로직 흐름들은, 입력 데이터에 대해 동작하고 출력을 생성함으로써 기능들을 수행하도록 하나 이상의 컴퓨터 프로그램들을 실행하는 하나 이상의 프로그램가능 프로세서들에 의해 수행될 수 있다. 프로세스들 및 로직 흐름들은 또한, 특수 목적 로직 회로, 예를 들어, FPGA(field programmable gate array) 또는 ASIC(application specific integrated circuit)에 의해 수행될 수 있고, 장치는 이로서 또한 구현될 수 있다.
[0077] 용어 "데이터 프로세싱 장치"는 예로서 프로그램가능 프로세서, 컴퓨터, 또는 다수의 프로세서들 또는 컴퓨터들을 포함하는, 데이터를 프로세싱하기 위한 모든 장치, 디바이스들, 및 기계들을 포함한다. 장치는, 하드웨어에 추가하여, 해당 컴퓨터 프로그램에 대한 실행 환경을 생성하는 코드, 예를 들어, 프로세서 펌웨어, 프로토콜 스택, 데이터베이스 관리 시스템, 운영 시스템, 또는 이들 중 하나의 조합을 구성하는 코드를 포함할 수 있다. 컴퓨터 프로그램의 실행에 적합한 프로세서들은, 예로서, 범용 및 특수 목적 마이크로프로세서들 둘 모두, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다.
[0078] 컴퓨터 프로그램 명령들 및 데이터를 저장하기에 적합한 컴퓨터 판독가능 매체들은, 예로서 반도체 메모리 디바이스들, 예를 들어, EPROM, EEPROM, 및 플래시 메모리 디바이스들; 자기 디스크들, 예를 들어, 내부 하드 디스크들 또는 탈착식 디스크들; 자기 광 디스크들; 및 CD ROM 및 DVD-ROM 디스크들을 포함하는 모든 형태들의 비휘발성 메모리, 매체들 및 메모리 디바이스들을 포함한다. 프로세서 및 메모리는 특수 목적 로직 회로에 의해 보충되거나 그에 통합될 수 있다.
[0079] 본 개시내용의 엘리먼트들 또는 그의 예시적인 양태들 또는 구현예(들)을 도입할 때, 단수 표현들은 엘리먼트들 중 하나 이상이 존재함을 의미하는 것으로 의도된다.
[0080] "포함하는(comprising)", "포함하는(including)" 및 "갖는"이라는 용어들은 포괄적인 것으로 의도되고, 열거된 엘리먼트들 이외의 추가적인 엘리먼트들이 존재할 수 있음을 의미한다.
[0081] 전술한 바가 본 개시내용의 구현예들에 관한 것이지만, 본 개시내용의 다른 구현예들 및 추가 구현예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있으며, 본 개시내용의 범위는 하기 청구항들에 의해 결정된다.

Claims (20)

  1. 전자 디바이스를 제조하는 방법으로서,
    리세스된 금속 층(recessed metal layer)을 형성하기 위해 금속 층을 제1 사전결정된 깊이까지 리세스하는 단계 ― 상기 금속 층은 기판 상에 형성된 복수의 피쳐(feature)들의 각각의 피쳐를 적어도 부분적으로 충전하며, 각각의 피쳐는 피쳐 깊이를 가짐 ―;
    상기 리세스된 금속 층 상에 금속-탄화물 층을 형성하기 위해 상기 리세스된 금속 층을 탄소-함유 플라즈마에 노출시키는 단계; 및
    상기 금속-탄화물 층 및 상기 리세스된 금속 층을 에칭함으로써 상기 리세스된 금속 층을 제2 사전결정된 깊이까지 리세스하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 금속 층이 구리, 코발트, 텅스텐, 알루미늄, 루테늄, 이리듐, 몰리브덴, 백금, 탄탈, 티탄, 로듐, 또는 이들의 조합을 포함하는 방법.
  3. 제1항에 있어서, 상기 탄소-함유 플라즈마가 탄소-함유 가스, 불활성 가스, 및 선택적으로 산소의 플라즈마 유출물들을 포함하는 방법.
  4. 제3항에 있어서, 상기 탄소-함유 가스가 메탄(CH4), 아세틸렌(C2H2), 에틸렌(C2H4), 프로필렌(C3H6), 프로판(C3H8), 헥산(C6H14), 벤젠(C6H6), 이소프렌(C5H8), 부타디엔(C4H6), 이들의 이성질체들, 또는 이들의 조합으로부터 선택되는 방법.
  5. 제4항에 있어서, 상기 불활성 가스가 아르곤인 방법.
  6. 제1항에 있어서, 상기 제2 사전결정된 깊이가 상기 피쳐 깊이의 약 50% 미만인 방법.
  7. 제6항에 있어서, 상기 제1 사전결정된 깊이가 상기 피쳐 깊이의 약 90% 이하인 방법.
  8. 제1항에 있어서,
    상기 리세스된 금속 층이 매립형 워드-라인(buried word-line)을 형성하며;
    상기 전자 디바이스가 동적 랜덤 액세스 메모리 디바이스(dynamic access memory device)인 방법.
  9. 전자 디바이스를 제조하는 방법으로서,
    복수의 트렌치(trench)들을 상부에 갖는 기판을 제공하는 단계 ― 각각의 트렌치는 트렌치 깊이를 가지고, 상기 트렌치 깊이보다 더 큰 두께를 갖는 금속 층으로 충전됨 ―;
    리세스된 금속 층을 형성하기 위해 상기 금속 층의 제1 부분을 제1 사전결정된 깊이까지 제거하도록 벌크 에칭(bulk etch)을 수행하는 단계;
    상기 리세스된 금속 층 상에 금속-탄화물 층을 형성하기 위해 상기 리세스된 금속 층을 탄소-함유 플라즈마에 노출시키는 단계; 및
    상기 리세스된 금속 층의 제2 부분을 상기 복수의 트렌치들 내의 제2 사전결정된 깊이까지 제거하도록 트렌치 에칭을 수행하는 단계 ― 상기 금속-탄화물 층은 상기 트렌치 에칭 동안 상기 리세스된 금속 층 상에 배치됨 ―를 포함하는 방법.
  10. 제1항에 있어서, 상기 금속 층이 구리, 코발트, 텅스텐, 알루미늄, 루테늄, 이리듐, 몰리브덴, 백금, 탄탈, 티탄, 로듐, 또는 이들의 조합을 포함하는 방법.
  11. 제10항에 있어서, 상기 탄소-함유 플라즈마가 탄소-함유 가스, 불활성 가스, 및 선택적으로 산소의 플라즈마 유출물들을 포함하는 방법.
  12. 제11항에 있어서, 상기 탄소-함유 가스가 메탄(CH4), 아세틸렌(C2H2), 에틸렌(C2H4), 프로필렌(C3H6), 프로판(C3H8), 헥산(C6H14), 벤젠(C6H6), 이소프렌(C5H8), 부타디엔(C4H6), 이들의 이성질체들, 또는 이들의 조합으로부터 선택되는 방법.
  13. 제12항에 있어서, 상기 벌크 에칭을 수행하는 단계가 상기 기판을 염소-함유 가스 전구체 및 산소-함유 가스 전구체의 플라즈마 유출물들에 노출시키는 단계를 포함하는 방법.
  14. 제13항에 있어서, 상기 트렌치 에칭을 수행하는 단계가 상기 기판을 상기 염소-함유 가스 전구체 및 상기 산소-함유 가스 전구체의 플라즈마 유출물들에 노출시키는 단계를 포함하는 방법.
  15. 제9항에 있어서, 상기 리세스된 금속 층이 매립형 워드-라인을 형성하며, 상기 전자 디바이스가 동적 랜덤 액세스 메모리 디바이스인 방법.
  16. 전자 디바이스를 제조하는 방법으로서,
    복수의 트렌치들을 상부에 갖는 기판을 제공하는 단계 ― 각각의 트렌치는 트렌치 깊이, 개구 폭을 가지고, 상기 트렌치 깊이보다 더 큰 두께를 갖는 금속 층으로 충전되며, 제1 트렌치는 제2 트렌치의 제2 개구보다 큰 제1 개구를 가짐 ―;
    상기 제1 트렌치 및 상기 제2 트렌치 내에 리세스된 금속 층을 형성하기 위해 상기 금속 층을 제1 사전결정된 깊이까지 리세스하는 단계;
    상기 제1 트렌치 및 상기 제2 트렌치 내의 상기 리세스된 금속 층 상에 금속-탄화물 층을 형성하기 위해 상기 리세스된 금속 층을 탄소-함유 플라즈마에 노출시키는 단계 ― 상기 제1 트렌치 내의 상기 금속-탄화물 층은 상기 제2 트렌치 내의 상기 금속-탄화물 층보다 더 두꺼움 ―; 및
    상기 금속-탄화물 층이 상기 리세스된 금속 층 상에 배치되어 있는 동안 상기 리세스된 금속 층을 상기 제2 사전결정된 깊이까지 리세스하는 단계 ― 상기 제2 트렌치 내의 상기 금속-탄화물 층 및 상기 리세스된 금속 층의 에칭률은 상기 제1 트렌치 내에 상기 금속-탄화물 층 및 상기 리세스된 금속 층의 에칭률보다 더 큼 ―를 포함하는 방법.
  17. 제16항에 있어서, 상기 금속 층이 루테늄 또는 텅스텐을 포함하는 방법.
  18. 제17항에 있어서, 상기 탄소-함유 플라즈마가 메탄 및 아르곤의 플라즈마 유출물들을 포함하는 방법.
  19. 제18항에 있어서, 상기 금속 층을 상기 제1 사전결정된 깊이까지 리세스하는 단계가 상기 기판을 염소(Cl2) 및 산소(O2)의 플라즈마 유출물들에 노출시키는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 제2 사전결정된 깊이가 상기 트렌치 깊이의 약 50% 미만이며;
    상기 제1 사전결정된 깊이가 상기 트렌치 깊이의 약 90% 이하인 방법.
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