KR20230034830A - 픽셀 회로 및 이를 포함하는 표시장치 - Google Patents

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Abstract

실시예에 의한 픽셀 회로 및 이를 포함하는 표시장치가 개시된다. 실시예에 따른 픽셀 회로는 픽셀 구동 전압이 인가되는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 상기 제3 노드에 연결된 제1 전극, 제1 발광 제어 펄스가 인가되는 게이트 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 제1 스위치 소자; 상기 제3 노드에 연결된 제1 전극, 제2 발광 제어 펄스가 인가되는 게이트 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제2 스위치 소자; 상기 제5 노드에 연결된 애노드 전극과, 저전위 전원 전압이 인가되는 캐소드 전극을 포함하는 발광 소자; 상기 제2 노드와 상기 제4 노드 사이에 연결된 제1 커패시터; 및 상기 제1 노드와 상기 제3 노드 사이에 연결된 제2 커패시터를 포함한다.

Description

픽셀 회로 및 이를 포함하는 표시장치{PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 픽셀 회로 및 이를 포함하는 표시장치에 관한 것이다.
전계 발광 표시장치(Electroluminescence Display)는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어질 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
전계 방출 표시장치의 픽셀 회로는 발광 소자로 이용되는 OLED와, OLED를 구동하기 위한 구동 소자를 포함한다.
OLED의 애소드 전극이 구동 소자의 소스 전극에 연결되고, OLED의 캐소드 전극이 저전위 전압원에 연결될 수 있다. 저전위 전압원은 픽셀들에 공통으로 연결될 수 있다. 이 경우, 저전위 전압원이 변동할 때 또는 OLED의 영향을 받아 구동 소자의 게이트-소스간 전압이 변하여 화질 저하를 초래할 수 있다. 구동 소자의 게이트-소스간 전압에 따라 OLED로 흐르는 전류가 결정되기 때문에 구동 소자의 게이트-소스간 전압의 변화는 OLED의 휘도 변화를 초래한다. 데이터 전압이 인가되는 데이터 라인과 저전위 전압원 사이에 존재하는 기생 용량으로 인하여 데이터 전압 변화가 클 때 저전위 전압원에 리플(ripple)이 발생될 수 있다. 그 결과, 데이터 전압이 변하는 픽셀 라인들 간에 크로스토크(Crosstalk)를 유발하여 화면 상에서 암선이나 휘선이 보일 수 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 픽셀 회로 및 이를 포함하는 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 픽셀 회로는 픽셀 구동 전압이 인가되는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 상기 제3 노드에 연결된 제1 전극, 제1 발광 제어 펄스가 인가되는 게이트 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 제1 스위치 소자; 상기 제3 노드에 연결된 제1 전극, 제2 발광 제어 펄스가 인가되는 게이트 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제2 스위치 소자; 상기 제5 노드에 연결된 애노드 전극과, 저전위 전원 전압이 인가되는 캐소드 전극을 포함하는 발광 소자; 상기 제2 노드와 상기 제4 노드 사이에 연결된 제1 커패시터; 및 상기 제1 노드와 상기 제3 노드 사이에 연결된 제2 커패시터를 포함할 수 있다.
본 발명은 구동 소자와 발광 소자 사이에 2개의 스위치 소자를 구비하고, 센싱 단계에서 발광 소자의 애노드 전극에 연결된 스위치 소자를 턴-오프 시킴으로써, 저전위 전원 전압의 리플에 의한 영향을 차단하여 이로 인한 수평 크로스토크 발생을 방지할 수 있고 수평 크로스토크의 발생으로 인한 화질 저하를 방지할 수 있다.
본 발명은 데이터 기입 단계와 부스팅 단계 사이에 보상 구간을 할당하여, 보상 기간 동안 구동 소자의 소스 노드에 기준 전압을 인가하여 구동 소자의 히스테리시스 영향을 제거할 수 있다.
본 발명은 부스팅 이전에 구동 소자의 소스 노드에 기준 전압보다 상대적으로 높은 애노드 전압을 인가하여 데이터 전압에 따른 휘도 변화를 완화시킬 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 표시패널의 단면 구조를 보여주는 도면이다.
도 3은 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 저전위 전원 전압(ELVSS)의 리플(ripple)에 영향을 받는 비교예에 따른 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 4는 저전위 전원 전압(ELVSS)에 리플(ripple)이 발생될 때 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 변하는 예를 보여 주는 파형도이다.
도 5a 내지 도 5b는 저전위 전원 전압의 리플로 인해 화질 불량이 발생하는 경우를 보여주는 도면들이다.
도 6은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 7은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 8a 내지 도 8b는 도 7에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여주는 파형도이다.
도 9a 내지 도 9e는 도 7에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 회로도들이다.
도 10은 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 11은 도 10에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여주는 파형도이다.
도 12는 본 발명의 제4 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 13은 도 12에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여주는 파형도이다.
도 14a 내지 도 14g는 도 12에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 회로도들이다.
도 15는 본 발명의 제5 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 16은 도 15에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 복수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다.
표시장치의 구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입한다. 평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동부와, 게이트 신호를 게이트 라인들에 공급하는 게이트 구동부 등을 포함한다.
본 발명의 표시장치에서 픽셀 회로는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. 이하에서 픽셀 회로를 구성하는 트랜지스터들은 Oxide TFT로 구현된 n 채널 Oxide TFT로 구현된 예를 중심으로 설명되나 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정된다. 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다.
트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH 및 VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL 및 VEH)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기발광 표시장치를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이고, 도 2는 도 1에 도시된 표시패널의 단면 구조를 보여주는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동부, 및 픽셀들과 표시패널 구동부의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.
표시패널(100)은 X축 방향의 길이, Y축 방향의 폭 및 Z축 방향의 두께를 가지는 장방형 구조의 표시패널일 수 있다. 표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀 구동 전압(ELVDD)이 인가되는 전원 라인, 초기화 전압(Vinit)이 인가되는 전원 라인, 기준 전압(Vref)이 인가되는 전원 라인, 저전위 전원 전압(ELVSS)이 인가되는 전원 라인을 포함할 수 있다. 이러한 전원 라인은 픽셀들에 공통으로 연결된다.
픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이에서 라인 방향(X)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간(1H)은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.
표시패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다.
표시패널은 플렉시블 표시패널로 제작될 수 있다. 플렉시블 표시패널은 플라스틱 기판을 이용하는 OLED 패널로 구현될 수 있다. 플라스틱 OLED 패널의 픽셀 어레이와 발광 소자는 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 배치될 수 있다.
픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함한다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인들 그리고 전원 라인들에 연결된다.
픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.
표시패널(100)의 화면 상에 터치 센서들이 배치될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이(AA)에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널(100)은 단면 구조에서 볼 때, 도 2에 도시된 바와 같이 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.
회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부(GIP) 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(R) 발광 소자, 녹색(G) 발광 소자, 및 청색(B) 발광 소자를 포함할 수 있다. 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮여질 수 있다.
봉지층(16)을 회로층(12)과 발광 소자층(14)을 밀봉하도록 상기 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.
봉지층(16) 상에 형성된 터치 센서층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 금속 배선 패턴들 사이에 터치 센서의 용량이 형성될 수 있다. 터치 센서층 상에 편광판이 배치될 수 있다. 편광판은 터치 센서층과 회로층(12)의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스(Cover glass)가 접착될 수 있다.
표시패널(100)은 봉지층(16) 상에 적층된 터치 센서층과, 컬러 필터층을 더 포함할 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터와, 블랙 매트릭스 패턴을 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 색순도를 높일 수 있다. 이 실시예는 편광판에 비하여 광 투과율이 높은 컬러 필터층(20)을 표시패널에 적용하여 표시패널(PNL)의 광투과율을 향상시키고 표시패널(PNL)의 두께와 유연성을 개선할 수 있다. 컬러 필터층 상에 커버 글래스가 접착될 수 있다.
전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동부의 구동에 필요한 직류(DC) 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGH, VEH). 게이트 오프 전압(VGL, VEL), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 기준 전압(Vref), 초기화 전압(Vinit), 애노드 전압(Vano) 등의 정전압(또는 직류 전압)을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 기준 전압(Vref), 초기화 전압(Vinit), 애노드 전압(Vano) 등의 정전압은 픽셀들에 공통으로 공급된다.
표시패널 구동부는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다.
표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.
디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 공급한다. 디멀티플렉서는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서가 데이터 구동부(110)의 출력 단자들과 데이터 라인들(102) 사이에 배치되면 데이터 구동부(110)의 채널 개수가 감소될 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다.
표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 데이터 구동부와 터치 센서 구동부는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110), 터치 센서 구동부 등은 하나의 드라이브 IC에 집적될 수 있다.
표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Low speed driving mode)로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 시간 동안 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동부와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생한다. 감마 기준 전압(VGMA)은 분압회로를 통해 계조별 감마 보상 전압으로 분압되어 DAC에 공급된다. 데이터 전압은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼를 통해 출력된다.
게이트 구동부(120)는 픽셀 어레이의 TFT 어레이 및 배선들과 함께 표시패널(100)의 회로층(12)에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. GIP 회로는 표시패널(100)의 비표시 영역인 베젤 영역(Bezel, BZ) 상에 배치되거나 입력 영상이 재현되는 픽셀 어레이 내에 분산 배치될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호는 스캔 펄스, 발광 제어 펄스(이하, "EM 펄스"라 함), 초기화 펄스, 센싱 펄스를 포함할 수 있다.
게이트 구동부(120)의 시프트 레지스터는 타이밍 콘트롤러(130)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 게이트 신호의 펄스를 출력하고, 시프트 클럭 타이밍에 맞추어 그 펄스를 시프트한다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.
호스트 시스템은 TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(13)에 전송할 수 있다.
타이밍 콘트롤러(130)는 노말 구동 모드(Normal driving mode)에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수Хi(i는 자연수) Hz의 프레임 주파수로 표시패널 구동부의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮추어 표시패널 구동부의 구동 주파수를 낮출 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.
타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압(VGH 및 VEH)과 게이트 오프 전압(VGL, VEL)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 오프 전압(VGL, VEL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 온 전압(VGH, VEH)으로 변환한다. 게이트 타이밍 신호는 스타트 펄스와 시프트 클럭을 포함한다.
표시패널(100)의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다. 내부 보상 기술은 픽셀 회로 각각에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 샘플링하여 그 문턱 전압만큼 구동 소자의 게이트-소스간 전압(Vgs)을 보상한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다. 표시패널 구동부는 외부 보상 기술 및/또는 내부 보상 기술을 이용하여 픽셀들을 구동할 수 있다. 본 발명의 픽셀 회로는 내부 보상 회로가 적용된 픽셀 회로로 구현될 수 있다.
도 3은 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 저전위 전원 전압(ELVSS)의 리플(ripple)에 영향을 받는 비교예에 따른 픽셀 회로의 일 예를 보여 주는 회로도이다. 도 4는 저전위 전원 전압(ELVSS)에 리플(ripple)이 발생될 때 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 변하는 예를 보여 주는 파형도이고, 도 5a 내지 도 5b는 저전위 전원 전압의 리플로 인해 화질 불량이 발생하는 경우를 보여주는 도면들이다.
도 3 및 도 4를 참조하면, 비교예에 따른 픽셀 회로는 발광 소자(EL), 구동 소자(DT), 복수의 스위치 소자들(M1, M2, M3, M7), 및 커패시터들(Cst, C2)을 포함한다.
비교예의 픽셀 회로에서, 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이에 형성된 커패시터(Cel)를 더 포함할 수 있다. 픽셀들에서 저전위 전원 전압(ELVSS)이 인가되는 전원 라인 또는 전극은 공통으로 연결된다. 구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제1 노드(n1)는 픽셀 구동 전압(ELVDD)이 인가되는 제1 전원 라인에 연결된다. 발광 소자(EL)는 제3 노드에 연결된 애노드 전극과, 저전위 전원 전압(ELVSS)이 인가되는 제2 전원 라인(PL2)에 연결된 캐소드 전극을 포함한다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)를 구동하는 전류를 발생한다.
제3 스위치 소자(M3)는 픽셀 데이터의 데이터 전압(Vdata)이 인가되는 제1 전극, 스캔 펄스(SCAN)가 인가되는 게이트 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다. 제3 스위치 소자(M3)는 스캔 펄스(SCAN)의 게이트 온 전압(VGH)에 따라 턴-온되어 데이터 전압(Vdata)을 제2 노드(n2)에 공급한다. 커패시터(Cst)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장한다.
발광 소자(EL)의 애노드 전극이 구동 소자(DT)의 제2 전극에 연결되고, 데이터 라인(DL)과 제2 전원 라인(PL2) 사이에 기생 용량(parasitic capacity, Cpar)이 존재할 수 있다. 이러한 비교예의 픽셀 회로에서, 데이터 전압(Vdata)의 변화량이 비교적 클 때, 기생 용량(Cpar)을 통해 제2 전원 라인(PL2)에 인가되는 저전위 전원 전압(ELVSS)에 리플(ripple)이 발생된다. 저전위 전원 전압(ELVSS)은 발광 소자(EL)의 커패시터(Cel)를 통해 구동 소자의 소스 노드 즉, 제3 노드(n3)에 전달된다. 이 경우, 제3 노드(n3)의 전압 또는 소스 전압(DTS)이 저전위 전원 전압(ELVSS)의 리플에 의해 변해 게이트-소스간 전압(Vgs)의 편차를 유발하여 발광 소자(EL)의 휘도가 변하게 된다.
도 4에서, 'DTG'는 구동 소자(DT)의 게이트 전압이고, 'DTS'는 구동 소자(DT)의 소스 전압이다. 'Vripple'은 저전위 전원 전압(ELVSS)의 리플에 영향을 받아 변경되는 소스 전압(DTS)이다. '*?*Vgs'는 저전위 전원 전압(ELVSS)의 영향을 받아 변경되는 구동 소자(DT)의 게이트-소스간 전압이다. 'Vsnormal'은 저전위 전원 전압(ELVSS)의 리플이 없거나 저전위 전원 전압(ELVSS)의 리플 영향을 받지 않는 이상적인(ideal) 소스 전압(DTS)을 나타낸다. 'Vgs'는 저전위 전원 전압(ELVSS)의 리플이 없을 때의 구동 소자(DT)의 게이트-소스간 전압이다.
도 5a와 같이 저전위 전원 전압(ELVSS)의 리플로 인해 수평 크로스토크(crosstalk)를 유발하고, 도 5b와 같이 화면 상에 암선이나 휘선과 같은 화질 불량이 발생하게 된다.
실시예에서는, 발광 소자(EL)와 구동 소자의 소스 노드 사이에 스위치 소자를 추가하여 서브 픽셀들 각각에서 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 대한 저전위 전원 전압(ELVSS)과 발광 소자(EL)의 영향을 차단하고자 한다.
도 6은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(M1, M2), 제1 커패시터(Cst), 및 제2 커패시터(C2)를 포함할 수 있다.
발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드 전극은 제4 노드(n4)에 연결되고, 캐소드 전극은 저전위 전원 전압(EVSS)이 인가되는 제2 전원 라인(PL2)에 연결된다. 발광 소자(EL)의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되어 발광층(EML)에서 가시광이 방출된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
제1 스위치 소자(M1)는 제1 발광 제어 펄스(EM1)의 게이트 온 전압(VEH)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제1 스위치 소자(M1)는 제3 노드(n3)에 연결된 제1 전극, 제1 발광 제어 펄스(EM1)가 인가되는 게이트 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(M2)는 제2 발광 제어 펄스(EM2)의 게이트 온 전압(VEH)에 따라 턴-온되어 제4 노드(n4)를 제5 노드(n5)에 연결한다. 제2 스위치 소자(M2)는 제4 노드(n4)에 연결된 제1 전극, 제2 발광 제어 펄스(EM2)가 인가되는 게이트 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다.
제1 커패시터(Cst)는 제2 노드(n2)와 제4 노드(n4) 사이에 연결된다. 제2 커패시터(C2)는 제1 노드(n1)와 제3 노드(n3) 사이에 연결된다.
도 7은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이고, 도 8a 내지 도 8b는 도 7에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여주는 파형도이다.
도 7 내지 도 8을 참조하면, 본 발명의 제2 실시예에 따른 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(M01, M02, M03, M04, M05), 제1 커패시터(Cst), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(M01, M02, M03, M04, M05)은 n 채널 Oxide TFT로 구현될 수 있다.
이 픽셀 회로는 픽셀 구동 전압(EVDD)이 인가되는 제1 전원 라인(PL1), 저전위 전원 전압(EVSS)이 인가되는 제2 전원 라인(PL2), 초기화 전압(Vinit)이 인가되는 제3 전원 라인(PL3), 기준 전압(Vref)이 인가되는 제4 전원 라인(RL), 데이터 전압(Vdata)이 인가되는 데이터 라인(DL), 게이트 신호들(INIT, SENSE, SCAN, EM1, EM2)이 인가되는 게이트 라인들에 연결된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
제1 스위치 소자(M01)는 제1 발광 제어 펄스(EM1)의 게이트 온 전압(VEH)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제1 스위치 소자(M01)는 제3 노드(n3)에 연결된 제1 전극, 제1 발광 제어 펄스(EM1)가 인가되는 게이트 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(M02)는 제2 발광 제어 펄스(EM2)의 게이트 온 전압(VEH)에 따라 턴-온되어 제4 노드(n4)를 제5 노드(n5)에 연결한다. 제2 스위치 소자(M02)는 제4 노드(n4)에 연결된 제1 전극, 제2 발광 제어 펄스(EM2)가 인가되는 게이트 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다.
제3 스위치 소자(M03)는 초기화 펄스(INIT)의 게이트 온 전압(VGH)에 따라 턴-온되어 초기화 전압(Vinit)을 제2 노드(n2)에 인가한다. 제3 스위치 소자(M03)는 초기화 전압(Vinit)이 인가되는 제3 전원 라인(PL3)에 연결된 제1 전극, 초기화 펄스(INIT)가 인가되는 게이트 전극, 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(M04)는 센싱 펄스(SENSE)의 게이트 온 전압(VGH)에 따라 턴-온되어 제3 노드(n3)에 기준 전압(Vref)을 공급한다. 제4 스위치 소자(M04)는 제3 노드(n3)에 연결된 제1 전극, 센싱 펄스(SENSE)가 인가되는 게이트 전극, 제4 전원 라인(RL)에 연결된 제2 전극을 포함한다.
제5 스위치 소자(M05)는 스캔 펄스(SCAN)의 게이트 온 전압(VGH)에 따라 턴-온되어 데이터 라인(DL)을 제2 노드(n2)에 연결한다. 제5 스위치 소자(M05)는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 스캔 펄스(SCAN)가 인가되는 게이트 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제1 커패시터(Cst)는 제2 노드(n2)와 제4 노드(n4) 사이에 연결된다. 제2 커패시터(C2)는 제1 노드(n1)와 제3 노드(n3) 사이에 연결된다.
픽셀 회로는 도 8a와 같이 초기화 단계(Ti), 센싱 단계(Ts), 데이터 기입 단계(Tw), 및 부스팅 단계(Tboost)의 순서로 구동되거나, 도 8b와 같이 보상 단계(Tobs)가 추가되어 초기화 단계(Ti), 센싱 단계(Ts), 데이터 기입 단계(Tw), 보상 단계(Tobs), 및 부스팅 단계(Tboost)의 순서로 구동될 수 있다. 여기서 보상 단계에서는 구동 소자(DT)의 Vth 히스테리시스에 의한 보상 오류를 최소화하기 위해 구동 소자(DT)의 소스 및 게이트 전압을 제어하여 일정한 온 상태(On state)가 되도록 한다.
도 9a 내지 도 9e는 도 7에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 회로도들이다. 여기서는 도 8b와 같은 구동 타이밍에 따른 동작을 설명하기로 한다.
도 9a와 같이 초기화 단계(Ti)에서, 제1, 제2, 제3 및 제4 스위치 소자들(M01, M02, M03, M04)이 턴-온되고, 제5 스위치 소자(M05)는 턴-오프된다. 제2 노드(n2)에 초기화 전압(Vinit)이 인가되고, 제3 노드(n3)에 기준 전압(Vref)이 인가된다. 이때, 구동 소자(DT)는 턴-온되고, 발광 소자(EL)는 턴-온되지 않는다.
도 9b와 같이 센싱 단계(Ts)에서, 제1 스위치 소자들(M01)이 온 상태를 유지하여 제3 노드(n3)의 전압이 상승하여 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프되고 문턱 전압(Vth)이 제1 커패시터(Cst)에 저장된다. 센싱 단계(Ts)에서 제2 스위치 소자(M02)가 턴-오프되기 때문에 저전위 전원 전압의 리플이 발생하더라도 제2 스위치 소자(M02)에 의해 차단되어 제3 노드(n3)는 저전위 전원 전압(EVSS)과 발광 소자(EL)의 영향을 받지 않는다.
도 9c와 같이 데이터 기입 단계(Tw)에서, 제3 스위치 소자(M03)가 턴-온되고, 제1 스위치 소자(M01)가 턴-오프된다. 이 때, 픽셀 데이터의 데이터 전압(Vdata)이 제2 노드(n2)에 인가되어 제2 노드(n2)의 전압이 데이터 전압(Vdata)만큼 변한다.
도 9d와 같이 보상 단계(Tobs)에서, 제1 스위치 소자(M01)가 게이트 오프 전압으로 반전되고, 제4 스위치 소자(M04)가 게이트 온 전압으로 반전되고, 제2 스위치 소자(M02)가 턴-온을 유지하고, 제3 및 제5 스위치 소자들(M03, M05)이 턴-오프를 유지하게 된다. 이때, 제3 노드(n3)에 기준 전압(Vref)이 인가된다.
즉, 제1 스위치 소자(M01)가 게이트 오프 전압으로 반전된 후, 제2 노드의 전압은 유지하고 제3 노드에 기준 전압이 인가되어 구동 소자에 큰 Vgs 전압을 인가할 수 있고, 이는 구동 소자(DT)의 히스테리시스(hyteresis)에 의한 영향을 감소시킬 수 있다.
도 9e와 같이 부스팅 단계(Tboost)에서, 제1 및 제2 스위치 소자(M01, M02)가 턴-온되고, 제3, 제4, 및 제5 스위치 소자들(M03, M04, M05)이 턴-오프된다. 이 때, 제2 및 제3 노드들(n2, n3)의 전압이 상승된다.
상기 부스팅 단계 이후에 발광 단계(Tem)에서, 제1 및 제2 스위치 소자(M01, M02)가 온 상태를 유지하고, 제3, 제4, 및 제5 스위치 소자들(M03, M04, M05)이 오프 상태를 유지한다. 이때, 구동 소자(DT)의 게이트-소스간 전압(Vgs) 즉, 제2 및 제3 노드간 전압에 따라 발생되는 전류가 발광 소자(EL)에 공급되어 발광 소자(EL)가 발광될 수 있다.
이러한 실시에 따른 픽셀 회로에서는 PWM(Pulse Width Modulation) 구동 시 제1 스위치 소자(M01)가 턴-오프되면, 제4 노드(n4)의 전압이 그대로 유지되고 제2 노드(n2)의 전압만 올라가다가 구동 소자(DT)가 턴-오프되기 때문에 누설 전류가 발생하지 않는다. 이에 반해, 제3 노드(n3)와 제4 노드(n4) 사이에 제1 스위치 소자(M1)가 배치되지 않는 경우, PWM 구동 시 제2 노드(n2)와 제4 노드(n4)에서 부스팅이 발생하여 제4 노드(n4)가 고전위 전원 전압(EVDD)까지 올라갔다가 제2 스위치 소자(M2)가 턴-온될 때 제4 노드(n4)의 전압이 떨어지면서 누설 전류가 발생하게 된다.
도 10은 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이고, 도 11은 도 10에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여주는 파형도이다.
도 10 내지 도 11을 참조하면, 본 발명의 제3 실시예에 따른 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(M11, M12, M13, M14, M15, M16), 제1 커패시터(Cst), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(M01, M02, M03, M04, M05)은 n 채널 Oxide TFT로 구현될 수 있다.
이 픽셀 회로는 픽셀 구동 전압(EVDD)이 인가되는 제1 전원 라인(PL1), 저전위 전원 전압(EVSS)이 인가되는 제2 전원 라인(PL2), 초기화 전압(Vinit)이 인가되는 제3 전원 라인(PL3), 기준 전압(Vref)이 인가되는 제4 전원 라인(RL), 데이터 전압(Vdata)이 인가되는 데이터 라인(DL), 게이트 신호들(INIT, INIT2, SENSE, SCAN, EM1, EM2)이 인가되는 게이트 라인들에 연결된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제6 노드(n6)에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
제1 스위치 소자(M11)는 제1 EM 펄스(EM1)의 게이트 온 전압(VEH)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제1 스위치 소자(M11)는 제3 노드(n3)에 연결된 제1 전극, 제1 EM 펄스(EM1)가 인가되는 게이트 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(M12)는 제2 EM 펄스(EM2)의 게이트 온 전압(VEH)에 따라 턴-온되어 제4 노드(n4)를 제5 노드(n5)에 연결한다. 제2 스위치 소자(M12)는 제4 노드(n4)에 연결된 제1 전극, 제2 EM 펄스(EM2)가 인가되는 게이트 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다. 센싱 단계(Ts)에서 제2 스위치 소자(M12)가 턴-오프되기 때문에 저전위 전원 전압의 리플이 발생하더라도 제2 스위치 소자(M12)에 의해 차단되어 제3 노드(n3)는 저전위 전원 전압(EVSS)과 발광 소자(EL)의 영향을 받지 않는다.
제3 스위치 소자(M13)는 초기화 펄스(INIT)의 게이트 온 전압(VGH)에 따라 턴-온되어 초기화 전압(Vinit)을 제2 노드(n2)에 인가한다. 제3 스위치 소자(M13)는 초기화 전압(Vinit)이 인가되는 제3 전원 라인(PL3)에 연결된 제1 전극, 제1 초기화 펄스(INIT)가 인가되는 게이트 전극, 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(M14)는 센싱 펄스(SENSE)의 게이트 온 전압(VGH)에 따라 턴-온되어 제3 노드(n3)를 기준 전압(Vref)이 인가되는 제4 전원 라인(RL)에 연결한다. 제4 스위치 소자(M14)는 제3 노드(n3)에 연결된 제1 전극, 센싱 펄스(SENSE)가 인가되는 게이트 전극, 제4 전원 라인(RL)에 연결된 제2 전극을 포함한다.
제5 스위치 소자(M15)는 데이터 전압(Vdata)에 동기되는 스캔 펄스(SCAN)의 게이트 온 전압(VGH)에 따라 턴-온되어 데이터 라인(DL)을 제2 노드(n2)에 연결한다. 제5 스위치 소자(M15)는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 스캔 펄스(SCAN)가 인가되는 게이트 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제6 스위치 소자(M16)는 제3 발광 제어 펄스(EM3)의 게이트 온 전압(VEH)에 따라 턴-온되어 제1 노드(n1)를 제6 노드(n6)에 연결한다. 제6 스위치 소자(M16)는 제1 노드에 연결된 제1 전극, 제3 발광 제어 펄스(EM3)가 인가되는 게이트 전극, 제6 노드에 연결된 제2 전극을 포함한다.
제1 커패시터(Cst)는 제2 노드(n2)와 제3 노드(n3) 사이에 연결된다. 제2 커패시터(C2)는 제1 노드(n1)와 제3 노드(n3) 사이에 연결된다.
도 12는 본 발명의 제4 실시예에 따른 픽셀 회로를 보여 주는 회로도이고, 도 13은 도 12에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여주는 파형도이고, 도 14a 내지 도 14g는 도 12에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 회로도들이다.
도 12 내지 도 13을 참조하면, 본 발명의 제4 실시예에 따른 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(M21, M22, M23, M24, M25, M26), 제1 커패시터(Cst), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(M21, M22, M23, M24, M25, M26)은 n 채널 Oxide TFT로 구현될 수 있다.
이 픽셀 회로는 픽셀 구동 전압(EVDD)이 인가되는 제1 전원 라인(PL1), 저전위 전원 전압(EVSS)이 인가되는 제2 전원 라인(PL2), 초기화 전압(Vinit)이 인가되는 제3 전원 라인(PL3), 기준 전압(Vref)이 인가되는 제4 전원 라인(RL), 데이터 전압(Vdata)이 인가되는 데이터 라인(DL), 게이트 신호들(INIT, SENSE, SCAN, EM1, EM2)이 인가되는 게이트 라인들에 연결된다. 또한, 픽셀 회로는 애노드 전압(Vanode)이 인가되는 제5 전원 라인(AL)에 연결된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
제1 스위치 소자(M21)는 제1 발광 제어 펄스(EM1)의 게이트 온 전압(VEH)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제1 스위치 소자(M21)는 제3 노드(n3)에 연결된 제1 전극, 제1 발광 제어 펄스(EM1)가 인가되는 게이트 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(M22)는 제2 발광 제어 펄스(EM2)의 게이트 온 전압(VEH)에 따라 턴-온되어 제4 노드(n4)를 제5 노드(n5)에 연결한다. 제2 스위치 소자(M22)는 제4 노드(n4)에 연결된 제1 전극, 제2 발광 제어 펄스(EM2)가 인가되는 게이트 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다.
제3 스위치 소자(M23)는 초기화 펄스(INIT)의 게이트 온 전압(VGH)에 따라 턴-온되어 초기화 전압(Vinit)을 제2 노드(n2)에 인가한다. 제3 스위치 소자(M23)는 초기화 전압(Vinit)이 인가되는 제3 전원 라인(PL3)에 연결된 제1 전극, 초기화 펄스(INIT)가 인가되는 게이트 전극, 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(M24)는 센싱 펄스(SENSE)의 게이트 온 전압(VGH)에 따라 턴-온되어 제3 노드(n3)에 기준 전압(Vref)을 공급한다. 제4 스위치 소자(M24)는 제3 노드(n3)에 연결된 제1 전극, 센싱 펄스(SENSE)가 인가되는 게이트 전극, 제4 전원 라인(RL)에 연결된 제2 전극을 포함한다.
제5 스위치 소자(M25)는 스캔 펄스(SCAN)의 게이트 온 전압(VGH)에 따라 턴-온되어 데이터 라인(DL)을 제2 노드(n2)에 연결한다. 제5 스위치 소자(M25)는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 스캔 펄스(SCAN)가 인가되는 게이트 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.제6 스위치 소자(M26)는 애노드 펄스(ANODE)의 게이트 온 전압(VGH)에 따라 턴-온되어 애노드 전압(Vanode)을 제5 노드(n5)에 인가한다. 제6 스위치 소자(M26)는 제5 노드(n5)에 연결된 제1 전극, 애노드 펄스(ANODE)가 인가되는 게이트 전극, 및 애노드 전압(Vano)이 인가되는 제5 전원 라인(AL)에 연결된 제2 전극을 포함한다.
제1 커패시터(Cst)는 제2 노드(n2)와 제3 노드(n3) 사이에 연결된다. 제2 커패시터(C2)는 제1 노드(n1)와 제3 노드(n3) 사이에 연결된다.
도 14a를 참조하면, 초기화 단계(Ti)에서, 제1, 제3, 제4 및 제6 스위치 소자들(M21, M23, M24, M26)과, 구동 소자(DT)가 턴-온되는 반면, 제2 및 제5 스위치 소자들(M22, M25)이 턴-오프된다. 이때, 제2 노드(n2)에 초기화 전압(Vinit)이 인가되고, 제3 노드(n3)에 기준 전압(Vref)이 인가된다. 이와 동시에, 픽셀 구동 전압(ELVDD)이 제1 노드(n1)에 인가되고, 제4 노드(n4)에 초기화 전압(Vinit) 또는 애노드 전압(Vano)이 인가된다.
도 14b를 참조하면, 센싱 단계(Ts)에서, 제1, 제3, 및 제6 스위치 소자들(M21, M23, M26)이 온 상태를 유지하고, 제4, 및 제5 스위치 소자들(M24, M25)이 오프 상태를 유지한다. 센싱 펄스(SENSE)가 게이트 오프 전압(VGL)으로 반전되어 제2 스위치 소자(M22)는 턴-오프된다. 구동 소자(DT)는 제3 노드(n3)의 전압이 상승하여 게이트-소스간 전압(Vgs)이 문턱 전압(Vth)에 도달할 때 턴-오프되고, 그 문턱 전압(Vth)이 제1 커패시터(Cst)에 저장된다. 센싱 단계(Ts)에서 제2 스위치 소자(M22)가 턴-오프되기 때문에 저전위 전원 전압의 리플이 발생하더라도 제2 스위치 소자(M22)에 의해 차단되어 제3 노드(n3)는 저전위 전원 전압(EVSS)과 발광 소자(EL)의 영향을 받지 않는다.
도 14c를 참조하면, 데이터 기입 단계(Tw)에서, 제1, 제5 및 제6 스위치 소자들(M21, M25, M26)이 턴-온되는 반면, 제2, 제3 및 제4 스위치 소자들(M22, M23, M24)이 턴-오프된다. 구동 소자(DT)는 데이터 전압(Vdata)에 의해 제2 노드(n2)의 전압이 상승하여 게이트-소스간 전압(Vgs)이 문턱 전압(Vth) 보다 높아질 때 턴-온될 수 있다.
도 14d를 참조하면, 제1 보상 단계(Tobs1)에서, 제1, 제2, 제3, 제5, 및 제6 스위치 소자들(M21, M22, M23, M25, M26)이 턴-오프되는 반면, 제2, 제6 스위치 소자들(M22, M26)이 턴-온된다. 이때, 제3 노드(n3)에 기준 전압(Vref)이 인가된다. 이러한 보상 단계를 통해, 부스팅 단계 이전에 구동 소자의 소스 노드의 전압을 기준 전압으로 하여 구동 소자(DT)의 히스테리시스(hyteresis)에 의한 영향을 제거할 수 있다.
도 14e를 참조하면, 제2 보상 단계(Tobs2)에서, 제1, 제2, 및 제6 스위치 소자들(M21, M22, M26)이 턴-온되는 반면, 제3, 제4, 및 제5 스위치 소자들(M23, M24, M25)이 턴-오프된다. 이때, 제5 노드(n5)에 애노드 전압이 인가되어, 애노드 전압에 의해 제3 노드(n3), 제4 노드(n4), 제5 노드(n5)는 모두 애노드 전압까지 상승된다.
실시예에서는 기준 전압과 애노드 전압을 분리하여 부스팅 단계 이전인 제2 보상 단계에서 기준 전압이 아닌 상대적으로 높은 애노드 전압으로 구동 소자의 소스 노드를 초기화시켜 S-factor를 완화시키고자 한다. 도 14f와 같이 기준 전압 상승 시 저 계조 영역에서 데이터 전압에 따른 휘도 변화가 점점 완화됨을 알 수 있다.
도 14g를 참조하면, 부스팅(Tboost) 단계에서, 제1 및 제2 스위치 소자들(M21, M22)이 턴-온되는 반면, 그 이외의 스위치 소자들(M23, M24, M25, M26)이 턴-오프된다. 부스팅(Tboost) 기간 동안, 제2 노드(n2)와 제3 노드(n3)의 전압이 상승한다.
이후 발광 단계(Tem)에서 픽셀 회로는 소스 팔로워(Source follower) 회로로 동작하여 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류가 공급된다. 이 때, 발광 소자(EL)는 픽셀 데이터의 계조에 대응하는 휘도로 발광될 수 있다.
제1 및 제2 발광 제어 펄스(EM1, EM2)는 발광 단계(Tem)에서 저계조 표현력을 향상시키기 위하여, 게이트 온 전압(VEH)과 게이트 오프 전압(VEL) 사이에서 스윙될 수 있다. 제1 및 제2 발광 제어 펄스(EM1, EM2)는 발광 단계(Tem)에서 미리 설정된 PWM(Pulse Width Modulation)로 설정된 듀티비(duty ratio)로 스윙될 수 있다.
도 15는 본 발명의 제5 실시예에 따른 픽셀 회로를 보여 주는 회로도이고, 도 16은 도 15에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여주는 파형도이다.
도 15 내지 도 16을 참조하면, 본 발명의 제5 실시예에 따른 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(M31, M32, M33, M34, M35, M36, M37), 제1 커패시터(Cst), 및 제2 커패시터(C2)를 포함한다. 구동 소자(DT)와 스위치 소자들(M31, M32, M33, M34, M35, M36, M37)은 n 채널 Oxide TFT로 구현될 수 있다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
제1 스위치 소자(M31)는 제1 발광 제어 펄스(EM1)의 게이트 온 전압(VEH)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제1 스위치 소자(M21)는 제3 노드(n3)에 연결된 제1 전극, 제1 발광 제어 펄스(EM1)가 인가되는 게이트 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(M32)는 제2 발광 제어 펄스(EM2)의 게이트 온 전압(VEH)에 따라 턴-온되어 제4 노드(n4)를 제5 노드(n5)에 연결한다. 제2 스위치 소자(M32)는 제4 노드(n4)에 연결된 제1 전극, 제2 발광 제어 펄스(EM2)가 인가되는 게이트 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다.
제3 스위치 소자(M33)는 초기화 펄스(INIT)의 게이트 온 전압(VGH)에 따라 턴-온되어 초기화 전압(Vinit)을 제2 노드(n2)에 인가한다. 제3 스위치 소자(M33)는 초기화 전압(Vinit)이 인가되는 제3 전원 라인(PL3)에 연결된 제1 전극, 초기화 펄스(INIT)가 인가되는 게이트 전극, 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(M34)는 센싱 펄스(SENSE)의 게이트 온 전압(VGH)에 따라 턴-온되어 제3 노드(n3)에 기준 전압(Vref)을 공급한다. 제4 스위치 소자(M34)는 제3 노드(n3)에 연결된 제1 전극, 센싱 펄스(SENSE)가 인가되는 게이트 전극, 제4 전원 라인(RL)에 연결된 제2 전극을 포함한다.
제5 스위치 소자(M35)는 스캔 펄스(SCAN)의 게이트 온 전압(VGH)에 따라 턴-온되어 데이터 라인(DL)을 제2 노드(n2)에 연결한다. 제5 스위치 소자(M35)는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 스캔 펄스(SCAN)가 인가되는 게이트 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제6 스위치 소자(M36)는 애노드 펄스(ANODE)의 게이트 온 전압(VGH)에 따라 턴-온되어 애노드 전압(Vanode)을 제5 노드(n5)에 인가한다. 제6 스위치 소자(M36)는 제5 노드(n5)에 연결된 제1 전극, 애노드 펄스(ANODE)가 인가되는 게이트 전극, 및 애노드 전압(Vano)이 인가되는 제5 전원 라인(AL)에 연결된 제2 전극을 포함한다.
제7 스위치 소자(M37)는 제3 발광 제어 펄스(EM3)의 게이트 온 전압(VEH)에 따라 턴-온되어 제1 노드(n1)를 제6 노드(n6)에 연결한다. 제6 스위치 소자(M16)는 제1 노드에 연결된 제1 전극, 제3 발광 제어 펄스(EM3)가 인가되는 게이트 전극, 제6 노드에 연결된 제2 전극을 포함한다.
제1 커패시터(Cst)는 제2 노드(n2)와 제3 노드(n3) 사이에 연결된다. 제2 커패시터(C2)는 제1 노드(n1)와 제3 노드(n3) 사이에 연결된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널
101: 픽셀
102: 데이터 라인
103: 게이트 라인
110: 데이터 구동부
120: 게이트 구동부
130: 타이밍 컨트롤러
140: 전원부

Claims (15)

  1. 픽셀 구동 전압이 인가되는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
    상기 제3 노드에 연결된 제1 전극, 제1 발광 제어 펄스가 인가되는 게이트 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 제1 스위치 소자;
    상기 제3 노드에 연결된 제1 전극, 제2 발광 제어 펄스가 인가되는 게이트 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제2 스위치 소자;
    상기 제5 노드에 연결된 애노드 전극과, 저전위 전원 전압이 인가되는 캐소드 전극을 포함하는 발광 소자;
    상기 제2 노드와 상기 제4 노드 사이에 연결된 제1 커패시터; 및
    상기 제1 노드와 상기 제3 노드 사이에 연결된 제2 커패시터를 포함하는, 픽셀 회로.
  2. 제1항에 있어서,
    초기화 전압이 인가되는 제1 전극, 초기화 펄스가 인가되는 게이트 전극, 상기 제2 노드에 연결된 제2 전극을 포함하는 제3 스위치 소자;
    상기 제3 노드에 연결된 제1 전극, 센싱 펄스가 인가되는 게이트 전극, 기준 전압이 인가되는 제2 전극을 포함하는 제4 스위치 소자;
    데이터 전압이 인가되는 제1 전극, 스캔 펄스가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 스위치 소자를 더 포함하는, 픽셀 회로.
  3. 제2항에 있어서,
    상기 픽셀 회로는 초기화 단계, 센싱 단계, 데이터 기입 단계, 및 부스팅 단계의 순서로 구동되고,
    상기 초기화 단계에서, 상기 제1 발광 제어 펄스, 상기 제2 발광 제어 펄스, 상기 초기화 펄스, 상기 센싱 펄스의 전압이 게이트 온 전압이고, 상기 스캔 펄스의 전압이 게이트 오프 전압이고,
    상기 센싱 단계에서, 상기 제1 발광 제어 펄스, 상기 초기화 펄스의 전압이 게이트 온 전압이고, 상기 제2 발광 제어 펄스, 상기 센싱 펄스, 상기 스캔 펄스의 전압이 게이트 오프 전압이고,
    상기 데이터 기입 단계에서, 상기 제1 발광 제어 펄스, 상기 스캔 펄스의 전압이 게이트 온 전압이고, 상기 제2 발광 제어 펄스, 상기 초기화 펄스, 상기 센싱 펄스의 전압이 게이트 오프 전압이고,
    상기 부스팅 단계에서, 상기 제1 발광 제어 펄스, 상기 제2 발광 제어 펄스의 전압이 게이트 온 전압이고, 상기 초기화 펄스, 상기 센싱 펄스, 상기 스캔 펄스가 게이트 오프 전압이고,
    상기 제1 내지 제5 스위치 소자들이 상기 게이트 온 전압에 따라 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로.
  4. 제3항에 있어서,
    상기 데이터 기입 단계와 상기 부스팅 단계 사이에 보상 기간이 할당되고,
    상기 보상 기간에서, 상기 제1 발광 제어 펄스의 전압이 게이트 오프 전압으로 반전되고, 상기 센싱 펄스의 전압이 게이트 온 전압으로 반전되고,
    상기 제2 발광 제어 펄스의 전압이 게이트 온 전압을 유지하고, 상기 초기화 펄스, 상기 스캔 펄스의 전압이 상기 게이트 오프 전압을 유지하는 픽셀 회로.
  5. 제2항에 있어서,
    상기 제1 노드와 상기 구동 소자의 제1 전극 사이에 연결되고, 제3 발광 제어 펄스에 응답하여 상기 제1 노드와 상기 구동 소자의 제1 전극 사이를 연결하는 제6 스위치 소자를 더 포함하는, 픽셀 회로.
  6. 제2항에 있어서,
    상기 제5 노드에 연결된 제1 전극, 애노드 펄스가 인가되는 게이트 전극, 애노드 전압이 인가되는 제2 전극을 포함하는 제6 스위치 소자를 더 포함하는, 픽셀 회로.
  7. 제6항에 있어서,
    상기 픽셀 회로는 초기화 단계, 센싱 단계, 데이터 기입 단계, 및 부스팅 단계의 순서로 구동되고,
    상기 초기화 단계에서, 상기 제1 발광 제어 펄스, 상기 초기화 펄스, 상기 센싱 펄스, 상기 애노드 펄스의 전압이 게이트 온 전압이고, 상기 제2 발광 제어 펄스, 상기 스캔 펄스의 전압이 게이트 오프 전압이고,
    상기 센싱 단계에서, 상기 제1 발광 제어 펄스, 상기 초기화 펄스, 상기 애노드의 전압이 게이트 온 전압이고, 상기 제2 발광 제어 펄스, 상기 센싱 펄스, 상기 스캔 펄스의 전압이 게이트 오프 전압이고,
    상기 데이터 기입 단계에서, 상기 제1 발광 제어 펄스, 상기 스캔 펄스, 상기 애노드 펄스의 전압이 게이트 온 전압이고, 상기 제2 발광 제어 펄스, 상기 초기화 펄스, 상기 센싱 펄스의 전압이 게이트 오프 전압이고,
    상기 부스팅 단계에서, 상기 제1 발광 제어 펄스, 상기 제2 발광 제어 펄스의 전압이 게이트 온 전압이고, 상기 초기화 펄스, 상기 센싱 펄스, 상기 스캔 펄스, 상기 애노드 펄스가 게이트 오프 전압이고,
    상기 제1 내지 제6 스위치 소자들이 상기 게이트 온 전압에 따라 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로.
  8. 제7항에 있어서,
    상기 데이터 기입 단계와 상기 부스팅 단계 사이에 제1 보상 기간, 제2 보상 기간이 할당되고,
    상기 제1 보상 기간에서, 제1 발광 제어 펄스가 게이트 오프 전압으로 반전되고, 상기 센싱 펄스는 게이트 온 전압으로 반전되고, 상기 애노드 펄스의 전압이 게이트 온 전압을 유지하고, 상기 제2 발광 제어 펄스, 상기 초기화 펄스, 상기 스캔 펄스의 전압이 게이트 오프 전압을 유지하고,
    상기 제2 보상 기간에서, 상기 제1 발광 제어 펄스, 상기 제2 발광 제어 펄스의 전압이 게이트 온 전압으로 반전되고, 상기 센싱 펄스의 전압이 게이트 오프 전압으로 반전되고, 상기 애노드 펄스의 전압이 게이트 온 전압을 유지하고, 상기 초기화 펄스, 상기 스캔 펄스의 전압이 게이트 오프 전압을 유지하는, 픽셀 회로.
  9. 제6항에 있어서,
    상기 제1 노드와 상기 구동 소자의 제1 전극 사이에 연결되고, 제3 발광 제어 펄스에 응답하여 상기 제1 노드와 상기 구동 소자의 제1 전극 사이를 연결하는 제7 스위치 소자를 더 포함하는, 픽셀 회로.
  10. 복수의 데이터 라인들, 상기 데이터 라인들과 교차되는 복수의 게이트 라인들, 서로 다른 정전압이 인가되는 복수의 전원 라인들, 및 복수의 서브 픽셀들이 배치된 표시패널;
    상기 데이터 라인들에 픽셀 데이터의 데이터 전압을 공급하는 데이터 구동부; 및
    제1 발광 제어 펄스와 발광 제어 펄스를 상기 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
    상기 서브 픽셀들 각각은,
    픽셀 구동 전압이 인가되는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
    상기 제3 노드에 연결된 제1 전극, 제1 발광 제어 펄스가 인가되는 게이트 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 제1 스위치 소자;
    상기 제3 노드에 연결된 제1 전극, 제2 발광 제어 펄스가 인가되는 게이트 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제2 스위치 소자;
    상기 제5 노드에 연결된 애노드 전극과, 저전위 전원 전압이 인가되는 캐소드 전극을 포함하는 발광 소자;
    상기 제2 노드와 상기 제4 노드 사이에 연결된 제1 커패시터; 및
    상기 제1 노드와 상기 제3 노드 사이에 연결된 제2 커패시터를 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 서브 픽셀들 각각은,
    초기화 전압이 인가되는 제1 전극, 초기화 펄스가 인가되는 게이트 전극, 상기 제2 노드에 연결된 제2 전극을 포함하는 제3 스위치 소자;
    상기 제3 노드에 연결된 제1 전극, 센싱 펄스가 인가되는 게이트 전극, 기준 전압이 인가되는 제2 전극을 포함하는 제4 스위치 소자;
    데이터 전압이 인가되는 제1 전극, 스캔 펄스가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 스위치 소자를 더 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 서브 픽셀들 각각은,
    상기 제1 노드와 상기 구동 소자의 제1 전극 사이에 연결되고, 제3 발광 제어 펄스에 응답하여 상기 제1 노드와 상기 구동 소자의 제1 전극 사이를 연결하는 제6 스위치 소자를 더 포함하는, 표시 장치.
  13. 제11항에 있어서,
    상기 서브 픽셀들 각각은,
    상기 제5 노드에 연결된 제1 전극, 애노드 펄스가 인가되는 게이트 전극, 애노드 전압이 인가되는 제2 전극을 포함하는 제6 스위치 소자를 더 포함하는, 표시 장치.
  14. 제13항에 있어서,
    상기 제1 노드와 상기 구동 소자의 제1 전극 사이에 연결되고, 제3 발광 제어 펄스에 응답하여 상기 제1 노드와 상기 구동 소자의 제1 전극 사이를 연결하는 제7 스위치 소자를 더 포함하는, 표시 장치.
  15. 제10항에 있어서,
    상기 데이터 구동부, 상기 게이트 구동부, 상기 서브 픽셀들을 포함하는 패널 내 모든 트랜지스터는 n 채널 타입의 산화물 반도체를 포함한 Oxide TFT로 구현되는, 표시 장치.
KR1020210186071A 2021-09-03 2021-12-23 픽셀 회로 및 이를 포함하는 표시장치 KR102667191B1 (ko)

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