KR20230034828A

KR20230034828A - 게이트 구동부 및 이를 포함하는 표시 장치

Info

Publication number: KR20230034828A
Application number: KR1020210181976A
Authority: KR
Inventors: 윤재웅; 김인준; 박민선
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-09-03
Filing date: 2021-12-17
Publication date: 2023-03-10

Abstract

실시예에 의한 게이트 구동부 및 이를 포함하는 표시 장치가 개시된다. 실시예에 따른 게이트 구동부는 이전 신호 전달부로부터 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 신호 전달부들; 및 상기 다수의 신호 전달부에 연결된 리페어 라인을 포함하고, 제n(n은 양의 정수) 신호 전달부는, 이전 신호 전달부로부터 캐리 신호를 입력 받아 제1 제어 노드와 제2 제어 노드를 충전 또는 방전시키는 회로부; 상기 제1 제어 노드와 상기 제2 제어 노드의 전위를 기반으로 게이트 신호와 캐리 신호를 출력하는 출력부; 및 상기 리페어 라인에 연결되고, 상기 리페어 라인으로부터 로직 신호가 인가되는 경우 상기 게이트 신호를 대체하는 리페어 게이트 신호와 상기 캐리 신호를 대체하는 리페어 캐리 신호를 출력하는 리페어 블록을 포함한다.

Description

게이트 구동부 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIR AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.

표시장치는 액정 표시장치(Liquid Crystal Display: LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등이 있다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 자발광 소자 예를 들어, 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 이용하여 입력 영상을 재현한다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

표시장치 중 일부 예컨대, 액정 표시장치나 유기 발광 표시장치에는 복수의 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔 신호, 발광 제어 신호 등의 게이트 신호를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

게이트 구동부는 화소 어레이들과 함께 표시 패널에 내장하는 게이트 인 패널(Gate In Panel, GIP) 형태로 표시 장치에 적용되고 있다. GIP는 게이트 전압을 순차적으로 출력하기 위한 시프트 레지스터(shift register)를 포함하고, 시프트 레지스터는 종속적으로 접속된 다수의 신호 전달부들을 포함한다. 다수의 신호 전달부들은 종속적으로 연결되어, 하나의 신호 전달부가 다른 신호 전달의 구동에 필요한 신호를 제공한다.

따라서 하나의 신호 전달부에 불량이 발생할 경우, 불량이 발생한 하나의 신호 전달부의 구동에 영향을 미칠 뿐 만 아니라, 다른 신호 전달부의 구동에도 영향을 미쳐, 하나의 불량 신호 전달부로 전체 GIP의 구동 불량을 야기하는 문제점이 발생한다.

이러한 신호 전달부의 불량을 개선하기 위한 리페어 방식으로는 더미 신호 전달부를 일정 개수의 신호 전달부마다 하나씩 삽입하여 불량 신호 전달부의 제1 제어 노드와 제2 제어 노드를 사용하여 더미 신호 전달부로 필요한 신호를 출력하는 방식이다. 하지만 이 방식은 일정 개수의 신호 전달부마다 더미 신호 전달부를 삽입하기 때문에 베젤의 사이즈 측면에서 불리하고, 용접 포인트(welding point)가 많아 수율이 낮아지게 된다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 베젤 사이즈를 줄이면서도 용접 포인트를 최소화하도록 한 게이트 구동부 및 이를 포함하는 표시 장치를 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시예에 따른 게이트 구동부는 이전 신호 전달부로부터 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 신호 전달부들; 및 상기 다수의 신호 전달부에 연결된 리페어 라인을 포함하고, 제n(n은 양의 정수) 신호 전달부는 이전 신호 전달부로부터 캐리 신호를 입력 받아 제1 제어 노드와 제2 제어 노드를 충전 또는 방전시키는 회로부; 상기 제1 제어 노드와 상기 제2 제어 노드의 전위를 기반으로 게이트 신호와 캐리 신호를 출력하는 출력부; 및 상기 리페어 라인에 연결되고, 상기 리페어 라인으로부터 로직 신호가 인가되는 경우 상기 게이트 신호를 대체하는 리페어 게이트 신호와 상기 캐리 신호를 대체하는 리페어 캐리 신호를 출력하는 리페어 블록을 포함할 수 있다.

본 발명은 신호 전달부마다 리페어 블록을 구비하고, 불량 신호 전달부가 발생하는 경우 리페이 블록을 이용하여 캐리 신호와 게이트 신호를 출력하도록 함으로써, 불량 신호 전달부의 리페어가 용이할 수 있고, 베젤 사이즈를 줄일 수 있다. 특히, 고 해상도 또는 고 PPI(Pixel Per Inch)일수록 베젤 사이즈 감소에 유리할 수 있다.

본 발명은 웰딩 포인트가 최소화되어 양품화 공정 택트 타임(tact time)이 감소하고 수율이 증가할 수 있다.

본 발명은 불량의 종류와 상관없이 동일한 방식으로 간단하게 리페어가 가능할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 표시패널의 단면 구조를 보여주는 도면이다.
도 3a 내지 도 3b는 본 발명의 제1 실시예에 따른 게이트 구동부를 보여주는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 게이트 구동부의 시프트 레지스터를 개략적으로 보여주는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 게이트 구동부를 보여주는 도면이다.
도 6은 도 5에 도시된 게이트 구동부의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다.
도 7a 내지 도 7b는 불량 신호 전달부를 검출하는 원리를 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시예에 따른 게이트 구동부의 리페어 원리를 설명하기 위한 도면이다.
도 9a 내지 도 9c는 도 8에 도시된 배선들의 분리 및 연결 원리를 설명하기 위한 도면들이다.
도 10a 내지 도 10c는 도 8에 도시된 리페어 블록의 동작 타이밍을 설명하기 위한 도면들이다.
도 11은 본 발명의 제3 실시예에 따른 게이트 구동부를 보여주는 도면이다.
도 12는 본 발명의 제4 실시예에 따른 게이트 구동부를 보여주는 도면이다.
도 13은 본 발명의 제4 실시예에 따른 게이트 구동부의 리페어 원리를 설명하기 위한 도면이다.
도 14는 도 13에 도시된 리페어 블록의 동작 타이밍을 설명하기 위한 도면들이다.
도 15는 본 발명의 제4 실시예에 따른 게이트 구동부의 다른 리페어 원리를 설명하기 위한 도면이다.
도 16은 도 15에 도시된 리페어 블록의 동작 타이밍을 설명하기 위한 도면들이다.
도 17은 본 발명의 제5 실시예에 따른 게이트 구동부의 리페어 원리를 설명하기 위한 도면이다.
도 18a 내지 도 18b는 게이트 구동부의 실제 리페어링 결과를 보여주는 이미지들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이고, 도 2는 도 1에 도시된 표시패널의 단면 구조를 보여주는 도면이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동부, 및 픽셀들과 표시패널 구동부의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.

표시패널(100)은 X축 방향의 길이, Y축 방향의 폭 및 Z축 방향의 두께를 가지는 장방형 구조의 표시패널일 수 있다. 표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀 구동 전압(ELVDD)이 인가되는 전원 라인, 초기화 전압(Vinit)이 인가되는 전원 라인, 기준 전압(Vref)이 인가되는 전원 라인, 저전위 전원 전압(ELVSS)이 인가되는 전원 라인을 포함할 수 있다. 이러한 전원 라인은 픽셀들에 공통으로 연결된다.

픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이에서 라인 방향(X)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간(1H)은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.

표시패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다.

표시패널은 플렉시블 표시패널로 제작될 수 있다. 플렉시블 표시패널은 플라스틱 기판을 이용하는 OLED 패널로 구현될 수 있다. 플라스틱 OLED 패널의 픽셀 어레이와 발광 소자는 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 배치될 수 있다.

픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함한다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인들 그리고 전원 라인들에 연결된다.

픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.

표시패널(100)의 화면 상에 터치 센서들이 배치될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이(AA)에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널(100)은 단면 구조에서 볼 때, 도 2에 도시된 바와 같이 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.

회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부(GIP) 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다.

발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(R) 발광 소자, 녹색(G) 발광 소자, 및 청색(B) 발광 소자를 포함할 수 있다. 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮여질 수 있다.

봉지층(16)을 회로층(12)과 발광 소자층(14)을 밀봉하도록 상기 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.

봉지층(16) 상에 형성된 터치 센서층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 금속 배선 패턴들 사이에 터치 센서의 용량이 형성될 수 있다. 터치 센서층 상에 편광판이 배치될 수 있다. 편광판은 터치 센서층과 회로층(12)의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스(Cover glass)가 접착될 수 있다.

표시패널(100)은 봉지층(16) 상에 적층된 터치 센서층과, 컬러 필터층을 더 포함할 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터와, 블랙 매트릭스 패턴을 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 색순도를 높일 수 있다. 이 실시예는 편광판에 비하여 광 투과율이 높은 컬러 필터층(20)을 표시패널에 적용하여 표시패널(PNL)의 광투과율을 향상시키고 표시패널(PNL)의 두께와 유연성을 개선할 수 있다. 컬러 필터층 상에 커버 글래스가 접착될 수 있다.

전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동부의 구동에 필요한 직류(DC) 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGH, VEH). 게이트 오프 전압(VGL, VEL), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 기준 전압(Vref), 초기화 전압(Vinit), 애노드 전압(Vano) 등의 정전압(또는 직류 전압)을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 기준 전압(Vref), 초기화 전압(Vinit), 애노드 전압(Vano) 등의 정전압은 픽셀들에 공통으로 공급된다.

표시패널 구동부는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.

디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 공급한다. 디멀티플렉서는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서가 데이터 구동부(110)의 출력 단자들과 데이터 라인들(102) 사이에 배치되면 데이터 구동부(110)의 채널 개수가 감소될 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다.

표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도면에서 생략되어 있다. 데이터 구동부와 터치 센서 구동부는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110), 터치 센서 구동부 등은 하나의 드라이브 IC에 집적될 수 있다.

표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Low speed driving mode)로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 시간 동안 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동부와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생한다. 감마 기준 전압(VGMA)은 분압회로를 통해 계조별 감마 보상 전압으로 분압되어 DAC에 공급된다. 데이터 전압은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼를 통해 출력된다.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이 및 배선들과 함께 표시패널(100)의 회로층(12)에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. GIP 회로는 표시패널(100)의 비표시 영역인 베젤 영역(Bezel, BZ) 상에 배치되거나 입력 영상이 재현되는 픽셀 어레이 내에 분산 배치될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호는 스캔 펄스, 발광 제어 펄스(이하, "EM 펄스"라 함), 초기화 펄스, 센싱 펄스를 포함할 수 있다.

게이트 구동부(120)의 시프트 레지스터는 타이밍 콘트롤러(130)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 게이트 신호의 펄스를 출력하고, 시프트 클럭 타이밍에 맞추어 그 펄스를 시프트한다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.

타이밍 콘트롤러(130)는

호스트 시스템은 TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(13)에 전송할 수 있다.

타이밍 콘트롤러(130)는 노말 구동 모드(Normal driving mode)에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수Хi(i는 자연수) Hz의 프레임 주파수로 표시패널 구동부의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮추어 표시패널 구동부의 구동 주파수를 낮출 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.

타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압(VGH 및 VEH)과 게이트 오프 전압(VGL, VEL)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 오프 전압(VGL, VEL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 온 전압(VGH, VEH)으로 변환한다. 게이트 타이밍 신호는 스타트 펄스와 시프트 클럭을 포함한다.

표시패널(100)의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다. 내부 보상 기술은 픽셀 회로 각각에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 샘플링하여 그 문턱 전압만큼 구동 소자의 게이트-소스간 전압(Vgs)을 보상한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화)만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다. 표시패널 구동부는 외부 보상 기술 및/또는 내부 보상 기술을 이용하여 픽셀들을 구동할 수 있다. 본 발명의 픽셀 회로는 내부 보상 회로가 적용된 픽셀 회로로 구현될 수 있다.

도 3a 내지 도 3b는 본 발명의 제1 실시예에 따른 게이트 구동부를 보여주는 도면이다.

도 3a를 참조하면, 제1 실시예에 따른 스캔 구동부는 출력 전압을 풀업시키는 제1 제어 노드(이하, "Q 노드"라 함), 출력 전압을 풀다운시키는 제2 제어 노드(이하, "Qb 노드"라 함), 회로부(60), 출력부(63), 리페어 블록(BL)를 포함할 수 있다.

회로부(60)는 Q 노드(Q)와 Qb 노드(Qb)의 충방전을 제어하는 역할을 한다.

출력부(63)는 제1 출력부(63-1), 제2 출력부(63-2)를 포함할 수 있다.

제1 출력부(63-1)는 제1 제어 노드(Q)와 제2 제어 노드(QB)의 전위를 기반으로 스캔 신호(SCOUT(n))를 제1 출력 노드에 출력할 수 있다. 제1 출력부(63-1)는 제1 풀업 트랜지스터(T6), 제1 풀다운 트랜지스터(T7)를 포함할 수 있다.

제1 풀업 트랜지스터(T6)와 제1 풀다운 트랜지스터(T7)는 제1 제어 노드와 제2 제어 노드의 전압에 따라 제1 출력 노드를 충방전하여 스캔 신호(SCOUT(n))를 출력한다. 제1 풀업 트랜지스터(T6)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제1 클럭 신호가 인가되는 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한다. 제1 풀다운 트랜지스터(T7)는 제1 출력 노드를 사이에 두고 제1 풀업 트랜지스터(T6)에 연결된다. 제1 풀다운 트랜지스터(T7)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 출력 노드에 연결된 제1 전극, 및 제1 저전위 전압라인(GVSS0)에 연결된 제2 전극을 포함한다.

제2 출력부(63-2)는 제1 제어 노드(Q)와 제2 제어 노드(QB)의 전위를 기반으로 캐리 신호(COUT(n))를 제2 출력 노드에 출력할 수 있다. 제2 출력부(63-2)는 제2 풀업 트랜지스터(T6cr), 제2 풀다운 트랜지스터(T7cr)를 포함할 수 있다.

제2 풀업 트랜지스터(T6cr)와 제2 풀다운 트랜지스터(T7cr)는 제1 제어 노드와 제2 제어 노드의 전압에 따라 제2 출력 노드를 충방전하여 캐리 신호(COUT(n))를 출력한다. 제2 풀업 트랜지스터(T6cr)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제2 클럭 신호가 인가되는 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한다. 제2 풀다운 트랜지스터(T7cr)는 제2 출력 노드를 사이에 두고 제2 풀업 트랜지스터(T6cr)에 연결된다. 제2 풀다운 트랜지스터(T7cr)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제2 출력 노드에 연결된 제1 전극, 및 제2 저전위 전압라인(GVSS2)에 연결된 제2 전극을 포함한다.

리페어 블록(BL)은 제1 리페어 블록(BL1), 제2 리페어 블록(BL2)을 포함할 수 있다. 제1 리페어 블록(BL1)과 제2 리페어 블록(BL2)은 제1 출력부(63-1)와 제2 출력부(63-2)를 통해 캐리 신호와 스캔 신호가 정상적으로 출력되는 경우에는 동작하지 않고, 캐리 신호와 스캔 신호가 정상적으로 출력되지 않는 경우에만 동작하게 된다.

제1 리페어 블록(BL1)은 제1 출력부(63-1)의 수리를 위한 블록으로, 불량인제1 출력부(63-1)를 대체하여 리페어 스캔 신호(Re_SC(n))를 제1 리페어 출력 노드에 출력할 수 있다. 제1 리페어 블록(BL1)은 제1-1 리페어 트랜지스터(T1r_SC), 제1-2 리페어 트랜지스터(T2r_SC), 제1-3 리페어 트랜지스터(T3r_SC)를 포함할 수 있다. 리페어 스캔 신호(Re_SC(n))가 출력되는 제1 리페어 출력 노드는 스캔 신호가 출력되는 제1 출력 노드에 연결된다.

제1-1 리페어 트랜지스터(T1r_SC)는 이전 신호 전달부로부터의 캐리 신호(C(n-1))에 의해 턴-온되되 제1-2 리페어 트랜지스터(T2r_SC)와 함께 고전위 전압을 제1 리페어 출력 노드에 출력할 수 있다. 제1-1 리페어 트랜지스터(T1r_SC)는 제1 고전위 전압이 인가되는 제1 고전위 전압라인(GVDD)에 연결된 제1 전극, 이전 신호 전달부로부터의 캐리 신호(C(n-1))가 인가되는 게이트 전극, 제1-2 리페어 트랜지스터(T2r_SC)의 제1 전극에 연결된 제2 전극을 포함한다.

제1-2 리페어 트랜지스터(T2r_SC)는 타이밍 컨트롤러(Timing Controller, TCON)으로부터의 로직 신호(LS)에 의해 턴-온되어 제1-1 리페어 트랜지스터(T1r_SC)와 함께 제1 고전위 전압을 제1 리페어 출력 노드에 출력할 수 있다. 제1-2 리페어 트랜지스터(T2r_SC)는 제1-1 리페어 트랜지스터(T1r_SC)의 제2 전극에 연결된 제1 전극, 로직 신호가 인가되는 게이트 전극, 제1 리페어 출력 노드에 연결된 제2 전극을 포함한다.

제1-3 리페어 트랜지스터(T3r_SC)는 다음 신호 전달부로부터의 캐리 신호(C(n+1))에 의해 턴-온되어 제2 저전위 전압을 제1 리페어 출력 노드에 출력할 수 있다. 제1-3 리페어 트랜지스터(T3r_SC)는 제1 리페어 출력 노드에 연결된 제1 전극, 다음 신호 전달부로부터의 캐리 신호(C(n+1))가 인가되는 게이트 전극, 저전위 전압이 인가되는 저전위 전압라인(GVSS2)에 연결된 제2 전극을 포함한다.

제2 리페어 블록(BL2)은 제2 출력부(63-2)의 수리를 위한 블록으로, 불량인제2 출력부(63-2)를 대체하여 리페어 캐리 신호(Re_C(n))를 제2 출력 노드에 출력할 수 있다. 제2 리페어 블록(BL2)은 제2-1 리페어 트랜지스터(T1r_CR), 제2-2 리페어 트랜지스터(T2r_CR), 제2-3 리페어 트랜지스터(T3r_CR)를 포함할 수 있다. 리페어 캐리 신호(Re_C(n))가 출력되는 제2 리페어 출력 노드는 캐리 신호가 출력되는 제2 출력 노드에 연결된다.

제2-1 리페어 트랜지스터(T1r_CR)는 이전 신호 전달부로부터의 캐리 신호(C(n-1))에 의해 턴-온되되 제2-2 리페어 트랜지스터(T2r_CR)와 함께 고전위 전압을 제2 리페어 출력 노드에 출력할 수 있다. 제2-1 리페어 트랜지스터(T1r_CR)는 제2 고전위 전압이 인가되는 제2 고전위 전압라인(GVDD_R)에 연결된 제1 전극, 이전 신호 전달부로부터의 캐리 신호(C(n-1))가 인가되는 게이트 전극, 제2-2 리페어 트랜지스터(T2r_CR)의 제1 전극에 연결된 제2 전극을 포함한다.

제2-2 트랜지스터(T2r_CR)는 타이밍 컨트롤러(Timing Controller, TCON)으로부터의 로직 신호 신호에 의해 턴-온되어 제2-1 리페어 트랜지스터(T1r_CR)와 함께 제2 고전위 전압을 제2 리페어 출력 노드에 출력할 수 있다. 제2-2 리페어 트랜지스터(T2r_CR)는 제2-1 리페어 트랜지스터(T1r_CR)의 제2 전극에 연결된 제1 전극, 로직 신호가 인가되는 게이트 전극, 제2 리페어 출력 노드에 연결된 제2 전극을 포함한다.

제2-3 트랜지스터(T3r_CR)는 다음 신호 전달부로부터의 캐리 신호(C(n+1))에 의해 턴-온되어 제2 저전위 전압을 제2 리페어 출력 노드에 출력할 수 있다. 제2-3 리페어 트랜지스터(T3r_CR)는 제2 리페어 출력 노드에 연결된 제1 전극, 다음 신호 전달부로부터의 캐리 신호(C(n+1))가 인가되는 게이트 전극, 제2 저전위 전압이 인가되는 저전위 전압라인(GVSS2)에 연결된 제2 전극을 포함한다.

이때, 기본적으로 캐리 신호와 스캔 신호의 전압 레벨이 다르기 때문에 전원을 분리하는 경우를 설명하고 있지만 반드시 이에 한정되지 않고 도 3b와 같이 통합될 수 있다. 즉, 제1 고전위 전압과 제2 고전위 전압은 동일한 고전위 전압일 수 있다.

도 3b에서의 게이트 구동부의 구성은 도 3a에서의 게이트 구동부의 구성 및 기능이 모두 동일하고, 제1 리페어 블록(BL1)과 제2 리페어 블록(BL2)의 고전위 전압의 전압 레벨만이 일부 다르기 때문에 구성에 대한 상세한 설명은 생략하기로 한다.

도 4는 본 발명의 제1 실시예에 따른 게이트 구동부의 시프트 레지스터를 개략적으로 보여주는 도면이다.

도 4를 참조하면, 제1 실시예에 따른 게이트 구동부는 시프트 클럭(CLK)에 동기하여 게이트 신호의 펄스(이하, "게이트 펄스"라 함) [GOUT(n-2)~GOUT(n+2)]를 순차적으로 출력하는 시프트 레지스터(Shift register)를 포함한다.

시프트 레지스터는 캐리 신호가 전송되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 신호 전달부들(ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2))을 포함한다.

타이밍 콘트롤러는 게이트 구동부에 입력되는 스타트 펄스(Vst)를 이용하여 게이트 구동부의 출력 신호(GOUT)의 폭 및 멀티 출력(Multi-output)을 조절할 수 있다.

스타트 신호(VST)는 일반적으로 제1 신호 전달부에 입력된다. 도 2에서 제n-2 신호 전달부[ST(n-2)]는 스타트 신호(VST)를 입력 받는 제1 신호 전달부일 수 있다.

신호 전달부들(ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2)) 각각은 스타트 펄스 또는 이전 신호 전달부로부터 출력되는 캐리 신호(C(n-2), Cout(n-1), Cout(n), Cout(n+1), Cout(n+2))를 입력 받고, 시프트 클럭(CLK)을 입력 받는다. 제1 신호 전달부(ST(1))는 스타트 펄스(Vst)에 따라 구동되기 시작하고, 그 이외의 신호 전달부들(ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2))은 이전 신호 전달부로부터의 캐리 신호(Cout(n-2), Cout(n-1), Cout(n), Cout(n+1), Cout(n+2))를 입력 받아 구동되기 시작한다. 시프트 클럭(CLK)은 N(N은 2 이상의 양의 정수) 상(phase) 클럭일 수 있다. 예를 들어, 시프트 클럭(CLK)은 4 상 클럭(CLK1, CLK2, CLK3, CLK4)일 수 있다. 4상 시프트 클럭(CLK1, CLK2, CLK3, CLK4)의 위상차는 90도 일 수 있다.

신호 전달부들(ST(n-2)~ST(n+2)) 각각은 제1 출력 노드를 통해 스캔 펄스[SCOUT(n-2)~SCOUT(n+2)]를 출력함과 동시에 제2 출력 노드를 통해 캐리 신호(CAR)를 출력할 수 있다. 여기서는 4상 시프트 클럭을 기준으로 한 신호 전달부의 연결 관계를 보여주고 있지만 반드시 이에 한정되지 않고 위상에 따라 연결 관계를 변경될 수 있다.

도 5는 본 발명의 제2 실시예에 따른 게이트 구동부를 보여주는 도면이고, 도 6은 도 5에 도시된 게이트 구동부의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다. 여기서는 게이트 구동부를 스캔 구동부로 구현한 예를 설명하기로 한다.

도 5 내지 도 6을 참조하면, 제2 실시예에 따른 스캔 구동부는 출력 전압을 풀업시키는 제1 제어 노드(이하, "Q 노드"라 함), 출력 전압을 풀다운시키는 제2 제어 노드(이하, "Qb 노드"라 함), 제1 회로부(61), 제2 회로부(62), 출력부(63), 리페어 블록(BL)를 포함할 수 있다.

제1 회로부(61)는 Q 노드(Q)와 Qb 노드(Qb)의 충방전을 제어하는 역할을 한다. 제1 회로부(61)는 제1 트랜지스터(T1), 제1a 트랜지스터(T1A), 제3 트랜지스터(T3), 제3a 트랜지스터(T3A), 제3n 트랜지스터(T3n), 제3nA트랜지스터(T3nA), 제3q 트랜지스터(T3q), 제3nB 트랜지스터(T3nB), 제3nC 트랜지스터(T3nC)를 포함한다.

제1 트랜지스터(T1)는 제N-2 캐리신호라인(C(n-2))을 통해 인가된 제N-2 캐리신호에 의해 턴-온 되고 제N-2 캐리신호를 Qh 노드(Qh)에 전달한다. 제1 트랜지스터(T1)는 제N-2 캐리신호라인(C(n-2))에 게이트전극과 제1전극이 공통으로 연결되고 Qh 노드(Qh)에 제2전극이 연결된다.

제1A 트랜지스터(T1A)는 제N-2 캐리신호라인(C(n-2))을 통해 인가된 제N-2 캐리신호에 의해 턴-온 되고 제N-2 캐리신호를 기반으로 Q 노드(Q)를 충전한다. 제1A 트랜지스터(T1A)는 제N-2 캐리신호라인(C[n-2])에 게이트전극이 연결되고 제1 트랜지스터(T1)의 제2전극에 제1 전극이 연결되고 Q 노드(Q)에 제2 전극이 연결된다.

제3 트랜지스터(T3)는 QB노드(QB)에 의해 턴-온되고 제3A 트랜지스터(T3A)와 함께 제2 저전위 전압라인(GVSS1)의 제2 저전위 전압으로 Q 노드(Q)를 방전시킨다. 제3 트랜지스터(T3)는 QB노드(QB)에 게이트전극이 연결되고 Q 노드(Q)에 제1전극이 연결되고 제3A 트랜지스터(T3A)의 제1전극에 제2전극이 연결된다.

제3A 트랜지스터(T3A)는 QB노드(QB)에 의해 턴-온되고 제3 트랜지스터(T3)와 함께 제2 저전위 전압라인(GVSS1)의 제2 저전위 전압으로 Q 노드(Q)를 방전시킨다. 제3A 트랜지스터(T3A)는 QB노드(QB)에 게이트전극이 연결되고 제3A 트랜지스터(T3A)의 제2전극에 제1전극이 연결되고 제2 저전위 전압라인(GVSS1)에 제2전극이 연결된다.

제3n 트랜지스터(T3n)는 제N+2 캐리신호라인(C(n+2))을 통해 인가된 제N+2 캐리신호에 의해 턴-온되고 제3nA 트랜지스터(T3nA)와 함께 제2 저전위 전압라인(GVSS1)의 제2 저전위 전압으로 Q 노드(Q)를 방전시킨다. 제3n 트랜지스터(T3n)는 제N+2 캐리신호라인(C(n+2))에 게이트전극이 연결되고 Q 노드(Q)에 제1전극이 연결되고 제3nA 트랜지스터(T3nA)의 제1전극에 제2전극이 연결된다.

제3nA 트랜지스터(T3nA)는 제N+2 캐리신호라인(C(n+2))을 통해 인가된 제N+2 캐리신호에 의해 턴-온되고 제3n 트랜지스터(T3n)와 함께 제2 저전위 전압라인(GVSS1)의 제2 저전위 전압으로 Q 노드(Q)를 방전시킨다. 제3nA 트랜지스터(T3nA)는 제N+2 캐리신호라인(C(n+2))에 게이트전극이 연결되고 제3n 트랜지스터(T3n)의 제2전극에 제1전극이 연결되고 제2 저전위 전압라인(GVSS1)에 제2전극이 연결된다.

제3q 트랜지스터(T3q)는 Q 노드(Q)에 의해 턴-온되고 고전위 전압라인(GVDD)의 고전위 전압을 Qh 노드(Qh)에 전달한다. 제3q 트랜지스터(T3q)는 Q 노드(Q)에 게이트전극이 연결되고 고전위 전압라인(GVDD)에 제1전극이 연결되고 Qh 노드(Qh)에 제2전극이 연결된다.

제3nB 트랜지스터(T3nB)는 스타트 펄스(VST)에 의해 턴-온되고 제3nC 트랜지스터(T3nC)와 함께 제3 저전위 전압라인(GVSS2)의 제3 저전위 전압으로 제1 제어 노드(Q)를 방전시킨다. 제2-3 트랜지스터(T3nB)는 제1 제어 노드(Q)에 연결된 제1 전극, 스타트 펄스(VST)가 인가되는 게이트 전극, 제3A 트랜지스터(T3A)의 제1 전극에 연결된 제2 전극을 포함한다.

제3nC 트랜지스터(T3nC)는 스타트 펄스(VST)에 의해 턴-온되고 제2-3 트랜지스터(T3nB)와 함께 제3 저전위 전압라인(GVSS3)의 제2 저전위 전압으로 제1 제어 노드(Q)를 방전시킨다. 제3nC 트랜지스터(T3nC)는 제3nB 트랜지스터(T3nB)의 제2 전극에 연결된 제1 전극, 스타트 펄스(VST)가 인가되는 게이트 전극, 제3 저전위 전압라인(GVSS2)에 연결된 제2 전극을 포함한다.

제2 회로부(62)는 제4트랜지스터(T4), 제41트랜지스터(T41), 제4q트랜지스터(T4q), 제5 트랜지스터(T5) 및 제5q트랜지스터(T5q)를 포함한다.

제4 트랜지스터(T4)는 제1 노드(70)의 전압에 의해 턴-온되고, 고전위 전압을 제2 제어 노드에 공급한다. 제4 트랜지스터(T4)는 고전위 전압이 인가되는 고전위 전압라인에 연결된 제1 전극, 제1 노드(70)에 연결된 게이트 전극, 제2 제어 노드에 연결된 제2 전극을 포함한다. 제2 커패시터(C2)는 제4 트랜지스터(T4)의 게이트 노드에 부트 스트래핑전압을 형성하는 역할을 한다.

제41 트랜지스터(T41)는 고전위 전압에 의해 턴-온되고 고전위 전압을 제1 노드(70)에 공급한다. 제41 트랜지스터(T41)는 고전위 전압라인에 연결된 제1 전극과 게이트 전극, 제1 노드(70)에 연결된 제2 전극을 포함한다.

제4q 트랜지스터(T4q)는 제1 제어 노드의 전압에 의해 턴-온되고, 제1 노드(70)를 제2 저전위 전압까지 방전시킨다. 제4q 트랜지스터(T4q)는 제1 노드(70)에 연결된 제1 전극, 제1 제어 노드에 연결된 게이트 전극, 제2 저전위 전압라인에 연결된 제2 전극을 포함한다.

제5q 트랜지스터(T5q)는 제1 제어 노드의 전압에 의해 턴-온되고, 제2 제어 노드를 제3 저전위 전압까지 방전시킨다. 제5q 트랜지스터(T5q)는 제2 제어 노드에 연결된 제1 전극, 제1 제어 노드에 연결된 게이트 전극, 제3 저전위 전압라인(GVSS2)에 연결된 제2 전극을 포함한다.

제5 트랜지스터(T5)는 이전 신호 전달부로부터의 캐리 신호(C[n-2])의 전압에 의해 턴-온되고, 제2 제어 노드를 제3 저전위 전압까지 방전시킨다. 제5 트랜지스터(T5)는 제2 제어 노드에 연결된 제1 전극, 이전 신호 전달부로부터 캐리 신호가 인가되는 게이트 전극, 제3 저전위 전압라인(GVSS2)이 인가되는 제2 전극을 포함한다.

제1 풀업 트랜지스터(T6)와 제1 풀다운 트랜지스터(T7)는 제1 제어 노드와 제2 제어 노드의 전압에 따라 제1 출력 노드를 충방전하여 스캔 신호(SCOUT(n))를 출력한다. 제1 풀업 트랜지스터(T6)는 제1 제어 노드(Q)에 연결된 게이트 전극, 제1 클럭 신호가 인가되는 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한다. 제1 풀다운 트랜지스터(T7)는 제1 출력 노드를 사이에 두고 제1 풀업 트랜지스터(T6)에 연결된다. 제1 풀다운 트랜지스터(T7)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 출력 노드에 연결된 제1 전극, 및 제1 저전위 전압라인(GVSS0)에 연결된 제2 전극을 포함한다. 제1 커패시터(C1)는 제1 풀업 트랜지스터(T6)의 게이트 노드에 부트 스트래핑전압을 형성하는 역할을 한다.

리페어 블록(BL)은 제1 리페어 블록(BL1), 제2 리페어 블록(BL2)을 포함할 수 있다.

제1-2 리페어 트랜지스터(T2r_SC)는 타이밍 컨트롤러(Timing Controller, TCON)으로부터의 로직 신호에 의해 턴-온되어 제1-1 리페어 트랜지스터(T1r_SC)와 함께 제1 고전위 전압을 제1 리페어 출력 노드에 출력할 수 있다. 제1-2 리페어 트랜지스터(T2r_SC)는 제1-1 리페어 트랜지스터(T1r_SC)의 제2 전극에 연결된 제1 전극, 로직 신호가 인가되는 게이트 전극, 제1 리페어 출력 노드에 연결된 제2 전극을 포함한다.

제2-2 트랜지스터(T2r_CR)는 타이밍 컨트롤러(Timing Controller, TCON)으로부터의 로직 신호에 의해 턴-온되어 제2-1 리페어 트랜지스터(T1r_CR)와 함께 제2 고전위 전압을 제2 리페어 출력 노드에 출력할 수 있다. 제2-2 리페어 트랜지스터(T2r_CR)는 제2-1 리페어 트랜지스터(T1r_CR)의 제2 전극에 연결된 제1 전극, 로직 신호가 인가되는 게이트 전극, 제2 리페어 출력 노드에 연결된 제2 전극을 포함한다.

제3rCR 트랜지스터(T3r_CR)는 다음 신호 전달부로부터의 캐리 신호(C(n+1))에 의해 턴-온되어 제2 저전위 전압을 제2 리페어 출력 노드에 출력할 수 있다. 제2-3 리페어 트랜지스터(T3r_CR)는 제2 리페어 출력 노드에 연결된 제1 전극, 다음 신호 전달부로부터의 캐리 신호(C(n+1))가 인가되는 게이트 전극, 제2 저전위 전압이 인가되는 저전위 전압라인(GVSS2)에 연결된 제2 전극을 포함한다.

도 7a 내지 도 7b는 불량 신호 전달부를 검출하는 원리를 설명하기 위한 도면이다.

도 7a를 참조하면, N번째 라인에서 미출력으로 인한 불량이 검출되는 경우, GIP 라인 내 번호가 마킹되어 있기 때문에 미출력이 발생된 신호 전달부를 알 수 있다. 즉, 이전 신호 전달부로부터 캐리 신호가 전달되지 않을 수 있는데, 예컨대, N+2 번째 라인에 연결된 신호 전달부로부터 캐리 신호가 전달되지 않은 경우일 수 있다.

도 7b를 참조하면, 2 수평 기간(2HT) 동안 각 신호 전달부로부터 캐리 신호들이 순차적으로 출력되되, 1 수평 기간(1HT) 동안 중첩되어 출력되는 상황에서 제n 신호 전달부의 불량에 의한 캐리 신호(C(n))의 미출력이 발생하는 경우, 타이밍 컨트롤러는 캐리 신호(C(n))의 출력 타이밍에 맞추어 해당 신호 전달부에 로직 신호를 출력할 수 있다.

이때, 로직 신호는 미출력 캐리 신호(C(n))의 출력 타이밍에 맞추되 캐리 신호들이 중첩되지 않는 1 수평 기간 동안 발생될 수 있는데, 반드시 이에 한정되지 않는다.

도 8은 본 발명의 제2 실시예에 따른 게이트 구동부의 리페어 원리를 설명하기 위한 도면이고, 도 9a 내지 도 9c는 도 8에 도시된 배선들의 분리 및 연결 원리를 설명하기 위한 도면들이고, 도 10a 내지 도 10c는 도 8에 도시된 리페어 블록의 동작 타이밍을 설명하기 위한 도면들이다.

도 8을 참조하면, 제2 실시예에 따른 게이트 구동부는 종속적으로 연결된 다수의 신호 전달부(ST(n), ST(n+1), ST(n+2)), 제1 리페어 블록(BL1), 제2 리페어 블록(BL2), 및 리페어 라인(L)을 포함할 수 있다.

신호 전달부(ST(n))의 불량이 발생한 경우, 제1 출력 노드(SCOUT(n))는 레이저에 의해 커팅되어 신호 전달부(ST(n))의 제1 출력부(BUF1)와 전기적으로 분리되고, 레이저에 의해 용접되어 제1 리페어 블록(BL1)과 전기적으로 연결될 수 있다.

제2 출력 노드(COUT(n))는 레이저에 의해 커팅되어 신호 전달부(ST(n))의 제2 출력부(BUF2)와 전기적으로 분리되고, 레이저에 의해 용접되어 제2 리페어 블록(BL2)과 전기적으로 연결될 수 있다.

실시예에서는 레이저를 조사하여 커팅하는 경우, 도 9a와 같이 금속 패턴(SD)에 레이저를 조사하여 커팅할 수 있다. 또한 레이저를 조사하여 용접하는 경우, 9b와 같이 금속 패턴(SD)과 절연막(ILD)이 녹아 금속 패턴(LS)에 용접시킬 수 있다. 이때, 용접 성공률을 높이기 위해서 도 9c와 같이 패널의 배면에서 레이저를 조사할 수도 있고, 절연막(ILD)의 두께를 감소시키기 위해 이종 금속을 사용할 수도 있다.

제1 리페어 블록(BL1)은 리페어 라인(L)을 통해 타이밍 컨트롤러로부터 로직 신호가 인가되면, 리페어 스캔 신호(Re_SC(n))를 제1 출력 노드(SCOUT(n))에 출력할 수 있다.

도 5 및 도 10a를 참조하면, 신호 전달부(ST(n))로부터 캐리 신호가 발생되지 않아 불량이 발생한 경우, 로직 신호(LS)와 제n-1 캐리 신호(C(n-1))을 동시에 인가하여 리페어 스캔 신호(Re_SC(n))를 발생시킬 수 있다.

도 5 및 도 10b를 참조하면, 신호 전달부(ST(n))로부터 캐리 신호가 발생되지 않아 불량이 발생한 경우, 로직 신호(LS)와 리페어 캐리 신호(Re_C(n))를 동시에 인가하여 리페어 스캔 신호(Re_SC(n))를 발생시킬 수 있다. 여기서는 이전 신호 전달부에서 발생된 캐리 신호를 이용하지 않고 리페어 캐리 신호(Re_C(n))를 이용하여 리페어 스캔 신호(Re_SC(n))를 발생한다.

제2 리페어 블록(BL2)는 리페어 라인(L)을 통해 타이밍 컨트롤러로부터 로직 신호가 인가되면, 리페어 캐리 신호(Re_C(n))를 제2 출력 노드(COUT(n))에 출력할 수 있다.

도 5 및 도 10c를 참조하면, 신호 전달부(ST(n))로부터 캐리 신호가 발생되지 않아 불량이 발생한 경우, 로직 신호(LS)와 제n-1 캐리 신호(C(n-1))을 동시에 인가하여 리페어 캐리 신호(Re_C(n))를 발생시킬 수 있다.

실시예에서는 불량 신호 전달부에 맞춰 로직 신호를 중복 인가하는 것이 가능하기 때문에, 별도의 리페어 라인을 추가하지 않고 복수의 신호 전달부의 리페어가 가능하다.

도 11은 본 발명의 제3 실시예에 따른 게이트 구동부를 보여주는 도면이다.

도 11을 참조하면, 제3 실시예에 따른 스캔 구동부는 출력 전압을 풀업시키는 제1 제어 노드(이하, "Q 노드"라 함), 출력 전압을 풀다운시키는 제2 제어 노드(이하, "Qb 노드"라 함), 회로부(60), 출력부(63), 리페어 블록(BL)을 포함할 수 있다.

리페어 블록(BL)은 제1 출력부(63-1)와 제2 출력부(63-2)를 통해 캐리 신호와 스캔 신호가 정상적으로 출력되는 경우에는 동작하지 않고, 캐리 신호와 스캔 신호가 정상적으로 출력되지 않는 경우에만 동작하게 된다.

리페어 블록(BL)은 제1 출력부(63-1)와 제2 출력부(63-2)의 수리를 위한 블록으로, 불량인 제1 출력부(63-1)과 제2 출력부(63-2)를 대체하여 리페어 스캔 신호(Re_SC(n))와 리페어 캐리 신호(Re_C(n))를 제2 출력 노드에 출력할 수 있다. 여기서 리페어 스캔 신호(Re_SC(n))와 리페어 캐리 신호(Re_C(n))는 동일한 신호일 수 있다. 리페어 블록(BL)은 제1 리페어 트랜지스터(T1r_CR), 제2 리페어 트랜지스터(T2r_CR), 제3 리페어 트랜지스터(T3r_CR)를 포함할 수 있다. 리페어 스캔 신호(Re_SC(n))와 리페어 캐리 신호(Re_C(n))가 출력되는 리페어 출력 노드는 스캔 신호가 출력되는 제1 출력 노드와 캐리 신호가 출력되는 제2 출력 노드에 모두 연결된다.

제1 리페어 트랜지스터(T1r_CR)는 이전 신호 전달부로부터의 캐리 신호(C(n-1))에 의해 턴-온되되 제2 리페어 트랜지스터(T2r_CR)와 함께 고전위 전압을 제2 리페어 출력 노드에 출력할 수 있다. 제1 리페어 트랜지스터(T1r_CR)는 제2 고전위 전압이 인가되는 제2 고전위 전압라인(GVDD_R)에 연결된 제1 전극, 이전 신호 전달부로부터의 캐리 신호(C(n-1))가 인가되는 게이트 전극, 제2 리페어 트랜지스터(T2r_CR)의 제1 전극에 연결된 제2 전극을 포함한다.

제2 트랜지스터(T2r_CR)는 타이밍 컨트롤러(Timing Controller, TCON)으로부터의 로직 신호 신호에 의해 턴-온되어 제1 리페어 트랜지스터(T1r_CR)와 함께 제2 고전위 전압을 리페어 출력 노드에 출력할 수 있다. 제2 리페어 트랜지스터(T2r_CR)는 제1 리페어 트랜지스터(T1r_CR)의 제2 전극에 연결된 제1 전극, 로직 신호가 인가되는 게이트 전극, 리페어 출력 노드에 연결된 제2 전극을 포함한다.

제3 리페어 트랜지스터(T3r_CR)는 다음 신호 전달부로부터의 캐리 신호(C(n+1))에 의해 턴-온되어 제2 저전위 전압을 리페어 출력 노드에 출력할 수 있다. 제3 리페어 트랜지스터(T3r_CR)는 리페어 출력 노드에 연결된 제1 전극, 다음 신호 전달부로부터의 캐리 신호(C(n+1))가 인가되는 게이트 전극, 제2 저전위 전압이 인가되는 저전위 전압라인(GVSS2)에 연결된 제2 전극을 포함한다.

도 12는 본 발명의 제4 실시예에 따른 게이트 구동부를 보여주는 도면이다. 여기서는 게이트 구동부를 스캔 구동부로 구현한 예를 설명하기로 한다.

도 12를 참조하면, 제4 실시예에 따른 스캔 구동부는 출력 전압을 풀업시키는 제1 제어 노드(이하, "Q 노드"라 함), 출력 전압을 풀다운시키는 제2 제어 노드(이하, "Qb 노드"라 함), 제1 회로부(61), 제2 회로부(62), 출력부(63), 리페어 블록(BL)를 포함할 수 있다.

도 13은 본 발명의 제4 실시예에 따른 게이트 구동부의 리페어 원리를 설명하기 위한 도면이고, 도 14는 도 13에 도시된 리페어 블록의 동작 타이밍을 설명하기 위한 도면들이다.

도 13을 참조하면, 제4 실시예에 따른 게이트 구동부는 종속적으로 연결된 다수의 신호 전달부(ST(n), ST(n+1), ST(n+2)), 리페어 블록(BL), 및 리페어 라인(L)을 포함할 수 있다.

신호 전달부(ST(n))의 불량이 발생한 경우, 제1 출력 노드(SCOUT(n))와 제2출력 노드(COUT(n))는 레이저에 의해 커팅되어 신호 전달부(ST(n))의 제1 및 제2 출력부((BUF1, BUF2)와 전기적으로 분리되고, 레이저에 의해 용접되어 리페어 블록(BL)과 전기적으로 연결될 수 있다.

리페어 블록(BL)은 리페어 라인(L)을 통해 타이밍 컨트롤러로부터 로직 신호가 인가되면, 리페어 스캔 신호(Re_SC(n))를 제1 출력 노드(SCOUT(n))에 출력하고, 리페어 캐리 신호(Re_C(n))를 제2 출력 노드(COUT(n))에 출력할 수 있다.

도 12 및 도 14를 참조하면, 신호 전달부(ST(n))로부터 캐리 신호(C(n))가 발생되지 않아 불량이 발생한 경우, 로직 신호(LS)와 제n-1 캐리 신호(C(n-1))을 동시에 인가하여 리페어 스캔 신호(Re_SC(n))와 리페어 캐리 신호(Re_C(n))를 동일한 신호로 발생시킬 수 있다.

도 15는 본 발명의 제4 실시예에 따른 게이트 구동부의 다른 리페어 원리를 설명하기 위한 도면이고, 도 16은 도 15에 도시된 리페어 블록의 동작 타이밍을 설명하기 위한 도면들이다.

도 15를 참조하면, 제4 실시예에 따른 다른 게이트 구동부는 종속적으로 연결된 다수의 신호 전달부(ST(n), ST(n+1), ST(n+2)), 리페어 블록(BL), 제1 리페어 라인(L1), 및 제2 리페어 라인(L2)을 포함할 수 있다.

신호 전달부(ST(n))의 불량이 발생한 경우, 제1 출력 노드(SCOUT(n))는 레이저에 의해 커팅되어 신호 전달부(ST(n))의 제1 출력부(BUF1)와 전기적으로 분리되고, 레이저에 의해 용접되어 제2 리페어 라인(L2)에 전기적으로 연결될 수 있다.

제2 출력 노드(COUT(n))는 레이저에 의해 커팅되어 신호 전달부(ST(n))의 제2 출력부(BUF2)와 전기적으로 분리되고, 레이저에 의해 용접되어 리페어 블록(BL)과 전기적으로 연결될 수 있다.

리페어 블록(BL)은 제1 리페어 라인(L1)을 통해 타이밍 컨트롤러로부터 로직 신호가 인가되면, 리페어 캐리 신호(Re_C(n))를 제2 출력 노드(COUT(n))에 출력할 수 있다.

제1 출력 노드(SCOUT(n))는 제2 리페어 라인(L2)을 통해 타이밍 컨트롤러로부터 인가된 리페어 스캔 신호(Re_SC(n))를 제1 출력 노드(SCOUT(n))로 출력할 수 있다.

도 12 및 도 16을 참조하면, 리페어 블록(BL)은 제n 신호 전달부(ST(n))로부터 캐리 신호(C(n))가 발생되지 않아 불량이 발생한 경우, 로직 신호(LS)와 제n-1 캐리 신호(C(n-1))을 동시에 인가하여 리페어 리페어 캐리 신호(Re_C(n))를 발생시킬 수 있다.

도 17은 본 발명의 제5 실시예에 따른 게이트 구동부의 리페어 원리를 설명하기 위한 도면이다.

도 17을 참조하면, 본 발명의 제5 실시예에 따른 게이트 구동부는 종속적으로 연결된 다수의 신호 전달부와 제1 리페어 라인(L1)과 제2 리페어 라인(L2)을 포함할 수 있다.

실시예에서는 불량이 발생한 신호 전달부(ST(n))의 제1 출력부(BUF1)에 연결된 제1 출력 노드의 일측을 레이저를 조사하여 커팅하고, 타측에 레이저로 용접하여 제1 리페어 라인(L1)을 연결하고 제1 리페어 라인(L1)을 통해 인가되는 리페어 스캔 신호(Re_SC(n))를 제1 출력 노드로 출력할 수 있다.

마찬가지로, 불량이 발생한 신호 전달부(ST(n))의 제2 출력부(BUF2)에 연결된 제2 출력 노드의 일측을 레이저를 조사하여 커팅하고, 타측에 레이저로 용접하여 제2 리페어 라인(L2)을 연결하고 제2 리페어 라인(L2)을 통해 인가되는 리페어 캐리 신호(Re_C(n))를 제2 출력 노드로 출력할 수 있다.

도 18a 내지 도 18b는 게이트 구동부의 실제 리페어링 결과를 보여주는 이미지들이다.

도 18a를 참조하면, 도 17에 도시된 불량이 발생한 신호 전달부(ST(n))의 출력 노드와 연결된 부분의 배선의 일측에 레이저를 조사하여 커팅하고, 리페어 라인을 커팅된 배선의 타측에 레이저로 용접된 것을 보여주고 있다.

도 18b를 참조하면, 불량이 발생한 신호 전달부(ST(n))를 대신하여 제1 리페어 라인과 제2 리페어 라인을 통해 인가된 리페어 신호 즉, 리페어 스캔 신호, 리페어 캐리 신호에 의해 신호 미출력에 의한 라인 불량이 리페어 이후에 해소된 것을 보여주고 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 패널
110: 데이터 구동부
120: 게이트 구동부
130: 타이밍 콘트롤러
140: 전원부

Claims

이전 신호 전달부로부터 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 신호 전달부들; 및
상기 다수의 신호 전달부에 연결된 리페어 라인을 포함하고,
제n(n은 양의 정수) 신호 전달부는,
이전 신호 전달부로부터 캐리 신호를 입력 받아 제1 제어 노드와 제2 제어 노드를 충전 또는 방전시키는 회로부;
상기 제1 제어 노드와 상기 제2 제어 노드의 전위를 기반으로 게이트 신호와 캐리 신호를 출력하는 출력부; 및
상기 리페어 라인에 연결되고, 상기 리페어 라인으로부터 로직 신호가 인가되는 경우 상기 게이트 신호를 대체하는 리페어 게이트 신호와 상기 캐리 신호를 대체하는 리페어 캐리 신호를 출력하는 리페어 블록을 포함하는, 게이트 구동부.
제1항에 있어서,
상기 리페어 블록은 상기 리페어 게이트 신호를 출력하는 제1 리페어 블록을 포함하고,
상기 제1 리페어 블록은 제1-1 리페어 트랜지스터, 제1-2 리페어 트랜지스터, 제1-3 리페어 트랜지스터를 포함하고,
상기 제1-1 리페어 트랜지스터는 제1 고전위 전압라인이 인가되는 제1 고전위 전압라인에 연결된 제1 전극, 제n-1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 제1-2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제1-2 리페어 트랜지스터는 상기 상기 제1-1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 제1 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제1-3 리페어 트랜지스터는 상기 제1 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 저전위 전압라인에 연결된 제2 전극을 포함하는, 게이트 구동부.
제1항에 있어서,
상기 리페어 블록은 상기 리페어 게이트 신호를 출력하는 제1 리페어 블록을 포함하고,
상기 제1 리페어 블록은 제1-1 리페어 트랜지스터, 제1-2 리페어 트랜지스터, 제1-3 리페어 트랜지스터를 포함하고,
상기 제1-1 리페어 트랜지스터는 제1 고전위 전압라인이 인가되는 제1 고전위 전압라인에 연결된 제1 전극, 상기 리페어 캐리 신호가 인가되는 게이트 전극, 상기 제1-2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제1-2 리페어 트랜지스터는 상기 제1-1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 제1 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제1-3 리페어 트랜지스터는 상기 제1 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 저전위 전압라인에 연결된 제2 전극을 포함하는, 게이트 구동부.
제2항 또는 제3항에 있어서,
상기 리페어 블록은 상기 리페어 캐리 신호를 출력하는 제2 리페어 블록을 포함하고,
상기 제2 리페어 블록은 제2-1 리페어 트랜지스터, 제2-2 리페어 트랜지스터, 제1-3 리페어 트랜지스터를 포함하고,
상기 제2-1 리페어 트랜지스터는 제2 고전위 전압라인이 인가되는 제2 고전위 전압라인에 연결된 제1 전극, 제n-1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 제2-2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제2-2 리페어 트랜지스터는 상기 제2-1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 제2 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제1-3 리페어 트랜지스터는 상기 제2 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 저전위 전압라인에 연결된 제2 전극을 포함하는, 게이트 구동부.
제4항에 있어서,
상기 게이트 신호가 출력되는 제1 출력노드는 상기 출력부로부터 전기적으로 분리되고, 상기 제1 리페어 블록에 전기적으로 연결되고,
상기 캐리 신호가 출력되는 제2 출력 노드는 상기 출력부로부터 전기적으로 분리되고, 상기 제2 리페어 블록에 전기적으로 연결되는, 게이트 구동부.
제1항에 있어서,
상기 리페어 블록은 제1 리페어 트랜지스터, 제2 리페어 트랜지스터, 제3 리페어 트랜지스터를 포함하고,
상기 제1 리페어 트랜지스터는 고전위 전압라인이 인가되는 고전위 전압라인에 연결된 제1 전극, 제n-1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 제2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제2 리페어 트랜지스터는 상기 제1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제3 리페어 트랜지스터는 상기 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 저전위 전압라인에 연결된 제2 전극을 포함하는, 게이트 구동부.
제6항에 있어서,
상기 게이트 신호가 출력되는 제1 출력노드는 상기 출력부로부터 전기적으로 분리되고, 상기 리페어 블록에 전기적으로 연결되고,
상기 캐리 신호가 출력되는 제2 출력 노드는 상기 출력부로부터 전기적으로 분리되고, 상기 리페어 블록에 전기적으로 연결되는, 게이트 구동부.
이전 신호 전달부로부터 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 신호 전달부들; 및
상기 다수의 신호 전달부에 연결된 제1 리페어 라인과 제2 리페어 라인을 포함하고,
제n(n은 양의 정수) 신호 전달부는,
이전 신호 전달부로부터 캐리 신호를 입력 받아 제1 제어 노드와 제2 제어 노드를 충전 또는 방전시키는 회로부;
상기 제1 제어 노드와 상기 제2 제어 노드의 전위를 기반으로 게이트 신호를 제1 출력 노드에 출력하는 제1 출력부;
상기 제1 제어 노드와 상기 제2 제어 노드의 전위를 기반으로 캐리 신호를 제2 출력 노드에 출력하는 제2 출력부; 및
상기 제1 리페어 라인에 연결되고, 상기 제1 리페어 라인으로부터 로직 신호가 인가되는 경우 상기 캐리 신호를 대체하는 리페어 캐리 신호를 출력하는 리페어 블록을 포함하고,
상기 제2 리페어 라인은 상기 제1 출력 노드와 전기적으로 연결되고,
상기 로직 신호가 인가됨과 동시에 상기 제2 리페어 라인으로 인가되는 상기 캐리 신호를 대체하는 리페어 게이트 신호가 상기 제1 출력 노드로 출력되는, 게이트 구동부.
제8항에 있어서,
상기 리페어 블록은 제1 리페어 트랜지스터, 제2 리페어 트랜지스터, 제3 리페어 트랜지스터를 포함하고,
상기 제1 리페어 트랜지스터는 고전위 전압라인이 인가되는 고전위 전압라인에 연결된 제1 전극, 제n-1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 제2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제2 리페어 트랜지스터는 상기 제1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제3 리페어 트랜지스터는 상기 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 저전위 전압라인에 연결된 제2 전극을 포함하는, 게이트 구동부.
복수의 데이터 라인들, 상기 데이터 라인들과 교차되는 복수의 게이트 라인들, 서로 다른 정전압이 인가되는 복수의 전원 라인들, 및 복수의 서브 픽셀들이 배치된 표시패널;
상기 데이터 라인들에 픽셀 데이터의 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 포함하고,
상기 게이트 구동부는 이전 신호 전달부로부터 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 신호 전달부들; 및
상기 다수의 신호 전달부에 연결된 리페어 라인을 포함하고,
제n(n은 양의 정수) 신호 전달부는,
이전 신호 전달부로부터 캐리 신호를 입력 받아 제1 제어 노드와 제2 제어 노드를 충전 또는 방전시키는 회로부;
상기 제1 제어 노드와 상기 제2 제어 노드의 전위를 기반으로 게이트 신호와 캐리 신호를 출력하는 출력부; 및
상기 리페어 라인에 연결되고, 상기 리페어 라인으로부터 로직 신호가 인가되는 경우 상기 게이트 신호를 대체하는 리페어 게이트 신호와 상기 캐리 신호를 대체하는 리페어 캐리 신호를 출력하는 리페어 블록을 포함하는, 표시 장치.
제10항에 있어서,
상기 리페어 블록은 상기 리페어 게이트 신호를 출력하는 제1 리페어 블록을 포함하고,
상기 제1 리페어 블록은 제1-1 리페어 트랜지스터, 제1-2 리페어 트랜지스터, 제1-3 리페어 트랜지스터를 포함하고,
상기 제1-1 리페어 트랜지스터는 제1 고전위 전압라인이 인가되는 제1 고전위 전압라인에 연결된 제1 전극, 제n-1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 제1-2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제1-2 리페어 트랜지스터는 상기 제1-1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 제1 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제1-3 리페어 트랜지스터는 상기 제1 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 저전위 전압라인에 연결된 제2 전극을 포함하는, 표시 장치.
제10항에 있어서,
상기 리페어 블록은 상기 리페어 게이트 신호를 출력하는 제1 리페어 블록을 포함하고,
상기 제1 리페어 블록은 제1-1 리페어 트랜지스터, 제1-2 리페어 트랜지스터, 제1-3 리페어 트랜지스터를 포함하고,
상기 제1-1 리페어 트랜지스터는 제1 고전위 전압라인이 인가되는 제1 고전위 전압라인에 연결된 제1 전극, 상기 리페어 캐리 신호가 인가되는 게이트 전극, 상기 제1-2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함한 제1-1 리페어 트랜지스터;
상기 제1-2 리페어 트랜지스터는 상기 제1-1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 제1 리페어 출력 노드에 연결된 제2 전극을 포함한 제1-2 리페어 트랜지스터; 및
상기 제1-3 리페어 트랜지스터는 상기 제1 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 저전위 전압라인에 연결된 제2 전극을 포함하는, 표시 장치.
제11항 또는 제12항에 있어서,
상기 리페어 블록은 상기 리페어 캐리 신호를 출력하는 제2 리페어 블록을 포함하고,
상기 제2 리페어 블록은 제2-1 리페어 트랜지스터, 제2-2 리페어 트랜지스터, 제2-3 리페어 트랜지스터를 포함하고,
상기 제2-1 리페어 트랜지스터는 제2 고전위 전압라인이 인가되는 제2 고전위 전압라인에 연결된 제1 전극, 제n-1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 제2-2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제2-2 리페어 트랜지스터는 상기 제2-1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 제2 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제2-3 리페어 트랜지스터는 상기 제2 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 저전위 전압라인에 연결된 제2 전극을 포함하는, 표시 장치.
제10항에 있어서,
상기 리페어 블록은 제1 리페어 트랜지스터, 제2 리페어 트랜지스터, 제3 리페어 트랜지스터를 포함하고,
상기 제1 리페어 트랜지스터는 고전위 전압라인이 인가되는 고전위 전압라인에 연결된 제1 전극, 제n-1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 제2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제2 리페어 트랜지스터는 상기 제1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제3 리페어 트랜지스터는 상기 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 저전위 전압라인에 연결된 제2 전극을 포함하는, 표시 장치.
복수의 데이터 라인들, 상기 데이터 라인들과 교차되는 복수의 게이트 라인들, 서로 다른 정전압이 인가되는 복수의 전원 라인들, 및 복수의 서브 픽셀들이 배치된 표시패널;
상기 데이터 라인들에 픽셀 데이터의 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 포함하고,
상기 게이트 구동부는 이전 신호 전달부로부터 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 신호 전달부들; 및
상기 다수의 신호 전달부에 연결된 제1 리페어 라인과 제2 리페어 라인을 포함하고,
제n(n은 양의 정수) 신호 전달부는,
이전 신호 전달부로부터 캐리 신호를 입력 받아 제1 제어 노드와 제2 제어 노드를 충전 또는 방전시키는 회로부;
상기 제1 제어 노드와 상기 제2 제어 노드의 전위를 기반으로 게이트 신호를 제1 출력 노드에 출력하는 제1 출력부;
상기 제1 제어 노드와 상기 제2 제어 노드의 전위를 기반으로 캐리 신호를 제2 출력 노드에 출력하는 제2 출력부; 및
상기 제1 리페어 라인에 연결되고, 상기 제1 리페어 라인으로부터 로직 신호가 인가되는 경우 상기 캐리 신호를 대체하는 리페어 캐리 신호를 출력하는 리페어 블록을 포함하고,
상기 제2 리페어 라인은 상기 제1 출력 노드와 전기적으로 연결되고,
상기 로직 신호가 인가됨과 동시에 상기 제2 리페어 라인으로 인가되는 상기 캐리 신호를 대체하는 리페어 게이트 신호가 상기 제1 출력 노드로 출력되는, 표시 장치.
제15항에 있어서,
상기 리페어 블록은 제1 리페어 트랜지스터, 제2 리페어 트랜지스터, 제3 리페어 트랜지스터를 포함하고,
상기 제1 리페어 트랜지스터는 고전위 전압라인이 인가되는 고전위 전압라인에 연결된 제1 전극, 제n-1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 상기 제2 리페어 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하고,
상기 제2 리페어 트랜지스터는 상기 제1 리페어 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 로직 신호가 인가되는 게이트 전극, 리페어 출력 노드에 연결된 제2 전극을 포함하고,
상기 제3 리페어 트랜지스터는 상기 리페어 출력 노드에 연결된 제1 전극, 제n+1 신호 전달부로부터의 캐리 신호가 인가되는 게이트 전극, 저전위 전압라인에 연결된 제2 전극을 포함하는, 표시 장치.
제10항 또는 제15항에 있어서,
상기 데이터 구동부, 상기 게이트 구동부, 상기 서브 픽셀들을 포함하는 패널 내 모든 트랜지스터는 n 채널 타입의 산화물 반도체를 포함한 Oxide TFT로 구현되는, 표시 장치.