KR20230019459A - 칩 폼 울트라커패시터용 하우징 - Google Patents

Abstract

솔더 리플로우 공정을 사용하여 인쇄회로기판 상에 실장하기에 적합한 에너지 저장 장치가 본 명세서에 개시되며, 상기 장치는 각각 본체 내에 배치되고 각각 포지티브 외부 콘택 및 네거티브 외부 콘택과 각각 전기 통신하는 포지티브 내부 콘택 및 네거티브 내부 콘택을 포함하는 밀봉된 하우징 본체 - 상기 외부 콘택들 각각은 상기 본체의 상기 외부에 전기 통신을 제공함 -; 교번하는 전극 층들 및 전기 절연 세퍼레이터 층들의 스택을 포함하는 상기 본체 내의 공동 내에 배치된 전기 이중층 커패시터(EDLC) 에너지 저장 셀; 상기 공동 내에 배치되고 상기 전극 층들을 습윤시키는 전해질; 하나 이상의 상기 전극 층들의 제1 그룹을 상기 포지티브 내부 콘택에 전기적으로 연결하는 포지티브 리드; 및 하나 이상의 상기 전극 층들의 제2 그룹을 상기 네거티브 내부 콘택에 전기적으로 연결하는 네거티브 리드를 포함하고; 상기 포지티브 외부 콘택과 상기 네거티브 외부 콘택 중 적어도 어느 하나는 상기 에너지 저장 장치에 열 충격을 소산시키도록 구성된 기다란 외부 단자로 구성된다.

Description

칩 폼 울트라커패시터용 하우징

관련 출원에 대한 상호 참조

본 출원은 37 CFR §1.53(b)에 따라 출원되고 그리고 추가로 35 U.S.C §1.119(e) 하에서 이전에 출원된 "Housing For Chip Form Ultracapacitor" 제목의 가출원 US 63/033,371, 2017 년 10 월 3 일에 출원되고 "Chip Ultracapacitor" 제목의 US 62/567,752 및 2018년 10월 3일에 출원된 "Chip Form Ultracapacitor" 제목의 국제 특허 출원 PCT/US2018/054231의 이익을 주장하며, 이 출원의 개시내용들은 어떤 목적으로든 그 전체가 본 명세서에 참고로 포함된다.

본 명세서에 개시된 발명은 에너지 저장 디바이스들에 관한 것으로, 특히 전기 회로 기판에 실장하도록 구성된 울트라커패시터에 관한 것이다.

수많은 디바이스들이 회로 기판들 상에 배치된 컴포넌트들을 갖는 전자 장치들을 사용한다. 모든 전자 장치들과 마찬가지로, 효과적인 전력 공급은 컴포넌트들에 전력을 공급하기 위한 요구사항이다. 회로 기판 상에 로컬 전력을 제공하기 위한 하나의 기술은 배터리들 및 커패시터들과 같은 에너지 저장 디바이스들의 사용을 포함한다.

일반적으로, 종래의 커패시터들은 특정 에너지의 킬로그램 당 약 360 줄 미만을 제공하는 반면, 종래의 알칼리 배터리는 약 590 kJ/㎏의 밀도를 갖는다. 울트라커패시터("수퍼커패시터"라고도 함)는 배터리보다 훨씬 더 빠르게 충전을 수용하고 전달할 수 있으며 재충전식 배터리보다 더 많은 충전 및 방전 사이클을 허용할 수 있다. 이는 울트라커패시터들의 구현을 전기 엔지니어에게 매력적인 해결책으로 만든다.

제1 설계 장애물은 전형적인 울트라커패시터가 주어진 충전을 위해 종래의 배터리보다 실질적으로 더 클 수 있다는 것이다. 전력 밀도의 발전에도 불구하고, 또 다른 문제는 공정 지향적이다. 즉, 전기 회로의 조립은 회로 기판에 대한 컴포넌트들의 솔더링을 요구한다. 이러한 "리플로우 공정(reflow process)"은 종래의 울트라커패시터들을 열화시키거나(degrade) 파괴하기에 충분히 상당한 열을 생성한다. 따라서, 울트라커패시터의 사용은 회로 기판 상에 실장된 전자 장치에 전력을 공급하기 위한 매력적인 해결책일 수 있지만, 이 해결책은 높은 전력 출력을 요구하는 컴팩트한 설계에 이용할 수 없었다. 그 외에도 기존 울트라커패시터 기술의 또 다른 문제는 그러한 컴포넌트들의 제한된 수명이다.

필요한 것은 회로 기판 상에 배치된 전기 컴포넌트들에 전력을 공급하는데 유용한 울트라커패시터들이다. 바람직하게는, 울트라커패시터들은 컴포넌트들의 계속 축소되는 크기에 적합한 컴팩트한 설계를 제공하고, 리플로우 처리(reflow processing)를 견딜 수 있으며, 유용한 동작 수명을 제공한다.

칩 폼 울트라커패시터(chip form ultracapacitor)의 추가적인 양태들 및 실시예들이 본 명세서에 설명된다.

솔더 리플로우 공정을 사용하여 인쇄 회로 기판 상에 실장하기에 적합한 에너지 저장 장치가 본 명세서에 개시되며, 상기 장치는 각각 본체 내에 배치되고 각각 포지티브 외부 콘택 및 네거티브 외부 콘택과 각각 전기 통신하는 포지티브 내부 콘택 및 네거티브 내부 콘택을 포함하는 밀봉된 하우징 본체 - 상기 외부 콘택들 각각은 상기 본체의 상기 외부에 전기 통신을 제공함 -; 교번하는 전극 층들 및 전기 절연 세퍼레이터 층들의 스택을 포함하는 상기 본체 내의 공동 내에 배치된 전기 이중층 커패시터(EDLC) 에너지 저장 셀; 상기 공동 내에 배치되고 상기 전극 층들을 습윤시키는 전해질; 하나 이상의 상기 전극 층들의 제1 그룹을 상기 포지티브 내부 콘택에 전기적으로 연결하는 포지티브 리드; 및 하나 이상의 상기 전극 층들의 제2 그룹을 상기 네거티브 내부 콘택에 전기적으로 연결하는 네거티브 리드를 포함하고; 상기 포지티브 외부 콘택과 상기 네거티브 외부 콘택 중 적어도 어느 하나는 상기 에너지 저장 장치에 열 충격을 소산(dissipate)시키도록 구성된 기다란 외부 단자로 구성된다.

다양한 실시예들은 본 명세서에 설명된 특징들 및 요소들 중 임의의 것을 단독으로 또는 임의의 적합한 조합으로 포함할 수 있다.

본 발명의 특징들 및 장점들은 첨부된 도면들과 함께 취해진 다음의 설명으로부터 명백하다.
도 1은 본 명세서에 개시된 울트라커패시터의 비교 실시예의 평면도이다.
도 2는 본 명세서의 교시에 따른 칩 캡의 비교 실시예를 도시하는 등각도이다.
도 3은 칩 커패시터를 위한 패키지, 본체 또는 케이스의 평면도이다. 이 실시예에서, 패키지는 도 2에 도시된 바와 같이 로우 프로파일(low profile) 설계를 위한 것이다.
도 4는 도 3에 도시된 패키지의 저면도이다.
도 5는 도 3 및 도 4에 도시된 패키지의 절단(cutaway) 측면도이다.
도 6은 도 5의 도시의 일부의 분해도이다.
도 7은 도 1 내지 도 6의 패키지를 위한 내부 전기 도관들을 도시하는 그래프이다.
도 8 내지 도 11은 리플로우 처리를 위한 패키지 내의 열 응력의 그래프 도시이다.

회로 기판에 에너지를 제공하는데 유용한 에너지 저장 디바이스가 본 명세서에 개시된다. 일반적으로, "칩 캡(chip cap)"으로 지칭되는 에너지 저장 디바이스는 회로 기판에 대한 표면 실장(surface mounting)에 적합한 폼 팩터(form factor)로 구성된 특수 울트라커패시터이다. 유리하게는, 칩 캡은 기판 실장 회로들의 제조 및 조립과 연관된 요구들을 견딜 수 있고, 이어서 종래 기술의 에너지 저장 디바이스들에 비해 우수한 성능을 제공할 수 있다.

본 출원은 2017년 10월 3일에 출원된 "Chip Ultracapacitor"라는 제목의 임시 출원 62/567,752 및 2018년 10월 3일에 출원된 "Chip Form Ultracapacitor"라는 제목의 국제 특허 출원 PCT/US2018/054231에 개시된 기술에 관한 것이고 그 기술을 계속하며, 그 개시 내용은 어떤 목적을 위해서든 전체가 본 명세서에 참조로 포함된다.

본 출원에서, 추가적인 실시예들의 양태들이 제시된다. 무엇보다도, 추가의 양태들은 칩 캡의 설치 동안 열 응력의 우수한 소산을 초래한다. 일반적으로, 더 얇은 세라믹 패키지와 같은 양태들을 채택함으로써, 리플로우 가능한 울트라커패시터는 엄격한 설계 요구사항들을 갖는 고성능 SSD 카드들 및 다른 전자 장치들과 호환가능할 것이다.

본 명세서에 개시된 폼 팩터에는 몇 가지 장점들이 있다. 예를 들어, 전자 시장이 훨씬 더 얇은 회로 기판들로 이동함에 따라, 이러한 구현들에 적합한 컴포넌트 설계를 갖는, 칩 캡은 새로운 설계 및 제조 기술들과 호환가능하다. 또한, 제공된 외부 패드 설계는 솔더링 가능 면적을 증가시키고, 따라서 패키지, 솔더 또는 기판의 손상 없이 큰 온도 변화를 고려하여 성능을 향상시킨다. 또한, 내부 버스 바 및 스태거형(staggered) 비아들을 사용하는 내부 비아 설계는 패키지에 낮은 총 등가 직렬 저항을 제공한다. 마지막으로, 내부 패드들은 공동(cavity)의 절반 높이의 융기된 선반(raised shelf) 상에 위치되어 제조를 용이하게 하여 부식으로부터 패드들을 보호한다.

도 1은 PCT/US2018/054231에 설명된 칩 캡의 "로우 프로파일(low profile)" 실시예를 도시한다. PCT 참조에서, 칩 캡의 외부 치수는 약 8mm(폭) x 11mm(길이)이다. 또한, 칩 캡 디바이스의 "로우 프로파일" 실시예가 도 1에 도시되어 있다. 이 예에서, 로우 프로파일 칩 캡의 외부 치수는 대략 9 mm(폭) x 22 mm(길이)이다.

에너지 저장 셀의 커패시턴스는 전극의 표면적에 정비례하기 때문에, 더 큰 로우-프로파일 셀은 더 작은 셀의 커패시턴스의 약 2배이다(편의상, 초기 실시예는 "표준 셀(standard cell)"로 지칭됨). 로우-프로파일 셀은 더 얇지만, 로우-프로파일 셀은 더 넓고, 이는 표준 셀보다 더 나은 체적 이용을 초래한다. 추가적인 실시예에서, "고전력" 버전이 도 2에 도시되어 있다. 도 2에서 알 수 있는 바와 같이, 고전력 커패시터는 로우 프로파일 또는 저 전력 실시예들보다 실질적으로 더 높거나 더 클 수 있다.

도 3 내지 도 7은 하우징(또한 "본체", "케이스", "패키지" 및 다른 유사한 용어들로 지칭됨)의 양태들을 도시하는 예시들이다. 도 3은 케이스의 평면도를 도시하고 PCT/US2018/054231의 도 7에 도시된 본체(101)와 실질적으로 유사한 디바이스를 나타낸다. 실제로, 본 명세서의 도 3 내지 도 7의 케이스는 본 명세서에 제시된 추가 양태들과 함께, 참조의 본체(101)와 실질적으로 유사하다.

본체(101)의 다른 실시예의 예가 본 명세서에서 도 4에 제시된다. 이 예에서, 도 3에 도시된 케이스의 하단면이 도시되어 있다. 이 예시에서, 케이스는 케이스의 길이를 따라 연장되는 3개의 콘택들(또는 "단자들")을 포함한다. 콘택들은 더미 콘택(즉, 패드)에 의해 네거티브 콘택(즉, 패드)으로부터 분리된 포지티브 콘택(즉, 패드)을 포함한다. 도 4에 도시된 바와 같이, 콘택들 중 하나는 극성의 시각적 표시기를 제공하는 데 사용될 수 있는 표시(indicia)(포지티브 패드 참조)와 같은 특징부를 포함할 수 있다. 패드 설계는 리플로우 공정 동안 및 또한 고온 동작 동안 열 응력의 우수한 소산 및 관리를 제공한다.

도 5를 참조하면, 케이스의 절단 측면도가 도시되어 있다. 이 예시에서, 케이스는 선반을 포함한다. 선반은 상승된(elevated) 내부 콘택들을 제공한다. 따라서, 저장 셀(여기서는 도시되지 않았지만, PCT/US2018/054231에 예시됨)의 전기 리드들은 케이스의 내부 바닥으로부터 융기되는 케이스의 상승된 부분에 실장된다. 이러한 설계는 용접 진화(welding evolution)를 단순화함으로써 칩 캡의 제조를 용이하게 하고, 전해질에 대한 노출을 감소시킴으로써 내부 부식을 감소시키며, 전기 네트워크를 위한 케이스 내에 추가적인 공간을 제공한다(도 7 참조). 절단도의 분해도가 도 6에 제공된다. 일부 실시예들에서, 선반은 각각의 내부 콘택을 둘러싸는 립(lip) 또는 칼라(collar)(도시되지 않음)를 포함한다. 칼라는 본체를 형성하는 데 사용되는 세라믹 재료 내에 설계될 수 있다. 일반적으로, 칼라는 2개의 내부 콘택들의 전기적 분리(즉, 용접 공정 동안 용접 재료의 봉쇄(containment))를 보장하기 위해 포함될 수 있고, 또한 칩 캡이 사용되면 전해질에 대한 내부 콘택들의 노출을 제한할 수 있다.

도 7에서, 전기 네트워크의 양태들이 도시된다. 일반적으로, 전기 네트워크는 케이스 내에 노출되는 내부 콘택들을 포함한다. 도 5 및 도 6에 도시된 바와 같이, 내부 콘택들은 선반 상에 배치될 수 있다. 도 4(및 도 8)에서 예시된 바와 같이 외부 패드들(즉, 전기 콘택들)은 중간 회로 요소에 의해 내부 콘택들로부터 오프셋되고 전기적으로 연결된다. 본 명세서에서 논의되는 바와 같이, "오프셋"은 외부 단자들의 위치로부터의 내부 콘택들의 측방향 오프셋을 참조한다. 일부 오버랩이 발생할 수 있지만(위에서 아래로 볼 때), 내부 콘택들 및/또는 외부 단자들의 적어도 일부는 톱와이즈 정렬(topwise alignment)에 있지 않고, 따라서 서로 오프셋된다.

중간 요소는 중간 버스에 연결되는 복수의 비아들을 포함하고, 중간 버스는 차례로 다른 복수의 비아들에 연결된다. 중간 회로 요소의 오프셋 배열은(리플로우 처리로부터와 같은) 열이 케이스 전체에 걸쳐 실질적으로 균일하게 분포되도록 되어 있다.

충분한 콘택 표면을 제공하는 것에 더하여, 외부 패드들은 리플로우 공정 동안 열을 소산시키도록 구성됨으로써, 케이스 내의 저장 셀 및 전해질에 대한 충격을 제한한다.

도시된 설계에서, 외부 패드들의 구성은 패키지가 솔더에 균열이나 손상을 주지 않고 100°C 초과의 온도 변동들을 견딜 수 있게 한다. 도 8 내지 도 11은 열처리의 모델링 결과를 도시한다.

따라서 전기 회로들에 전력을 공급하기 위한 에너지 저장 디바이스의 실시예들을 소개하였으므로, 일부 추가적인 양태들이 이제 제시된다.

다양한 폼 팩터들이 표면 실장, 리플로우 가능 칩 폼 울트라커패시터 (또는 단순히 "칩 캡")에 대해 실현될 수도 있다. 칩 캡은 커패시턴스 또는 리플로우 처리 동안의 열 전달과 같은 다른 성능 양태들을 개선하도록 치수적으로 구성될 수 있다. 기다란 전기 콘택들은 열 응력 관리를 위해 구성될 수 있다. 적어도 하나의 전기 콘택은 표시로 구성될 수 있다. 표시는, 예를 들어, 칩 캡의 극성을 나타내는 데 유용할 수 있다.

칩 캡의 적응 가능한 설계는 칩 캡이 리플로우 공정을 잘 견뎌냄에 따라 디바이스를 고체 상태 디바이스들에서 특히 유용하게 한다. 사물 인터넷(IoT) 기술들은 칩 캡의 폼 팩터에 적어도 부분적으로 기인하여 칩 캡의 사용으로부터 이점을 얻을 수 있다. 칩 캡의 전기적 특성들은 디바이스를 배터리 팩 또는 유사한 디바이스에서의 전하(또는 "쿨롱 계수(coulomb counting)")를 추적하기 위한 디바이스로 매우 적합하게 한다. 자동차 산업에서, 칩 캡의 사용은 칩 캡이 고온 및 극한 환경에서 상당한 동작 이용가능성을 갖기 때문에 유리하다. 예를 들어, 칩 캡은 제어 버스 동작을 보강/지원하기 위해 사용될 수 있다. 칩 캡의 고온 생존성은 디바이스를 고온 살균 공정을 받는 의료 디바이스들에 사용하기에 매우 적합하게 한다.

일부 실시예들에서, 칩 캡은 선반을 갖는 케이스를 포함한다. 선반은 립 또는 칼라를 포함할 수 있다. 칼라는 전해질에 대한 노출을 제한하기 위해 용접 및/또는 댐(dam) 동안 배리어로서 사용하도록 적응될 수 있다. 칩 캡은 열 응력 관리에 적합한 길이 및 폭을 갖는 기다란 외부 콘택 패드들을 갖도록 제조될 수 있다. 일부 실시예들에서, 기다란 패드들은 케이스의 길이를 따라 이어진다. 일부 실시예들에서, 더미 패드(또는 단자)가 포함된다. 더미 단자는 또한 열 응력 관리를 위해 적응될 수 있다. 열 응력 관리를 위한 단자들의 구성은 열 응력 모델링을 포함할 수 있고, 디바이스들의 조립 뿐만 아니라 후속 동작 동안의 성능을 모델링할 수 있다. 칩 캡은 외부 단자들의 위치로부터 적어도 부분적으로 측방향으로 오프셋된 내부 콘택들을 나타내는 전기 네트워크를 포함할 수 있다. 전기 네트워크는 버스 바를 포함할 수 있다. 버스 바는 열 응력 관리를 위해 구성될 수 있다. 비아들 내의 복수의 전도체들은 내부 콘택들로부터 버스 바까지 연장될 수 있고, 비아들 내의 다른 복수의 전도체들은 버스 바로부터 외부 단자들까지 연장될 수 있다.

다양한 다른 컴포넌트들이 포함될 수 있으며 본 명세서의 교시들의 양태들을 제공하기 위해 호출될 수 있다. 예를 들어, 추가적인 재료들, 재료들의 조합들 및/또는 재료들의 생략이 본 명세서의 교시들의 범위 내에 있는 추가적인 실시예들을 제공하기 위해 사용될 수 있다.

본 명세서의 교시들의 다양한 수정들이 실현될 수 있다. 일반적으로, 수정들은 사용자, 설계자, 제조자 또는 다른 유사한 이해관계자의 요구에 따라 설계될 수 있다. 수정들은 그 당사자에 의해 중요한 것으로 간주되는 특정 성능 표준을 충족시키도록 의도될 수 있다.

첨부된 청구항들 또는 청구항 구성 요소는 특정 청구항에서 "~을 위한 수단" 또는 "~을 위한 단계"라는 단어가 명시적으로 사용되지 않는 한 35 USC §112(f)를 발동하는 것으로 해석되어서는 안 된다.

본 발명의 구성요소들 또는 그 실시예(들)를 소개할 때 관사( "a", "an" 및 "the")는 하나 이상의 구성요소가 있음을 의미하는 것으로 의도된다. 마찬가지로 구성 요소를 소개하는 데 사용되는 형용사 "다른"은 하나 이상의 구성 요소들을 의미하는 것으로 의도된다. "포함하는" 및 "갖는"이라는 용어는 열거된 구성 요소들 이외의 추가적인 구성 요소들이 존재할 수 있도록 포괄적으로 의도된다. 본 명세서에서 사용되는 바와 같이, "예시적인"이라는 용어는 최상의 예를 의미하는 것이 아니다. 오히려, "예시적인"은 많은 가능한 실시예들 중 하나인 실시예를 지칭한다.

본 발명이 예시적인 실시예들을 참조하여 설명되었지만, 본 발명의 범위를 벗어나지 않으면서 다양한 변경이 이루어질 수 있고 균등물들이 그 구성요소를 대체할 수 있다는 것이 당업자에 의해 이해될 것이다. 또한, 본 발명의 본질적인 범위를 벗어나지 않고 특정 도구, 상황 또는 재료를 본 발명의 교시들에 적응시키기 위한 많은 수정들이 당업자에 의해 이해될 것이다. 따라서, 본 발명은 본 발명을 수행하기 위해 고려되는 최상의 모드로서 개시된 특정 실시예에 제한되지 않고, 본 발명은 첨부된 청구항들의 범위 내에 속하는 모든 실시예들을 포함할 것으로 의도된다.

Claims (4)

1. 솔더 리플로우(solder reflow) 공정을 사용하여 인쇄회로기판 상에 실장하기에 적합한 에너지 저장 장치로서, 상기 장치는,
   각각 본체 내에 배치되고 각각 포지티브 외부 콘택 및 네거티브 외부 콘택과 각각 전기 통신하는 포지티브 내부 콘택 및 네거티브 내부 콘택을 포함하는 밀봉된 하우징 본체 - 상기 외부 콘택들 각각은 상기 본체의 상기 외부에 전기 통신을 제공함 -;
   교번하는 전극 층들 및 전기 절연 세퍼레이터 층들의 스택을 포함하는 상기 본체 내의 공동 내에 배치된 전기 이중층 커패시터(EDLC) 에너지 저장 셀;
   상기 공동 내에 배치되고 상기 전극 층들을 습윤시키는 전해질;
   하나 이상의 상기 전극 층들의 제1 그룹을 상기 포지티브 내부 콘택에 전기적으로 연결하는 포지티브 리드; 및
   하나 이상의 상기 전극 층들의 제2 그룹을 상기 네거티브 내부 콘택에 전기적으로 연결하는 네거티브 리드를 포함하고;
   상기 포지티브 외부 콘택과 상기 네거티브 외부 콘택 중 적어도 어느 하나는 상기 에너지 저장 장치에 열 충격을 소산시키도록 구성된 기다란 외부 단자로 구성되는, 장치.
2. 제1항에 있어서, 상기 하우징 본체 내에 배치되는 선반을 더 포함하고, 상기 선반은 상기 하우징 본체의 내부 바닥으로부터 상기 포지티브 내부 콘택 및 상기 네거티브 내부 콘택을 상승시키는, 장치.
3. 제1항에 있어서, 상기 포지티브 내부 콘택 및 상기 네거티브 내부 콘택 중 적어도 하나는 대응되는 포지티브 외부 콘택 및 네거티브 외부 콘택으로부터 오프셋되는, 장치.
4. 제1항에 있어서, 상기 포지티브 내부 콘택과 상기 네거티브 외부 콘택을 연결하는 버스 바; 및 상기 네거티브 내부 콘택과 상기 네거티브 외부 콘택을 연결하는 다른 버스 바 중 적어도 어느 하나를 포함하는, 장치.
   

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