KR20230017405A - 이미지 센서 - Google Patents

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KR20230017405A
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separation
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isolation pattern
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김정현
김범석
박종훈
유현근
이윤기
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삼성전자주식회사
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Abstract

본 발명은 이미지 센서에 관한 것으로, 상세하게는 서로 대향하는 제1 면 및 제2 면을 포함하고, 복수의 픽셀 영역들을 포함하는 기판, 상기 기판은 상기 기판의 상기 제1 면으로부터 리세스된 제1 트렌치를 갖고, 상기 제1 트렌치 내에 배치되는 얕은 소자분리패턴, 및 상기 픽셀 영역들 사이에 배치되고, 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함하되, 상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 분리 패턴을 포함하고, 상기 분리 패턴은 상기 기판의 상기 제2 면에 인접하는 제1 분리 패턴, 및 상기 기판의 상기 제1 면에 인접하는 제2 분리 패턴을 포함하고, 상기 제1 분리 패턴과 상기 제2 분리 패턴이 접하는 제1 경계면은 상기 얕은 소자분리패턴으로부터 이격되고, 상기 제1 분리 패턴은 상기 제2 분리 패턴과 다른 물질을 포함할 수 있다.

Description

이미지 센서{Image Sensor}
본 발명은 이미지 센서에 대한 것으로서, 보다 상세하게는 씨모스(CMOS) 이미지 센서에 대한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수 개의 픽셀들을 구비한다. 상기 픽셀들 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다. 상기 복수 개의 픽셀들은 이들 사이에 배치되는 깊은 소자분리패턴(deep isolation pattern)에 의해 정의된다.
본 발명에 이루고자 하는 일 기술적 과제는 크로스 토크 현상을 방지하고 노이즈를 최소화할 수 있는 이미지 센서 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 포함하고, 복수의 픽셀 영역들을 포함하는 기판, 상기 기판은 상기 기판의 상기 제1 면으로부터 리세스된 제1 트렌치를 갖고, 상기 제1 트렌치 내에 배치되는 얕은 소자분리패턴, 및 상기 픽셀 영역들 사이에 배치되고, 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함하되, 상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 분리 패턴을 포함하고, 상기 분리 패턴은 상기 기판의 상기 제2 면에 인접하는 제1 분리 패턴, 및 상기 기판의 상기 제1 면에 인접하는 제2 분리 패턴을 포함하고, 상기 제1 분리 패턴과 상기 제2 분리 패턴이 접하는 제1 경계면은 상기 얕은 소자분리패턴으로부터 이격되고, 상기 제1 분리 패턴은 상기 제2 분리 패턴과 다른 물질을 포함할 수 있다.
본 발명에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 포함하고, 복수의 픽셀 영역들을 포함하는 기판, 상기 기판은 상기 기판의 상기 제1 면으로부터 리세스된 제1 트렌치를 갖고, 상기 제1 트렌치 내에 배치되는 얕은 소자분리패턴, 및 상기 픽셀 영역들 사이에 배치되고, 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함하되, 상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 분리 패턴을 포함하고, 상기 분리 패턴은 상기 기판의 상기 제2 면에 인접하는 제1 분리 패턴, 및 상기 기판의 상기 제1 면에 인접하는 제2 분리 패턴을 포함하고, 상기 제2 분리 패턴은 상기 얕은 소자분리패턴 아래에 배치된 하부 부분, 및 상기 얕은 소자분리패턴을 관통하는 상부 부분을 포함하고, 상기 제2 분리 패턴의 상기 하부 부분은 상기 제1 분리 패턴과 얼라인(align)되고, 상기 제1 분리 패턴은 상기 제2 분리 패턴과 다른 물질을 포함할 수 있다.
본 발명에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 포함하고, 복수의 픽셀 영역들을 포함하는 기판, 상기 기판은 상기 기판의 상기 제1 면으로부터 리세스된 제1 트렌치를 갖고, 상기 제1 트렌치 내에 배치되는 얕은 소자분리패턴, 상기 픽셀 영역들 사이에 배치되고, 상기 기판 내에 배치되는 깊은 소자분리패턴, 상기 기판의 상기 제1 면 상에 배치되는 트랜지스터, 상기 기판의 상기 제2 면 상에 배치되는 마이크로 렌즈, 및 상기 기판과 상기 마이크로 렌즈 사이에 개재되고, 상기 픽셀 영역들 상에 각각 배치되는 컬러 필터들을 포함하되, 상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 분리 패턴을 포함하고, 상기 분리 패턴은 상기 기판의 상기 제2 면에 인접하는 제1 분리 패턴, 및 상기 기판의 상기 제1 면에 인접하는 제2 분리 패턴을 포함하고, 상기 제1 분리 패턴은 제1 절연 물질을 포함하고, 상기 제2 분리 패턴은 제2 절연 물질을 포함하고, 상기 제1 절연 물질은 상기 제2 절연 물질과 다른 물질을 포함할 수 있다.
본 발명에 따르면, 깊은 소자분리패턴의 상기 분리 패턴은 서로 다른 물질을 포함하는 적어도 두개 이상의 분리 패턴들을 포함할 수 있다. 상세하게는, 빛이 입사되는 기판의 일면에 인접하는 제1 분리 패턴은 저굴절률(low reflective index, LRI) 물질을 포함할 수 있고, 기판의 다른 일면에 인접하는 제2 분리 패턴은 고유전율(high-k) 물질을 포함할 수 있다. 이에 따라, 제1 분리 패턴에 의해 입사되는 빛은 전반사가 잘될 수 있어, 서로 이웃하는 픽셀 영역들(PX) 사이의 크로스 토크(cross-talk)가 효과적으로 방지될 수 있고, 빛의 감도 손실이 최소화될 수 있다. 이와 동시에, 제2 분리 패턴에 의해, 노이즈가 최소화될 수 있어, 신호 대 잡음비(signal-to-noise ratio, SNR)이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다.
도 4는 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다.
도 5는 도 4의 A 부분을 확대한 도면이다.
도 6은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다.
도 7은 도 6의 B 부분을 확대한 도면이다.
도 8 내지 도 14는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 설명하기 위한 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다. 대응하는 단면도들이다.
도 15 내지 도 17은 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 설명하기 위한 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다.
도 18은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다.
도 19는 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다.
도 20은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다.
도 21은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다.
도 22는 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다.
도 23은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 22의 Ⅱ-Ⅱ’ 선에 따른 단면에 대응된다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함할 수 있다.
상기 액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 픽셀들을 포함할 수 있고, 광 신호를 전기적 신호로 변환할 수 있다. 상기 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 제공되는, 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 상기 액티브 픽셀 센서 어레이(1)에 의해 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
상기 행 드라이버(3)는, 상기 행 디코더(2)에서 디코딩된 결과에 따라, 상기 복수의 픽셀들을 구동하기 위한 다수의 구동 신호들을 상기 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 상기 복수의 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
상기 타이밍 발생기(5)는 상기 행 디코더(2) 및 상기 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상기 상관 이중 샘플러(CDS; 6)는 상기 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상기 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
상기 아날로그 디지털 컨버터(ADC; 7)는 상기 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
상기 입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호를 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 상기 액티브 픽셀 센서 어레이(1)는 복수의 픽셀 영역들(PX)을 포함할 수 있고, 상기 픽셀 영역들(PX)은 매트릭스 형태로 배열될 수 있다. 상기 픽셀 영역들(PX)의 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 상기 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다. 상기 전송 트랜지스터(TX), 상기 리셋 트랜지스터(RX), 및 상기 선택 트랜지스터(SX)는 각각 전송 게이트(TG), 리셋 게이트(RG), 및 선택 게이트(SG)를 포함할 수 있다. 상기 픽셀 영역들(PX)의 각각은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다.
상기 광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 상기 광전 변환 소자(PD)는 P형 불순물 영역과 N형 불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 상기 플로팅 확산 영역(FD)으로 전송할 수 있다. 상기 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 상기 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 상기 드라이브 트랜지스터(DX)가 제어될 수 있다.
상기 리셋 트랜지스터(RX)는 상기 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상기 리셋 트랜지스터(RX)의 드레인 전극은 상기 플로팅 확산 영역(FD)과 연결되고, 상기 리셋 트랜지스터(RX)의 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 상기 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 상기 리셋 트랜지스터(RX)의 소스 전극에 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)으로 인가될 수 있다. 따라서, 상기 리셋 트랜지스터(RX)가 턴 온되면, 상기 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 상기 플로팅 확산 영역(FD)이 리셋될 수 있다.
상기 드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 상기 드라이브 트랜지스터(DX)는 상기 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
상기 선택 트랜지스터(SX)는 행 단위로 읽어낼 픽셀 영역들(PX)을 선택할 수 있다. 상기 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 상기 드라이브 트랜지스터(DX)의 드레인 전극으로 인가될 수 있다.
도 2에서 하나의 광전 변환 소자(PD)와 4개의 트랜지스터들(TX, RX, Dx, Sx)을 구비하는 단위 픽셀 영역(PX)을 예시하고 있지만, 본 발명에 따른 이미지 센서는 이에 한정되지 않는다. 일 예로, 상기 리셋 트랜지스터(RX), 상기 드라이브 트랜지스터(DX), 또는 상기 선택 트랜지스터(SX)는 이웃하는 픽셀 영역들(PX)에 의해 서로 공유될 수 있다. 이에 따라, 상기 이미지 센서의 집적도가 향상될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다. 도 4는 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다. 도 5는 도 4의 A 부분을 확대한 도면이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 상기 광전 변환층(10)은 상기 배선층(20)과 상기 광 투과층(30) 사이에 배치될 수 있다.
상기 광전 변환층(10)은 기판(100)을 포함할 수 있다. 상기 기판(100)은 반도체 기판(일 예로, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 기판) 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 일 예로, 상기 기판(100)의 상기 제1 면(100a)은 전면일 수 있고, 상기 제2 면(100b)은 후면일 수 있다. 빛은 상기 기판(100)의 상기 제2 면(100b)으로 입사될 수 있다.
상기 기판(100)은 복수의 픽셀 영역들(PX)을 포함할 수 있다. 평면적 관점에서, 상기 복수의 픽셀 영역들(PX)은 상기 기판(100)의 상기 제2 면(100b)에 평행한 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다. 상기 기판(100)은 그 내부에 복수 개의 광전 변환 영역들(PD)을 포함할 수 있다. 상기 광전 변환 영역들(PD)은 상기 기판(100)의 상기 제1 면(100a) 및 상기 제2 면(100b) 사이에 위치할 수 있다. 상기 광전 변환 영역들(PD)은 상기 기판(100)의 상기 픽셀 영역들(PX) 내에 각각 제공될 수 있다. 본 명세서에서, 광전 변환 영역(PD)은 도 1 및 도 2의 광전 변환 소자(PD)가 배치되는 영역을 지칭할 수 있다.
상기 기판(100)은 제1 도전형을 가질 수 있고, 상기 광전 변환 영역(PD)은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 영역일 수 있다. 일 예로, 상기 제1 도전형은 P형일 수 있고, 상기 제2 도전형은 N형일 수 있다. 상기 제1 도전형의 불순물은 예를 들어, 알루미늄, 붕소, 인듐, 및 갈륨 중 적어도 하나를 포함할 수 있다. 상기 제2 도전형의 불순물은 예를 들어, 인, 비소, 비스무스, 및 안티몬 중 적어도 하나를 포함할 수 있다. 상기 광전 변환 영역(PD)은 상기 기판(100)과 PN접합을 이루어 포토다이오드를 구성할 수 있다.
상기 광전 변환층(10)은 얕은 소자분리패턴(103)을 포함할 수 있다. 상기 얕은 소자분리패턴(103)은 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 상기 복수의 픽셀 영역들(PX)의 각각은 상기 얕은 소자분리패턴(103)에 의해 정의되는 활성 영역들(ACT)을 포함할 수 있다. 상기 얕은 소자분리패턴(103)은 상기 기판(100)의 상기 제1 면(100a)으로부터 리세스된 제1 트렌치(TR1) 내에 배치될 수 있다. 상기 얕은 소자분리패턴(103)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 광전 변환층(10)은 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 깊은 소자분리패턴(150)은 상기 복수의 픽셀 영역들(PX) 사이의 상기 기판(100) 내에 배치될 수 있다. 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 적어도 일부를 관통할 수 있다. 상기 깊은 소자분리패턴(150)은 상기 얕은 소자분리패턴(103)을 관통하여 상기 기판(100) 내로 연장될 수 있다. 상기 깊은 소자분리패턴(150)은 제2 트렌치(TR2) 내에 배치될 수 있다. 상기 제2 트렌치(TR2)는 상기 얕은 소자분리패턴(103)을 관통하고, 상기 기판(100)의 상기 제2 면(100b)을 향하여 연장될 수 있다. 상기 제2 트렌치(TR2)의 상부의 폭은 상기 제1 트렌치(TR1)의 바닥면의 폭보다 작을 수 있다. 본 명세서에서, 폭은 상기 기판(100)의 상기 제2 면(100b)에 평행한 방향으로 측정된 거리를 의미할 수 있고, 일 예로, 상기 제2 방향(D2)으로 측정된 거리를 의미할 수 있다. 평면적 관점에서, 상기 깊은 소자분리패턴(150)은 상기 복수의 픽셀 영역들(PX)의 각각을 둘러싸는 격자 구조일 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 상기 제1 면(100a)으로부터 상기 기판(100)의 상기 제2 면(100b)을 향하여 연장될 수 있고, 상기 깊은 소자분리패턴(150)의 바닥면(150b)은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면(coplanar)을 이룰 수 있다. 일 예로, 상기 깊은 소자분리패턴(150)은 상기 기판(100)보다 굴절률이 낮은 절연 물질을 포함할 수 있다.
도 4 및 도 5를 참조하면, 상기 깊은 소자분리패턴(150)은 분리 패턴(IP), 반도체 패턴(157), 및 절연 패턴(159)을 포함할 수 있다. 상기 분리 패턴(IP)은 상기 기판(100)의 적어도 일부를 관통할 수 있다. 상기 분리 패턴(IP)은 상기 픽셀 영역(PX)과 상기 반도체 패턴(157) 사이에 개재될 수 있다. 상기 분리 패턴(IP)은 상기 기판(100)과 상기 반도체 패턴(157)의 측벽 사이, 및 상기 얕은 소자분리패턴(103)과 상기 절연 패턴(159) 사이에 개재될 수 있다. 상기 분리 패턴(IP)은 상기 반도체 패턴(157)의 측면으로부터 상기 절연 패턴(159)의 측면 상으로 연장될 수 있다. 상기 분리 패턴(IP)은 상기 제2 트렌치(TR2)의 일부를 채울 수 있다. 상기 분리 패턴(IP)은 상기 제2 트렌치(TR2)의 내측벽을 덮을 수 있다. 상기 분리 패턴(IP)은 상기 제2 트렌치(TR2)의 바닥면을 노출시킬 수 있다. 평면적 관점에서, 상기 분리 패턴(IP)은 상기 픽셀 영역들(PX)의 각각을 둘러쌀 수 있다.
상기 분리 패턴(IP)은 상기 기판(100)의 상기 제2 면(100b)에 인접하는 제1 분리 패턴(151) 및 상기 기판(100)의 상기 제1 면(100a)에 인접하는 제2 분리 패턴(153)을 포함할 수 있다. 상기 제1 분리 패턴(151)은 상기 기판(100)의 일부를 관통할 수 있다. 상기 제1 분리 패턴(151)은 상기 기판(100)의 상기 제2 면(100b)으로부터 상기 기판(100)의 내부를 향해 연장될 수 있다. 상기 제1 분리 패턴(151)은 상기 픽셀 영역들(PX)의 각각과 상기 반도체 패턴(157)의 측벽 사이에 개재될 수 있다. 상기 제1 분리 패턴(151)의 상면은 상기 기판(100)의 내부에 배치될 수 있다. 상기 제1 분리 패턴(151)의 바닥면은 상기 깊은 소자분리패턴(150)의 바닥면(150b)에 대응할 수 있고, 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면(coplanar)을 이룰 수 있다.
상기 제2 분리 패턴(153)은 상기 얕은 소자분리패턴(103)을 관통할 수 있고, 상기 기판(100)의 일부를 관통할 수 있다. 상기 제2 분리 패턴(153)은 상기 기판(100)의 상기 제1 면(100a)으로부터 상기 기판(100)의 내부를 향해 연장될 수 있다. 상기 제2 분리 패턴(153)의 상면은 상기 기판(100)의 상기 제1 면(100a)과 실질적으로 공면(coplanar)을 이룰 수 있다. 상기 제2 분리 패턴(153)의 바닥면은 상기 기판(100)의 내부에 배치될 수 있다. 상기 제2 분리 패턴(153)은 상기 반도체 패턴(157)의 측면으로부터 상기 절연 패턴(159)의 측면 상으로 연장될 수 있다. 상기 제2 분리 패턴(153)은 상기 얕은 소자분리패턴(103)과 상기 절연 패턴(159) 사이로 연장될 수 있다.
상기 제1 분리 패턴(151)과 상기 제2 분리 패턴(153)이 접하는 제1 경계면(IF1)은 상기 얕은 소자분리패턴(103)의 하면보다 더 낮은 레벨에 위치할 수 있다. 상기 제1 경계면(IF1)은 상기 얕은 소자분리패턴(103)으로부터 이격될 수 있다. 상기 제1 경계면(IF1)은 상기 제1 트렌치(TR1)의 바닥면보다 더 낮은 레벨에 위치할 수 있다. 본 명세서에서, 레벨은 상기 기판(100)의 상기 제2 면(100b)으로부터의 높이를 의미할 수 있다.
상기 제2 분리 패턴(153)은 상기 얕은 소자분리패턴(103) 아래에 배치된 상기 제2 분리 패턴(153)의 하부 부분(153BP) 및 상기 얕은 소자분리패턴(103)을 관통하는 상기 제2 분리 패턴(153)의 상부 부분(153UP)을 포함할 수 있다. 상기 제2 분리 패턴(153)의 하부 부분(153BP)은 상기 기판(100)에 인접하는(또는 접촉하는) 제1 측벽(153OS) 및 상기 반도체 패턴(157)에 인접하는(또는 접촉하는) 제2 측벽(153IS)을 가질 수 있다. 상기 제1 분리 패턴(151)은 상기 기판(100)에 인접하는(또는 접촉하는) 제1 측벽(151OS) 및 상기 반도체 패턴(157)에 인접하는(또는 접촉하는) 제2 측벽(151IS)을 가질 수 있다. 상기 제2 분리 패턴(153)의 하부 부분(153BP)과 상기 제1 분리 패턴(151)은 얼라인(align)될 수 있다. 상세하게는, 상기 제2 분리 패턴(153)의 하부 부분(153BP)의 제1 측벽(153OS)은 상기 제1 분리 패턴(151)의 제1 측벽(151OS)과 얼라인(align)될 수 있고, 상기 제2 분리 패턴(153)의 하부 부분(153BP)의 제2 측벽(153IS)은 상기 제1 분리 패턴(151)의 제2 측벽(151IS)과 얼라인(align)될 수 있다. 상기 제2 분리 패턴(153)의 하부 부분(153BP)의 제1 측벽(153OS)은 상기 제1 분리 패턴(151)의 제1 측벽(151OS)과 공면을 이룰 수 있고, 상기 제2 분리 패턴(153)의 하부 부분(153BP)의 제2 측벽(153IS)은 상기 제1 분리 패턴(151)의 제2 측벽(151IS)과 공면을 이룰 수 있다. 상기 제2 분리 패턴(153)의 하부 부분(153BP)과 상기 제1 분리 패턴(151)은 그 사이에 단차면을 가지지 않을 수 있다.
상기 제1 분리 패턴(151)은 상기 제2 분리 패턴(153)과 서로 다른 물질을 포함할 수 있다. 상기 제1 분리 패턴(151)은 일 예로, 제1 절연 물질을 포함할 수 있고, 상기 제2 분리 패턴(153)은 제2 절연 물질을 포함할 수 있다. 상기 제1 절연 물질과 상기 제2 절연 물질은 서로 다른 물질일 수 있다. 상기 제1 분리 패턴(151)은 예를 들어, 저굴절률(low reflective index, LRI) 물질을 포함할 수 있다. 상기 제1 분리 패턴(151)의 굴절률(n)은 예를 들어, 1 내지 2 일 수 있고, 바람직하게는 1.1 내지 1.5일 수 있다. 상기 제2 분리 패턴(153)은 예를 들어, 고유전율(high-k) 물질을 포함할 수 있다. 상기 제2 분리 패턴(153)의 유전율(k)은 예를 들어, 4 내지 25일 수 있다. 일 예로, 상기 제1 분리 패턴(151)은 상기 제2 분리 패턴(153) 보다 더 낮은 굴절률(n)을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제2 분리 패턴(153)은 상기 제1 분리 패턴(151) 보다 더 높은 유전율(k)을 갖는 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 상기 제1 분리 패턴(151)은 저굴절률(low reflective index, LRI) 물질을 포함할 수 있고, 상기 제2 분리 패턴(153)은 고유전율(high-k) 물질을 포함할 수 있다. 상기 제1 분리 패턴(151)은 예를 들어, 산화물을 포함할 수 있고, 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 제2 분리 패턴(153)은 예를 들어, 질화물, 금속 질화물, 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 질화물은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 금속 질화물은 텅스텐 질화물 및 하프늄 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 금속 산화물은 텅스텐 산화물 및 하프늄 질화물 중 적어도 하나를 포함할 수 있다.
상기 제1 분리 패턴(151)의 높이(151H)는 상기 제2 분리 패턴(153)의 높이(153H)보다 더 클 수 있다. 예를 들어, 상기 제1 분리 패턴(151)의 높이는 상기 분리 패턴(IP)의 전체 높이(151H+153H)의 60% 내지 95%일 수 있다. 일 예로, 상기 제1 분리 패턴(151)의 높이(151H)는 상기 제2 분리 패턴(153)의 높이(153H)의 3배 내지 10배일 수 있다. 예를 들어, 상기 제1 분리 패턴(151)의 높이(151H)는 1 μm 내지 10 μm일 수 있다. 본 명세서에서, 높이는 상기 기판(100)의 상기 제2 면(100b)에 수직한 방향(일 예로, 제3 방향(D3))으로 측정된 거리를 의미할 수 있다.
상기 반도체 패턴(157)은 상기 기판(100)의 적어도 일부를 관통할 수 있다. 상기 반도체 패턴(157)은 상기 복수의 픽셀 영역들(PXR) 사이에 개재될 수 있다. 상기 반도체 패턴(157)은 상기 제2 트렌치(TR2)의 하부를 채울 수 있다. 상기 반도체 패턴(157)은 상기 제2 트렌치(TR2)의 바닥면을 덮을 수 있다. 상기 반도체 패턴(157)은 상기 제1 분리 패턴(151)의 내측벽을 덮을 수 있고, 상기 제1 분리 패턴(151)과 접촉할 수 있다. 상기 반도체 패턴(157)의 상면은 상기 기판(100)의 상기 제1 면(100a)보다 더 낮은 레벨에 위치할 수 있다. 상기 반도체 패턴(157)의 바닥면은 상기 깊은 소자분리패턴(150)의 바닥면(150b)에 대응할 수 있고, 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면(coplanar)을 이룰 수 있다. 상기 반도체 패턴(157)은 도전성 물질을 포함할 수 있고, 일 예로, 불순물로 도핑된 반도체 물질을 포함할 수 있다. 상기 불순물은 P형 또는 N형의 도전형을 가질 수 있다. 예를 들어, 상기 반도체 패턴(157)은 도핑된 폴리실리콘을 포함할 수 있다.
상기 절연 패턴(159)은 상기 반도체 패턴(157) 상에 배치될 수 있다. 상기 절연 패턴(159)은 상기 얕은 소자분리패턴(103) 내에 배치될 수 있다. 상기 절연 패턴(159)은 상기 얕은 소자분리패턴(103)을 관통하여 상기 반도체 패턴(157)과 접촉할 수 있다. 상기 절연 패턴(159)은 상기 제2 분리 패턴(153)에 의해 상기 얕은 소자분리패턴(103)으로부터 이격될 수 있다. 상기 절연 패턴(159)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 상기 깊은 소자분리패턴(150)의 상기 분리 패턴(IP)은 서로 다른 물질을 포함하는 적어도 두개 이상의 분리 패턴들을 포함할 수 있다. 상세하게는, 빛이 입사되는 상기 기판(100)의 상기 제2 면(100b)에 인접하는 제1 분리 패턴(151)은 저굴절률(low reflective index, LRI) 물질을 포함할 수 있고, 상기 기판(100)의 상기 제1 면(100a)에 인접하는 제2 분리 패턴(153)은 고유전율(high-k) 물질을 포함할 수 있다. 이에 따라, 상기 제1 분리 패턴(151)에 의해 입사되는 빛은 전반사가 잘될 수 있어, 서로 이웃하는 픽셀 영역들(PX) 사이의 크로스 토크(cross-talk)가 효과적으로 방지될 수 있고, 빛의 감도 손실이 최소화될 수 있다. 이와 동시에, 상기 제2 분리 패턴(153)에 의해, 노이즈가 최소화될 수 있어, 신호 대 잡음비(signal-to-noise ratio, SNR)이 향상될 수 있다.
다시 도 3 및 도 4를 참조하면, 전송 트랜지스터들(TX) 및 로직 트랜지스터들(RX, SX, DX)이 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 상기 트랜지스터들(TX, RX, SX, DX)의 각각은 각 픽셀 영역(PX)의 대응하는 활성 영역(ACT) 상에 배치될 수 있다. 상기 전송 트랜지스터(TX)는, 대응하는 활성 영역(ACT) 상의, 전송 게이트(TG) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 상기 전송 게이트(TG)의 하부는 상기 기판(100) 내로 삽입될 수 있고, 상기 전송 게이트(TG)의 상부는 상기 기판(100)의 상기 제1 면(100a) 위로 돌출될 수 있다. 게이트 유전막(GI)이 상기 전송 게이트(TG)와 상기 기판(100) 사이에 개재될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 전송 게이트(TG)의 일측의 상기 대응하는 활성 영역(ACT) 내에 배치될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역일 수 있다.
상기 드라이브 트랜지스터(DX)는 대응하는 활성영역(ACT) 상의 드라이브 게이트(SFG)를 포함할 수 있고, 상기 선택 트랜지스터(SX)는 대응하는 활성영역(ACT) 상의 선택 게이트(SG)를 포함할 수 있다. 상기 리셋 트랜지스터(RX)는 대응하는 활성 영역(ACT) 상의 리셋 게이트(RG)를 포함할 수 있다. 추가적인 게이트 유전막(GI)이 상기 드라이브, 선택 및 리셋 게이트들(SFG, SG, RG)의 각각과 상기 기판(100) 사이에 개재될 수 있다.
상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a) 상에 차례로 적층된 제1 층간 절연막(210), 제2 층간 절연막(220), 및 제3 층간 절연막(230)을 포함할 수 있다. 상기 배선층(20)은 상기 제1 층간 절연막(210) 내의 콘택 플러그들(BCP), 상기 제2 층간 절연막(220) 내의 제1 배선 패턴들(222), 및 상기 제3 층간 절연막(230) 내의 제2 배선 패턴들(232)을 더 포함할 수 있다. 상기 제1 층간 절연막(210)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치되어 상기 트랜지스터들(TX, RX, SX, DX)을 덮을 수 있고, 상기 콘택 플러그들(BCP)은 상기 트랜지스터들(TX, RX, SX, DX)의 단자들에 연결될 수 있다. 상기 콘택 플러그들(BCP)은 상기 제1 배선 패턴들(222) 중 대응하는 제1 배선 패턴들(222)에 연결될 수 있고, 상기 제1 배선 패턴들(222)은 상기 제2 배선 패턴들(232) 중 대응하는 제2 배선 패턴들(232)에 연결될 수 있다. 상기 제1 및 제2 배선 패턴들(222, 232)은 상기 콘택 플러그들(BCP)을 통해 상기 트랜지스터들(TX, RX, SX, DX)에 전기적으로 연결될 수 있다. 상기 제1 내지 제3 층간 절연막(210, 220, 230)의 각각은 절연 물질을 포함할 수 있고, 상기 콘택 플러그들(BCP), 상기 제1 배선 패턴들(222), 및 상기 제2 배선 패턴들(232)은 도전 물질을 포함할 수 있다.
상기 광 투과층(30)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 광 투과층(30)은 복수의 컬러 필터들(CF) 및 복수의 마이크로 렌즈들(330)을 포함할 수 있다. 상기 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링할 수 있고, 상기 광을 상기 광전 변환층(10)으로 제공할 수 있다.
상기 마이크로 렌즈들(330)은 상기 기판(100)의 상기 제2 면(100b) 상에 제공될 수 있다. 상기 마이크로 렌즈들(330)의 각각은 대응하는 픽셀 영역(PX)의 상기 광전 변환 영역(PD)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 배치될 수 있다. 상기 마이크로 렌즈들(330)은 픽셀 영역들(PX)로 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다.
상기 컬러 필터들(CF)은 상기 기판(100)의 상기 제2 면(100b)과 상기 마이크로 렌즈들(330) 사이에 배치될 수 있다. 상기 컬러 필터들(CF)의 각각은 대응하는 픽셀 영역(PX)의 상기 광전 변환 영역(PD)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 배치될 수 있다. 상기 컬러 필터들(CF)은 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터를 포함할 수 있다. 상기 컬러 필터들(CF)은 2차원적으로 배열될 수 있으며, 옐로우 필터, 마젠타 필터 또는 시안 필터를 포함할 수도 있다.
반사 방지막(310)이 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 반사 방지막(310)은 상기 기판(100)의 상기 제2 면(100b)과 상기 컬러 필터들(CF) 사이에 개재될 수 있다. 상기 반사 방지막(310)은 상기 기판(100)의 상기 제2 면(100b)을 컨포멀하게 덮을 수 있다. 상기 반사 방지막(310)은 상기 기판(100)의 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(PD)에 원활히 도달할 수 있도록 상기 광의 반사를 방지할 수 있다. 상기 반사 방지막(310)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전 물질(예를 들어, 하프늄 산화물, 알루미늄 산화물) 중 적어도 하나를 포함할 수 있다.
제1 패시베이션막(312)이 상기 반사 방지막(310)과 상기 컬러 필터들(CF) 사이에 개재될 수 있다. 제2 패시베이션막(322)이 상기 컬러 필터들(CF)과 상기 마이크로 렌즈들(330) 사이에 개재될 수 있다. 상기 제1 패시베이션막(312)은 상기 반사 방지막(310)을 컨포멀하게 덮을 수 있다. 상기 제1 패시베이션막(312)은 예를 들어, 금속 산화물 및 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 금속 산화물은 알루미늄 산화물을 포함할 수 있고, 상기 질화물은 실리콘 질화물을 포함할 수 있다.
그리드 패턴(315)이 상기 픽셀 영역들(PX) 사이에 제공될 수 있다. 상기 그리드 패턴(315)은 상기 제1 패시베이션막(312)과 상기 컬러 필터들(CF) 사이에 개재될 수 있다. 상기 그리드 패턴(315)은 상기 깊은 소자분리패턴(150)과 수직적으로 중첩되도록 배치될 수 있다. 평면적 관점에서, 상기 그리드 패턴(315)은 격자(lattice) 형상을 가질 수 있다. 상기 그리드 패턴(315)은 상기 기판(100)의 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(PD) 내로 입사되도록 상기 광을 가이드할 수 있다. 상기 그리드 패턴(315)은 금속 물질 및 저굴절률(low reflective index, LRI) 물질 중 적어도 하나를 포함할 수 있다. 상기 금속 물질은 일 예로, 텅스텐 및 티타늄 중 적어도 하나를 포함할 수 있다. 상기 저굴절률(LRI) 물질은 일 예로, 실리콘 산화물 및 컬러 필터들(CF)의 굴절률보다 낮은 굴절률을 갖는 물질 중 적어도 하나를 포함할 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다. 도 7은 도 6의 B 부분을 확대한 도면이다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 6 및 도 7을 참조하면, 본 발명에 따른 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다.
상기 깊은 소자분리패턴(150)은 분리 패턴(IP), 반도체 패턴(157), 및 절연 패턴(159)을 포함할 수 있다. 상기 분리 패턴(IP)은 제1 분리 패턴(151) 및 제2 분리 패턴(153)에 더하여, 제3 분리 패턴(155)을 더 포함할 수 있다. 상기 제3 분리 패턴(155)은 상기 기판(100)의 내부에 배치될 수 있다. 상기 제3 분리 패턴(155)은 기 제2 분리 패턴(153) 상에 배치될 수 있고, 상기 기판(100)의 상기 제1 면(100a)과 상기 제2 분리 패턴(153) 사이에 개재될 수 있다.
상기 제3 분리 패턴(155)은 상기 얕은 소자분리패턴(103)을 관통할 수 있고, 상기 기판(100)의 일부를 관통할 수 있다. 상기 제3 분리 패턴(155)은 상기 기판(100)의 상기 제1 면(100a)으로부터 상기 기판(100)의 내부를 향해 연장될 수 있다. 상기 제3 분리 패턴(155)의 상면은 상기 기판(100)의 상기 제1 면(100a)과 실질적으로 공면(coplanar)을 이룰 수 있다. 상기 제3 분리 패턴(155)의 바닥면은 상기 기판(100)의 내부에 배치될 수 있다. 상기 제3 분리 패턴(155)은 상기 반도체 패턴(157)의 측면으로부터 상기 절연 패턴(159)의 측면 상으로 연장될 수 있다. 상기 제3 분리 패턴(155)은 상기 얕은 소자분리패턴(103)과 상기 절연 패턴(159) 사이로 연장될 수 있다.
상기 제2 분리 패턴(153)과 상기 제3 분리 패턴(155)이 접하는 제2 경계면(IF2)은 상기 얕은 소자분리패턴(103)의 하면보다 더 낮은 레벨에 위치할 수 있다. 상기 제2 경계면(IF2)은 상기 얕은 소자분리패턴(103)으로부터 이격될 수 있다. 상기 제2 경계면(IF2)은 상기 제1 트렌치(TR1)의 바닥면보다 더 낮은 레벨에 위치할 수 있다.
상기 제3 분리 패턴(155)은 상기 얕은 소자분리패턴(103) 아래에 배치된 상기 제3 분리 패턴(155)의 하부 부분(155BP) 및 상기 얕은 소자분리패턴(103)을 관통하는 상기 제3 분리 패턴(155)의 상부 부분(155UP)을 포함할 수 있다. 상기 제3 분리 패턴(155)의 하부 부분(155BP)은 상기 기판(100)에 인접하는(또는 접촉하는) 제1 측벽(155OS) 및 상기 반도체 패턴(157)에 인접하는(또는 접촉하는) 제2 측벽(155IS)을 가질 수 있다. 상기 제2 분리 패턴(153)은 상기 기판(100)에 인접하는(또는 접촉하는) 제1 측벽(153OS) 및 상기 반도체 패턴(157)에 인접하는(또는 접촉하는) 제2 측벽(153IS)을 가질 수 있다. 상기 제3 분리 패턴(155)의 상기 하부 부분(155BP)과 상기 제2 분리 패턴(153)은 얼라인(align)될 수 있다. 상세하게는, 상기 제3 분리 패턴(155)의 상기 하부 부분(155BP)의 제1 측벽(155OS)은 상기 제2 분리 패턴(153)의 제1 측벽(153OS)과 얼라인(align)될 수 있고, 상기 제3 분리 패턴(155)의 상기 하부 부분(155BP)의 제2 측벽(155IS)은 상기 제2 분리 패턴(153)의 제2 측벽(153IS)과 얼라인(align)될 수 있다. 상기 제3 분리 패턴(155)의 상기 하부 부분(155BP)의 제1 측벽(155OS)은 상기 제2 분리 패턴(153)의 제1 측벽(153OS)과 공면을 이룰 수 있고, 상기 제3 분리 패턴(155)의 상기 하부 부분(155BP)의 제2 측벽(155IS)은 상기 제2 분리 패턴(153)의 제2 측벽(153IS)과 공면을 이룰 수 있다. 상기 제3 분리 패턴(155)의 상기 하부 부분(155BP)과 상기 제2 분리 패턴(153)은 그 사이에 단차면을 가지지 않을 수 있다.
상기 제3 분리 패턴(155)은 상기 제2 분리 패턴(153)과 서로 다른 물질을 포함할 수 있다. 상기 제3 분리 패턴(155)은 절연 물질을 포함할 수 있고, 예를 들어, 고유전율(high-k) 물질을 포함할 수 있다. 상기 제3 분리 패턴(155)의 유전율(k)은 예를 들어, 4 내지 25일 수 있다. 일 예로, 상기 제3 분리 패턴(155)은 상기 제2 분리 패턴(153) 보다 더 높은 유전율(k)을 갖는 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다. 상기 제3 분리 패턴(155)은 예를 들어, 질화물, 금속 질화물, 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 질화물은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 금속 질화물은 텅스텐 질화물 및 하프늄 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 금속 산화물은 텅스텐 산화물 및 하프늄 질화물 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 상기 제1 분리 패턴(151)의 높이(151H)는 상기 제2 분리 패턴(153) 및 상기 제3 분리 패턴(155)의 총 높이(153H+155H)보다 더 클 수 있다. 예를 들어, 상기 제1 분리 패턴(151)의 높이는 상기 제2 분리 패턴(153) 및 상기 제3 분리 패턴(155)의 총 높이(153H+155H)의 3배 내지 10배일 수 있다. 상기 제3 분리 패턴(155)에 대한 설명을 제외하고는, 앞서 도 1 내지 도 5를 참조하여 설명한 이미지 센서와 실질적으로 동일할 수 있다.
도 8 내지 도 14는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 설명하기 위한 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다. 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 이미지 센서와 중복되는 설명은 생략된다.
도 3 및 도 8을 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 기판(100)이 제공될 수 있다. 제1 트렌치(TR1)가 상기 기판(100)의 상기 제1 면(100a)에 인접하게 형성될 수 있다. 상기 제1 트렌치(TR1)을 형성하는 것은, 상기 기판(100)의 상기 제1 면(100a) 상에 제1 마스크 패턴(MP)을 형성하는 것, 및 상기 제1 마스크 패턴(MP)을 식각 마스크로 이용하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 제1 트렌치(TR1)는 상기 기판(100) 내에 활성 영역들(ACT)을 정의할 수 있다.
도 3 및 도 9를 참조하면, 소자 분리막(103L)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 상기 소자 분리막(103L)은 상기 제1 트렌치(TR1)를 채울 수 있고, 상기 제1 마스크 패턴(MP)을 덮을 수 있다. 상기 소자 분리막(103L)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
제2 트렌치(TR2)가 상기 기판(100) 내에 형성될 수 있다. 상기 제2 트렌치(TR2)를 형성하는 것은, 상기 소자 분리막(103L) 상에 상기 제2 트렌치(TR2)가 형성될 영역을 정의하는 제2 마스크 패턴(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 소자 분리막(103L) 및 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 제2 트렌치(TR2)의 바닥면은 상기 기판(100)의 상기 제2 면(100b)보다 높은 레벨에 위치할 수 있다. 상기 소자 분리막(103L)이 상기 기판(100)보다 더 식각되어 상기 제2 트렌치(TR2)의 상부 영역은 더 확장될 수 있고, 상기 제1 트렌치(TR1)의 바닥면의 일부가 노출될 수 있다. 상기 제2 트렌치(TR2)에 의해 상기 기판(100) 내에 복수의 픽셀 영역들(PX)이 정의될 수 있다. 상기 픽셀 영역들(PX)의 각각은 상기 제1 트렌치(TR1)에 의해 정의된 상기 활성 영역들(ACT)을 포함할 수 있다.
도 3 및 도 10을 참조하면, 제1 분리막(151L)이 상기 기판(100) 상에 형성될 수 있다. 상기 제1 분리막(151L)은 상기 제2 트렌치(TR2)의 내측벽을 컨포멀하게 덮을 수 있다. 상기 제1 분리막(151L)은 상기 제2 트렌치(TR2)에 의해 노출된, 상기 제1 트렌치(TR1)의 바닥면의 일부를 덮을 수 있다. 상기 제1 분리막(151L)은 상기 확장된 제2 트렌치(TR2)의 상부를 컨포멀하게 덮을 수 있고, 상기 소자 분리막(103L)의 상면을 덮도록 연장될 수 있다. 상기 제1 분리막(151L)은 예를 들어, 절연 물질을 포함할 수 있고, 일 예로, 저굴절률(low reflective index, LRI) 물질을 포함할 수 있다. 상기 제1 분리 패턴(151)은 예를 들어, 산화물을 포함할 수 있고, 일 예로, 실리콘 산화물을 포함할 수 있다.
도 3 및 도 11을 참조하면, 반도체 패턴(157)이 상기 제2 트렌치(TR2)의 하부를 채울 수 있다. 상기 반도체 패턴(157)을 형성하는 것은 상기 제2 트렌치(TR2)를 채우는 도전막을 형성하는 것, 및 상기 도전막을 에치 백하는 것을 포함할 수 있다. 상기 도전막은 도전성 물질을 포함할 수 있고, 일 예로, 불순물로 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 상기 도전막은 도핑된 폴리실리콘을 포함할 수 있다.
도 3 및 도 12를 참조하면, 식각 공정이 수행되어, 제1 분리 패턴(151)이 형성될 수 있다. 상기 제1 분리 패턴(151)을 형성하는 것은 상기 제1 분리막(151L)의 일부를 식각하는 것을 포함할 수 있다. 상기 식각 공정에 의해, 상기 반도체 패턴(157)에 의해 노출된 상기 제1 분리막(151L)이 제거될 수 있고, 상기 제2 트렌치(TR2)의 상부에 배치된 상기 제1 분리막(151L)의 일부가 제거될 수 있다. 이에 따라, 상기 제2 트렌치(TR2)의 상부와 상기 반도체 패턴(157)의 상부 사이에 빈 공간이 형성될 수 있고, 상기 제1 분리 패턴(151)의 상면이 노출될 수 있다. 상기 식각 공정은 예를 들어, 상기 기판(100) 및 상기 반도체 패턴(157)에 비해 상기 제1 분리막(151L)에 대해 식각 선택성을 갖는 에천트를 이용한 습식 식각 공정일 수 있다. 상기 식각 공정의 수행 시간, 및/또는 상기 에천트의 농도를 적절하게 조절함에 따라, 상기 제1 분리막(151L)의 전부를 제거하지 않을 수 있다.
도 3 및 도 13을 참조하면, 제2 분리막(153L)이 상기 기판(100) 상에 형성될 수 있다. 상기 제2 분리막(153L)은 상기 제2 트렌치(TR2)의 상부와 상기 반도체 패턴(157)의 상부 사이의 빈 공간을 채울 수 있다. 상기 제2 분리막(153L)은 상기 확장된 제2 트렌치(TR2)의 상부를 컨포멀하게 덮을 수 있고, 상기 소자 분리막(103L)의 상면을 덮도록 연장될 수 있다. 상기 제2 분리막(153L)은 예를 들어, 절연 물질을 포함할 수 있고, 일 예로, 고유전율(high-k) 물질을 포함할 수 있다. 상기 제2 분리막(153L)은 예를 들어, 산화물을 포함할 수 있고, 일 예로, 실리콘 산화물을 포함할 수 있다. 예를 들어, 질화물, 금속 질화물, 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 질화물은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 금속 질화물은 텅스텐 질화물 및 하프늄 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 금속 산화물은 텅스텐 산화물 및 하프늄 질화물 중 적어도 하나를 포함할 수 있다.
도 3 및 도 14를 참조하면, 절연 패턴(159)이 상기 제2 트렌치(TR2)의 상부 영역을 채우도록 형성될 수 있다. 상기 절연 패턴(159)을 형성하는 것은, 일 예로, 상기 반도체 패턴(157)이 형성된 상기 기판(100) 상에 상기 제2 트렌치(TR2)의 잔부를 채우는 절연막을 형성하는 것, 및 상기 기판(100)의 상기 제1 면(100a)이 노출될 때까지 상기 절연막, 상기 제2 분리막(153L), 및 상기 소자분리막(103L)을 평탄화하는 것을 포함할 수 있다. 상기 절연막은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 마스크 패턴(MP)이 제거될 수 있다. 상기 절연막, 상기 제2 분리막(153L), 및 상기 소자분리막(103L)이 평탄화됨에 따라, 상기 절연 패턴(159), 제2 분리 패턴(153), 및 얕은 소자분리패턴(103)이 각각 형성될 수 있다. 상기 제1 분리 패턴(151) 및 상기 제2 분리 패턴(153)은 분리 패턴(IP)으로 지칭될 수 있다. 이에 따라, 상기 분리 패턴(IP), 상기 반도체 패턴(157), 및 상기 절연 패턴(159)을 포함하는 깊은 소자분리패턴(150)이 형성될 수 있다.
광전 변환 영역(PD)이 상기 복수의 픽셀 영역들(PX)의 각각 내에 형성될 수 있다. 상기 광전 변환 영역(PD)을 형성하는 것은, 일 예로, 상기 기판(100) 내에 상기 제1 도전형(일 예로, P형)과 다른 제2 도전형(일 예로, N형)의 불순물을 주입하는 것을 포함할 수 있다.
트랜지스터들(TX, RX, SX, DX)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있고, 각 픽셀 영역(PX) 상에 형성될 수 있다. 전송 트랜지스터(TX)를 형성하는 것은, 일 예로, 대응하는 활성 영역(ACT)에 불순물을 도핑하여 플로팅 확산 영역(FD)을 형성하는 것, 및 상기 대응하는 활성 영역(ACT) 상에 전송 게이트(TG)를 형성하는 것을 포함할 수 있다. 드라이브 트랜지스터(DX), 선택 트랜지스터(SX), 및 리셋 트랜지스터(RX)를 형성하는 것은, 대응하는 활성 영역(ACT)에 불순물을 도핑하여 불순물 영역을 형성하고, 상기 대응하는 활성 영역(ACT) 상에 드라이브 게이트(SFG), 선택 게이트(SG), 및 리셋 게이트(RG)를 각각 형성하는 것을 포함할 수 있다.
배선층(20)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 구체적으로, 제1 층간 절연막(210)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있고, 상기 트랜지스터들(TX, RX, SX, DX)을 덮을 수 있다. 콘택 플러그들(BCP)이 상기 제1 층간 절연막(210) 내에 형성될 수 있고, 상기 트랜지스터들(TX, RX, SX, DX)의 단자들에 연결될 수 있다. 제2 층간 절연막(220) 및 제3 층간 절연막(230)이 상기 제1 층간 절연막(210) 상에 순차로 형성될 수 있다. 제1 배선 패턴들(222) 및 제2 배선 패턴들(232)이 상기 제2 층간 절연막(220) 및 상기 제3 층간 절연막(230) 내에 각각 형성될 수 있다. 상기 제1 및 제2 배선 패턴들(222, 232)은 상기 콘택 플러그들(BCP)을 통해 상기 트랜지스터들(TX, RX, SX, DX)에 전기적으로 연결될 수 있다.
박막화 공정이 상기 기판(100)의 상기 제2 면(100b) 상에 수행될 수 있다. 상기 박막화 공정에 의해 상기 기판(100) 및 상기 깊은 소자분리패턴(150)의 일부가 제거될 수 있다. 상기 박막화 공정에 의해 상기 깊은 소자분리패턴(150)의 하부가 제거될 수 있고, 상기 깊은 소자분리패턴(150)의 바닥면(150b)은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다. 상술한 제조공정에 의해 광전 변환층(10)이 형성될 수 있다.
다시 도 3 및 도 4를 참조하면, 광 투과층(30)이 상기 기판(100)의 상기 제2 면(100b) 상에 형성될 수 있다. 구체적으로, 반사 방지막(310) 및 제1 패시베이션막(312)이 상기 기판(100)의 상기 제2 면(100b) 상에 순차로 형성될 수 있다. 그리드 패턴(315)이 상기 제1 패시베이션막(312) 상에 형성될 수 있고, 상기 깊은 소자분리패턴(150)과 수직적으로 중첩할 수 있다. 상기 그리드 패턴(315)을 형성하는 것은, 일 예로, 상기 제1 패시베이션막(312) 상에 금속막을 증착하는 것, 및 상기 금속막을 패터닝하는 것을 포함할 수 있다. 컬러 필터들(CF)이 상기 제1 패시베이션막(312) 상에 형성될 수 있고, 상기 그리드 패턴(315)을 덮도록 형성될 수 있다. 상기 컬러 필터들(CF)은 상기 픽셀 영역들(PX) 상에 각각 배치될 수 있다. 제2 패시베이션막(322)이 상기 컬러 필터들(CF) 상에 형성될 수 있고, 마이크로 렌즈들(330)이 상기 제2 패시베이션막(322) 상에 형성될 수 있다.
도 15 내지 도 17은 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 설명하기 위한 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다. 이하, 도 8 내지 도 13을 참조하여 설명한 내용과 중복되는 내용은 생략된다.
도 13과 함께, 도 3 및 도 15를 참조하면, 상기 제2 분리막(153L)이 형성된 후, 상기 제2 분리막(153L)이 식각되어, 제2 분리 패턴(153)이 형성될 수 있다. 상기 제2 분리 패턴(153)을 형성하는 것은 상기 제2 분리막(153L)의 일부를 식각하는 것을 포함할 수 있다. 상기 식각 공정에 의해, 상기 반도체 패턴(157)에 의해 노출된 상기 제2 분리막(153L)이 제거될 수 있고, 상기 제2 트렌치(TR2)의 상부에 배치된 상기 제2 분리막(153L)의 일부가 제거될 수 있다. 이에 따라, 상기 제2 트렌치(TR2)의 상부와 상기 반도체 패턴(157)의 상부 사이에 빈 공간이 형성될 수 있고, 상기 제2 분리 패턴(153)의 상면이 노출될 수 있다. 상기 식각 공정은 예를 들어, 상기 기판(100) 및 상기 반도체 패턴(157)에 비해 상기 제2 분리막(153L)에 대해 식각 선택성을 갖는 에천트를 이용한 습식 식각 공정일 수 있다. 상기 식각 공정의 수행 시간, 및/또는 상기 에천트의 농도를 적절하게 조절함에 따라, 상기 제2 분리막(131L)의 전부를 제거하지 않을 수 있다.
도 3 및 도 16을 참조하면, 제3 분리막(155L)이 상기 기판(100) 상에 형성될 수 있다. 상기 제3 분리막(155L)은 상기 제2 트렌치(TR2)의 상부와 상기 반도체 패턴(157)의 상부 사이의 빈 공간을 채울 수 있다. 상기 제3 분리막(155L)은 상기 확장된 제2 트렌치(TR2)의 상부를 컨포멀하게 덮을 수 있고, 상기 소자 분리막(103L)의 상면을 덮도록 연장될 수 있다. 상기 3 분리막(155L)은 상기 제2 분리 패턴(153)과 다른 물질을 포함할 수 있다. 상기 제3 분리막(155L)은 예를 들어, 절연 물질을 포함할 수 있고, 일 예로, 고유전율(high-k) 물질을 포함할 수 있다. 상기 제3 분리막(155L)은 예를 들어, 산화물을 포함할 수 있고, 일 예로, 실리콘 산화물을 포함할 수 있다. 예를 들어, 질화물, 금속 질화물, 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 질화물은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 금속 질화물은 텅스텐 질화물 및 하프늄 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 금속 산화물은 텅스텐 산화물 및 하프늄 질화물 중 적어도 하나를 포함할 수 있다.
도 17을 참조하면, 절연 패턴(159)이 상기 제2 트렌치(TR2)의 상부 영역을 채우도록 형성될 수 있다. 상기 절연 패턴(159)은 앞서 도 14를 참조하여 설명한 방법과 동일한 방법에 의해 형성될 수 있다. 상기 제1 분리 패턴(151), 상기 제2 분리 패턴(153), 및 상기 제3 분리 패턴(155)은 분리 패턴(IP)으로 지칭될 수 있다. 이에 따라, 상기 분리 패턴(IP), 상기 반도체 패턴(157), 및 상기 절연 패턴(159)을 포함하는 깊은 소자분리패턴(150)이 형성될 수 있다.
배선층(20)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 트랜지스터들(TX, RX, SX, DX)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성되고, 박막화 공정이 상기 기판(100)의 상기 제2 면(100b) 상에 수행되어, 광전 변환층(10)이 형성될 수 있다. 상기 배선층(20) 및 상기 광전 변환층(10)은 앞서 도 14를 참조하여 설명한 방법과 동일한 방법에 의해 형성될 수 있다.
다시 도 3 및 도 6을 참조하면, 광 투과층(30)이 상기 기판(100)의 상기 제2 면(100b) 상에 형성될 수 있다. 상기 광 투과층(30)은 앞서 도 4를 참조하여 설명한 방법과 동일한 방법에 의해 형성될 수 있다.
도 18은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 18을 참조하면, 본 발명에 따른 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 상기 광전 변환층(10)은 픽셀 영역들(PX)을 포함하는 기판(100), 및 상기 픽셀 영역들(PX) 사이의 상기 기판(100) 내에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 제2 면(100b)으로부터 상기 기판(100)의 제1 면(100a)을 향하여 연장될 수 있고, 상기 깊은 소자분리패턴(150)의 바닥면(150b)은 상기 기판(100)의 상기 제1 면(100a)보다 높은 레벨에 위치할 수 있다. 여기서, 레벨은 상기 기판(100)의 상기 제1 면(100a)으로부터의 높이를 의미할 수 있다.
얕은 소자분리패턴(103)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150, 즉, 상기 깊은 소자분리패턴(150)의 바닥면(150b))은 상기 얕은 소자분리패턴(103)으로부터 이격될 수 있다.
상기 깊은 소자분리패턴(150)은 상기 기판(100)의 일부를 관통하는 반도체 패턴(157), 및 상기 반도체 패턴(157)과 상기 기판(100) 사이에 개재되는 분리 패턴(IP)을 포함할 수 있다. 상기 분리 패턴(IP)은 상기 픽셀 영역들(PX)의 각각과 상기 반도체 패턴(157)의 측벽 사이에 개재될 수 있고, 상기 반도체 패턴(157)의 바닥면과 상기 기판(100) 사이로 연장될 수 있다. 상기 분리 패턴(IP)의 바닥면은 상기 깊은 소자분리패턴(150)의 바닥면(150b)에 대응할 수 있다. 상기 분리 패턴(IP) 및 상기 반도체 패턴(157)의 상면들은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다.
상기 분리 패턴(IP)은 상기 기판(100)의 상기 제2 면(100b)에 인접하는 제1 분리 패턴(151) 및 상기 기판(100)의 상기 제1 면(100a)에 인접하는 제2 분리 패턴(153)을 포함할 수 있다. 상기 제1 분리 패턴(151)은 상기 기판(100)의 일부를 관통할 수 있다. 상기 제1 분리 패턴(151)은 상기 기판(100)의 상기 제2 면(100b)으로부터 상기 기판(100)의 내부를 향해 연장될 수 있다. 상기 제1 분리 패턴(151)은 상기 픽셀 영역들(PX)의 각각과 상기 반도체 패턴(157)의 측벽 사이에 개재될 수 있다. 상기 제1 분리 패턴(151)의 상면은 상기 깊은 소자분리패턴(150)의 상면에 대응할 수 있고, 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면(coplanar)을 이룰 수 있다. 상기 제1 분리 패턴(151)의 바닥면은 상기 기판(100)의 내부에 배치될 수 있다.
상기 제2 분리 패턴(153)은 상기 기판(100) 내부에 배치될 수 있다. 상기 제2 분리 패턴(153)은 상기 기판(100)의 상기 제1 면(100a)으로부터 이격될 수 있다. 상기 제2 분리 패턴(153)은 상기 픽셀 영역들(PX)의 각각과 상기 반도체 패턴(157)의 측벽 사이에 개재될 수 있고, 상기 반도체 패턴(157)의 바닥면과 상기 기판(100) 사이로 연장될 수 있다. 상기 제2 분리 패턴(153)의 바닥면은 상기 깊은 소자분리패턴(150)의 바닥면(150b)에 대응할 수 있다.
상기 제1 분리 패턴(151)과 상기 제2 분리 패턴(153)이 접하는 제1 경계면(IF1)은 상기 얕은 소자분리패턴(103)으로부터 이격될 수 있다. 상기 제1 분리 패턴(151)과 상기 제2 분리 패턴(153)은 얼라인(align)될 수 있다. 상세하게는, 상기 제1 분리 패턴(151)의 측벽들은 각각 대응하는 상기 제2 분리 패턴(153)의 측벽들과 얼라인(align)될 수 있다. 상기 제1 분리 패턴(151)의 측벽들은 각각 대응하는 상기 제2 분리 패턴(153)의 측벽들과 공면을 이룰 수 있다. 상기 제1 분리 패턴(151)의 높이(151H)는 상기 제2 분리 패턴(153)의 높이(153H)보다 더 클 수 있다. 여기에서, 높이는 상기 기판(100)의 상기 제1 면(100a)에 수직한 방향(일 예로, 제3 방향(D3))으로 측정된 거리를 의미할 수 있다.
상기 광전 변환층(10)에 대한 설명을 제외하고, 배선층(20) 및 광 투과층(30)에 대한 설명은 도 1 내지 도 4를 참조하여 설명한 이미지 센서와 실질적으로 동일하다.
도 19는 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다. 설명의 간소화를 위해, 도 1, 도 2, 도 3, 및 도 6을 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 19를 참조하면, 본 발명에 따른 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 상기 광전 변환층(10)은 픽셀 영역들(PX)을 포함하는 기판(100), 및 상기 픽셀 영역들(PX) 사이의 상기 기판(100) 내에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 제2 면(100b)으로부터 상기 기판(100)의 제1 면(100a)을 향하여 연장될 수 있고, 상기 깊은 소자분리패턴(150)의 바닥면(150b)은 상기 기판(100)의 상기 제1 면(100a)보다 높은 레벨에 위치할 수 있다. 여기서, 레벨은 상기 기판(100)의 상기 제1 면(100a)으로부터의 높이를 의미할 수 있다.
얕은 소자분리패턴(103)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150, 즉, 상기 깊은 소자분리패턴(150)의 바닥면(150b))은 상기 얕은 소자분리패턴(103)으로부터 이격될 수 있다.
상기 깊은 소자분리패턴(150)은 상기 기판(100)의 일부를 관통하는 반도체 패턴(157), 및 상기 반도체 패턴(157)과 상기 기판(100) 사이에 개재되는 분리 패턴(IP)을 포함할 수 있다. 상기 분리 패턴(IP)은 상기 픽셀 영역들(PX)의 각각과 상기 반도체 패턴(157)의 측벽 사이에 개재될 수 있고, 상기 반도체 패턴(157)의 바닥면과 상기 기판(100) 사이로 연장될 수 있다. 상기 분리 패턴(IP)의 바닥면은 상기 깊은 소자분리패턴(150)의 바닥면(150b)에 대응할 수 있다. 상기 분리 패턴(IP) 및 상기 반도체 패턴(157)의 상면들은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다.
상기 분리 패턴(IP)은 상기 기판(100)의 상기 제2 면(100b)에 인접하는 제1 분리 패턴(151), 상기 기판(100)의 상기 제1 면(100a)에 인접하는 제3 분리 패턴(155), 및 상기 제1 분리 패턴(151)과 상기 제3 분리 패턴(155) 사이에 배치되는 제2 분리 패턴(153)을 포함할 수 있다. 상기 제1 분리 패턴(151)은 상기 기판(100)의 일부를 관통할 수 있다. 상기 제1 분리 패턴(151)은 상기 기판(100)의 상기 제2 면(100b)으로부터 상기 기판(100)의 내부를 향해 연장될 수 있다. 상기 제1 분리 패턴(151)은 상기 픽셀 영역들(PX)의 각각과 상기 반도체 패턴(157)의 측벽 사이에 개재될 수 있다. 상기 제1 분리 패턴(151)의 상면은 상기 깊은 소자분리패턴(150)의 상면에 대응할 수 있고, 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면(coplanar)을 이룰 수 있다. 상기 제1 분리 패턴(151)의 바닥면은 상기 기판(100)의 내부에 배치될 수 있다.
상기 제2 분리 패턴(153)은 상기 기판(100) 내부에 배치될 수 있다. 상기 제2 분리 패턴(153)은 상기 픽셀 영역들(PX)의 각각과 상기 반도체 패턴(157)의 측벽 사이에 개재될 수 있다.
상기 제3 분리 패턴(155)은 상기 기판(100) 내부에 배치될 수 있다. 상기 제3 분리 패턴(155)은 상기 기판(100)의 상기 제1 면(100a)으로부터 이격될 수 있다. 상기 제3 분리 패턴(155)은 상기 픽셀 영역들(PX)의 각각과 상기 반도체 패턴(157)의 측벽 사이에 개재될 수 있고, 상기 반도체 패턴(157)의 바닥면과 상기 기판(100) 사이로 연장될 수 있다. 상기 제3 분리 패턴(155)의 바닥면은 상기 깊은 소자분리패턴(150)의 바닥면(150b)에 대응할 수 있다.
상기 제2 분리 패턴(153)과 상기 제3 분리 패턴(155)이 접하는 제2 경계면(IF2)은 상기 얕은 소자분리패턴(103)으로부터 이격될 수 있다. 상기 제1 분리 패턴(151)과 상기 제2 분리 패턴(153)은 얼라인(align)될 수 있다. 상세하게는, 상기 제1 분리 패턴(151)의 측벽들은 각각 대응하는 상기 제2 분리 패턴(153)의 측벽들과 얼라인(align)될 수 있다. 상기 제1 분리 패턴(151)의 측벽들은 각각 대응하는 상기 제2 분리 패턴(153)의 측벽들과 공면을 이룰 수 있다. 상기 제2 분리 패턴(153)과 상기 제3 분리 패턴(155)은 얼라인(align)될 수 있다. 상세하게는, 상기 제2 분리 패턴(153)의 측벽들은 각각 대응하는 상기 제3 분리 패턴(155)의 측벽들과 얼라인(align)될 수 있다. 상기 제2 분리 패턴(153)의 측벽들은 각각 대응하는 상기 제3 분리 패턴(155)의 측벽들과 공면을 이룰 수 있다. 상기 제1 분리 패턴(151)의 높이(151H)는 상기 제2 분리 패턴(153) 및 상기 제3 분리 패턴(155)의 총 높이(153H+155H)보다 더 클 수 있다. 여기에서, 높이는 상기 기판(100)의 상기 제1 면(100a)에 수직한 방향(일 예로, 제3 방향(D3))으로 측정된 거리를 의미할 수 있다.
상기 광전 변환층(10)에 대한 설명을 제외하고, 배선층(20) 및 광 투과층(30)에 대한 설명은 도 1 내지 도 4를 참조하여 설명한 이미지 센서와 실질적으로 동일하다.
도 20은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
본 발명에 따른 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 상기 광전 변환층(10)은 픽셀 영역들(PX)을 포함하는 기판(100), 및 상기 픽셀 영역들(PX) 사이의 상기 기판(100) 내에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 제2 면(100b)으로부터 상기 기판(100)의 제1 면(100a)을 향하여 연장될 수 있다. 상기 깊은 소자분리패턴(150)의 바닥면(150b)은 상기 기판(100)의 상기 제2 면(100b)보다 높은 레벨에 위치할 수 있다. 얕은 소자분리패턴(103)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다.
상기 광전 변환층(10)은 후면 분리 패턴(170)을 더 포함할 수 있다. 상기 후면 분리 패턴(170)은 상기 기판(100)의 상기 제2 면(100b)으로부터 상기 기판(100) 내부로 연장될 수 있다. 상기 후면 분리 패턴(170)은 상기 기판(100)의 상기 제2 면(100b)으로부터 리세스되는 후면 트렌치(BTR)를 채울 수 있다. 상기 후면 분리 패턴(170)은 상기 픽셀 영역들(PX) 사이에 제공될 수 있다. 평면적 관점에서, 상기 후면 분리 패턴(170)은 상기 복수의 픽셀 영역들(PX)의 각각을 둘러싸는 격자 구조일 수 있다. 일부 실시예에서, 상기 후면 분리 패턴(170)은 상기 기판(100)의 상기 제2 면(100b)을 덮도록 연장될 수 있다. 상기 깊은 소자분리패턴(150)은 상기 후면 분리 패턴(170)과 접촉할 수 있다. 이에 따라, 상기 깊은 소자분리패턴(150) 및 상기 후면 분리 패턴(170)은 상기 픽셀 영역들(PX)을 정의할 수 있다. 상기 후면 분리 패턴(170)은 예를 들어, 실리콘계 절연 물질 및 금속 산화물 중 적어도 하나를 포함할 수 있다.
상기 깊은 소자분리패턴(150)의 바닥면(150b)이 상기 기판(100)의 상기 제2 면(100b)과 이격되고, 상기 후면 분리 패턴(170)과 접촉하는 것을 제외하고는, 상기 깊은 소자분리패턴(150)은 도 1 내지 도 5를 참조하여 설명한 내용과 실질적으로 동일하다.
상기 광전 변환층(10)에 대한 설명을 제외하고, 배선층(20) 및 광 투과층(30)에 대한 설명은 도 1 내지 도 4를 참조하여 설명한 이미지 센서와 실질적으로 동일하다.
도 21은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 3의 I-I' 선에 따른 단면에 대응된다. 설명의 간소화를 위해, 도 1, 도 2, 도 3, 및 도 6을 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
본 발명에 따른 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 상기 광전 변환층(10)은 픽셀 영역들(PX)을 포함하는 기판(100), 및 상기 픽셀 영역들(PX) 사이의 상기 기판(100) 내에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 제2 면(100b)으로부터 상기 기판(100)의 제1 면(100a)을 향하여 연장될 수 있다. 상기 깊은 소자분리패턴(150)의 바닥면(150b)은 상기 기판(100)의 상기 제2 면(100b)보다 높은 레벨에 위치할 수 있다. 얕은 소자분리패턴(103)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다.
상기 광전 변환층(10)은 후면 분리 패턴(170)을 더 포함할 수 있다. 상기 후면 분리 패턴(170)은 상기 기판(100)의 상기 제2 면(100b)으로부터 상기 기판(100) 내부로 연장될 수 있다. 상기 후면 분리 패턴(170)은 상기 기판(100)의 상기 제2 면(100b)으로부터 리세스되는 후면 트렌치(BTR)를 채울 수 있다. 상기 후면 분리 패턴(170)은 상기 픽셀 영역들(PX) 사이에 제공될 수 있다. 평면적 관점에서, 상기 후면 분리 패턴(170)은 상기 복수의 픽셀 영역들(PX)의 각각을 둘러싸는 격자 구조일 수 있다. 일부 실시예에서, 상기 후면 분리 패턴(170)은 상기 기판(100)의 상기 제2 면(100b)을 덮도록 연장될 수 있다. 상기 깊은 소자분리패턴(150)은 상기 후면 분리 패턴(170)과 접촉할 수 있다. 이에 따라, 상기 깊은 소자분리패턴(150) 및 상기 후면 분리 패턴(170)은 상기 픽셀 영역들(PX)을 정의할 수 있다. 상기 후면 분리 패턴(170)은 예를 들어, 실리콘계 절연 물질 및 금속 산화물 중 적어도 하나를 포함할 수 있다.
상기 깊은 소자분리패턴(150)의 바닥면(150b)이 상기 기판(100)의 상기 제2 면(100b)과 이격되고, 상기 후면 분리 패턴(170)과 접촉하는 것을 제외하고는, 상기 깊은 소자분리패턴(150)은 도 1, 도 2, 도 3, 및 도 6을 참조하여 설명한 내용과 실질적으로 동일하다.
상기 광전 변환층(10)에 대한 설명을 제외하고, 배선층(20) 및 광 투과층(30)에 대한 설명은 도 1 내지 도 4를 참조하여 설명한 이미지 센서와 실질적으로 동일하다.
도 22는 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이다. 도 23은 본 발명의 일부 실시예들에 따른 이미지 센서를 설명하기 위한 단면도로, 도 22의 Ⅱ-Ⅱ’ 선에 따른 단면에 대응된다.
도 22 및 도 23을 참조하면, 이미지 센서는 픽셀 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PR)을 포함하는 기판(100), 상기 기판(100)의 제1 면(100a) 상의 배선층(20), 상기 배선층(20) 상의 베이스 기판(40), 및 상기 기판(100)의 제2 면(100b) 상의 광 투과층(30)을 포함할 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a)과 상기 베이스 기판(40) 사이에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a)에 인접하는 상부 배선층(21), 및 상기 상부 배선층(21)과 상기 베이스 기판(40) 사이의 하부 배선층(23)을 포함할 수 있다. 상기 픽셀 어레이 영역(AR)은 복수의 픽셀 영역들(PX), 및 이들 사이에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 픽셀 어레이 영역은 도 1 내지 도 5를 참조하여 설명한 이미지 센서와 실질적으로 동일할 수 있다. 일 예로, 상기 깊은 소자분리패턴(150)은 도 1 내지 도 5를 참조하여 설명한, 깊은 소자분리패턴(150)과 실질적으로 동일할 수 있다.
제1 연결 구조체(50), 제1 콘택(81), 및 벌크 컬러 필터(90)가 상기 기판(100)의 상기 광학 블랙 영역(OB) 상에 배치될 수 있다. 상기 제1 연결 구조체(50)는 제1 차광 패턴(51), 제1 분리 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제1 차광 패턴(51)은 상기 패시베이션막(312)을 덮을 수 있고, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 각각의 내벽을 컨포멀하게 덮을 수 있다. 상기 제1 차광 패턴(51)은 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제1 차광 패턴(51)은 상기 광전 변환층(10)의 상기 깊은 소자분리패턴(150)에 연결될 수 있고, 상기 상부 배선층(21) 및 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제1 연결 구조체(50)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제1 차광 패턴(51)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
상기 제1 콘택(81)은 상기 제3 트렌치(TR3)의 잔부를 채울 수 있다. 상기 제1 콘택(81)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제1 콘택(81)은 상기 깊은 소자분리패턴(150)에 연결될 수 있다. 상기 제1 분리 패턴(53)은 상기 제4 트렌치(TR4)의 잔부를 채울 수 있다. 상기 제1 분리 패턴(53)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제1 분리 패턴(53)은 절연 물질을 포함할 수 있다. 상기 제1 캐핑 패턴(55)은 상기 제1 분리 패턴(53) 상에 배치될 수 있다.
상기 벌크 컬러 필터(90)가 상기 제1 연결 구조체(50) 및 상기 제1 콘택(81) 상에 배치될 수 있다. 상기 벌크 컬러 필터(90)는 상기 제1 연결 구조체(50) 및 상기 제1 콘택(81)을 덮을 수 있다. 제1 보호막(71)이 상기 벌크 컬러 필터(90) 상에 배치되어 상기 벌크 컬러 필터(90)를 밀봉할 수 있다.
광전 변환 영역(PD)이 상기 광학 블랙 영역(OB)의 대응하는 픽셀 영역(PX) 내에 제공될 수 있다. 상기 광학 블랙 영역(OB)의 상기 광전 변환 영역(PD)은 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 불순물(일 예로, N형 불순물)로 도핑된 영역일 수 있다. 상기 광학 블랙 영역(OB)의 상기 광전 변환 영역(PD)은 상기 픽셀 어레이 영역(AR)의 상기 광전 변환 영역들(PD)과 유사한 구조를 가질 수 있으나, 이와 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다.
제2 연결 구조체(60), 제2 콘택(83), 및 제2 보호막(73)이 상기 기판(100)의 상기 패드 영역(PR) 상에 배치될 수 있다. 상기 제2 연결 구조체(60)는 제2 차광 패턴(61), 제2 분리 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
상기 제2 차광 패턴(61)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제2 차광 패턴(61)은 상기 패시베이션막(312)을 덮을 수 있고, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 각각의 내벽을 컨포멀하게 덮을 수 있다. 상기 제2 차광 패턴(61)은 상기 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제2 차광 패턴(61)은 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제2 연결 구조체(60)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제2 차광 패턴(61)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제2 차광 패턴(61)은 상기 패드 영역(PR) 내로 입사되는 빛을 차단할 수 있다.
상기 제2 콘택(83)은 상기 제5 트렌치(TR5)의 잔부를 채울 수 있다. 상기 제2 콘택(83)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제2 콘택(83)은 이미지 센서와 외부 소자 사이의 전기적 연결 통로 역할을 할 수 있다. 상기 제2 분리 패턴(63)은 상기 제6 트렌치(TR6)의 잔부를 채울 수 있다. 상기 제2 분리 패턴(63)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제2 분리 패턴(63)은 절연 물질을 포함할 수 있다. 상기 제2 캐핑 패턴(65)은 상기 제2 분리 패턴(63) 상에 배치될 수 있다. 상기 제2 보호막(73)은 상기 제2 연결 구조체(60)를 덮을 수 있다.
상기 제2 콘택(83)을 통해 인가된 전류는 상기 제2 차광 패턴(61), 상기 배선층(20) 내의 배선들, 및 상기 제1 차광 패턴(51)을 통해 상기 깊은 소자분리패턴(150)으로 흐를 수 있다. 상기 픽셀 어레이 영역(AR)의 상기 복수의 픽셀 영역들(PX) 내 상기 광전 변환 영역들(PD)로부터 발생한 전기적 신호는 상기 배선층(20) 내의 배선들, 상기 제2 차광 패턴(61), 및 상기 제2 콘택(83)을 통해 외부로 전송될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하고, 복수의 픽셀 영역들을 포함하는 기판, 상기 기판은 상기 기판의 상기 제1 면으로부터 리세스된 제1 트렌치를 갖고;
    상기 제1 트렌치 내에 배치되는 얕은 소자분리패턴; 및
    상기 픽셀 영역들 사이에 배치되고, 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함하되,
    상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 분리 패턴을 포함하고,
    상기 분리 패턴은 상기 기판의 상기 제2 면에 인접하는 제1 분리 패턴, 및 상기 기판의 상기 제1 면에 인접하는 제2 분리 패턴을 포함하고,
    상기 제1 분리 패턴과 상기 제2 분리 패턴이 접하는 제1 경계면은 상기 얕은 소자분리패턴으로부터 이격되고,
    상기 제1 분리 패턴은 상기 제2 분리 패턴과 다른 물질을 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제2 분리 패턴은 상기 얕은 소자분리패턴 아래에 배치된 하부 부분, 및 상기 얕은 소자분리패턴을 관통하는 상부 부분을 포함하고,
    상기 제2 분리 패턴의 하부 부분은 상기 기판에 인접하는 제1 측벽 및 상기 반도체 패턴에 인접하는 제2 측벽을 가지고,
    상기 제1 분리 패턴은 상기 기판에 인접하는 제1 측벽 및 상기 반도체 패턴에 인접하는 제2 측벽을 가지고,
    상기 제2 분리 패턴의 하부 부분의 제1 측벽은 상기 제1 분리 패턴의 제1 측벽과 얼라인(align)되고,
    상기 제2 분리 패턴의 하부 부분의 제2 측벽은 상기 제1 분리 패턴의 제2 측벽과 얼라인(align)되는 이미지 센서.
  3. 제1 항에 있어서,
    상기 깊은 소자분리패턴은 상기 반도체 패턴 상에 배치되고 상기 얕은 소자분리패턴을 관통하는 절연 패턴을 더 포함하되,
    상기 분리 패턴은 상기 얕은 소자분리패턴과 상기 절연 패턴 사이로 연장되는 이미지 센서.
  4. 제1 항에 있어서,
    상기 깊은 소자분리패턴의 바닥면은 상기 기판의 상기 제2 면과 공면(Coplanar)을 이루는 이미지 센서.
  5. 제1 항에 있어서,
    상기 제1 분리 패턴의 굴절률(n)은 1 내지 2인 이미지 센서.
  6. 제1 항에 있어서,
    상기 제2 분리 패턴의 유전율(k)은 4 내지 25인 이미지 센서.
  7. 제1 항에 있어서,
    상기 분리 패턴은 상기 제2 분리 패턴 상에 배치되는 제3 분리 패턴을 더 포함하되,
    상기 제3 분리 패턴은 상기 제2 분리 패턴과 다른 물질을 포함하는 이미지 센서.
  8. 제7 항에 있어서,
    상기 제2 분리 패턴과 상기 제3 분리 패턴이 접하는 제2 경계면은 상기 얕은 소자분리패턴으로부터 이격되는 이미지 센서.
  9. 서로 대향하는 제1 면 및 제2 면을 포함하고, 복수의 픽셀 영역들을 포함하는 기판, 상기 기판은 상기 기판의 상기 제1 면으로부터 리세스된 제1 트렌치를 갖고;
    상기 제1 트렌치 내에 배치되는 얕은 소자분리패턴; 및
    상기 픽셀 영역들 사이에 배치되고, 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함하되,
    상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 분리 패턴을 포함하고,
    상기 분리 패턴은 상기 기판의 상기 제2 면에 인접하는 제1 분리 패턴, 및 상기 기판의 상기 제1 면에 인접하는 제2 분리 패턴을 포함하고,
    상기 제2 분리 패턴은 상기 얕은 소자분리패턴 아래에 배치된 하부 부분, 및 상기 얕은 소자분리패턴을 관통하는 상부 부분을 포함하고,
    상기 제2 분리 패턴의 상기 하부 부분은 상기 제1 분리 패턴과 얼라인(align)되고,
    상기 제1 분리 패턴은 상기 제2 분리 패턴과 다른 물질을 포함하는 이미지 센서.
  10. 서로 대향하는 제1 면 및 제2 면을 포함하고, 복수의 픽셀 영역들을 포함하는 기판, 상기 기판은 상기 기판의 상기 제1 면으로부터 리세스된 제1 트렌치를 갖고;
    상기 제1 트렌치 내에 배치되는 얕은 소자분리패턴;
    상기 픽셀 영역들 사이에 배치되고, 상기 기판 내에 배치되는 깊은 소자분리패턴;
    상기 기판의 상기 제1 면 상에 배치되는 트랜지스터;
    상기 기판의 상기 제2 면 상에 배치되는 마이크로 렌즈; 및
    상기 기판과 상기 마이크로 렌즈 사이에 개재되고, 상기 픽셀 영역들 상에 각각 배치되는 컬러 필터들을 포함하되,
    상기 깊은 소자분리패턴은 상기 기판의 적어도 일부를 관통하는 반도체 패턴, 및 상기 기판과 상기 반도체 패턴 사이에 개재되는 분리 패턴을 포함하고,
    상기 분리 패턴은 상기 기판의 상기 제2 면에 인접하는 제1 분리 패턴, 및 상기 기판의 상기 제1 면에 인접하는 제2 분리 패턴을 포함하고,
    상기 제1 분리 패턴은 제1 절연 물질을 포함하고, 상기 제2 분리 패턴은 제2 절연 물질을 포함하고, 상기 제1 절연 물질은 상기 제2 절연 물질과 다른 물질을 포함하는 이미지 센서.
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