KR20190102767A - 이미지 센서 - Google Patents

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    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Abstract

이미지 센서가 제공된다. 이미지 센서는, 픽셀 트랜지스터 형성 영역과 적어도 하나의 픽셀 영역을 포함하는 단위 픽셀 영역을 포함하고, 제1 면 및 광이 입사되고 제1 면과 마주보는 제2 면을 포함하는 기판, 기판의 내부에 배치되는 제1 반도체 광전 변환 소자, 기판의 제2 면 상에 배치되는 유기(organic) 광전 변환 소자, 기판의 제1 면에 배치되는 제1 플로팅 확산 영역, 일단이 제1 반도체 광전 변환 소자와 연결되고, 타단이 제1 플로팅 확산 영역과 연결되는 제1 전송 트랜지스터 및 일단이 유기 광전 변환 소자와 연결되고, 타단이 제1 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 포함하고, 적어도 하나의 픽셀 영역은, 제1 픽셀 영역을 포함하고, 제1 반도체 광전 변환 소자와, 제1 플로팅 확산 영역과, 제1 및 제2 전송 트랜지스터는, 제1 픽셀 영역 내에 배치된다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전하 결합형(CCD; Charge Coupled Device) 이미지 센서와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센서를 포함할 수 있다. 반도체 소자가 고집적화됨에 따라 이미지 센서도 고집적화되고 있다. 이에 따라, 적어도 하나의 픽셀 영역이 하나의 단위 픽셀 영역을 이루고, 적어도 하나의 픽셀 영역이 픽셀 트랜지스터들을 공유하는 공유 구조가 필요할 수 있다. 한편, 단위 픽셀 영역의 픽셀 영역은, 반도체 광전 변환 소자를 포함할 수 있고, 단위 픽셀 영역은 유기(organic) 광전 변환 소자를 공유할 수 있다. 이 경우, 반도체 광전 변환 소자와 유기 광전 변환 소자 각각에 대응되는 전송(transfer) 트랜지스터가 단위 픽셀 영역에 형성될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 픽셀 영역에 유기 광전 변환 소자와 반도체 광전 변환 소자 각각 에 대응하는 전송 트랜지스터를 배치하고, 각 전송 트랜지스터가 플로팅 확산 영역을 공유하도록 함으로써 집적도를 향상시킬 수 있는 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 유기 광전 변환 소자와 연결되는 관통 전극의 컨택과, 전송 트랜지스터의 컨택을 동시에 형성함으로써, 공정 단순화를 야기할 수 있는 이미지 센서를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 이미지 센서는, 픽셀 트랜지스터 형성 영역과 적어도 하나의 픽셀 영역을 포함하는 단위 픽셀 영역을 포함하고, 제1 면 및 광이 입사되고 제1 면과 마주보는 제2 면을 포함하는 기판, 기판의 내부에 배치되는 제1 반도체 광전 변환 소자, 기판의 제2 면 상에 배치되는 유기(organic) 광전 변환 소자, 기판의 제1 면에 배치되는 제1 플로팅 확산 영역, 일단이 제1 반도체 광전 변환 소자와 연결되고, 타단이 제1 플로팅 확산 영역과 연결되는 제1 전송 트랜지스터 및 일단이 유기 광전 변환 소자와 연결되고, 타단이 제1 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 포함하고, 적어도 하나의 픽셀 영역은, 제1 픽셀 영역을 포함하고, 제1 반도체 광전 변환 소자와, 제1 플로팅 확산 영역과, 제1 및 제2 전송 트랜지스터는, 제1 픽셀 영역 내에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 이미지 센서는, 제1 면 및 광이 입사되고 제1 면과 마주보는 제2 면을 포함하는 기판, 기판의 내부에 배치되는 제1 반도체 광전 변환 소자, 기판의 제2 면 상에 배치되는 유기(organic) 광전 변환 소자, 기판의 제1 면에 배치되는 제1 플로팅 확산 영역, 유기 광전 변환 소자와 제1 플로팅 확산 영역을 전기적으로 연결하는 제1 관통 전극으로, 제1 관통 전극의 일부는 기판을 관통하는 제1 관통 전극, 기판의 제1 면으로부터 제1 방향으로 연장되고, 제1 면 및 제1 면과 마주보고 제1 관통 전극과 접하는 제2 면을 포함하는 제1 컨택 및 기판의 제1 면으로부터 제1 방향으로 연장되고, 제3 면 및 제3 면과 마주보고 제1 플로팅 확산 영역과 접하는 제4 면을 포함하는 제2 컨택을 포함하고, 제1 방향은, 기판의 제2 면에서 기판의 제1 면을 향하는 방향이고, 제1 컨택의 제1 면과 제2 컨택의 제3 면은 동일 평면 상에 위치할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 이미지 센서는, 제1 면 및 광이 입사되고 제1 면과 마주보는 제2 면을 포함하는 기판, 기판의 내부에 배치되는 제1 반도체 광전 변환 소자, 기판의 제2 면 상에 배치되는 유기(organic) 광전 변환 소자, 기판의 제1 면에 배치되는 제1 플로팅 확산 영역, 기판의 제1 면에 배치되고, 제1 반도체 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하는 제1 전송 게이트, 유기 광전 변환 소자와 연결되는 제1 관통 전극으로, 제1 관통 전극의 일부는 기판의 제1 면으로부터 기판의 제2 면까지 연장되는 제1 관통 전극 및 기판의 제1 면에 배치되고, 제1 관통 전극을 이용하여 유기 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하는 제2 전송 게이트를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 이미지 센서의 제조 방법은, 기판의 제1 면에, 기판 내로 연장되는 트렌치를 형성하고, 트렌치의 측면 및 바닥면을 따라 절연막을 형성하고, 절연막 상에, 트렌치를 채우도록 프리 관통 전극을 형성하고, 기판 내부에, 프리 관통 전극과 이격되도록 반도체 광전 변환 소자를 형성하고, 기판의 제1 면에, 프리 관통 전극과 이격되도록 플로팅 확산 영역을 형성하고, 기판의 제1 면에, 플로팅 확산 영역의 일측에 제1 전송 게이트를 형성하고, 기판의 제1 면에, 플로팅 확산 영역의 타측에, 프리 관통 전극과 플로팅 확산 영역 사이에 제2 전송 게이트를 형성하고, 기판의 제1 면 상에, 제1 및 제2 전송 게이트, 플로팅 확산 영역의 상면 및 프리 관통 전극의 상면을 덮는 식각 정지막을 형성하고, 식각 정지막 상에 층간 절연막을 형성하고, 프리 관통 전극이 노출되도록 층간 절연막 및 식각 정지막을 관통하는 제1 컨택 홀을 형성하고, 플로팅 확산 영역이 노출되도록, 층간 절연막 및 식각 정지막을 관통하는 제2 컨택 홀을 형성하는 것을 포함하고, 제1 컨택 홀과 제2 컨택 홀의 상면은 동일 평면 상에 위치할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 기판의 영역을 설명하기 위한 도면이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 설명하기 위한 레이아웃도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 회로도이다.
도 5는 도 3의 A-A 선을 따라 절단한 단면도이다.
도 6은 도 5의 K 영역의 확대도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 설명하기 위한 레이아웃도이다.
도 8은 도 7의 A-A 선 및 B-B 선을 따라 절단한 단면도이다.
도 9 내지 도 17 각각은, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 2를 참조하여 본 발명의 몇몇 실시예들에 따른 이미지 센서에 대해 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 블록도이다. 도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 기판(100)의 영역을 설명하기 위한 도면이다.
도 1을 참조하면, 몇몇 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(10; Active Pixel Sensor array), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS; Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC; Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀 영역을 포함하고, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 액티브 픽셀 센서 어레이(10)에 의해 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공될 수 있다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀 영역을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공할 수 있다. 단위 픽셀 영역이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다. 타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다. 상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다. 입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력할 수 있다.
도 2를 참조하면, 주변 회로 영역(II)은, 예를 들어, 도 1의 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 등이 형성되는 영역일 수 있다.
센서 어레이 영역(I)은, 예를 들어, 도 1의 액티브 픽셀 센서 어레이(10)가 형성되는 영역일 수 있다. 센서 어레이 영역(I)의 액티브 픽셀 센서 어레이(10)는, 복수의 단위 픽셀 영역을 포함할 수 있다. 복수의 단위 픽셀 영역은, 단위 픽셀 영역(PU)을 포함할 수 있다. 한편, 주변 회로 영역(II)은 센서 어레이 영역(I)을 둘러싸도록 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
이하에서, 도 3 내지 도 6을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역(PU)을 설명하기 위한 레이아웃도이다. 도 3은 도 2의 센서 어레이 영역(I)의 일부 영역인 단위 픽셀 영역(PU)을 확대한 도면일 수 있다. 도 3에서는 도시의 명확성을 위해, 유기 광전 변환 소자, 픽셀 트랜지스터, 컨택 및 배선의 도시는 생략하였다. 도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 회로도이다. 도 4는 도 3의 레이아웃도에 대응되는 회로도일 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 단위 픽셀 영역(PU)을 포함하는 기판(도 2의 100)을 포함할 수 있다. 단위 픽셀 영역(PU)은, 픽셀 트랜지스터 형성 영역(PXTR)과 적어도 하나의 픽셀 영역을 포함할 수 있다. 몇몇 실시예에서, 단위 픽셀 영역(PU)은, 한 개의 제1 픽셀 영역(PR1)을 포함할 수 있다. 픽셀 트랜지스터 형성 영역(PXTR)은, 제1 픽셀 영역(PR1)의 주변을 둘러쌀 수 있다.
단위 픽셀 영역(PU)은, 예를 들어, 제1 반도체 광전 변환 소자(PD1), 유기(organic) 광전 변환 소자(OPD), 제1 및 제2 전송 트랜지스터, 제1 플로팅 확산 영역(FD1), 리셋 트랜지스터, 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL)를 포함할 수 있다.
제1 전송 트랜지스터의 게이트는 제1 전송 게이트(TG1)이고, 제2 전송 트랜지스터의 게이트는 제2 전송 게이트(TG2)일 수 있다. 또한, 리셋 트랜지스터의 게이트는 리셋 게이트(RG)일 수 있다.
제1 반도체 광전 변환 소자(PD1), 유기 광전 변환 소자(OPD), 제1 전송 게이트(TG1), 제2 전송 게이트(TG2), 제1 플로팅 확산 영역(FD1)은, 제1 그룹(GA)을 형성할 수 있다. 리셋 게이트(RG), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL)는, 제2 그룹(GB)을 형성할 수 있다. 몇몇 실시예에서, 제1 그룹(GA)은 제1 픽셀 영역(PR1)에 배치될 수 있고, 제2 그룹(GB)은 픽셀 트랜지스터 형성 영역(PXTR)에 배치될 수 있다. 다시 말해서, 제1 반도체 광전 변환 소자(PD1), 제1 전송 게이트(TG1), 제2 전송 게이트(TG2), 및 제1 플로팅 확산 영역(FD1)은, 단위 픽셀 영역(PU)의 제1 픽셀 영역(PR1)에 배치될 수 있다. 또한, 리셋 게이트(RG), 소스 팔로워 트랜지스터(SF) 및 선택 트랜지스터(SEL)는 픽셀 트랜지스터 형성 영역(PXTR)에 배치될 수 있다. 유기 광전 변환 소자(OPD)는 예를 들어, 제1 픽셀 영역(PR1) 내에만 배치될 수도 있고, 제1 픽셀 영역(PR1)과 픽셀 트랜지스터 형성 영역(PXTR)에 걸쳐 배치될 수도 있다.
제1 픽셀 영역(PR1)에는, 제1 관통 전극(110)이 더 배치될 수 있다. 제1 관통 전극(110)에 대한 상세한 사항은, 후술한다.
제1 픽셀 영역(PR1)에서, 제1 플로팅 확산 영역(FD1)은, 제1 전송 게이트(TG1)와 제2 전송 게이트(TG2) 사이에 배치될 수 있다. 제1 픽셀 영역(PR1)에서, 제1 반도체 광전 변환 소자(PD1)는, 제1 전송 게이트(TG1), 제2 전송 게이트(TG2) 및 제1 플로팅 확산 영역(FD1)을 덮도록 배치될 수 있다. 제1 픽셀 영역(PR1)에서, 제1 관통 전극(110)은 제1 반도체 광전 변환 소자(PD1)와 중첩되지 않도록 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 픽셀 영역(PR1) 내의 구성 요소들의 배치는, 필요에 따라 변경될 수 있음은 물론이다.
제1 반도체 광전 변환 소자(PD1)는, 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(PPD; Pinned Photo Diode), 및 이들의 조합을 포함할 수 있다.
제1 반도체 광전 변환 소자(PD1)와 유기 광전 변환 소자(OPD)는 서로 다른 파장의 빛을 감지할 수 있다. 제1 반도체 광전 변환 소자(PD1)와 유기 광전 변환 소자(OPD) 각각은, 후술할 제1 마이크로 렌즈(도 5의 ML1)를 통해 광(도 5의 L)을 제공 받아, 입사되는 광(도 5의 L)의 양에 비례하여 광 전하인 제1 및 제2 광 신호를 각각 생성할 수 있다.
제1 전송 트랜지스터의 일단은 제1 반도체 광전 변환 소자(PD1)와 연결되고, 제1 전송 트랜지스터의 타단은 제1 플로팅 확산 영역(FD1)과 연결될 수 있다. 제1 전송 트랜지스터의 제1 전송 게이트(TG1)는 제1 전송 제어 신호(TX1)에 의해 게이팅될 수 있다. 제1 전송 게이트(TG1)는, 제1 반도체 광전 변환 소자(PD1)로부터 생성된 전하인 제1 광 신호를, 제1 전송 제어 신호(TX1)에 따라, 제1 플로팅 확산 영역(FD1)으로 전송할 수 있다.
제2 전송 트랜지스터의 일단은 유기 광전 변환 소자(OPD)와 연결되고, 제2 전송 트랜지스터의 타단은 제1 플로팅 확산 영역(FD1)과 연결될 수 있다. 제2 전송 트랜지스터의 제2 전송 게이트(TG2)는 제2 전송 제어 신호(TX2)에 의해 게이팅될 수 있다. 제2 전송 게이트(TG2)는, 유기 광전 변환 소자(OPD)로부터 생성된 전하인 제2 광 신호를, 제2 전송 제어 신호(TX2)에 따라, 제1 플로팅 확산 영역(FD1)으로 전송할 수 있다.
제1 전송 트랜지스터와 제2 전송 트랜지스터는, 제1 플로팅 확산 영역(FD1)을 공유할 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 광 신호 및/또는 제2 광 신호를 제공 받아, 누적적으로 저장할 수 있다.
리셋 트랜지스터의 일단은 전원 전압(VDD)과 연결되고, 리셋 트랜지스터의 타단은 제1 플로팅 확산 영역(FD1)과 연결될 수 있다. 리셋 트랜지스터의 리셋 게이트(RG)는, 리셋 제어 신호(RX)에 의해 게이팅될 수 있다. 리셋 트랜지스터는 제1 플로팅 확산 영역(FD1)을 전원 전압(VDD)로 리셋할 수 있다. 소스 팔로워 트랜지스터(SF)의 일단은 전원 전압(VDD)과 연결되고, 소스 팔로워 트랜지스터(SF)의 타단은 선택 트랜지스터(SEL)의 일단과 연결될 수 있다. 소스 팔로워 트랜지스터(SF)는, 제1 플로팅 확산 영역(FD1)에 의해 제어되어 출력 전압을 생성할 수 있는, 구동 트랜지스터일 수 있다. 소스 팔로워 트랜지스터(SF)는 단위 픽셀 외부에 위치하는 정전류원과 조합되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 제1 플로팅 확산 영역(FD1)에서의 전위 변화를 증폭하고 출력 전압(Vout)을 생성할 수 있다. 출력 전압(Vout)은 선택 트랜지스터(SEL)로 출력될 수 있다. 선택 트랜지스터(SEL)의 일단은 소스 팔로워 트랜지스터(SF)의 타단과 연결되고, 선택 트랜지스터(SEL)의 타단은 컬럼 라인(CL)과 연결될 수 있다. 선택 트랜지스터(SEL)는 선택 제어 신호(SX)에 의해 게이팅될 수 있다. 선택 트랜지스터(SEL)는 단위 픽셀 영역(PU)에 연결된 컬럼 라인(CL)으로 출력 전압(Vout)을 출력할 수 있다.
제1 전송 제어 신호(TX1), 제2 전송 제어 신호(TX2), 리셋 제어 신호(RX), 및 선택 제어 신호(SX)는, 도 1의 행 드라이버(30)로부터 출력될 수 있다.
본 발명의 기술적 사상에 따른 이미지 센서는, 제1 반도체 광전 변환 소자(PD1), 제1 전송 게이트(TG1), 제2 전송 게이트(TG2), 및 제1 플로팅 확산 영역(FD1)을 단위 픽셀 영역(PU)의 제1 픽셀 영역(PR1)에 배치함으로써, 이미지 센서의 집적도를 향상시키고, 광 신호의 정확성을 향상시킬 수 있다. 예를 들어, 제1 반도체 광전 변환 소자(PD1)에 대응되는 제1 전송 트랜지스터와, 유기 광전 변환 소자(OPD)에 대응되는 제2 전송 트랜지스터를 제1 픽셀 영역(PR1)에 배치함으로써, 제1 반도체 광전 변환 소자(PD1)와 유기 광전 변환 소자(OPD) 각각으로부터 생성되는 광 전하인 제1 및 제2 광 신호를 제1 플로팅 확산 영역(FD1)으로 정확하게 전달할 수 있다. 또한, 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 전송 트랜지스터와 제2 전송 트랜지스터가 제1 플로팅 확산 영역(FD1)을 공유하도록 함으로써, 이미지 센서의 집적도를 향상시킬 수 있다.
도 5는 도 3의 A-A 선을 따라 절단한 단면도이다. 도 6은 도 5의 K 영역의 확대도이다. 도 3의 레이아웃도는, 기판(100)의 제1 면(S1)에서 제2 면(S2)을 향하는 방향으로 보았을 때의 레이아웃도일 수 있다.
도 5 및 도 6을 참조하면, 기판(100)은 서로 마주보는 제1 면(S1)과 제2 면(S2)을 포함할 수 있다. 기판(100)의 제2 면(S2)은, 광(L)이 입사되는 면일 수 있다. 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 반도체 광전 변환 소자(PD1)는, 제1 픽셀 영역(PR1)의 기판(100)의 내부에 배치될 수 있다. 제1 반도체 광전 변환 소자(PD1)는, 기판(100)과 반대의 도전형을 갖는 불순물을 기판(100) 내에 도핑하여 형성될 수 있다. 또한, 제1 반도체 광전 변환 소자(PD1)는, 제1 방향(D1)을 따라 포텐셜 기울기를 가질 수 있도록, 제1 반도체 광전 변환 소자(PD1)의 상부 및 하부 사이에 불순물 농도 차이를 가질 수 있다. 예를 들어, 제1 반도체 광전 변환 소자(PD1)는 복수 개의 불순물 영역들이 적층된 형태로 형성될 수 있다. 여기서 제1 방향(D1)은, 기판(100)의 제2 면(S2)에서 기판(100)의 제1 면(S1)을 향하는 방향일 수 있다.
제1 플로팅 확산 영역(FD1)은, 제1 픽셀 영역(PR1)의 기판(100)의 제1 면(S1)에 배치될 수 있다. 예를 들어, 제1 플로팅 확산 영역(FD1)은, 기판(100)의 제1 면(S1) 측에, 기판(100) 내부에 배치될 수 있다.
제1 전송 트랜지스터와 제2 전송 트랜지스터는 기판(100)의 제1 면(S1) 에 배치될 수 있다. 제1 전송 트랜지스터의 제1 전송 게이트(TG1)와 제2 전송 트랜지스터의 제2 전송 게이트(TG2)는, 기판(100)의 제1 면(S1)에 배치될 수 있다. 제1 전송 게이트(TG1)와 제2 전송 게이트(TG2)는, 제1 플로팅 확산 영역(FD1)을 중심으로, 제1 플로팅 확산 영역(FD1)의 양 측에 배치될 수 있다.
제1 전송 트랜지스터의 소오스 영역(124)은 제1 전송 게이트(TG1)의 일측에 배치될 수 있다. 제1 전송 트랜지스터의 소오스 영역(124)은 기판(100)의 제1 면(S1)에, 기판(100) 내부에 배치될 수 있다. 제1 전송 트랜지스터의 드레인 영역은 제1 플로팅 확산 영역(FD1)일 수 있다. 제2 전송 트랜지스터의 소오스 영역(134)은, 제2 전송 게이트(TG2)의 타측에 배치될 수 있다. 제2 전송 트랜지스터의 소오스 영역(134)은 기판(100)의 제1 면(S1)에, 기판(100) 내부에 배치될 수 있다. 제2 전송 트랜지스터의 드레인 영역은 제1 플로팅 확산 영역(FD1)일 수 있다.
제1 전송 게이트(TG1)는, 제1 전송 게이트 전극(120)과 제1 전송 게이트 절연막(121)을 포함할 수 있다. 제2 전송 게이트(TG2)는, 제2 전송 게이트 전극(130)과 제2 전송 게이트 절연막(131)을 포함할 수 있다.
몇몇 실시예에서, 제1 전송 게이트 전극(120)은 제1 부분(120a)과 제2 부분(120b)을 포함할 수 있다. 제1 전송 게이트 전극의 제1 부분(120a)은, 기판(100)의 제1 면(S1)에, 기판(100) 내부에 배치될 수 있다. 다시 말해서, 제1 전송 게이트 전극의 제1 부분(120a)은, 기판(100) 내부로 매립될 수 있다. 제1 전송 게이트 전극의 제1 부분(120a)은, 기판(100)의 제1 면(S1)으로부터 기판(100)의 제2 면(S2)을 향하는 방향으로 연장될 수 있다. 제1 전송 게이트 전극의 제1 부분(120a)은, 제1 전송 게이트 전극의 제2 부분(120b) 상에 배치될 수 있다. 제1 전송 게이트 전극의 제2 부분(120b)은, 기판(100)의 제1 면(S1)으로부터 제1 방향(D1)으로 돌출될 수 있다.
몇몇 실시예에서, 제1 전송 게이트 전극의 제1 부분(120a)의 폭은, 제1 전송 게이트 전극의 제2 부분(120b)의 폭보다 작을 수 있다. 제1 전송 게이트 전극의 제1 부분(120a)의 폭과 제1 전송 게이트 전극의 제2 부분(120b)의 폭 각각은, 제2 방향(D2)으로 측정된 값일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 전송 게이트 전극의 제1 부분(120a)의 폭과 제1 전송 게이트 전극의 제2 부분(120b)의 폭은 실질적으로 동일할 수 있음은 물론이다.
제2 전송 게이트 전극(130)은, 기판(100)의 제1 면(S1)으로부터 제1 방향(D1)으로 연장되도록 배치될 수 있다.
제1 및 제2 전송 게이트 전극(120, 130)은 예를 들어, 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 들 수 있으나, 이에 제한되는 것은 아니다.
제1 전송 게이트 절연막(121)은, 제1 전송 게이트 전극(120)과 기판(100) 사이에 개재될 수 있다. 예를 들어, 제1 전송 게이트 절연막(121)은, 제1 전송 게이트 전극의 제2 부분(120b)과 기판(100)의 제1 면(S1) 사이에 배치될 수 있고, 제1 전송 게이트 전극의 제1 부분(120a)의 측벽과 기판(100) 사이에 배치될 수 있다. 제1 전송 게이트 절연막(121)은, 제1 전송 게이트 전극의 제1 부분(120a)의 바닥면과 기판(100) 사이에 배치될 수 있다. 제2 전송 게이트 절연막(131)은, 제2 전송 게이트 전극(130)과 기판(100)의 제1 면(S1) 사이에 개재될 수 있다.
제1 및 제2 전송 게이트 절연막(121, 131)은, 예를 들어, 고유전율(high-K) 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide) 등을 포함하여 사용할 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 및 제2 전송 게이트 절연막(121, 131)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등을 포함할 수도 있다.
제1 전송 게이트 스페이서(123)는, 제1 전송 게이트(TG1)의 양 측에 배치될 수 있다. 예를 들어, 제1 전송 게이트 스페이서(123)는, 기판(100) 내부로 연장되지 않을 수 있다. 다시 말해서, 제1 전송 게이트 스페이서(123)는, 제1 전송 게이트 전극의 제2 부분(120b)의 양 측에 배치될 수 있다. 제1 전송 게이트 스페이서(123)는, 기판(100)의 제1 면(S1)까지 연장될 수 있다. 제2 전송 게이트 스페이서(133)는, 제2 전송 게이트(TG2)의 양 측에 배치될 수 있다. 제2 전송 게이트 스페이서(133)는, 기판(100)의 제1 면(S1)까지 연장될 수 있다.
제1 및 제2 전송 게이트 스페이서(123, 133)는, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소자 분리막(115)은, 기판(100)의 제1 면(S1)에, 기판(100) 내부에 배치될 수 있다. 제1 소자 분리막(115)은, 제1 전송 트랜지스터와 다른 구성 요소들을 절연할 수 있다. 제1 소자 분리막(115)은, 절연 물질을 포함할 수 있다.
보호 평탄막(210)은, 기판(100)의 제2 면(S2) 상에 배치될 수 있다. 보호 평탄막(210)은 고농도의 불순물층일 수 있으며, 보론(B)과 같은 P형 불순물이 도핑되어 형성될 수 있다. 그러나, 이에 제한되는 것은 아니고, 보호 평탄막(210)은 마이너스 전하를 갖는 산화막 등으로 형성될 수도 있다. 보호 평탄막(210)은 실리콘의 댕글링 결함(dangling-bond defect)이나, 에칭 스트레스(etching stress) 등에 의한 표면 결함, 또는 계면 트랩(interface trap)에 의해 기판(100)과 인접한 면에서 전기적 포텐셜이 떨어져 공핍 웰(depletion well)이 발생하는 것을 방지할 수 있다. 또한, 보호 평탄막(210)은 기판(100)과 인접하는 부분에서 생성되는 광 전하들이 제1 플로팅 확산 영역(FD1)으로 흘러갈 수 있도록 전위 기울기를 제공할 수 있다.
제1 층간 절연막(220)은, 보호 평탄막(210) 상에 배치될 수 있다. 제1 층간 절연막(220)은 절연 물질로 형성될 수 있다.
제1 컬러 필터(CF1)는, 보호 평탄막(210) 상에, 제1 층간 절연막(220) 내에 배치될 수 있다. 제1 컬러 필터(CF1)는, 제1 반도체 광전 변환 소자(PD1)와 유기 광전 변환 소자(OPD) 사이에 배치될 수 있다. 제1 컬러 필터(CF1)는 입사하는 광(L) 중 특정 파장 대역의 광만을 통과시킬 수 있다. 예를 들어, 제1 컬러 필터(CF1)는, 입사되는 광(L) 중, 유기 광전 변환 소자(OPD)에 의해 전기 신호로 변환되지 않은 파장 대역을 통과시킬 수 있다.
유기 광전 변환 소자(OPD)는 기판(100)의 제2 면(S2) 상에 배치될 수 있다. 유기 광전 변환 소자(OPD)는, 제1 층간 절연막(220) 상에 배치될 수 있다. 유기 광전 변환 소자(OPD)는, 예를 들어, 제1 마이크로 렌즈(ML1)를 통해 입사된 광 중, 유기 광전 변환 소자(OPD)는 녹색광에 대해 반응하여 전기 신호로 변환할 수 있다. 유기 광전 변환 소자(OPD)는, 예를 들어, 유기 반도체, 퀀텀 닷(quantum dot), 칼코게나이드(chalcogenide) 등과 같은 비실리콘(non silicon) 물질 또는 비정질 실리콘(a-Si) 물질을 포함할 수 있다.
제1 전극(OPDE1)은, 유기 광전 변환 소자(OPD)의 하부에 배치될 수 있다. 제1 전극(OPDE1)은, 제1 픽셀 영역(PR1)의 제1 층간 절연막(220) 내에 배치될 수 있다. 제2 전극(OPDE2)은, 유기 광전 변환 소자(OPD)의 상부에 배치될 수 있다. 제1 전극(OPDE1)과 제2 전극(OPDE2)에는, 예를 들어, 서로 다른 레벨의 전압이 인가될 수 있다. 제1 마이크로 렌즈(ML1)는, 제1 픽셀 영역(PR1) 내에, 제2 전극(OPDE2) 상에 배치될 수 있다. 제1 마이크로 렌즈(ML1)는 볼록한 형태를 가질 수 있고, 소정의 곡률 반경을 가질 수 있다. 제1 마이크로 렌즈(ML1)는 광투과성 수지로 형성될 수 있다. 제1 마이크로 렌즈(ML1)는, 제1 픽셀 영역(PR1)으로 광(L)을 집광시킬 수 있다.
제1 관통 전극(110)은, 기판(100)의 제1 면(S1)으로부터 제1 전극(OPDE1)까지 연장되어, 유기 광전 변환 소자(OPD)와 연결될 수 있다. 제1 관통 전극(110)은, 제1 부분(110a) 및 제2 부분(110b)을 포함할 수 있다. 제1 관통 전극의 제1 부분(110a)은, 기판(100)의 제1 면(S1)으로부터 기판(100)의 제2 면(S2)까지 연장되어, 기판(100) 내부를 관통할 수 있다. 제1 관통 전극의 제2 부분(110b)은, 기판(100)의 제2 면(S2)으로부터, 보호 평탄막(210) 및 제1 층간 절연막(220)을 관통하여 제1 전극(OPDE1)과 접할 수 있다. 기판(100)의 제1 면(S1)은, 제1 관통 전극(110)을 노출시킬 수 있다. 제1 관통 전극(110)은, 제1 플로팅 확산 영역(FD1)과 유기 광전 변환 소자(OPD)를 전기적으로 연결할 수 있다. 이에 대한 자세한 사항은, 후술한다.
도 5에서, 제1 관통 전극(110)의 측벽이 기판(100)의 제1 면(S1)을 기준으로 수직인 기울기를 갖는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 관통 전극(110)의 측벽은, 기판(100)의 제1 면(S1)을 기준으로 임의의 각도의 기울기를 가질 수도 있음은 물론이다. 또한, 제1 관통 전극의 제1 부분(110a)의 측벽의 기울기와, 제1 관통 전극의 제2 부분(110b)의 측벽의 기울기는, 기판(100)의 제1 면(S1)을 기준으로 서로 다를 수도 있다.
제1 관통 전극(110)은 예를 들어, 도전성 물질을 포함할 수 있다. 예를 들어, 제1 관통 전극(110)은 텅스텐, 알루미늄, 구리 및 도핑된 실리콘 중 어느 하나를 포함할 수 있다. 또는, 예를 들어, 제1 관통 전극(110)은, 금속 물질과 도핑된 실리콘을 조합한 물질을 포함할 수도 있다.
제1 관통 전극의 제1 부분(110a)은, 제1 절연막(113)으로 둘러싸여질 수 있다. 다시 말해서, 제1 절연막(113)은, 제1 관통 전극의 제1 부분(110a)과 기판(100) 사이에 개재될 수 있다. 제1 절연막(113)은, 절연 물질을 포함할 수 있다. 제1 관통 전극의 제2 부분(110b)은, 제1 층간 절연막(220)으로 둘러싸여질 수 있다.
도 5에서, 기판(100)의 제1 면(S1)과 인접한 제1 절연막(113)의 부분의 폭과, 기판(100)의 제2 면(S2)과 인접한 제1 절연막(113)의 부분의 폭이 서로 상이한 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 절연막(113)의 형상은, 이미지 센서의 제조 공정에 따라 다양하게 변형될 수 있음은 물론이다.
제1 식각 정지막(140)은, 제1 픽셀 영역(PR1)의 기판(100)의 제1 면(S1) 하에 배치될 수 있다. 제1 식각 정지막(140)은, 제1 관통 전극(110)의 하면, 제1 전송 게이트(TG1), 제2 전송 게이트(TG2) 및 제1 플로팅 확산 영역(FD1)의 하면을 덮도록 배치될 수 있다. 여기서 제1 관통 전극(110)의 하면은, 기판(100)의 제1 면(S1)에 의해 노출되는 제1 관통 전극(110)의 부분일 수 있다. 또한, 제1 플로팅 확산 영역(FD1)의 하면은, 기판(100)의 제1 면(S1)에 의해 노출되는 제1 플로팅 확산 영역(FD1)의 부분일 수 있다. 구체적으로, 제1 식각 정지막(140)은, 제1 절연막(113), 제1 관통 전극(110)의 하면, 제2 전송 트랜지스터의 소오스 영역(134), 제2 전송 게이트 스페이서(133)의 측벽, 제2 전송 게이트 전극(130), 제1 플로팅 확산 영역(FD1), 제1 전송 게이트 스페이서(123)의 측벽, 제1 전송 게이트 전극(120), 및 제1 전송 트랜지스터의 소오스 영역(124) 을 덮을 수 있다. 제1 식각 정지막(140)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다.
제2 층간 절연막(150)은, 제1 식각 정지막(140) 하부에 배치될 수 있다. 제3 층간 절연막(170)은, 제2 층간 절연막(150) 하부에 배치될 수 있다. 제2 층간 절연막(150)과 제3 층간 절연막(170)은 절연 물질로 형성될 수 있다. 예를 들어, 제2 층간 절연막(150)과 제3 층간 절연막(170)은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silca Glass) 등으로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1, 제2, 제3, 제4 및 제5 컨택(151, 153, 155, 157, 159) 은, 제2 층간 절연막(150) 내에, 서로 이격되어 배치될 수 있다. 제1 내지 제5 컨택(151, 153, 155, 157, 159) 각각은, 기판(100)의 제1 면(S1)으로부터 제1 방향(D1)으로 연장될 수 있다.
제1 컨택(151)은, 제2 층간 절연막(150)과 제1 식각 정지막(140)을 관통하여, 제1 관통 전극(110)과 접할 수 있다. 제1 컨택(151)은 제1 면(151U) 및 제1 면(151U)과 마주보고 제1 관통 전극(110)과 접하는 제2 면을 포함할 수 있다. 제2 컨택(153)은, 제2 층간 절연막(150)과 제1 식각 정지막(140)을 관통하여, 제2 전송 트랜지스터의 소오스 영역(134)과 접할 수 있다. 제2 컨택(153)은, 제1 면(153U) 및 제1 면(153U)과 마주보고 제2 전송 트랜지스터의 소오스 영역(134)과 접하는 제2 면을 포함할 수 있다. 제3 컨택(155)은, 제2 층간 절연막(150)과 제1 식각 정지막(140)을 관통하여, 제2 전송 게이트 전극(130)과 접할 수 있다. 제3 컨택(155)은 제1 면(155U) 및 제1 면(155U)과 마주보고 제2 전송 게이트(TG2)와 접하는 제2 면을 포함할 수 있다. 제4 컨택(157)은, 제2 층간 절연막(150)과 제1 식각 정지막(140)을 관통하여, 제1 플로팅 확산 영역(FD1)과 접할 수 있다. 제4 컨택(157)은 제1 면(157U) 및 제1 면(157U)과 마주보고 제1 플로팅 확산 영역(FD1)과 접하는 제2 면을 포함할 수 있다. 제5 컨택(159)은, 제2 층간 절연막(150)과 제1 식각 정지막(140)을 관통하여, 제1 전송 게이트 전극(120)과 접할 수 있다. 제5 컨택(159)은, 제1 면(159U) 및 제1 면(159U)과 마주보고 제1 전송 게이트(TG1)와 접하는 제2 면을 포함할 수 있다.
몇몇 실시예에서, 제1 내지 제5 컨택의 제1 면(151U, 153U, 155U, 157U, 159U) 은, 동일 평면 상에 위치할 수 있다. 다시 말해서, 제1 내지 제5 컨택의 제1 면(151U, 153U, 155U, 157U, 159U)은, 기판(100)의 제1 면(S1)을 기준으로, 동일 높이에 위치할 수 있다. 제1 내지 제5 컨택의 제1 면(151U, 153U, 155U, 157U, 159U)은, 제2 층간 절연막(150)과 제3 층간 절연막(170)의 경계와 동일 평면 상에 위치할 수 있다.
본 발명의 기술적 사상에 따른 이미지 센서는, 제1 컨택의 제1 면(151U)이, 제2 내지 제5 컨택의 제1 면(153U, 155U, 157U, 159U)과 동일 평면 상에 위치하도록 함으로써, 이미지 센서의 제조 공정의 단순화를 야기할 수 있다. 예를 들어, 제1 내지 제5 컨택(151, 153, 155, 157, 159) 은 서로 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은, 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 후술하겠으나, 제1 내지 제5 컨택의 제1 면(151U, 153U, 155U, 157U, 159U)이 동일 평면 상에 위치하도록 하기 위해, 제2 층간 절연막(150) 형성 후 제1 내지 제5 컨택(151, 153, 155, 157, 159)이 동시에 형성될 수 있다.
제1 배선(171)은, 제1 픽셀 영역(PR1)의 제3 층간 절연막(170) 내에 배치될 수 있다. 제1 배선(171)은, 예를 들어, 제1 컨택(151)과 제2 컨택(153)을 연결할 수 있다. 제1 배선(171)은, 도전성 물질을 포함할 수 있다.
몇몇 실시예에서, 유기 광전 변환 소자(OPD)는, 제1 관통 전극(110), 제1 컨택(151), 제1 배선(171) 및 제2 컨택(153)을 통해, 제1 플로팅 확산 영역(FD1)과 전기적으로 연결될 수 있다. 예를 들어, 제2 전송 게이트(TG2)는, 유기 광전 변환 소자(OPD)로부터 생성된 광 전하인 제2 광 신호를, 제1 관통 전극(110), 제1 컨택(151), 제1 배선(171), 제2 컨택(153) 및 제2 전송 트랜지스터의 소오스 영역(134)을 이용하여, 제1 플로팅 확산 영역(FD1)으로 전송할 수 있다.
이하에서, 도 7 및 도 8을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다. 도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역(PU)을 설명하기 위한 레이아웃도이다. 도 7은 도 2의 센서 어레이 영역(I)의 일부 영역인 단위 픽셀 영역(PU)을 확대한 도면일 수 있다. 도 7에서는 도시의 명확성을 위해, 유기 광전 변환 소자, 픽셀 트랜지스터, 컨택 및 배선의 도시는 생략하였다. 도 8은 도 7의 A-A 선 및 B-B 선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역(PU)은, 제1 내지 제4 픽셀 영역(PR1, PR2, PR3, PR4)을 포함할 수 있다. 제2 픽셀 영역(PR2)은, 제1 픽셀 영역(PR1)과 제3 방향(D3)으로 이격될 수 있다. 제3 픽셀 영역(PR3)은, 제1 픽셀 영역(PR1)과 제2 방향(D2)으로 이격될 수 있다. 제4 픽셀 영역(PR4)은, 제2 픽셀 영역(PR2)과 제2 방향(D2)으로 이격될 수 있고, 제3 픽셀 영역(PR3)과 제3 방향(D3)으로 이격될 수 있다.
도면에서, 단위 픽셀 영역(PU)이 4개의 픽셀 영역을 포함하는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 단위 픽셀 영역(PU)은, 적어도 하나의 픽셀 영역을 포함할 수 있고, 필요에 따라 임의의 개수의 픽셀 영역을 포함할 수 있다. 또한, 단위 픽셀 영역(PU)이 복수의 픽셀 영역을 포함하는 경우, 복수의 픽셀 영역 각각의 배열은 도시된 바와 상이할 수 있음은 물론이다.
픽셀 트랜지스터 형성 영역(PXTR)은, 제1 내지 제4 픽셀 영역(PR1, PR2, PR3, PR4) 각각의 주변을 둘러쌀 수 있다. 제1 내지 제4 픽셀 영역(PR1, PR2, PR3, PR4) 각각은, 도 3 내지 도 6을 참조하여 설명한 제1 픽셀 영역(PR1)과 동일할 수 있다. 예를 들어, 제2 픽셀 영역(PR2)은, 제2 반도체 광전 변환 소자(PD2), 제3 전송 게이트(TG3), 제4 전송 게이트(TG4), 제2 플로팅 확산 영역(FD2) 및 제2 관통 전극(310)을 포함할 수 있다.
제1 내지 제4 픽셀 영역(PR1, PR2, PR3, PR4)은, 예를 들어, 리셋 게이트(RG), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SEL)를 공유할 수 있다. 또한, 제1 내지 제4 픽셀 영역(PR1, PR2, PR3, PR4)은, 유기 광전 변환 소자(OPD)를 공유할 수 있다.
유기 광전 변환 소자(OPD)는 예를 들어, 제1 내지 제4 픽셀 영역(PR1, PR2, PR3, PR4)에 걸쳐 배치될 수 있다. 다시 말해서, 유기 광전 변환 소자(OPD)는, 제1 내지 제4 픽셀 영역(PR1, PR2, PR3, PR4) 각각과 중첩될 수 있다.
제2 반도체 광전 변환 소자(PD2)는, 제2 픽셀 영역(PR2)의 기판(100)의 내부에 배치될 수 있다. 제2 반도체 광전 변환 소자(PD2)는, 제1 반도체 광전 변환 소자(PD1)와 대응될 수 있다. 제2 반도체 광전 변환 소자(PD2)는, 제1 반도체 광전 변환 소자(PD1) 및 유기 광전 변환 소자(OPD)와 서로 다른 파장의 빛을 감지할 수 있다. 제2 반도체 광전 변환 소자(PD2)는, 제2 마이크로 렌즈(ML2)를 통해 광(L)을 제공 받아, 입사되는 광(L)의 양에 비례하여 광 전하인 제3 광 신호를 생성할 수 있다.
제2 플로팅 확산 영역(FD2)은 제2 픽셀 영역(PR2)의 기판(100)의 제1 면(S1)에 배치될 수 있다. 예를 들어, 제2 플로팅 확산 영역(FD2)은, 기판(100)의 제1 면(S1)에, 기판(100) 내부에 배치될 수 있다. 제2 플로팅 확산 영역(FD2)은, 제1 플로팅 확산 영역(FD1)과 대응될 수 있다.
제3 전송 게이트(TG3)는, 제3 전송 게이트 전극(320)과 제3 전송 게이트 절연막(321)을 포함할 수 있다. 제3 전송 게이트(TG3)는, 제1 전송 게이트(TG1)와 대응될 수 있다. 다시 말해서, 제3 전송 게이트(TG3)는, 제1 전송 게이트(TG1)의 형상과 실질적으로 동일한 형상을 가질 수 있다. 또한, 제3 전송 게이트(TG3)는, 제1 전송 게이트(TG1)에 포함되는 물질과 동일한 물질을 포함할 수 있다. 제3 전송 게이트(TG3)는 제3 전송 트랜지스터의 게이트일 수 있다.
제3 전송 트랜지스터의 소오스 영역(324)은, 제3 전송 게이트(TG3)의 일측에 배치될 수 있다. 제3 전송 트랜지스터의 소오스 영역(324)은, 제1 전송 트랜지스터의 소오스 영역(124)과 대응될 수 있다. 제3 트랜지스터의 드레인 영역은 제2 플로팅 확산 영역(FD2)일 수 있다. 제3 전송 트랜지스터는, 제1 전송 트랜지스터와 대응될 수 있다. 제3 전송 트랜지스터의 일단은 제2 반도체 광전 변환 소자(PD2)와 연결되고, 제3 전송 트랜지스터의 타단은 제2 플로팅 확산 영역(FD2)과 연결될 수 있다. 제3 전송 트랜지스터는, 제2 반도체 광전 변환 소자(PD2)로부터 생성된 전하인 제3 광 신호를 제2 플로팅 확산 영역(FD2)으로 전송할 수 있다.
제4 전송 게이트(TG4)는, 제4 전송 게이트 전극(330)과 제4 전송 게이트 절연막(331)을 포함할 수 있다. 제4 전송 게이트(TG4)는, 제2 전송 게이트(TG2)의 형상과 실질적으로 동일한 형상을 가질 수 있다. 또한, 제4 전송 게이트(TG4)는, 제2 전송 게이트(TG2)에 포함되는 물질과 동일한 물질을 포함할 수 있다. 제4 전송 게이트(TG4)는 제4 전송 트랜지스터의 게이트일 수 있다.
제4 전송 트랜지스터의 소오스 영역(334)은, 제4 전송 게이트(TG4)의 타측에 배치될 수 있다. 제4 전송 트랜지스터의 소오스 영역(334)은, 제2 전송 트랜지스터의 소오스 영역(134)과 실질적으로 동일할 수 있다. 제4 트랜지스터의 드레인 영역은 제2 플로팅 확산 영역(FD2)일 수 있다. 제4 전송 트랜지스터는, 제2 전송 트랜지스터와 대응될 수 있다. 제4 전송 트랜지스터의 일단은 유기 광전 변환 소자(OPD)와 연결되고, 제4 전송 트랜지스터의 타단은 제2 플로팅 확산 영역(FD2)과 연결될 수 있다. 제4 전송 트랜지스터는, 유기 광전 변환 소자(OPD)로부터 생성된 전하인 제4 광 신호를 제2 플로팅 확산 영역(FD2)으로 전송할 수 있다.
제3 전송 트랜지스터와 제4 전송 트랜지스터는, 제2 플로팅 확산 영역(FD2)을 공유할 수 있다. 제2 플로팅 확산 영역(FD2)은 제3 광 신호 및/또는 제4 광 신호를 제공 받아, 누적적으로 저장할 수 있다.
제3 및 제4 전송 게이트 스페이서(323, 333) 각각은, 제1 및 제2 전송 게이트 스페이서(123, 133) 각각과 대응될 수 있다.
제2 소자 분리막(315)은, 기판(100)의 제1 면(S1)에, 기판(100) 내부에 배치될 수 있다. 제2 소자 분리막(315)은 제1 소자 분리막(115)과 대응될 수 있다.
보호 평탄막(210) 및 제1 층간 절연막(220)은 제1 픽셀 영역(PR1)뿐만 아니라, 제2, 제3 및 제4 픽셀 영역(PR2, PR3, PR4)을 덮도록 배치될 수 있다.
제2 컬러 필터(CF2)는, 보호 평탄막(210) 상에, 제1 층간 절연막(220) 내에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 반도체 광전 변환 소자(PD2)와 유기 광전 변환 소자(OPD) 사이에 배치될 수 있다. 제2 컬러 필터(CF2)는, 제1 컬러 필터(CF1)와 이격되어 배치될 수 있다. 제2 컬러 필터(CF2)는, 입사되는 광(L) 중, 유기 광전 변환 소자(OPD)에 의해 전기 신호로 변환되지 않은 파장 대역을 통과시킬 수 있다. 제2 컬러 필터(CF2)와 제1 컬러 필터(CF1)는 입사하는 광(L) 중, 서로 다른 파장 대역의 광을 통과시킬 수 있다.
제3 전극(OPDE3)은 유기 광전 변환 소자(OPD)의 하부에 배치될 수 있다. 제3 전극(OPDE3)은 제2 픽셀 영역(PR2) 내에, 제1 층간 절연막(220) 내에 배치될 수 있다. 제2 전극(OPDE2)은, 제1 픽셀 영역(PR1) 뿐만 아니라, 제2, 제3 및 제4 픽셀 영역(PR2, PR3, PR4) 내에, 유기 광전 변환 소자(OPD)의 상부에 배치될 수 있다. 제1 전극(OPDE1)과 제3 전극(OPDE3)에는, 예를 들어, 서로 다른 레벨의 전압이 인가될 수 있다.
제2 마이크로 렌즈(ML2)는, 제2 픽셀 영역(PR2) 내에, 제2 전극(OPDE2) 상에 배치될 수 있다. 제2 마이크로 렌즈(ML2)는, 제2 픽셀 영역(PR2)으로 광(L)을 집광시킬 수 있다. 제2 마이크로 렌즈(ML2)는, 제1 마이크로 렌즈(ML1)와 대응될 수 있다.
제2 관통 전극(310)은, 제1 부분(310a) 및 제2 부분(310b)을 포함할 수 있다. 제2 관통 전극(310)의 형상은, 제1 관통 전극(110)과 실질적으로 동일할 수 있다. 제2 관통 전극(310)에 포함되는 물질은, 제1 관통 전극(110)에 포함되는 물질과 실질적으로 동일할 수 있다. 제2 관통 전극(310)은, 제2 플로팅 확산 영역(FD2)과 유기 광전 변환 소자(OPD)를 전기적으로 연결할 수 있다.
제2 관통 전극(310)의 제1 부분(310a)은, 제2 절연막(313)으로 둘러싸여질 수 있다. 제2 절연막(313)은, 제1 절연막(113)과 대응될 수 있다.
제2 식각 정지막(340)은, 제2 픽셀 영역(PR2)의 기판(100)의 제1 면(S1) 하에 배치될 수 있다. 제2 식각 정지막(340)은, 제2 관통 전극(310)의 하면, 제3 전송 게이트(TG3), 제4 전송 게이트(TG4) 및 제2 플로팅 확산 영역(FD2) 을 덮도록 배치될 수 있다. 제2 식각 정지막(340)에 포함되는 물질은, 제1 식각 정지막(140)에 포함되는 물질과 실질적으로 동일할 수 있다. 제1 식각 정지막(140)과 제2 식각 정지막(340)은 서로 연결될 수도 있고, 또는, 제1 픽셀 영역(PR1)과 제2 픽셀 영역(PR2) 사이의 DTI(Deep Tranch Isolation)로 인해 분리될 수도 있다.
제2 층간 절연막(150) 및 제3 층간 절연막(170)은, 제1 픽셀 영역(PR1)뿐만 아니라, 제2, 제3 및 제4 픽셀 영역(PR2, PR3, PR4)에 걸쳐 배치될 수 있다. 제2 층간 절연막(150)은, 제2 픽셀 영역(PR2) 내에, 제6, 제7, 제8, 제9 및 제10 컨택(351, 353, 355, 357, 359)을 더 포함할 수 있다.
제6, 내지 제10 컨택(351, 353, 355, 357, 359) 각각은, 제1 내지 제5 컨택(151, 153, 155, 157, 159) 각각과 대응될 수 있다. 제6, 내지 제10 컨택(351, 353, 355, 357, 359) 각각의 상면은, 동일 평면 상에 위치할 수 있다. 제6, 내지 제10 컨택(351, 353, 355, 357, 359) 각각의 상면은, 기판(100)의 제1 면(S1)을 기준으로, 동일 높이에 위치할 수 있다. 제6, 내지 제10 컨택(351, 353, 355, 357, 359) 각각의 상면은, 제2 층간 절연막(150)의 상면과 동일 평면 상에 위치할 수 있다.
제2 배선(371)은, 제2 픽셀 영역(PR2)의 제3 층간 절연막(170) 내에 배치될 수 있다. 제2 배선(371)은, 예를 들어, 제6 컨택(351)과 제7 컨택(353)을 연결할 수 있다. 제2 배선(371)에 포함되는 물질은, 예를 들어, 제1 배선(171)에 포함되는 물질과 실질적으로 동일할 수 있다.
몇몇 실시예에서, 유기 광전 변환 소자(OPD)는, 제2 관통 전극(310), 제6 컨택(351), 제2 배선(371) 및 제7 컨택(353)을 통해, 제2 플로팅 확산 영역(FD2)과 전기적으로 연결될 수 있다. 예를 들어, 제4 전송 게이트(TG4)는, 유기 광전 변환 소자(OPD)로부터 생성된 광 전하인 제4 광 신호를, 제2 관통 전극(310), 제6 컨택(351), 제2 배선(371), 제7 컨택(353) 및 제4 전송 트랜지스터의 소오스 영역(334)을 이용하여, 제2 플로팅 확산 영역(FD2)으로 전송할 수 있다.
이하에서, 도 9 내지 도 17을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 9 내지 도 17 각각은, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 9를 참조하면, 기판(100)의 제1 면(S1)에, 제1 트렌치(T1) 및 제2 트렌치(T2)가 형성될 수 있다. 제1 트렌치(T1) 및 제2 트렌치(T2) 각각은, 기판(100) 내로 연장될 수 있다. 제2 트렌치(T2)의 측벽은, 폭이 서로 다른 부분을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 10을 참조하면, 제1 절연막(113)과 제1 소자 분리막(115)이 형성될 수 있다. 제1 소자 분리막(115)은, 제1 트렌치(T1)를 채우도록 형성될 수 있다. 제1 절연막(113)은, 제2 트렌치(T2)의 측면 및 바닥면을 따라 형성될 수 있다. 제1 절연막(113)은, 제2 트렌치(T2)를 전부 채우지 않을 수 있다.
도 11을 참조하면, 제1 절연막(113)이 형성되고 남은 제2 트렌치(T2)의 부분을 채워, 프리 관통 전극(110ap)이 형성될 수 있다. 프리 관통 전극(110ap)은, 제1 절연막(113) 상에 형성될 수 있다. 제2 트렌치(T2)는, 제1 절연막(113)과 프리 관통 전극(110ap)에 의해 채워질 수 있다.
도 12를 참조하면, 제1 반도체 광전 변환 소자(PD1), 제1 플로팅 확산 영역(FD1), 제1 전송 트랜지스터, 제2 전송 트랜지스터 및 제1 식각 정지막(140)이 형성될 수 있다. 제1 반도체 광전 변환 소자(PD1)는, 기판(100) 내부에, 프리 관통 전극(110ap)과 이격되도록 형성될 수 있다. 제1 전송 게이트(TG1)와 제2 전송 게이트(TG2)는, 기판(100)의 제1 면(S1)에 형성될 수 있다. 제1 전송 트랜지스터의 소오스 영역(124)은 제1 전송 게이트(TG1)의 일측에 형성되고, 제1 플로팅 확산 영역(FD1)은 제1 전송 게이트(TG1)의 타측에 형성될 수 있다. 또한, 제2 전송 트랜지스터의 소오스 영역(134)은 제2 전송 게이트(TG2)의 타측에 형성될 수 있다. 제2 전송 게이트(TG2)는, 프리 관통 전극(110ap)과 제1 플로팅 확산 영역(FD1) 사이에 형성될 수 있다.
제1 플로팅 확산 영역(FD1)은, 기판(100)의 제1 면(S1)에, 프리 관통 전극(110ap)과 이격되도록 형성될 수 있다. 제1 식각 정지막(140)은, 기판(100)의 제1 면(S1)을 전면적으로 덮도록 형성될 수 있다. 따라서, 기판(100)의 제1 면(S1) 상에 형성된 구성 요소들(예를 들어, 제1 전송 게이트(TG1), 제1 및 제2 전송 게이트 스페이서(123, 133), 제2 전송 게이트(TG2))은, 제1 식각 정지막(140)에 의해 덮여질 수 있다. 따라서 제1 식각 정지막(140)은, 제1 전송 게이트(TG1), 제2 전송 게이트(TG2), 제1 플로팅 확산 영역(FD1) 및 프리 관통 전극(110ap)의 상면을 덮을 수 있다.
도 13을 참조하면, 제2 층간 절연막(150)은, 제1 식각 정지막(140) 상에 형성될 수 있다.
도 14를 참조하면, 제1, 제2, 제3, 제4 및 제5 프리 컨택홀(PCH1, PCH2, PCH3, PCH4, PCH5)은 제2 층간 절연막(150) 내에 서로 이격되어 형성될 수 있다. 제1 내지 제5 프리 컨택홀(PCH1, PCH2, PCH3, PCH4, PCH5)은, 제2 층간 절연막(150) 내에서, 제1 방향(D1)을 따라 연장될 수 있다. 제1 내지 제5 프리 컨택홀(PCH1, PCH2, PCH3, PCH4, PCH5)은, 제1 식각 정지막(140)을 노출시킬 수 있다. 제1 프리 컨택홀(PCH1)은, 제1 관통 전극(110) 상에 형성될 수 있다. 제2 프리 컨택홀(PCH2)은, 제2 전송 트랜지스터의 소오스 영역(134) 상에 형성될 수 있다. 제3 프리 컨택홀(PCH3)은, 제2 전송 게이트(TG2) 상에 형성될 수 있다. 제4 프리 컨택홀(PCH4)은, 제1 플로팅 확산 영역(FD1) 상에 형성될 수 있다. 제5 프리 컨택홀(PCH5)은, 제1 전송 게이트(TG1) 상에 형성될 수 있다.
도 15를 참조하면, 제1 식각 정지막(140)을 관통하는 제1, 제2, 제3, 제4 및 제5 컨택 홀(CH1, CH2, CH3, CH4, CH5) 각각이 형성될 수 있다. 제1 내지 제5 컨택 홀(CH1, CH2, CH3, CH4, CH5) 각각은, 제1 내지 제5 프리 컨택홀(PCH1, PCH2, PCH3, PCH4, PCH5) 각각에 의해 노출된 제1 식각 정지막(140)을 제거하여 형성될 수 있다. 제1 컨택 홀(CH1)은, 프리 관통 전극(110ap)을 노출시킬 수 있다. 제2 컨택 홀(CH2)은, 제2 전송 트랜지스터의 소오스 영역(134)을 노출시킬 수 있다. 제3 컨택 홀(CH3)은, 제2 전송 게이트 전극(130)를 노출시킬 수 있다. 제4 컨택 홀(CH4)은, 제1 플로팅 확산 영역(FD1)을 노출시킬 수 있다. 제5 컨택 홀(CH5)은, 제1 전송 게이트 전극(120)을 노출시킬 수 있다. 본 발명의 기술적 사상에 따른 이미지 센서의 제조 방법에서, 제1 내지 제5 컨택 홀(CH1, CH2, CH3, CH4, CH5)은 동시에 형성될 수 있다.
도 16을 참조하면, 제1 내지 제5 컨택(151, 153, 155, 157, 159)이 형성될 수 있다. 제1 내지 제5 컨택(151, 153, 155, 157, 159) 각각은 제1 내지 제5 컨택 홀(CH1, CH2, CH3, CH4, CH5) 각각을 컨택 물질로 채워 형성될 수 있다.
본 발명의 기술적 사상에 따른 이미지 센서의 제조 방법에서, 제1 내지 제5 컨택(151, 153, 155, 157, 159)은 동시에 형성될 수 있다. 예를 들어, 컨택 물질은, 제1 내지 제5 컨택 홀(CH1, CH2, CH3, CH4, CH5)을 채우고, 제2 층간 절연막(150) 상에도 형성될 수 있다. 제1 내지 제5 컨택(151, 153, 155, 157, 159)은, 예를 들어, 제2 층간 절연막(150) 상에 형성된 컨택 물질을 평탄화 공정 등을 통해 제거함으로써 형성될 수 있다. 따라서, 제1 내지 제5 컨택의 제1 면(151U, 153U, 155U, 157U, 159U)은, 동일 평면 상에 위치할 수 있다.
도 17을 참조하면, 제1 관통 전극의 제1 부분(110a)이 형성될 수 있다. 제1 관통 전극의 제1 부분(110a)은, 프리 관통 전극(110ap)이 노출되도록, 기판(100)의 일부 및 제2 트렌치(T2)의 바닥면의 일부를 제거하여 형성될 수 있다. 제1 관통 전극의 제1 부분(110a)을 형성하기 위해, 제2 트렌치(T2)의 바닥면에 형성된 제1 절연막(113)의 일부도 제거될 수 있다. 기판(100)의 제2 면(S2)은, 제1 관통 전극의 제1 부분(110a)을 노출시킬 수 있다.
도 5를 참조하면, 기판(100)의 제2 면(S2) 상에, 보호 평탄막(210), 제1 컬러 필터(CF1), 제1 층간 절연막(220), 및 유기 광전 변환 소자(OPD)가 형성될 수 있다. 또한, 보호 평탄막(210) 및 제1 층간 절연막(220)을 관통하도록, 제1 관통 전극의 제2 부분(110b)이 형성될 수 있다. 제1 관통 전극의 제1 부분(110a)과 제2 부분(110b)은 서로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PXTR: 픽셀 트랜지스터 형성 영역 PR1: 제1 픽셀 영역
PU: 단위 픽셀 영역 S1: 기판의 제1 면
S2: 기판의 제2 면 100: 기판
PD1: 제1 반도체 광전 변환 소자 OPD: 유기 광전 변환 소자
FD1: 제1 플로팅 확산 영역

Claims (20)

  1. 픽셀 트랜지스터 형성 영역과 적어도 하나의 픽셀 영역을 포함하는 단위 픽셀 영역을 포함하고, 제1 면 및 광이 입사되고 상기 제1 면과 마주보는 제2 면을 포함하는 기판;
    상기 기판의 내부에 배치되는 제1 반도체 광전 변환 소자;
    상기 기판의 제2 면 상에 배치되는 유기(organic) 광전 변환 소자;
    상기 기판의 제1 면에 배치되는 제1 플로팅 확산 영역;
    일단이 상기 제1 반도체 광전 변환 소자와 연결되고, 타단이 상기 제1 플로팅 확산 영역과 연결되는 제1 전송 트랜지스터; 및
    일단이 상기 유기 광전 변환 소자와 연결되고, 타단이 상기 제1 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 포함하고,
    상기 적어도 하나의 픽셀 영역은, 제1 픽셀 영역을 포함하고,
    상기 제1 반도체 광전 변환 소자와, 상기 제1 플로팅 확산 영역과, 상기 제1 및 제2 전송 트랜지스터는, 상기 제1 픽셀 영역 내에 배치되는 이미지 센서.
  2. 제 1항에 있어서,
    상기 유기 광전 변환 소자와 연결되는 제1 관통 전극으로, 상기 제1 관통 전극의 일부는 상기 기판의 제1 면으로부터 상기 기판의 제2 면까지 연장되는 제1 관통 전극;
    상기 기판의 제1 면으로부터 제1 방향으로 연장되고, 제1 면 및 상기 제1 면과 마주보고 상기 제1 관통 전극과 접하는 제2 면을 포함하는 제1 컨택; 및
    상기 기판의 제1 면으로부터 상기 제1 방향으로 연장되고, 제3 면 및 상기 제3 면과 마주보고 상기 제2 전송 트랜지스터의 소오스 영역과 접하는 제4 면을 포함하는 제2 컨택을 더 포함하고,
    상기 제1 방향은, 상기 기판의 제2 면에서 상기 기판의 제1 면을 향하는 방향이고,
    상기 제1 컨택의 제1 면과 상기 제2 컨택의 제3 면은 동일 평면 상에 위치하는 이미지 센서.
  3. 제 2항에 있어서,
    상기 제1 전송 트랜지스터의 제1 전송 게이트는 상기 제1 반도체 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하고,
    상기 제2 전송 트랜지스터의 제2 전송 게이트는, 상기 제1 관통 전극, 상기 제1 컨택 및 상기 제2 컨택을 이용하여, 상기 유기 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하는 이미지 센서.
  4. 제 2항에 있어서,
    상기 기판의 제1 면에, 상기 제1 관통 전극, 상기 제1 전송 트랜지스터, 상기 제2 전송 트랜지스터 및 상기 제1 플로팅 확산 영역을 덮도록 배치되는 식각 정지막을 더 포함하고,
    상기 제1 컨택 및 상기 제2 컨택은 상기 식각 정지막을 관통하는 이미지 센서.
  5. 제 2항에 있어서,
    상기 제1 관통 전극은 상기 제1 픽셀 영역 내에 배치되는 이미지 센서.
  6. 제 1항에 있어서,
    일단이 전원 전압과 연결되고, 타단이 상기 제1 플로팅 확산 영역과 연결되고, 상기 제1 플로팅 확산 영역을 리셋(reset)시키는 리셋 트랜지스터; 및
    게이트가 상기 제1 플로팅 확산 영역과 연결되는 소스 팔로워 트랜지스터를 더 포함하고,
    상기 리셋 트랜지스터 및 상기 소스 팔로워 트랜지스터는 상기 픽셀 트랜지스터 형성 영역에 배치되는 이미지 센서.
  7. 제 1항에 있어서,
    상기 적어도 하나의 픽셀 영역은, 상기 제1 픽셀 영역과 이격되는 제2 픽셀 영역을 더 포함하고,
    상기 제2 픽셀 영역은,
    상기 기판의 내부에 배치되는 제2 반도체 광전 변환 소자;
    상기 기판의 제1 면에 배치되는 제2 플로팅 확산 영역;
    일단이 상기 제2 반도체 광전 변환 소자와 연결되고, 타단이 상기 제2 플로팅 확산 영역과 연결되는 제3 전송 트랜지스터; 및
    일단이 상기 유기 광전 변환 소자와 연결되고, 타단이 상기 제2 플로팅 확산 영역과 연결되는 제4 전송 트랜지스터를 포함하는 이미지 센서.
  8. 제 7항에 있어서,
    상기 제1 반도체 광전 변환 소자와 상기 유기 광전 변환 소자 사이에 배치되는 제1 컬러 필터; 및
    상기 제2 반도체 광전 변환 소자와 상기 유기 광전 변환 소자 사이에 배치되는 제2 컬러 필터를 더 포함하는 이미지 센서.
  9. 제1 면 및 광이 입사되고 상기 제1 면과 마주보는 제2 면을 포함하는 기판;
    상기 기판의 내부에 배치되는 제1 반도체 광전 변환 소자;
    상기 기판의 제2 면 상에 배치되는 유기(organic) 광전 변환 소자;
    상기 기판의 제1 면에 배치되는 제1 플로팅 확산 영역;
    상기 유기 광전 변환 소자와 상기 제1 플로팅 확산 영역을 전기적으로 연결하는 제1 관통 전극으로, 상기 제1 관통 전극의 일부는 상기 기판을 관통하는 제1 관통 전극;
    상기 기판의 제1 면으로부터 제1 방향으로 연장되고, 제1 면 및 상기 제1 면과 마주보고 상기 제1 관통 전극과 접하는 제2 면을 포함하는 제1 컨택; 및
    상기 기판의 제1 면으로부터 상기 제1 방향으로 연장되고, 제3 면 및 상기 제3 면과 마주보고 상기 제1 플로팅 확산 영역과 접하는 제4 면을 포함하는 제2 컨택을 포함하고,
    상기 제1 방향은, 상기 기판의 제2 면에서 상기 기판의 제1 면을 향하는 방향이고,
    상기 제1 컨택의 제1 면과 상기 제2 컨택의 제3 면은 동일 평면 상에 위치하는 이미지 센서.
  10. 제 9항에 있어서,
    일단이 상기 제1 반도체 광전 변환 소자와 연결되고, 타단이 상기 제1 플로팅 확산 영역과 연결되는 제1 전송 트랜지스터; 및
    일단이 상기 유기 광전 변환 소자와 연결되고, 타단이 상기 제1 플로팅 확산 영역과 연결되는 제2 전송 트랜지스터를 더 포함하고,
    상기 기판은, 픽셀 트랜지스터 형성 영역과 적어도 하나의 픽셀 영역을 포함하는 단위 픽셀 영역을 포함하고,
    상기 적어도 하나의 픽셀 영역은, 제1 픽셀 영역을 포함하고,
    상기 제1 반도체 광전 변환 소자와, 상기 제1 플로팅 확산 영역과, 상기 제1 및 제2 전송 트랜지스터는 상기 제1 픽셀 영역 내에 배치되는 이미지 센서.
  11. 제 10항에 있어서,
    상기 제1 전송 트랜지스터는 제1 전송 게이트를 포함하고,
    상기 제2 전송 트랜지스터는 제2 전송 게이트를 포함하고,
    상기 제1 전송 게이트는 상기 제1 반도체 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하고,
    상기 제2 전송 게이트는, 상기 제1 관통 전극 및 상기 제1 컨택을 이용하여, 상기 유기 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하는 이미지 센서.
  12. 제 10항에 있어서,
    상기 기판의 제1 면에, 상기 제1 관통 전극과, 상기 제1 및 제2 전송 트랜지스터와, 상기 제1 플로팅 확산 영역을 덮도록 배치되는 식각 정지막을 더 포함하고,
    상기 제1 컨택 및 상기 제2 컨택은 상기 식각 정지막을 관통하는 이미지 센서.
  13. 제 9항에 있어서,
    상기 기판의 제1 면에 배치되고, 상기 제1 반도체 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하는 제1 전송 게이트; 및
    상기 기판의 제1 면에 배치되고, 상기 제1 관통 전극 및 상기 제1 컨택을 이용하여, 상기 유기 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하는 제2 전송 게이트를 더 포함하고,
    상기 기판은, 픽셀 트랜지스터 형성 영역과 적어도 하나의 픽셀 영역을 포함하는 단위 픽셀 영역을 포함하고,
    상기 적어도 하나의 픽셀 영역은, 제1 픽셀 영역을 포함하고,
    상기 제1 반도체 광전 변환 소자와, 상기 제1 플로팅 확산 영역과, 상기 제1 및 제2 전송 트랜지스터는 상기 제1 픽셀 영역 내에 배치되는 이미지 센서.
  14. 제 13항에 있어서,
    일단이 전원 전압과 연결되고, 타단이 상기 제1 플로팅 확산 영역과 연결되고, 상기 제1 플로팅 확산 영역을 리셋(reset)시키는 리셋 트랜지스터; 및
    게이트가 상기 제1 플로팅 확산 영역과 연결되는 소스 팔로워 트랜지스터를 더 포함하고,
    상기 리셋 트랜지스터 및 상기 소스 팔로워 트랜지스터는 상기 픽셀 트랜지스터 형성 영역에 배치되는 이미지 센서.
  15. 제1 면 및 광이 입사되고 상기 제1 면과 마주보는 제2 면을 포함하는 기판;
    상기 기판의 내부에 배치되는 제1 반도체 광전 변환 소자;
    상기 기판의 제2 면 상에 배치되는 유기(organic) 광전 변환 소자;
    상기 기판의 제1 면에 배치되는 제1 플로팅 확산 영역;
    상기 기판의 제1 면에 배치되고, 상기 제1 반도체 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하는 제1 전송 게이트;
    상기 유기 광전 변환 소자와 연결되는 제1 관통 전극으로, 상기 제1 관통 전극의 일부는 상기 기판의 제1 면으로부터 상기 기판의 제2 면까지 연장되는 제1 관통 전극; 및
    상기 기판의 제1 면에 배치되고, 상기 제1 관통 전극을 이용하여, 상기 유기 광전 변환 소자로부터 생성된 전하를 상기 제1 플로팅 확산 영역으로 전송하는 제2 전송 게이트를 포함하는 이미지 센서.
  16. 제 15항에 있어서,
    상기 기판은, 픽셀 트랜지스터 형성 영역과 적어도 하나의 픽셀 영역을 포함하는 단위 픽셀 영역을 포함하고,
    상기 적어도 하나의 픽셀 영역은, 제1 픽셀 영역을 포함하고,
    상기 제1 반도체 광전 변환 소자와, 상기 제1 플로팅 확산 영역과, 상기 제1 및 제2 전송 게이트는, 상기 제1 픽셀 영역 내에 배치되는 이미지 센서.
  17. 제 16항에 있어서,
    일단이 전원 전압과 연결되고, 타단이 상기 제1 플로팅 확산 영역과 연결되고, 상기 제1 플로팅 확산 영역을 리셋(reset)시키는 리셋 트랜지스터; 및
    게이트가 상기 제1 플로팅 확산 영역과 연결되는 소스 팔로워 트랜지스터를 더 포함하고,
    상기 리셋 트랜지스터 및 상기 소스 팔로워 트랜지스터는 상기 픽셀 트랜지스터 형성 영역에 배치되는 이미지 센서.
  18. 제 16항에 있어서,
    상기 적어도 하나의 픽셀 영역은, 상기 제1 픽셀 영역과 이격되는 제2 픽셀 영역을 더 포함하고,
    상기 제2 픽셀 영역은,
    상기 기판의 내부에 배치되는 제2 반도체 광전 변환 소자;
    상기 기판의 제1 면에 배치되는 제2 플로팅 확산 영역;
    일단이 상기 제2 반도체 광전 변환 소자와 연결되고, 타단이 상기 제2 플로팅 확산 영역과 연결되는 제3 전송 트랜지스터; 및
    일단이 상기 유기 광전 변환 소자와 연결되고, 타단이 상기 제2 플로팅 확산 영역과 연결되는 제4 전송 트랜지스터를 포함하는 이미지 센서.
  19. 제 18항에 있어서,
    상기 제1 반도체 광전 변환 소자와 상기 유기 광전 변환 소자 사이에 배치되는 제1 컬러 필터; 및
    상기 제2 반도체 광전 변환 소자와 상기 유기 광전 변환 소자 사이에 배치되는 제2 컬러 필터를 더 포함하는 이미지 센서.
  20. 제 15항에 있어서,
    상기 기판의 제1 면으로부터 제1 방향으로 연장되고, 제1 면 및 상기 제1 면과 마주보고 상기 제1 관통 전극과 접하는 제2 면을 포함하는 제1 컨택; 및
    상기 기판의 제1 면으로부터 상기 제1 방향으로 연장되고, 제3 면 및 상기 제3 면과 마주보고 상기 제1 플로팅 확산 영역과 접하는 제4 면을 포함하는 제2 컨택을 더 포함하고,
    상기 제1 방향은, 상기 기판의 제2 면에서 상기 기판의 제1 면을 향하는 방향이고,
    상기 제1 컨택의 제1 면과 상기 제2 컨택의 제3 면은 동일 평면 상에 위치하는 이미지 센서.
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