KR20230017249A - 임의 기판으로의 대면적 iii족 질화물 반도체 물질 및 디바이스의 전사 - Google Patents

임의 기판으로의 대면적 iii족 질화물 반도체 물질 및 디바이스의 전사 Download PDF

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KR20230017249A
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타비스 제이. 앤더슨
마르코 제이. 태저
칼 디. 호바트
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더 거번먼트 오브 더 유나이티드 스테이츠 오브 아메리카, 에즈 레프리젠티드 바이 더 세크러테리 오브 더 네이비
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Abstract

자립형의 에피택셜 물질 후층(> 5 μm) 또는 헤테로구조 스택을 수득하고, 에피택셜 물질 후층 또는 스택을 임의 기판으로 전사하는 방법을 제공한다. 에피택셜 물질 후층 또는 헤테로구조 스택이 엔지니어링된 기판 상에 형성되고, 희생 층이 에피택시 물질 층과 엔지니어링된 기판 사이에 배치된다. 희생 층이 제거되면 에피택셜 물질 층은 임의 기판으로 전달될 수 있는 두꺼운 자립형 층이되고 나머지 엔지니어링 기판은 후속 물질 층 성장에 재사용 할 수 있다. 예를 들어, 물질 층은 GaN 층이고, 임의 기판에 선택적으로 결합되어 Ga-극성 또는 N-극성 GaN 층을 선택적으로 생성할 수 있다.

Description

임의 기판으로의 대면적 III족 질화물 반도체 물질 및 디바이스의 전사
본 개시는 반도체 디바이스 구조, 특히 희생 릴리즈 층(sacrificial release layer)의 사용에 의해 가능해진 박막 전사 기술(thin film transfer techniques)을 사용하여 임의의 기판 상에 에피택셜 물질 층을 포함하는 반도체 디바이스 구조의 형성에 관한 것이다.
GaN 및 관련 III-N 반도체 합금들(예를 들어, InGaN, AlGaN, InAlGaN)은 조정 가능한 직접 밴드갭(0.7 - 6.1 eV), 높은 포화 속도, 높은 이동성(high mobility) 및 높은 브레이크다운 전계(high breakdown field)에 의해 가능해진 많은 유리한 특성들을 가진다. 상기의 특성들로 인해 광전자 디바이스, 전원 스위치 및 마이크로파 트랜지스터를 비롯한 광범위한 기술 응용 분야에 적합한 디바이스들이 만들어진다. 그러나 열 관리 및 네이티브 기판(native substrate)의 비용/크기를 포함하여 중요한 기술적 문제가 남아 있다.
대면적의, 균일한, 고품질 네이티브 GaN 기판의 부족은 수직 GaN 기술의 개발뿐만 아니라 헤테로에피텍셜(heteroepitaxial) GaN 물질의 품질이 제한적이었다. GaN이 상업적으로 이용 가능 하더라도 전위 밀도(dislocation densities)는 여전히 높다 (
Figure pct00001
). 이것은 상용 GaN 디바이스가 주로 HEMT로 제한되는 주된 이유이며, HEMT는 전위의 존재로 인해 작동이 크게 저하되지는 않는다.
해군 연구소 (Naval Research Laboratory, NRL)에서 개척된 엔지니어링 기판 기술은 헤테로에피텍셜 GaN 성장에 있어서, 엔지니어링 된 열 매칭 기판을 제공함으로써 문제를 해결할 수 있었다. Kub 외, “비-단일-결정질 기판상의 단결정 물질”을 명칭으로 하는 미국 등록 특허 6,328,796; Kub 외, “복합 기판을 갖는 전자 장치”를 명칭으로 하는 미국 특허 6,497,763; Kub 외, “고성능 기판에 대한 얇은 전자 재료 및 회로의 웨이퍼 본딩”을 명칭으로 하는 미국 등록 특허 7,358,152; 및 Kub 외, “고성능 기판에 대한 얇은 전자 재료 및 회로의 웨이퍼 본딩”을 명칭으로 하는 미국 등록 특허 7,535,100을 참조한다.
향상된 열 확산을 위해 다이아몬드 기판과 GaN 트랜지스터를 통합하는 것은 활발한 연구 분야이지만 성공은 제한적이었다. 일반적인 접근법은 기판의 제거 후에 또는 형성을 통해 GaN 층의 뒷면에 직접 다이아몬드 막을 성장시키는 것을 포함한다. 기판의 제거 및 다이(die) 전사는 레이저 리프트-오프 또는 희생 핵형성 층을 사용하여 달성할 수 있다. E. A. Stach 외, "레이저 리프트 오프에 의해 사파이어 기판으로부터 분리된 자립형 GaN 박막의 구조적 및 화학적 특성" Appl. Phys. Lett. 77, 1819 (2000); Kelly 외, “수소화물 증기 상 에피택시 및 레이저 유도 리프트오프에 의한 대형 자립형 GaN 기판,” 1999 Jpn. J. Appl. Phys. 38 L217; D. J. Rogers 외, “금속 유기 기상 에피택시 및 GaN의 화학적 리프트-오프를 위한 희생 템플릿으로서 ZnO 박막의 사용,” Appl. Phys. Lett. 91, 071120 (2007); H. Goto 외, “CrN 버퍼 층을 갖는 c-사파이어 기판 상에서 성장된 GaN 에피택셜 박막의 화학적 리프트-오프,” Phys. Stat. Sol. (c) 5, No. 6, 1659?1661 (2008); 및 D. Scott Katzer 외, “육각형 SiC 기판 상에서 MBE에 의해 성장된 에피택셜 금속 β-Nb2N 박막,” 2015 Appl. Phys. Express 8 085501를 참조한다.
상기의 접근 방식에는 두 가지 중요한 단점이 있다. 첫째, 기판은 백 그라인딩 및 에칭에 의해 기계적으로 제거되어야 하며 회수될 수 없으므로 고성능 SiC 또는 GaN 기판의 사용이 비실용적으로 된다. 둘째, 다이아몬드 핵생성 및 전사 층은 일반적으로 품질이 좋지 않고 열전도율이 감소하므로 높은 열전도성 기판의 장점을 충분히 활용하지 못한다. 셋째, 두꺼운 CVD 다이아몬드에 의해 도입되는 추가 응력은 다운스트림 처리를 위한 웨이퍼 평탄도 사양을 손상시킬 수 있다. 따라서 희생 층 및 직접 결합을 사용하여 III-N 막을 다이아몬드 또는 다른 임의의 기판으로 용이하게 전사할 수 있는 대체 접근법이 중요하다.
본 출원은 2020년 5월 29일에 출원된 미국 가출원 제63/031,793호에 기초한 35 U.S.C.§119에 따른 우선권의 출원이며 우선권의 이익을 주장한다. 미국 정부는 이 발명에 대한 소유권을 갖고, 라이센스 문의는 기술 이전 사무소 US Naval Research Laboratory, Code 1004, Washington, DC 20375, USA; +1.202.767.7230; techtran@nrl.navy.mil, referencing Navy Case # 113139 로 요청할 수 있다.
본 요약은 상세한 설명에 추가로 설명되는 개념의 선택을 단순화된 형태로 소개하기 위한 것이다. 본 요약은 청구된 내용의 핵심 또는 필수 기능을 식별하기 위한 것이 아니며, 청구된 발명의 범위를 결정하는데 도움이 되는 의도로 작성된 것이 아니다. 대신에, 설명되고 청구되는 발명의 내용을 간략한 개요로서 제시할 뿐이다.
본 발명은 자립형의 에피택셜 물질 후층(freestanding thich(> 5 μm) epitaxial material layer) 또는 헤테로구조 스택을 획득하거나, 에피택셜 물질 후층 또는 스택을 임의 기판으로 전사하는 방법을 제공한다. 본 발명은 베이스 기판 층 상에 엔지니어링된 기판 층을 포함하는 재이용 가능한 기판을 얻기 위한 방법을 더 제공한다.
본 발명의 방법에서, 에피택셜 물질 후층 또는 헤테로구조 스택이 엔지니어링된 기판 상에 형성되고, 에피택셜 층과 엔지니어링된 기판 사이에 희생 층이 배치된다. 희생 층이 제거되면, 에피택셜 물질 층은 임의 기판으로 전사할 수 있는 두꺼운 자립형 층이 되고, 나머지 엔지니어링된 기판은 후속 에피택셜 층 성장에 재사용 할 수 있다.
에피택셜 물질 층은 비의도적 도핑(UID), 의도적으로 n형 또는 p형 도핑 되거나 또는 분극 도핑될(polarization doped) 수 있다. 많은 실시 예에서, III-N 물질 층은, 예를 들어 InAlGaN 막 또는 III-N 물질 또는 III-N 물질의 조합을 혼입한 헤테로구조가 될 수 있고, 예컨대 III-N 물질의 조합은 GaN, BN, InN, AlN,
Figure pct00002
(0 ≤ x ≤ 1);
Figure pct00003
(0 ≤ x ≤ 1);
Figure pct00004
(x + y + z = 1);
Figure pct00005
(0 ≤ x ≤ 1);
Figure pct00006
(0 ≤ x ≤ 1); 또는
Figure pct00007
(x + y + z = 1)가 될 수 있다. 다른 실시 예에서, 물질 층(104)은 또한 ZnN, WN, VaN, TaN, 또는 NbN과 같은 전사 금속 질화물(TMN)을 포함할 수 있다.
일 실시 예에서, III-질화물 층은 GaN 층이다. 임의 기판으로부터 GaN 층이 제거되면 임의 기판에 선택적으로 결합하여 Ga-극성 또는 N-극성 GaN 층을 생성할 수 있다.
도 1은 본 개시의 다양한 실시 예에 따라 하나 이상의 엔지니어링된 기판 층과 에피택셜 물질 층 사이에 개재된 희생 릴리즈 층(sacrificial release layer)을 포함하는 예시적인 헤테로구조를 도시하는 블록 개략도이다.
도 2a 및 도 2b는 본 개시의 하나 이상의 실시 태양들에 따라 자립형 III-질화물 구조를 형성하기 위한 방법의 태양들을 도시하는 블록 개략도들이다.
도 3a 내지 도 3e는 본 개시의 하나 이상의 실시 태양들에 따라 임의 기판 상에 에피택셜 물질 층을 형성하기 위한 방법의 태양들을 도시하는 블록 개략도들이다.
도 4는 III-N 에피택셜 물질 층의 Ga-극성 또는 N-극성이 본 개시의 하나 이상의 실시 태양들에 따라 엔지니어링될 수 있는 방법을 도시하는 블록 개략도 이다.
도 5a 및 도 5b는 본 개시의 하나 이상의 실시 태양들에 따라 임의의 고성능 기판 상에 N-극성 III-N 에피택셜 물질 층을 형성하기 위한 방법의 태양들을 도시하는 블록 개략도들이다.
도 6a 내지 도 6c는 수직 다이오드 구조의 실시예들을 도시하는 개략도 들로서, 도 6a는 자립형 GaN 수직 다이오드 구조를 도시하고, 도 6b는 순방향 바이어스(bias)에서의 전기적 측정들을 도시하며, 도 6c는 수직 다이오드 구조 상의 역방향 블로킹을 도시한다.
도 7a 내지 도 7c는 본 발명에 따라 제조된 GaN HEMT의 태양들을 도시하는 그래프(plot)들이다.
앞서 요약한 본 발명의 측면 및 특징은 다양한 형태로 구체화될 수 있다. 다음의 설명은, 일 예시로서, 태양들 및 특징들이 실용화될 수 있는 조합 및 구성을 도시한다. 설명된 태양들, 특징들 및/또는 실시 예들은 단지 일 예시들이며, 당업자는 본 개시의 범위를 벗어나지 않으면서 다른 양상들, 특징들, 및/또는 실시예들을 이용하거나 구조적 및 기능적 수정을 할 수 있다는 것이 이해된다.
본 발명은 원자적으로 평평한 표면을 생성하고, 디바이스 또는 칩 레벨에서 리프트 오프를 위해 충분히 두꺼운 릴리즈 층에 대한 대안적인 개념을 제공한다. 본 발명의 방법은 GaN 막의 형성 및 전자 장치에서 전사된 층으로서의 막들의 용도에 대한 상당한 향상을 제공한다.
SiC, Si, 사파이어, AlN과 같은 다양한 기판 상에서 GaN을 헤테로에피택셜적으로 성장시킬 수 있을 뿐만 아니라 네이티브 GaN 기판들에서 동종에피택셜적으로 성장할 수 있지만, 비-네이티브 기판들에서의 헤테로에피택셜 성장은 기판 물질과의 격자 및 열 불일치로 인해 항상 에피택셜 GaN 막의 두께와 품질을 항상 제한한다. 네이티브 GaN 기판에서 동종 에피택셜 성장의 경우에도 레이저 리프트 오프(laser liftoff) 또는 스폴링(spalling)과 같은 리프트 오프 방법은 전사된 GaN 막의 품질 및 특히 균일성을 크게 손상(compromise)시킬 수 있다. 금속 NbN 과 같은 희생 층을 사용하여 에피택셜 GaN을 전사하는 다른 방법이 존재하는 반면, 전사된 GaN 막의 실용적인 사이즈는 심각하게 제한되어 있으므로 희생 NbN 에피택셜 층 (전사될 GaN 막과 SiC 기판 사이에서 성장된)은 해당 물질의 낮은 성장 속도로 인해 매우 얇기 때문에 수백 마이크로 미터의 개별 디바이스가 이러한 방식으로 전사할 수 있다. 대조적으로, 본 발명에 따라 사용되는 것과 같은 Si계 희생 층의 두께는 훨씬 더 높을 수 있고, 또한 엔지니어링이 가능하여, 상당한 두께의 준-자립형 결정질 GaN 막(quasi-freestanding crystalline GaN films)의 칩 또는 심지어 웨이퍼 레벨의 릴리즈(wafer level release)를 허용할 수 있다.
NRL에서 개발된 엔지니어링 기판은 다른 기판에서 가능한 것보다 대략 두 배 더 두꺼운 두께를 갖는 고품질의 저응력 GaN 헤테로에피택셜 층을 성장시킬 수 있게 했다. 예를 들어, SiC 두께는 2μm인데 NRL 엔지니어링 기판은 20um의 두께이다). 차례로, Si 희생 릴리즈 층의 존재와 결합된 이 특성은, 칩 또는 웨이퍼 크기의 두꺼운 GaN 결정의 릴리즈 및 임의 기판으로의 전사를 허용한다. 본 발명에 의하면, 열 관리를 위하여 엔지니어링 기판으로부터 릴리즈된 GaN을 다이아몬드 상으로 전사하는 것이 가능해진다.
이하에서 더욱 상세히 설명되는 바와 같이, 본 발명은 종래의 방법을 사용하여 이전에 수득 가능했던 것보다 두께 및 축 방향 모두 큰 에피택셜 물질 층을 제조하는 방법을 제공한다. 에피택셜 물질 층은 엔지니어링된 기판 상에서 성장한 다음, 희생 릴리즈 층을 통해 엔지니어링된 기판으로부터 릴리즈된다. 실시예들에서, 본 발명에 따라 제조된 릴리즈된 에피택셜 물질 층은 자립형 물질 층으로서 남아있는 반면, 다른 실시예들에서, 릴리즈된 에피택셜 물질 층은 전자 디바이스의 일부로서 다이아몬드와 같은 다른 기판으로 전사될 수 있다.
도 1의 블록 개략도는 본 발명에 따른 두꺼운 대면적 에피택셜 물질 샘플을 제작하는 공정에 사용될 수 있는 예시적인 층 구조를 도시한다.
도 1에 예시된 바와 같이, 예시적인 층 구조는 베이스 기판(101), 베이스 기판(101)의 윗면(upper) 상에 성장된 하나 이상의 엔지니어링 기판 층(102), 엔지니어링 기판 층(102)의 윗면 상에 성장된 희생 릴리즈 층(103), 및 희생 릴리즈 층(103)의 윗면 상에 성장된 에피택셜 물질 층(104)을 포함한다.
층(layer)들(101, 102, 103 및 104)은 또한 도면에서 "층1", "층2", "층3" 및 "층4"로 라벨링 되고, 후속 도면에 도시된 대응하는 층들은 또한 "층1" 등으로 표기될 것이며, 도 1과 관련하여 여기에 설명된 것과 동일한 구조를 갖거나 동일한 물질로 구성될 수 있다. 추가의 층들(예를 들어, 도 3b에 도시된 “층5”)은 도면에 도시된 층들에 대하여 설명된 바와 같은 구조 또는 물질을 갖는다.
따라서, 본 발명에 따른 방법에 사용하기 위한 층상 구조에서, 베이스 기판(101)은 GaN에 대한 열적 정합을 갖는 임의의 적합한 물질일 수 있다. 일 실시 예에서, 베이스 기판(101)은 다결정(polycrystalline) AlN일 수 있지만, 당업자는 다른 물질도 사용될 수 있다는 것을 쉽게 인식할 것이다.
엔지니어링된 기판 층(102)은 접합된 계면(interface)의 강화된 강도를 향상시킬 수 있는 임의의 적절한 금속 및/또는 절연성 물질일 수 있다.
희생 릴리즈 층(103)은 전형적으로 GaN 에피택셜 성장을 위한 핵생성 표면을 제공하는 (111) Si 층이다. 다양한 실시 예에서, 희생 릴리즈 층(103)은 III-N 성장을 위한 에피택셜 템플릿(template)으로서 엔지니어링 기판 기술에 이용되는 Si 중간층(interlayer)이며, 엔지니어링된 기판 스택의 표면에 웨이퍼 본딩에 의해 형성되지만, 다른 실시 예에서 임의의 적절한 물질이 희생 릴리즈 층에 사용될 수 있다.
물질 층(104)은 다양한 형태 중 어느 하나를 취할 수 있다. 비의도적 도핑 (UID), 의도적 n 형 또는 p 형 도핑, 또는 분극 도핑이 될 수 있다. 다양한 실시 예에서, III-N 물질 층, 예를 들어 III-N 물질 또는 III-N 물질의 조합을 혼합한 InAlGaN 막 또는 II-N 물질을 혼합한 헤테로구조, 또는 예컨대 GaN, BN, InN, AlN,
Figure pct00008
(0 ≤ x ≤ 1);
Figure pct00009
(0 ≤ x ≤ 1);
Figure pct00010
(x + y + z = 1);
Figure pct00011
(0 ≤ x ≤ 1);
Figure pct00012
(0 ≤ x ≤ 1); 또는
Figure pct00013
(x + y + z = 1)와 III-N 물질을 혼합한 형태 중 어느 하나가 될 수 있다. 다른 실시 예들에서, 물질 층(104)은 또한 ZnN, WN, VaN, TaN, 또는 NbN과 같은 전사 금속 질화물(TMN)을 더 포함할 수 있다. 상기 언급된 물질 중 적어도 하나를 포함하는 물질 층은 본 개시의 범위 내에 있는 것으로 간주된다.
도 1에 도시된 것과 같은 층 구조의 성장 후에, 도 2a 내지 도 2b 및, 도 3a 내지 도 3e에 도시된 바와 같이, 활성 구조는 반도체 제품(device applications)에 사용하기 위해 층상(layered) 스택에서 릴리즈될 (released) 수 있다.
수직 전력 반도체 제품(device applications)에서, 기판 저항을 최소화하는 것이 바람직하다. 릴리즈 층을 습식, 건식 또는 증기 에칭함으로써, 도 2a 및 도 2b에 도시된 바와 같이, 자립형 III-N 디바이스 구조가 형성될 수 있다. 본 개시의 실시 예에서, 자립형 에피택셜 물질 후층(>5μm)(204)은, 도 2b에 도시된 것과 같이, 전술한 층 구조로부터 희생 릴리즈 층(203)을 에칭함으로써 층들 1, 2, 3 및 4로부터 형성된 층들(201, 202, 203 및 204)을 포함하는 도 2a에 도시된 것과 같은 층 구조로부터 수득될 수 있다. 에칭은 습식 에칭 또는 XeF2 건식 에칭과 같은 임의의 적절한 에칭 공정에 의해 수행될 수 있다.
에칭 후, 에피택셜 물질 층(204)은 스택으로부터 릴리즈되어, 약 300W/mK 보다 큰 열전도율을 갖는 다이아몬드 층과 같은 유리한 특성을 갖는 임의 기판 상에 전사될 수 있거나 자립형 수직 디바이스를 형성하는데 사용될 수 있는 자립형 에피택셜 물질 층을 형성한다. 종래 기술은, 엔지니어링된 기판 기술을 가능하게 하도록 원래 설계 및 개발되어 희생 릴리즈 층으로 사용되도록 용도가 변경된 엔지니어링된 층의 존재와, 본 발명에 따라 제조될 수 있는 바와 같이 두께, 열 응력이 없는 에피택셜 층들의 존재를 동시에 허용하지 않는다. 또한, 나머지 베이스 기판 층(201) 및 엔지니어링 기판 층(202)은 재이용 가능한 기판을 형성하고, 다시 희생 릴리즈 층 및 그 위에 성장된 새로운 에피택셜 물질 층을 가질 수 있다.
다른 예에서, 에피택셜 물질 층을 고성능 기판, 예컨대 높은 열전도성을 위한 다이아몬드 또는 디바이스가 제조될 궁극적인 용도에 적합한 임의의 다른 기판 상에 배치하는 것이 바람직하다. 도 3a 내지 도 3e의 블록 개략도에 의해 예시된 이 실시 예에서, 에피택셜 물질 층은 스택으로부터 릴리즈된 후 임의의 기판으로 전사될 수 있다.
따라서, 본 실시 예에서, 도 3a에 도시된 층(301, 302, 303 및 304)들을 포함하는 층상 스택은 도 3b에 도시된 바와 같이, 에피택셜 물질 층(304)의 윗면 상에 형성된 임시 캐리어 층(305)에 결합된다. 임시 캐리어 층(305)의 접합(bonding)은 중합체, 산화물, 금속, 또는 직접 결합을 사용하는 것과 같은 임의의 적절한 수단에 의해 달성될 수 있다. 임시 캐리어 층이 에피택셜 물질 층에 접합된 후, 도 3c에 도시된 바와 같이, 임시 캐리어 층(305)이 결합된 에피택셜 물질 층(304)은 예를 들어, 습식, 건식 또는 증기 에칭에 의해 희생 릴리즈 층(303)을 제거함으로써 릴리즈되어, 본 발명에 따라 다른 기판으로 전사될 수 있는 자립형 에피택셜 물질 층을 형성한다.
다음 단계에서, 도 3d에 도시된 바와 같이, 에피택셜 물질 층(304) 및 임시 캐리어 층(305)은, 예를 들어 낮은 계면 손상을 갖는 직접 결합을 통해, 임시 캐리어 층으로부터 에피택셜 물질 층(304)의 반대쪽 표면 상의 임의 기판(306)에 결합될 수 있다. 결합될 임의 기판은 다이아몬드 또는 다중층을 포함하는 엔지니어링된 기판과 같이 에피택셜 물질 층(304)이 사용되는 용도(application)에 적합한 임의 기판일 수 있다.
마지막으로, 도 3e에 도시된 바와 같이, 임시 캐리어 층(305)은, 예를 들어 습식 에칭 또는 임의의 다른 적절한 수단에 의해 제거되어, 최종 구조로서 임의 기판(306) 상에 에피택셜 물질 층(304)을 남긴다.
다른 실시 예에서, 에피택셜 물질 층은 임시 캐리어 웨이퍼에 접합되는 대신에 고성능 기판에 직접 접합될 수 있다. 고성능 기판을 릴리즈 에피택셜 물질 층의 윗면 또는 아랫면에 선택적으로 접합함으로써, 생성된 구조물 (resulting structure) 의 극성을 제어할 수 있다. 예를 들어, 에피택셜 물질 층이 GaN인 경우, 실리콘 상의 에피택셜 물질 층의 성장은 Ga-극성 상부면(top surface)을 갖는 III-N 층을 초래한다. 그러나 N-극성 디바이스는 낮은 전기 접촉 저항, 강력한 백-배리어(back-barrier) 및 향상된 확장성(scalability)으로 인해 밀리미터파(mm-wave) HEMT 기술에 사용하는 것이 종종 선호된다.
도 4의 블록 개략도는 임의 기판(예를 들어, 약 300W/mK 보다 큰 열전도도를 갖는 다이아몬드)이 임시 캐리어 웨이퍼 대신에 Ga-polar III-N 에피택셜 물질 층에 접합되는 실시 예를 도시한다. 결과적으로, 엔지니어링된 층이 제거되면 임의 기판 상에 역 극성 (N-극성) III-N 에피택셜 물질이 생성 될 수 있다. 두 가지 접근 방식 모두 계면(interfacial) 층을 최소화하거나 제거하는 것과 동시에 III-N 층의 두께와 칩 크기를 최대화 할 수 있다.
도 5a 및 도 5b는 임의 기판 상에 N-극성 III-N 구조를 선택적으로 형성하기 위해 본 발명의 방법이 사용될 수 있는 방법을 추가로 도시한다.
도 5a 및 도 5b에 도시된 바와 같이, 베이스 기판(501), 엔지니어링 기판(502), 희생 릴리즈 층(503) 및 III-질화물 층(504)을 포함하는 층 구조(도 5a)는 도 1에 대해 전술한 바와 같이 성장할 수 있다. III-질화물 층(504)의 Ga-면은 임의의 고성능 기판(505)에 접합되고, 이어서 도 5b에 도시된 바와 같이 N-극성 표면에 남는, 희생 릴리즈 층(503)의 습식 에칭에 의해 구조로부터 릴리즈된다. 대안적으로, 전술한 도 3b 내지 도 3e에 도시된 바와 같이, 릴리즈된 N-극성 III-질화물 층(304)은 임의 기판(306) 상에 실장 되어, 임시 캐리어의 제거시 Ga-극성 구조를 초래할 수 있다. 당업자는 동일한 절차가 다른 III-질화물 또는 TMN 물질로부터 N-극성 물질 층을 제조하는데 사용될 수 있다는 것을 쉽게 인식할 것이다.
본 개시의 일 실시 예에 따라 제조된 두꺼운 III-N 막을 전자 디바이스에 통합하고 성능을 평가할 수 있다.
본 개시의 일 실시 예에 따르면, 도 6a에 도시된 것과 같은 자립형 GaN 수직 다이오드가 제조되었고, 여기서 다이오드는 그 윗면 상에 n-에피택셜 GaN 층(602)을 갖는 n+ 에피택셜 GaN 층(601)을 포함하고, 상기 다이오드는 n+ GaN 층(601)의 뒷면 상에 후면 접점(603) 및 n-GaN 층(602)의 윗면 상에 상부 접점(604)을 더 포함한다. 이 구조의 성능의 평가와 관련하여, 평가 결과를 자립형 GaN 쇼트키 다이오드(Schottky diode)의 순방향 바이어스 및 역방향 차단 전압에 대하여 도 6b에 그래프로 나타낼 수 있다.
본 발명에 의해 도입된 주요한 새로운 특징은 임의 기판 상에 상당한 두께(> 5μm)를 갖는 에피택셜 물질 층을 생성할 수 있다는 것이다. 일 실시 예에서, 50μm 두께의 GaN 에피층(epilayer)이 기판으로부터 릴리즈되면, 준-자립형 GaN 웨이퍼(quasi-freestanding GaN wafer)가 이러한 접근법으로 생성되고, 이어서 임의 기판 상으로 전사된다. 현존하는 대체 기술 중 어느 것도 이러한 기능을 달성할 수 없다.
본 발명의 제조 접근법은 몇 가지 장점을 갖는다. 일 실시 예에서, 타겟 기판은 높은 열전도성 단결정 또는 다결정 다이아몬드일 수 있으며, 단결정 또는 다결정 다이아몬드의 열팽창 계수는 너무 커서 에피택셜 GaN을 직접 성장시킬 수 없다. 이러한 GaN-on-다이아몬드 구조는 릴리즈된 준-자립형 GaN 층의 N-극성 및 Ga-극성 측면에서의 다이아몬드 성장에 의해 달성될 수 있다. 또 다른 접근법은 웨이퍼 접합 또는 칩 또는 웨이퍼 스케일 상에 유사한 전사 접근에 의해 다이아몬드 기판에 접합하는 것이다.
본 발명에 따라 두꺼운 CVD 다이아몬드 기판으로 전사되는 두꺼운 GaN 층을 혼입(incorporating)하는 GaN HEMT는 다른 물질 상의 GaN 디바이스(소자)에 비해 상당히 우수한 온도 관리(temperature management)를 제공한다.
도 7a 내지 도 7c의 그래프는 본 개시의 다양한 실시 예에 따른 우수한 성능을 도시한다.
도 7a의 그래프는 Si 기판 상에 GaN 층을 갖는 HEMT(GaN-on-Si HEMT)의 온도 및(vs.) 다이아몬드 기판 상에 두꺼운 GaN 층을 갖는 HEMT(GaN-on-Diamond HEMT)의 온도를 비교하고, GaN-on-Diamond HEMT가 GaN-on-Si HEMT와 비교하여 소정의 시간에 상당히 더 낮은(최대 6X 더 낮은) 온도를 나타냄을 도시한다.
도 7a의 그래프는 실리콘(샘플 A) 및 다이아몬드(샘플 B) 기판 상의 GaN HEMT의 평균 열 감쇠를 비교한다. 열 감쇠 시간 상수 τ는 샘플 B에 대해 약 한 자릿수 더 낮아, 해당 샘플에 대해 훨씬 더 빠른 냉각 속도를 확인할 수 있다. 다이아몬드 기판의 열전도율이 높고 샘플 B에서 GaN과 다이아몬드 사이의 장벽의 열 경계 저항 (TBR)이 향상되었기 때문이다. 도 7b는 시뮬레이션을 통해 일시적(transient) 스위칭 중 평균 온도에 대한 TBR (20m2K/ GW에서 0으로)을 개선하는 효과를 보여줍니다. 이 효과는 샘플 GaNDi-2의 훨씬 더 높은 품질의 경계층이 전력 수준의 두 배에서도 드레인 액세스 평균 온도와 열 경계 저항을 현저히 낮추는 두 세대의 GaN-on-Diamond 기술 (도 7c)을 비교할 때 특히 두드러진다. Marko J. Tadjer et al., "일시적 열반사율 이미징으로 PDCmax = 56 W/mm 에서 TAVG = 176°C으로 측정한 GaN-On-Diamond HEMT 기술," IEEE Electron Device Letters, vol. 40, no. 6, pp. 881-884, June 2019을 참고할 수 있다.
본 개시를 통해 특정 실시 예, 측면 및 특징이 설명되고 예시되었지만, 당업자는 본 명세서에 설명된 본 발명이 단지 그러한 실시 예, 측면 및 특징에 한정되는 것이 아니라 본 명세서에서 설명되고 청구되는 기본 발명의 사상 및 범위 내에 있는 임의의 및 모든 변형 및 대안적인 실시 예를 고려한다는 것을 쉽게 이해할 것이다. 본 출원은 본원에 기술되고 청구된 기본 발명의 사상 및 범위 내의 임의의 및 모든 변형을 고려하며, 상기의 모든 변형 및 대안적인 실시 예는 본 개시의 범위 및 정신 내에 있는 것으로 간주된다.

Claims (12)

  1. 임의의 수용 기판 상에 에피택셜 물질 후층(thick epitaxial material layer)을 제조하는 방법에 있어서,
    베이스 기판을 제공하는 단계;
    상기 베이스 기판의 상부 표면 상에 엔지니어링된 기판을 형성하는 단계;
    상기 엔지니어링된 기판의 상부 표면 상에 희생 릴리즈 층을 형성하는 단계;
    상기 희생 릴리즈 층의 상부 표면 상에 에피택셜 물질 후층을 형성하는 단계;
    상기 에피택셜 물질 후층의 상부 표면 상에 임시 캐리어 층을 접합하는 단계;
    자립형 물질 층을 형성하기 위하여 상기 희생 릴리즈 층을 제거하는 단계;
    상기 자립형 물질 층의 하부 표면을 수용 기판에 접합하는 단계; 및
    상기 자립형 물질 층의 상부 표면으로부터 상기 임시 캐리어 층을 제거하는 단계 - 이에 의해 상기 에피택셜 물질 후층이 상기 수용 기판상에 위치함- 를 포함하는,
    임의의 수용 기판 상에 에피택셜 물질 후층을 제조하는 방법.
  2. 제 1 항에 있어서, 상기 에피택셜 물질 층은 III-질화물 물질 층인,
    임의의 수용 기판 상에 에피택셜 물질 후층을 제조하는 방법.
  3. 제 1 항에 있어서, 상기 에피택셜 물질 층은 전사 금속 질화물 물질 층인,
    임의의 수용 기판 상에 에피택셜 물질 후층을 제조하는 방법.
  4. 제 1 항에 있어서, 상기 에피택셜 물질 층은 III-N 물질 또는 III-N 물질의 조합을 혼합한 헤테로구조인,
    임의의 수용 기판 상에 에피택셜 물질 후층을 제조하는 방법.
  5. 제 1 항에 있어서, 상기 에피택셜 물질 층은 5 μm 보다 큰 두께를 갖는,
    임의의 수용 기판 상에 에피택셜 물질 후층을 제조하는 방법.
  6. 제 1 항에 있어서, 상기 수용 기판은 300W/mK 보다 큰 열전도율을 갖는 다이아몬드층인,
    임의의 수용 기판 상에 에피택셜 물질 후층을 제조하는 방법.
  7. 제 1 항에 있어서, 상기 수용 기판은 엔지니어링된 기판인,
    임의의 수용 기판 상에 에피택셜 물질 후층을 제조하는 방법.
  8. 제 1 항에 있어서, 상기 에피택셜 물질 층은 GaN 층이고, 상기 수용 기판 상의 상기 GaN 층은 Ga-극성인,
    임의의 수용 기판 상에 에피택셜 물질 후층을 제조하는 방법.
  9. 수용 기판 상에 N-극성 III-N 또는 전사 금속 질화물(transition metal nitride, TMN) 물질 후층(thick material layer)을 얻기 위한 방법에 있어서,
    베이스 기판을 제공하는 단계;
    상기 베이스 기판의 상부 표면 상에 엔지니어링된 기판을 형성하는 단계;
    상기 엔지니어링된 기판의 상부 표면 상에 희생 릴리즈 층을 형성하는 단계;
    상기 희생 릴리즈 층의 상부 표면 상에 에피택셜 III-N 또는 TMN 물질 후층을 형성하는 단계:
    상기 에피택셜 III-N 및 TMN 물질 후층의 상부 표면 상에 수용 기판을 결합하는 단계; 및
    자립형 N-극성 III-N 또는 TMN 물질 층을 형성하기 위하여 상기 희생 릴리즈 층을 제거하는 단계를 포함하는,
    수용 기판 상에 N-극성 III-N 또는 TMN 물질 후층을 얻기 위한 방법.
  10. 제 9 항에 있어서, 상기 III-N 또는 TMN 물질 층은 5 μm 보다 큰 두께를 갖는,
    수용 기판 상에 N-극성 III-N 또는 TMN 물질 후층을 얻기 위한 방법.
  11. 제 9 항에 있어서, 상기 수용 기판은 300W/mK 보다 큰 열전도율을 갖는 다이아몬드층인,
    수용 기판 상에 N-극성 III-N 또는 TMN 물질 후층을 얻기 위한 방법.
  12. 제 9 항에 있어서, 상기 수용 기판은 엔지니어링된 기판인,
    수용 기판 상에 N-극성 III-N 또는 TMN 물질 후층을 얻기 위한 방법.
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