KR20230016724A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents
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Abstract
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시 예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 및 상기 인터포저 상에 배치되며, 서로 반대하는 제1 면 및 제2 면을 갖는 실리콘 기판, 상기 실리콘 기판의 상기 제1 면에 구비되며 회로 층을 갖는 활성화 층, 및 상기 실리콘 기판의 상기 제2 면으로부터 기 설정된 깊이를 갖도록 두께 방향으로 연장하는 복수 개의 열 전달 플러그들을 갖는 반도체 장치를 포함한다.
Description
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 복수 개의 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 패키지를 구성하는 애플리케이션 프로세서(Application processor, AP)는 시스템의 성능을 증가함에 따라, 소모전력이 지속적으로 증가하는 추세이다. 애플리케이션 프로세서의 소모전력이 증가함에 따라, 발열에 대한 문제 해결의 필요성이 증가하고 있다. 기존의 발열 문제를 해소하기 위한 방열판(Heat sink)의 경우 애플리케이션 프로세서의 상단에 부착되기 때문에 발열이 직접적으로 발생하는 발열부(Hot spot)와는 물리적인 거리가 멀다는 한계가 있다.
본 발명의 일 과제는 수직 방향으로 열 전달 성능을 증가시키기 위한 열 전달 플러그 구조물을 갖는 반도체 장치를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시 예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 및 상기 인터포저 상에 배치되며, 서로 반대하는 제1 면 및 제2 면을 갖는 실리콘 기판, 상기 실리콘 기판의 상기 제1 면에 구비되며 회로 층을 갖는 활성화 층, 및 상기 실리콘 기판의 상기 제2 면으로부터 기 설정된 깊이를 갖도록 두께 방향으로 연장하는 복수 개의 열 전달 플러그들을 갖는 반도체 장치를 포함한다.
예시적인 실시예들에 있어서, 상기 실리콘 기판의 상기 제2 면 상에 구비되고 열을 방출하기 위한 복수 개의 방열 핀들을 갖는 방열판을 더 포함한다.
예시적인 실시예들에 있어서, 상기 방열판은 열 계면층에 의해 상기 반도체 장치와 부착된다.
예시적인 실시예들에 있어서, 상기 열 전달 플러그는 구리(Cu), 알루미늄(Al), 텅스텐(W), 금(Au), 은(Ag) 중에서 선택된 적어도 어느 하나를 포함한다.
예시적인 실시예들에 있어서, 상기 깊이는 500㎛ 내지 650㎛의 범위 이내에 있다.
예시적인 실시예들에 있어서, 상기 열 전달 플러그는 원통형의 형상이고 상기 열 전달 플러그는 80㎛ 내지 150㎛의 범위 이내의 직경을 갖는다.
예시적인 실시예들에 있어서, 상기 열 전달 플러그는 상기 활성화 층으로부터 10㎛ 내지 100㎛의 범위 이내의 거리만큼 이격된다.
예시적인 실시예들에 있어서, 상기 열 전달 플러그들은 350㎛ 내지 450㎛의 범위 이내의 간격만큼 서로 이격 배치된다.
예시적인 실시예들에 있어서, 상기 열 전달 플러그들은 상기 활성화 층의 열을 발생시키는 발열부 상에 중첩되는 제1 그룹의 플러그들 및 상기 발열부의 외측 영역에 중첩되는 제2 그룹의 플러그들을 포함하고, 상기 제1 그룹의 플러그들 사이의 이격 거리는 상기 제2 그룹의 플러그들 사이의 이격 거리보다 작다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 상기 인터포저 상에 배치되며, 서로 반대하는 제1 면 및 제2 면을 갖는 실리콘 기판, 상기 실리콘 기판의 상기 제1 면에 구비되며 회로 층을 갖는 활성화 층, 및 상기 실리콘 기판의 상기 제2 면으로부터 기 설정된 길이를 갖도록 연장하는는 복수 개의 열 전달 플러그들을 갖는 반도체 장치, 상기 실리콘 기판의 상기 제2 면 상에 구비되고 열을 방출하기 위한 복수 개의 방열 핀들을 갖는 방열판, 및 상기 실리콘 기판 및 상기 방열판 사이에 구비되어 접착력을 향상시키기 위한 계면층을 포함한다.
예시적인 실시 예들에 따르면, 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 및 상기 인터포저 상에 배치되며, 서로 반대하는 제1 면 및 제2 면을 갖는 실리콘 기판, 상기 실리콘 기판의 상기 제1 면에 구비되며 회로 층을 갖는 활성화 층, 및 상기 실리콘 기판의 상기 제2 면으로부터 기 설정된 깊이를 갖도록 두께 방향으로 연장하는 복수 개의 열 전달 플러그들을 갖는 반도체 장치를 포함한다.
이에 따라, 상기 반도체 장치의 상기 실리콘 기판에 구비된 상기 열 전달 플러그는 상기 활성화 층의 발열부(Hot spot)으로부터 보다 가까운 거리에서 열을 전달 받아 상기 활성화 층을 냉각시킬 수 있다. 또한, 상기 열 전달 플러그는 상기 반도체 장치로부터 주변 반도체 장치들로 열이 전달되는 것을 감소시켜 시스템 전체의 발열 문제를 감소시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 2의 반도체 장치 내부의 열 전달을 나타내는 도면이다.
도 4는 열 전달 플러그와 활성화 층 사이의 간격에 따른 열 전달 계수를 나타내는 그래프이다.
도 5는 도 2의 B-B'라인을 따라 절단한 단면도이다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 16은 도 15의 C 부분을 나타내는 확대 단면도이다.
도 17은 도 16의 E-E'라인을 따라 절단한 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 2의 반도체 장치 내부의 열 전달을 나타내는 도면이다.
도 4는 열 전달 플러그와 활성화 층 사이의 간격에 따른 열 전달 계수를 나타내는 그래프이다.
도 5는 도 2의 B-B'라인을 따라 절단한 단면도이다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 16은 도 15의 C 부분을 나타내는 확대 단면도이다.
도 17은 도 16의 E-E'라인을 따라 절단한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다. 도 3은 도 2의 반도체 장치 내부의 열 전달을 나타내는 도면이다. 도 4는 열 전달 플러그와 활성화 층 사이의 간격에 따른 열 전달 계수를 나타내는 그래프이다. 도 5는 도 2의 B-B'라인을 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 반도체 패키지(10)는 인터포저(20), 인터포저(20) 상에 배치되는 반도체 장치(100) 및 제2 반도체 장치(101)를 포함할 수 있다. 또한, 반도체 패키지(10)는 인터포저(20)가 배치되는 패키지 기판(30)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 장치일 수 있다. 예를 들면, 반도체 패키지(10)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 반도체 장치(10)은 로직 반도체 장치 또는 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 인터포저(20)는 패키지 기판(30) 상에 실장될 수 있다. 인터포저(20)는 패키지 기판(30) 상에 도전성 연결 부재들로서의 솔더 범프들(22)을 매개로 하여 실장 될 수 있다. 인터포저(20)의 평면적은 패키지 기판(30)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 인터포저(20)는 패키지 기판(30)의 영역 내에 배치될 수 있다. 예를 들면, 인터포저(20)는 20mm×30mm 또는 그 이상의 면적을 가질 수 있다.
인터포저(20)는 내부에 관통 형성된 복수 개의 관통 전극들(24)을 포함하는 실리콘 인터포저일 수 있다. 관통 전극(24)은 관통 실리콘 비아(TSV)를 포함할 수 있다. 관통 전극(24)은 반도체 기판(26)을 수직 관통하도록 구비될 수 있다. 관통 전극(24)의 일단부는 배선층(28)의 인터포저 재배선들(29)과 전기적으로 연결될 수 있다.
이와 다르게, 인터포저(20)는 내부에 형성된 복수 개의 재배선들을 갖는 재배선 인터포저일 수 있다. 상기 재배선 인터포저는 반도체 장치들(100, 101) 사이의 고밀도 인터커넥션을 제공할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(30)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(30)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
패키지 기판(30), 인터포저(20), 반도체 장치(100), 및 제2 반도체 장치(101)의 사이는 밀봉 부재에 의해 밀봉될 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
반도체 장치(100)는 인터포저(20) 상에 배치될 수 있다. 제2 반도체 장치(101)는 인터포저(20) 상에 반도체 장치(100)와 이격되도록 배치될 수 있다. 반도체 장치들(100, 101)은 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(20) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 장치들(100, 101)은 칩 패드들(142)이 형성된 활성면이 인터포저(20)를 향하도록 인터포저(20) 상에 실장될 수 있다. 반도체 장치들(100, 101)의 칩 패드들(142)은 도전성 연결 부재들로서의 도전성 범프들(144)에 의해 인터포저(20)의 본딩 패드들(23)과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프들(144)은 마이크로 범프(uBump)를 포함할 수 있다.
반도체 장치(100)는 애플리케이션 프로세서(Application processor, AP)를 포함할 수 있다. 상기 애플리케이션 프로세서는 스마트 폰 등의 이동통신 단말기에서 각종 응용프로그램 구동과 그래픽 처리 등을 담당하는 핵심 시스템 반도체를 의미할 수 있다. 상기 애플리케이션 프로세서는 컴퓨터의 중앙 처리 장치와 달리 그래픽 처리 장치(GPU), 통신 칩, 센서, 디스플레이, 멀티미디어 등의 여러 기능을 하나로 합친 SoC(System on chip)로 만들어질 수 있다. 이와 다르게, 반도체 장치(100)는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 반도체 장치(100)는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치일 수 있다.
예시적인 실시예들에 있어서, 반도체 장치(100)는 실리콘 기판(110), 활성화 층(120) 및 배선층(130) 및 복수 개의 열 전달 플러그들(200)을 포함할 수 있다.
활성화 층(120)은 내부에 회로 층을 포함할 수 있다. 상기 회로 층은 내부에 복수 개의 회로 패턴(122)을 포함할 수 있다. 상기 회로 패턴(122)은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴(122)은 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 통하여 실리콘 기판(110) 상에 형성될 수 있다.
활성화 층(120)의 두께는 20㎛ 내지 100㎛의 범위 이내에 있을 수 있다. 활성화 층(120)은 반도체 장치의 종류에 따라 달라질 수 있다. 예를 들면, 활성화 층(120)는 애플리케이션 프로세서(Application processor, AP)를 구동시키기 위한 회로 패턴(122)을 포함할 수 있다. 활성화 층(120)은 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 통신 칩, 센서, 디스플레이, 멀티미디어 등의 여러 기능을 하나로 합친 SoC(System on chip)를 구동시키기 위한 집합체일 수 있다. 이와 다르게, 활성화 층(120)은 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC를 구동시키기 위한 집합체일 수 있다. 예를 들면, 활성화 층(120)은 적어도 하나의 상기 메모리칩을 포함하는 메모리 구조체일 수 있다.
예시적인 실시예들에 있어서, 실리콘 기판(110)은 서로 반대하는 제1 면(112) 및 제2 면(114)을 구비할 수 있다. 활성화 층(120)은 실리콘 기판(110)의 제1 면(112)에 구비될 수 있다. 실리콘 기판(110)은 실리콘 기판(110)의 제1 면(112)에 위치하는 활성화 층(120)에서 발생하는 열(H)을 실리콘 기판(110)의 제2 면(114)에 위치하는 열 계면층(400) 또는 방열판(300)으로 전달할 수 있다. 따라서, 실리콘 기판(110)은 활성화 층(120)을 냉각 시켜, 활성화 층(120)에서 발생하는 열적 부담을 해소할 수 있다.
배선층(130)은 실리콘 기판(110)의 제1 면(112)에 형성될 수 있다. 배선층(130)은 후공정(back-end-of-line)이라 불리는 배선 공정에 의해 실리콘 기판(110)의 제1 면(112) 상에 형성될 수 있다. 배선층(130)은 복수 개의 절연막들(132) 및 절연막들(132) 내에 구비되는 배선들(134)을 형성할 수 있다. 예를 들면, 절연막(132)은 폴리머, 유전막 등을 포함할 수 있다. 구체적으로, 절연막(132)은 폴리이미드(PI), 산화납(PbO), 폴리히드록시스티렌(PHS), 노볼락(NOVOLAC) 등을 포함할 수 있다. 절연막(132)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
배선(134)은 절연막(132)의 일부 및 절연막(132) 상의 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 배선(134)의 적어도 일부는 상기 개구를 통해 다른 층의 배선(134)과 직접 접촉할 수 있다. 배선(134)의 적어도 일부는 회로 패턴(122)과 전기적으로 연결될 수 있다. 예를 들면, 상기 배선(134)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 열 전달 플러그들(200)은 상기 실리콘 기판(110)의 제2 면(114)으로부터 기 설정된 깊이(D1)를 갖도록 두께 방향으로 삽입되어 구비될 수 있다. 상기 기 설정된 깊이(D1)는 제1 길이(D1)를 가질 수 있다. 열 전달 플러그(200)는 활성화 층(120)에서 발생하는 열(H)을 실리콘 기판(110)의 제2 면(114)으로 전달할 수 있다.
열 전달 플러그(200)는 열 전도율이 높은 물질을 포함할 수 있다. 예를 들면, 열 전달 플러그(200)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 금(Au), 은(Ag) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
열 전달 플러그(200)는 기 설정된 깊이(D1)로 상기 실리콘 기판(110)의 두께 방향으로 연장될 수 있다. 상기 기 설정된 깊이(D1)는 500㎛ 내지 650㎛의 범위 이내에 있을 수 있다. 따라서, 열 전달 플러그(200)는 활성화 층(120)에서 발생되는 열(H)을 상기 기 설정된 깊이(D1)만큼 이동시킬 수 있다. 상기 기 설정된 깊이(D1)가 길어짐으로써, 열 전달 플러그(200)는 활성화 층(120)으로부터 발생하는 열(H)을 보다 효율적으로 실리콘 기판(110)의 제2 면(114)으로 전달할 수 있다.
열 전달 플러그(200)는 활성화 층(120)으로부터 제2 거리(D2)만큼 이격되어 배치될 수 있다. 상기 제2 거리(D2)가 작을수록 열 전달 플러그(200)는 활성화 층(120)으로부터 더 많은 열을 실리콘 기판(110)의 제2 면(114)으로 이동시킬 수 있다.
도 4에 도시된 바와 같이, 제2 거리(D2)가 증가함에 따라, 열 전달 플러그(200)의 열 전달 계수(W/mK)는 감소할 수 있다. 상기 제2 거리(D2)가 0 내지 650㎛의 범위에서 변화함에 따라, 상기 열 전달 플러그(200)의 열 전달 계수(W/mK)는 149W/Mk 내지 200W/mK의 범위에서 변화할 수 있다.
열 전달 플러그(200)와 활성화 층(120)이 접촉되는 경우, 반도체 장치(100)의 내부에서 커플링(Coupling), 쇼트(Short) 등의 문제가 발생할 수 있기 때문에, 열 전달 플러그(200)와 활성화 층(120)은 제2 거리(D2)만큼 이격되도록 형성될 수 있다. 상기 제2 거리(D2)가 600㎛ 이상인 경우, 열 전달 플러그(200)가 충분한 열(H)을 전달하지 못할 수 있다.
예를 들면, 상기 제2 거리(D2)는 10㎛ 내지 100㎛의 범위 이내에 있을 수 있다. 상기 제2 거리(D2)가 15㎛ 내지 25㎛인 경우, 열 전달 플러그(200)는 커플링(Coupling), 쇼트(Short)의 문제를 방지하면서 더 많은 열(H)을 활성화 층(120)으로부터 실리콘 기판(110)의 제2 면(114)으로 이동시킬 수 있다.
열 전달 플러그(200)는 반도체 장치(100)의 종류에 따라, 제2 거리 (D2)와 후술할 제1 직경(D3)의 비율이 달라질 수 있다. 제2 거리(D2)가 작을 수록, 제1 직경(D3)이 클수록 상기 열 전달 계수는 증가할 수 있다. 따라서, 열 전달 플러그(200)는 반도체 장치(100)의 종류에 따라 선택적으로 제2 거리(D2) 및 제1 직경(D3)을 구비할 수 있다.
도 5에 도시된 바와 같이, 열 전달 플러그(200)는 기 설정된 제1 직경(D3)을 가질 수 있다. 열 전달 플러그(200)의 제1 직경(D3)은 80㎛ 내지 150㎛의 범위 이내에 있을 수 있다. 상기 제1 직경(D3)이 클수록 열 전달 플러그(200)는 더 많은 열을 활성화 층(120)으로부터 실리콘 기판(110)의 제2 면(114)으로 이동시킬 수 있다.
열 전달 플러그들(200)은 상기 제1 직경(D3)의 중심으로부터 서로 기 설정된 제3 거리(D4)를 가지고 위치될 수 있다. 상기 제3 거리(D4)는 350㎛ 내지 450㎛의 범위 이내에 있을 수 있다. 상기 제3 거리(D4)가 작을수록 실리콘 기판(110)의 내부에 더 많은 열 전달 플러그들(200)이 삽입될 수 있고, 열 전달 플러그(200)는 더 많은 열(H)을 활성화 층(120)으로부터 실리콘 기판(110)의 제2 면(114)으로 이동시킬 수 있다.
열 전달 플러그들(200)의 상기 제3 거리(D4)는 반도체 장치(100)의 종류에 따라 결정될 수 있다. 열 전달 플러그(200)의 상기 제1 직경(D3) 및 상기 제3 거리(D4)에 따라 열 전달 플러그들(200)이 전달 시킬 수 있는 열의 양이 결정될 수 있다. 예를 들면, 상기 제1 직경(D3)의 길이가 커지고, 상기 제3 거리(D4)의 길이가 작아질수록, 열 전달 플러그(200)는 더 많은 열을 활성화 층(120)으로부터 실리콘 기판(110)의 제2 면(114)으로 이동시킬 수 있다.
예시적인 실시예들에 있어서, 반도체 장치(100)는 실리콘 기판(110) 상에 구비되는 방열판(300)을 더 포함할 수 있다. 방열판(300)은 반도체 장치(100)에서 발생하는 열을 공기 중으로 발열시킴으로써, 반도체 장치(100)를 냉각시킬 수 있고 반도체 장치(100)의 효율성을 높일 수 있다.
방열판(300)은 반도체 장치(100)를 냉각시키기 위해, 열 전달 효율이 높은 물질로 구성될 수 있다. 예를 들면, 방열판(300)은 금속, 합금, 탄소 섬유, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 금속은 일 예로서, 알루미늄(Al), 구리(Cu) 등을 포함할 수 있다.
방열판(300)은 열 계면층(400) 상의 베이스 플레이트(310) 및 베이스 플레이트(310)로부터 상부로 연장하는 복수 개의 방열 핀들(320)을 포함할 수 있다. 베이스 플레이트(310) 상의 방열 핀들(320)은 공기와의 넓은 접촉 면적을 갖는 구조를 가질 수 있다.
열 계면층(400)은 실리콘 기판(110)과 방열판(300)의 접착력을 높일 수 있다. 실리콘 기판(120)의 제2 면(144) 상에 열 계면층(400)을 매개로 하여 방열판(300)을 배치시킬 수 있다. 열 계면층(400)에 의해 방열판(300)은 실리콘 기판(110)의 제2 면(144)에 부착될 수 있다. 열 계면층(400)은 200㎛ 내지 500㎛의 범위 이내에 있을 수 있다.
열 계면층(400)은 폴리우레탄 아크릴레이트(polyurethane acrylate), 폴리스티렌(polystyrene), 폴리에틸렌 글리콜(polyethylen glycol), 놀랜드 옵티칼 접착제(NOA) 등을 포함할 수 있다. 열 계면층(400)은 실리콘 수지나 에폭시 수지(Epoxy material)와 같은 폴리머를 포함할 수 있다.
열 계면층(400)은 열 인터페이스 물질(Thermal Interface Material)을 포함할 수 있다. 상기 열 인터페이스 물질은 실리콘 기판(110)과 방열판(300)의 열 접촉 저항을 낮출 수 있다. 상기 열 접촉 저항을 낮춤으로써, 실리콘 기판(110)으로부터 방열판(300)으로의 열 방출 효율을 증가시킬 수 있다. 예를 들면, 상기 열 인터페이스 물질은 고분자 수지를 포함할 수 있다. 상기 열 인터페이스 물질은 열 그리스, 열전도성 반응성 화합물, 열전도성 엘라스토머, 고분자 접착 필름 등을 포함할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 6을 참조하면, 활성화 층(120)이 구비된 실리콘 기판(110)을 마련할 수 있다.
예시적인 실시예들에 있어서, 실리콘 기판(110)은 서로 반대하는 제1 면(112) 및 제2 면(114)을 구비할 수 있다. 활성화 층(120)은 실리콘 기판(110)의 제1 면(112)에 구비될 수 있다. 활성화 층(120)은 복수 개의 회로 패턴들(122)을 포함할 수 있다. 상기 회로 패턴은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴은 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 통하여 형성될 수 있다.
활성화 층(120)은 반도체 장치의 종류에 따라 달라질 수 있다. 예를 들면, 활성화 층(120)는 애플리케이션 프로세서(Application processor, AP)를 구동시키기 위한 회로 패턴(122)을 포함할 수 있다. 활성화 층(120)은 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 통신 칩, 센서, 디스플레이, 멀티미디어 등의 여러 기능을 하나로 합친 SoC(System on chip)를 구동시키기 위한 집합체일 수 있다. 이와 다르게, 활성화 층(120)은 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC를 구동시키기 위한 집합체일 수 있다.
도 7을 참조하면, 실리콘 기판(110)의 제1 면(112) 상에 배선층(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 배선층(130)은 후공정(back-end-of-line)이라 불리는 배선 공정에 의해 실리콘 기판(110)의 제1 면(112) 상에 형성될 수 있다. 배선층(130)은 복수 개의 절연막들(132) 및 절연막들(132) 내에 구비되는 배선들(134)을 형성할 수 있다. 예를 들면, 절연막(132)은 폴리머, 유전막 등을 포함할 수 있다. 구체적으로, 절연막(132)은 폴리이미드(PI), 산화납(PbO), 폴리히드록시스티렌(PHS), 노볼락(NOVOLAC) 등을 포함할 수 있다. 절연막(132)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
배선(134)은 절연막(132)의 일부 및 절연막(132) 상의 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 배선(134)의 적어도 일부는 상기 개구를 통해 다른 층의 배선(134)과 직접 접촉할 수 있다. 배선(134)의 적어도 일부는 회로 패턴(122)과 전기적으로 연결될 수 있다. 예를 들면, 상기 배선(134)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
도 8 및 도 9를 참조하면, 실리콘 기판(110)의 제2 면(114)에 제2 면(144)으로부터 기 설정된 깊이(D1)를 갖는 개구들(140)을 형성할 수 있다. 개구(140)의 깊이(D1)는 500㎛ 내지 650㎛의 범위 이내에 있을 수 있다.
개구(140)는 TSV(Through Silicon Via) 형성 공정에 의해 형성될 수 있다. 개구(140)는 실리콘 기판(110)의 제2 면(114)을 식각하는 보쉬 공정(Bosch process etching)에 의해 형성될 수 있다. 이와 다르게, 상기 개구는 레이저를 통해 식각하는 레이저 공정에 의해 형성될 수 있다.
개구(140)는 형성 과정에서 활성화 층(120)이 손상되는 것을 방지하기 위해, 활성화 층(120)으로부터 10㎛ 내지 100㎛의 제2 거리(D2)만큼 이격되도록 형성될 수 있다.
도 10을 참조하면, 개구(140) 내에 열 전달 플러그(200)를 형성할 수 있다. 열 전달 플러그(200)는 도금 공정에 형성되거나 용해시킨 물질을 개구(140)에 주입한 후 냉각시키는 방식으로 형성될 수 있다. 이와 다르게, 열 전달 플러그(200)는 기둥 형태의 금속 물질을 개구(140)에 삽입하여 형성될 수 있다. 열 전달 플러그(200)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 금(Au), 은(Ag) 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 이에 따라, 열 전달 플러그들(200)이 구비된 반도체 장치(100)를 형성할 수 있다.
도 11 및 도 12를 참조하면, 실리콘 기판(110)의 제2 면(114) 상에 열 계면층(400)을 매개로 하여 방열판(300)을 형성할 수 있다. 열 계면층(400)에 의해 방열판(300)은 실리콘 기판(110)의 제2 면(114)에 부착될 수 있다.
방열판(300)은 열 계면층(400) 상의 베이스 플레이트(310) 및 베이스 플레이트(310)로부터 상부로 연장하는 복수 개의 방열 핀들(320)을 포함할 수 있다. 베이스 플레이트(310) 상의 방열 핀들(320)은 공기와의 넓은 접촉 면적을 갖는 구조를 가질 수 있다.
도 13을 참조하면, 인터포저(20) 상에 반도체 장치(100)를 실장시킬 수 있다. 인터포저(20) 상에 제2 반도체 장치(101)를 반도체 장치(100)와 이격되도록 실장시킬 수 있다. 이어서, 인터포저(20) 상에 반도체 장치(100) 및 제2 반도체 장치(101)를 커버하는 밀봉 부재(40)를 형성할 수 있다. 반도체 장치(100)는 로직 반도체 장치를 포함하고, 제2 반도체 장치(101)는 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 장치들(100, 101)은 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(20) 상에 실장될 수 있다. 반도체 장치(100)의 칩 패드들(142)은 도전성 범프들(144)에 의해 인터포저(20)의 본딩 패드들(23)과 전기적으로 연결될 수 있다. 예를 들면, 도전성 범프들(144)은 마이크로 범프(uBump)를 포함할 수 있다.
예를 들면, 밀봉 부재(40)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다. 밀봉 부재(40)는 상기 반도체 장치들(100, 101)의 상부면들을 노출시키도록 형성될 수 있다.
도 14를 참조하면, 패키지 기판(30) 상에 인터포저(20)를 솔더 범프들(22)을 매개로 하여 실장시킬 수 있다. 인터포저(20)는 열 압착 공정에 의해 패키지 기판(30) 상에 부착될 수 있다.
인터포저(20)와 패키지 기판(30) 사이에는 접착제가 언더필(underfill)될 수 있다. 인터포저(20)의 평면적은 패키지 기판(30)의 평면적보다 작을 수 있다.
이어서, 패키지 기판(30)의 하부면 상의 외부 접속 패드들(32) 상에 솔더 볼들과 같은 외부 접속 부재들을 형성하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
상술한 바와 같이, 반도체 장치(100)의 실리콘 기판(110)에 구비된 열 전달 플러그들(200)은 활성화 층(120)의 발열부로부터 보다 가까운 거리에서 열을 전달 받아 상기 활성화 층(120)을 냉각시킬 수 있다. 또한, 상기 열 전달 플러그(200)는 상기 반도체 장치(100)로부터 주변 반도체 장치들(101)로 열이 전달되는 것을 감소시켜 시스템 전체의 발열 문제를 감소시킬 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 16은 도 15의 C 부분을 나타내는 확대 단면도이다. 도 17은 도 16의 E-E'라인을 따라 절단한 단면도이다.
상기 반도체 패키지는 열 전달 플러그의 구성을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 15 내지 도 17을 참조하면, 반도체 장치(102)는 실리콘 기판(110), 활성화 층(120), 배선층(130) 및 복수 개의 열 전달 플러그들(200)을 포함할 수 있다. 열 전달 플러그들(200)은 활성화 층(120)의 열을 발생시키는 발열부(S) 상부에 중첩되는 제1 그룹의 플러그들(G1) 및 상기 발열부의 외측 영역에 중첩되는 제2 그룹의 플러그들(G2)을 포함할 수 있다.
활성화 층(120)은 내부에 회로 층을 포함할 수 있다. 상기 회로 층은 내부에 복수 개의 회로 패턴(122)을 포함할 수 있다. 배선층(130)은 배선(134) 및 절연막(132)을 포함할 수 있다. 상기 회로 패턴(122)은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴(122)은 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 통하여 실리콘 기판(110) 상에 형성될 수 있다.
활성화 층(120) 및 배선층(130)의 경우 내부에 전류가 흐르고 높은 전압을 가질 수 있기 때문에, 높은 발열량을 가질 수 있다. 이와 같이 상기 회로 패턴(122), 배선(134) 등이 집중적으로 배치되어 온도가 지속적으로 높아지는 부위를 상기 발열부(S)로 정의할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 열 전달 플러그들(200)은 상기 실리콘 기판(110)의 제2 면(114)으로부터 기 설정된 깊이(D1)를 갖고 삽입되어 구비될 수 있다. 열 전달 플러그(200)는 활성화 층(120)에서 발생하는 열을 실리콘 기판(110)의 제2 면(114)으로 전달할 수 있다.
열 전달 플러그(200)는 열 전도율이 높은 물질을 포함할 수 있다. 예를 들면, 열 전달 플러그(200)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 금(Au), 은(Ag) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
제1 그룹의 플러그들(G1) 사이의 이격 거리는 제2 그룹의 플러그들(G2) 사이의 이격 거리보다 작을 수 있다. 제1 그룹의 플러그들(G1)은 발열부(S)가 위치하는 곳에서 제2 직경(D7)의 중심으로부터 서로 기 설정된 제4 거리(D5)를 가지고 위치될 수 있다. 상기 발열부(S) 상의 상기 제4 거리(D5)는 제2 그룹의 플러그들(G2) 사이의 간격인 제5 거리(D6)와 비교하여 더 작을 수 있다. 상기 제4 거리(D5)는 300㎛ 내지 400㎛의 범위 이내에 있을 수 있다. 제1 그룹의 플러그들(G1)은 활성화 층(120)의 발열부(S)가 위치하는 곳에서 제4 거리(D5)와 같이 비교적 밀집되어 위치할 수 있다.
제1 그룹의 플러그들(G1)은 발열부(S)가 위치하는 곳에서 제2 직경(D7)을 가질 수 있다. 상기 발열부(S) 상의 상기 제2 직경(D7)은 제2 그룹의 플러그들(G2)의 제3 직경(D8)과 비교하여 더 클 수 있다. 상기 제2 직경(D7)은 100㎛ 내지 150㎛의 범위 이내에 있을 수 있다.
열 전달 플러그들(200)은 제4 거리(D5)와 같이 비교적 가까운 거리를 갖고 제2 직경(D7)과 같이 넓은 면적을 갖는 경우, 더 많은 열을 활성화 층(120)으로부터 실리콘 기판(110)의 제2 면(114)으로 이동시킬 수 있다.
상술한 바와 같이, 반도체 장치(102)의 실리콘 기판(110)에 구비된 열 전달 플러그들(200)은 활성화 층(120)의 발열부(S)으로부터 보다 가까운 거리에서 열을 전달 받아 상기 활성화 층(120)을 냉각시킬 수 있다. 또한, 상기 열 전달 플러그(200)는 상기 반도체 장치(102)로부터 주변 반도체 장치들(103)로 열이 전달되는 것을 감소시켜 시스템 전체의 발열 문제를 감소시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10,12: 반도체 패키지 20: 인터포저
22: 솔더 범프 23: 본딩 패드
24: 관통 전극 26: 반도체 기판
28: 재배선층 29: 인터포저 재배선
30: 패키지 기판 32: 외부 접속 패드들
40: 밀봉 부재 100, 101, 102, 103: 반도체 장치
110: 실리콘 기판 112: 제1 면
114: 제2 면 120: 활성화 층
122: 회로 패턴 130: 배선층
132: 절연막 134: 배선
140: 개구 142: 칩 패드
144: 도전성 범프 200: 열 전달 플러그
300: 방열판 310: 베이스 플레이트
320: 방열 핀 400: 열 계면층
22: 솔더 범프 23: 본딩 패드
24: 관통 전극 26: 반도체 기판
28: 재배선층 29: 인터포저 재배선
30: 패키지 기판 32: 외부 접속 패드들
40: 밀봉 부재 100, 101, 102, 103: 반도체 장치
110: 실리콘 기판 112: 제1 면
114: 제2 면 120: 활성화 층
122: 회로 패턴 130: 배선층
132: 절연막 134: 배선
140: 개구 142: 칩 패드
144: 도전성 범프 200: 열 전달 플러그
300: 방열판 310: 베이스 플레이트
320: 방열 핀 400: 열 계면층
Claims (10)
- 패키지 기판;
상기 패키지 기판 상에 배치되는 인터포저; 및
상기 인터포저 상에 배치되며, 서로 반대하는 제1 면 및 제2 면을 갖는 실리콘 기판, 상기 실리콘 기판의 상기 제1 면에 구비되며 회로 층을 갖는 활성화 층, 및 상기 실리콘 기판의 상기 제2 면으로부터 기 설정된 깊이를 갖도록 두께 방향으로 연장하는 복수 개의 열 전달 플러그들을 갖는 반도체 장치를 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 실리콘 기판의 상기 제2 면 상에 구비되고 열을 방출하기 위한 복수 개의 방열 핀들을 갖는 방열판을 더 포함하는 반도체 패키지. - 제 2 항에 있어서, 상기 방열판은 열 계면층에 의해 상기 반도체 장치와 부착되는 반도체 패키지.
- 제 1 항에 있어서, 상기 열 전달 플러그는 구리(Cu), 알루미늄(Al), 텅스텐(W), 금(Au), 은(Ag) 중에서 선택된 적어도 어느 하나를 포함하는 반도체 패키지.
- 제 1 항에 있어서, 상기 깊이는 500㎛ 내지 650㎛의 범위 이내에 있는 반도체 패키지.
- 제 1 항에 있어서, 상기 열 전달 플러그는 원통형의 형상이고 상기 열 전달 플러그는 80㎛ 내지 150㎛의 범위 이내의 직경을 갖는 반도체 패키지.
- 제 1 항에 있어서, 상기 열 전달 플러그는 상기 활성화 층으로부터 10㎛ 내지 100㎛의 범위 이내의 거리만큼 이격되는 반도체 패키지.
- 제 1 항에 있어서, 상기 열 전달 플러그들은 350㎛ 내지 450㎛의 범위 이내의 간격만큼 서로 이격 배치되는 반도체 패키지.
- 제 1 항에 있어서, 상기 열 전달 플러그들은 상기 활성화 층의 열을 발생시키는 발열부 상에 중첩되는 제1 그룹의 플러그들 및 상기 발열부의 외측 영역에 중첩되는 제2 그룹의 플러그들을 포함하고, 상기 제1 그룹의 플러그들 사이의 이격 거리는 상기 제2 그룹의 플러그들 사이의 이격 거리보다 작은 반도체 패키지.
- 패키지 기판;
상기 패키지 기판 상에 배치되는 인터포저;
상기 인터포저 상에 배치되며, 서로 반대하는 제1 면 및 제2 면을 갖는 실리콘 기판, 상기 실리콘 기판의 상기 제1 면에 구비되며 회로 층을 갖는 활성화 층, 및 상기 실리콘 기판의 상기 제2 면으로부터 기 설정된 길이를 갖도록 연장하는 복수 개의 열 전달 플러그들을 갖는 반도체 장치;
상기 실리콘 기판의 상기 제2 면 상에 구비되고 열을 방출하기 위한 복수 개의 방열 핀들을 갖는 방열판; 및
상기 실리콘 기판 및 상기 방열판 사이에 구비되어 접착력을 향상시키기 위한 계면층을 포함하는 반도체 패키지.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210097563A KR102615841B1 (ko) | 2021-07-26 | 2021-07-26 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210097563A KR102615841B1 (ko) | 2021-07-26 | 2021-07-26 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20230016724A true KR20230016724A (ko) | 2023-02-03 |
| KR102615841B1 KR102615841B1 (ko) | 2023-12-22 |
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ID=85226180
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210097563A KR102615841B1 (ko) | 2021-07-26 | 2021-07-26 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
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| KR (1) | KR102615841B1 (ko) |
Citations (4)
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|---|---|---|---|---|
| KR20140086416A (ko) * | 2012-12-28 | 2014-07-08 | 삼성전기주식회사 | 반도체 패키지 및 그 제조방법 |
| JP2014209614A (ja) * | 2013-03-29 | 2014-11-06 | 株式会社フジクラ | 電子部品用放熱装置 |
| JP2015146385A (ja) * | 2014-02-03 | 2015-08-13 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| WO2019026902A1 (ja) * | 2017-08-01 | 2019-02-07 | 株式会社村田製作所 | 高周波モジュール |
-
2021
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Patent Citations (4)
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