KR20230014927A - 반도체 소자 및 그의 제조방법 - Google Patents

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박종철
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    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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Abstract

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 제1 활성 패턴 및 제2 활성 패턴을 포함하는 기판; 상기 제1 및 제2 활성 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 활성 패턴 상의 제1 게이트 전극 및 상기 제2 활성 패턴 상의 제2 게이트 전극을 포함하고; 상기 제1 및 제2 게이트 전극들 사이에 개재되어 이들을 서로 분리하는 게이트 커팅 패턴; 상기 게이트 전극의 양 측벽들 상의 한 쌍의 게이트 스페이서들; 및 상기 게이트 전극의 상면, 상기 게이트 커팅 패턴의 상면 및 상기 한 쌍의 게이트 스페이서들의 상면들 상에 제공되며, 상기 제1 방향으로 연장되는 게이트 캐핑 패턴을 포함한다. 상기 게이트 커팅 패턴은 상기 제1 방향에 교차하는 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고, 상기 제1 및 측벽들은, 상기 한 쌍의 게이트 스페이서들과 각각 접촉하며, 상기 게이트 커팅 패턴의 상기 상면은, 상기 한 쌍의 게이트 스페이서들의 상기 상면들보다 낮다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 활성 패턴 및 제2 활성 패턴을 포함하는 기판; 상기 제1 및 제2 활성 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 활성 패턴 상의 제1 게이트 전극 및 상기 제2 활성 패턴 상의 제2 게이트 전극을 포함하고; 상기 제1 및 제2 게이트 전극들 사이에 개재되어 이들을 서로 분리하는 게이트 커팅 패턴; 상기 게이트 전극의 양 측벽들 상의 한 쌍의 게이트 스페이서들; 및 상기 게이트 전극의 상면, 상기 게이트 커팅 패턴의 상면 및 상기 한 쌍의 게이트 스페이서들의 상면들 상에 제공되며, 상기 제1 방향으로 연장되는 게이트 캐핑 패턴을 포함할 수 있다. 상기 게이트 커팅 패턴은 상기 제1 방향에 교차하는 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고, 상기 제1 및 측벽들은, 상기 한 쌍의 게이트 스페이서들과 각각 접촉하며, 상기 게이트 커팅 패턴의 상기 상면은, 상기 한 쌍의 게이트 스페이서들의 상기 상면들보다 낮을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 로직 셀 및 제2 로직 셀을 포함하는 기판, 상기 제2 로직 셀은 상기 제1 로직 셀과 제1 방향으로 인접하고; 상기 제1 로직 셀 상의 제1 활성 패턴 및 상기 제2 로직 셀 상의 제2 활성 패턴; 상기 제1 활성 패턴 상의 제1 게이트 전극 및 상기 제2 활성 패턴 상의 제2 게이트 전극, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 상기 제1 방향으로 정렬되게 배치되고; 상기 제1 로직 셀과 상기 제2 로직 셀 사이의 경계 상에 제공되며, 상기 제1 및 제2 게이트 전극들 사이에 개재된 게이트 커팅 패턴; 상기 제1 방향으로 연장되는 한 쌍의 게이트 스페이서들; 및 상기 제1 및 제2 게이트 전극들, 및 상기 게이트 커팅 패턴 상에 제공되어 상기 제1 방향으로 연장되는 게이트 캐핑 패턴을 포함할 수 있다. 상기 한 쌍의 게이트 스페이서들은, 상기 제1 게이트 전극의 양 측벽들로부터 상기 게이트 커팅 패턴의 양 측벽들을 지나 상기 제2 게이트 전극의 양 측벽들까지 연장되고, 게이트 캐핑 패턴은, 상기 제1 게이트 전극의 상면으로부터 상기 게이트 커팅 패턴의 상면을 지나 상기 제2 게이트 전극의 상면까지 연장되며, 각각의 상기 한 쌍의 게이트 스페이서들은, 제1 게이트 스페이서, 및 상기 제1 게이트 스페이서보다 유전 상수가 큰 제2 게이트 스페이서를 포함하고, 상기 제1 게이트 스페이서는 상기 게이트 커팅 패턴과 상기 제2 게이트 스페이서 사이에 개재되며, 상기 게이트 캐핑 패턴은, 상기 제1 게이트 스페이서의 상면과 상기 제2 게이트 스페이서의 상면을 덮을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 로직 셀을 포함하는 기판, 상기 로직 셀은 제1 방향으로 서로 이격된 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 로직 셀은 제1 내지 제4 경계들을 가지며, 상기 제1 경계 및 상기 제2 경계는 상기 제1 방향에 교차하는 제2 방향으로 서로 대향하고, 상기 제3 경계 및 상기 제4 경계는 상기 제1 방향으로 서로 대향하며; 상기 기판 상에 제공되어 상기 PMOSFET 영역 상의 제1 활성 패턴 및 상기 NMOSFET 영역 상의 제2 활성 패턴을 정의하는 소자 분리막, 상기 제1 및 제2 활성 패턴들은 상기 제2 방향으로 연장되고, 상기 제1 및 제2 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며; 상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 제1 및 제2 활성 패턴들 상에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 및 제2 소스/드레인 패턴들 각각은 상기 게이트 전극의 일 측에 인접하고; 상기 게이트 전극의 양 측벽들 상의 한 쌍의 게이트 스페이서들, 상기 한 쌍의 게이트 스페이서들은 상기 제1 방향으로 연장되며; 상기 제1 및 제2 경계들 중 적어도 하나 상에 제공된 분리 구조체; 상기 제3 및 제4 경계들 중 적어도 하나 상에 제공된 게이트 커팅 패턴, 상기 게이트 커팅 패턴은 상기 한 쌍의 게이트 스페이서들 사이에 제공되어 상기 게이트 전극과 상기 제1 방향으로 정렬되고; 상기 게이트 전극과 상기 제1 및 제2 활성 패턴들 사이 및 상기 게이트 전극과 상기 게이트 커팅 패턴 사이에 개재된 게이트 절연막; 상기 게이트 전극의 상면, 상기 게이트 커팅 패턴의 상면 및 상기 한 쌍의 게이트 스페이서들의 상면들 상에 제공되며, 상기 제1 방향으로 연장되는 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 층간 절연막; 상기 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들 중 적어도 하나와 전기적으로 연결되는 활성 콘택; 상기 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택; 상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 상기 게이트 커팅 패턴과 수직적으로 중첩되는 파워 배선, 및 상기 활성 콘택 및 상기 게이트 콘택에 각각 전기적으로 연결되는 제1 배선들을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 연결되는 제2 배선들을 포함하며, 상기 게이트 커팅 패턴은 상기 제1 방향에 교차하는 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고, 상기 제1 및 측벽들은, 상기 한 쌍의 게이트 스페이서들과 각각 접촉하며, 상기 게이트 커팅 패턴의 상기 상면은, 상기 한 쌍의 게이트 스페이서들의 상기 상면들보다 낮을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 제1 활성 패턴 및 제2 활성 패턴을 형성하는 것; 상기 제1 및 제2 활성 패턴들을 가로지르며 제1 방향으로 연장되는 희생 패턴을 형성하는 것; 상기 희생 패턴의 양 측벽들 상에 한 쌍의 게이트 스페이서들을 형성하는 것, 상기 한 쌍의 게이트 스페이서들 각각은 제1 게이트 스페이서 및 상기 제1 게이트 스페이서보다 유전 상수가 큰 제2 게이트 스페이서를 포함하고; 상기 희생 패턴을 리세스하는 것; 상기 희생 패턴이 리세스되어 노출된 상기 제1 게이트 스페이서를 리세스하는 것; 상기 희생 패턴을 관통하는 게이트 커팅 패턴을 형성하는 것; 상기 희생 패턴을 게이트 전극으로 교체하는 것; 상기 제2 게이트 스페이서 및 상기 게이트 커팅 패턴을 리세스하는 것; 및 상기 게이트 전극, 상기 게이트 커팅 패턴, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 상에 게이트 캐핑 패턴을 형성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 게이트 캐핑 패턴이 게이트 커팅 패턴 및 게이트 스페이서를 완전히 덮는 확장된 구조를 가질 수 있다. 활성 콘택의 형성 시, 게이트 캐핑 패턴이 그에 인접하는 게이트 전극으로 식각 물질이 침투하는 것을 효과적으로 막을 수 있다. 결과적으로, 공정 결함 없는 자기 정렬된 콘택이 구현됨으로써 소자의 신뢰성이 향상될 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 게이트 스페이서를 미리 리세스한 뒤에 게이트 커팅 패턴과 게이트 전극을 형성할 수 있다. 나아가 게이트 커팅 패턴을 리세스하고 그 위에 게이트 캐핑 패턴을 형성할 수 있다. 이로써, 게이트 스페이서 및 게이트 커팅 패턴을 따라 잔류하는 게이트 전극의 수직 연장부의 생성을 원천적으로 차단할 수 있다. 게이트 전극과 활성 콘택간의 쇼트 결함을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5e는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 6a는 도 5b의 M 영역을 확대한 단면도이고, 도 6b는 도 5c의 N 영역을 확대한 단면도이다.
도 6c는 도 5c의 P-P'선을 잘라 위에서 본 평면도이다.
도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 및 도 18a는 각각 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 A-A'선에 따른 단면도들이다.
도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 및 도 18b는 각각 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 B-B'선에 따른 단면도들이다.
도 8c, 도 10c, 도 12c, 도 14c, 도 16c, 및 도 18c는 각각 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 C-C'선에 따른 단면도들이다.
도 10d, 도 12d, 도 14d, 도 16d, 및 도 18d는 각각 도 9, 도 11, 도 13, 도 15 및 도 17의 D-D'선에 따른 단면도들이다.
도 12e는 도 11의 E-E'선에 따른 단면도이다.
도 19, 도 21 및 도 23은 본 발명의 비교예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 20a, 도 22a 및 도 24는 각각 도 19, 도 21 및 도 23의 A-A'선에 따른 단면도들이다.
도 20b 및 도 22b는 각각 도 19 및 도 21의 B-B'선에 따른 단면도들이다.
도 20c는 도 19의 C-C'선에 따른 단면도이다.
도 25 및 도 26 각각은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 5b의 M 영역을 확대한 단면도이다.
도 27a 내지 도 27e는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 1 내지 도 3는 본 발명의 실시예들에 따른 반도체 소자의 로직 셀들을 설명하기 위한 개념도들이다.
도 1을 참조하면, 싱글 하이트 셀(Single Height Cell, SHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2)이 제공될 수 있다. 제1 파워 배선(M1_R1)은 드레인 전압(VDD), 일 예로 파워 전압이 제공되는 통로일 수 있다. 제2 파워 배선(M1_R2)은 소스 전압(VSS), 일 예로 접지 전압이 제공되는 통로일 수 있다.
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 싱글 하이트 셀(SHC)이 정의될 수 있다. 싱글 하이트 셀(SHC)은 하나의 PMOSFET 영역(PR) 및 하나의 NMOSFET 영역(NR)을 포함할 수 있다. 다시 말하면, 싱글 하이트 셀(SHC)은 제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 사이에 제공된 CMOS 구조를 가질 수 있다.
일 실시예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)으로 서로 동일한 폭을 가질 수 있다. 다른 실시예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)으로 서로 다른 폭을 가질 수도 있다. 싱글 하이트 셀(SHC)의 제1 방향(D1)으로의 길이는 제1 높이(HE1)로 정의될 수 있다. 제1 높이(HE1)는, 제1 파워 배선(M1_R1)과 제2 파워 배선(M1_R2) 사이의 거리(예를 들어, 피치)와 실질적으로 동일할 수 있다.
싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
도 2를 참조하면, 더블 하이트 셀(Double Height Cell, DHC)이 제공될 수 있다. 구체적으로, 기판(100) 상에 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2) 및 제3 파워 배선(M1_R3)이 제공될 수 있다. 제1 파워 배선(M1_R1)은, 제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 배치될 수 있다. 제3 파워 배선(M1_R3)은 드레인 전압(VDD)이 제공되는 통로일 수 있다.
제2 파워 배선(M1_R2)과 제3 파워 배선(M1_R3) 사이에 더블 하이트 셀(DHC)이 정의될 수 있다. 더블 하이트 셀(DHC)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다.
제1 NMOSFET 영역(NR1)은 제2 파워 배선(M1_R2)에 인접할 수 있다. 제2 NMOSFET 영역(NR2)은 제3 파워 배선(M1_R3)에 인접할 수 있다. 제1 및 제2 PMOSFET 영역들(PR1, PR2)은 제1 파워 배선(M1_R1)에 인접할 수 있다. 평면적 관점에서, 제1 파워 배선(M1_R1)은 제1 및 제2 PMOSFET 영역들(PR1, PR2) 사이에 배치될 수 있다.
더블 하이트 셀(DHC)의 제1 방향(D1)으로의 길이는 제2 높이(HE2)로 정의될 수 있다. 제2 높이(HE2)는 도 1의 제1 높이(HE1)의 약 두 배일 수 있다. 더블 하이트 셀(DHC)의 제1 및 제2 PMOSFET 영역들(PR1, PR2)은 묶여서 하나의 PMOSFET 영역으로 동작할 수 있다.
따라서, 더블 하이트 셀(DHC)의 PMOS 트랜지스터의 채널의 크기는, 앞서 도 1의 싱글 하이트 셀(SHC)의 PMOS 트랜지스터의 채널의 크기보다 클 수 있다. 예를 들어, 더블 하이트 셀(DHC)의 PMOS 트랜지스터의 채널의 크기는 싱글 하이트 셀(SHC)의 PMOS 트랜지스터의 채널의 크기의 약 두 배일 수 있다. 결과적으로, 더블 하이트 셀(DHC)은 싱글 하이트 셀(SHC)에 비해 더 고속으로 동작할 수 있다. 본 발명에 있어서, 도 2에 나타난 더블 하이트 셀(DHC)은 멀티 하이트 셀로 정의될 수 있다. 도시되진 않았지만, 멀티 하이트 셀은, 셀 높이가 싱글 하이트 셀(SHC)의 약 세 배인 트리플 하이트 셀을 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 제1 싱글 하이트 셀(SHC1), 제2 싱글 하이트 셀(SHC2) 및 더블 하이트 셀(DHC)이 이차원 적으로 배치될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 및 제3 파워 배선들(M1_R1, M1_R3) 사이에 배치될 수 있다. 제2 싱글 하이트 셀(SHC2)은 제1 싱글 하이트 셀(SHC1)과 제1 방향(D1)으로 인접할 수 있다.
더블 하이트 셀(DHC)은 제2 및 제3 파워 배선들(M1_R2, M1_R3) 사이에 배치될 수 있다. 더블 하이트 셀(DHC)은 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)과 제2 방향(D2)으로 인접할 수 있다.
제1 싱글 하이트 셀(SHC1)과 더블 하이트 셀(DHC) 사이, 및 제2 싱글 하이트 셀(SHC2)과 더블 하이트 셀(DHC) 사이에 분리 구조체(DB)가 제공될 수 있다. 분리 구조체(DB)에 의해, 더블 하이트 셀(DHC)의 활성 영역은, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역으로부터 전기적으로 분리될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5e는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다. 도 6a는 도 5b의 M 영역을 확대한 단면도이고, 도 6b는 도 5c의 N 영역을 확대한 단면도이다. 도 6c는 도 5c의 P-P'선을 잘라 위에서 본 평면도이다. 도 4 및 도 5a 내지 도 5e에 도시된 반도체 소자는, 도 3의 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)을 보다 구체적으로 나타낸 일 예이다.
도 4 및 도 5a 내지 도 5e를 참조하면, 기판(100) 상에 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2)이 제공될 수 있다. 각각의 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 가질 수 있다. 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 각각은, 제2 방향(D2)으로 연장될 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)이 정의될 수 있다. 예를 들어, 제1 NMOSFET 영역(NR1)과 제1 PMOSFET 영역(PR1) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 PMOSFET 영역(PR1)과 제2 PMOSFET 영역(PR2) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제2 PMOSFET 영역(PR2)과 제2 NMOSFET 영역(NR2) 사이에 제2 트렌치(TR2)가 위치할 수 있다.
각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제1 활성 패턴들(AP1)이 제공될 수 있다. 각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 5e 참조). 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽을 덮을 수 있다.
각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 제2 방향(D2)으로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다.
각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴들(AP2) 각각의 상부에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 제2 방향(D2)으로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 5e를 다시 참조하면, 게이트 전극(GE)은 채널 패턴(CH1 또는 CH2)의 제1 상면(TS1) 및 채널 패턴(CH1 또는 CH2)의 적어도 하나의 제1 측면(SW1) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 4 및 도 5a 내지 도 5e를 다시 참조하면, 제1 싱글 하이트 셀(SHC1)은 제2 방향(D2)으로 서로 대향하는 제1 경계(BD1) 및 제2 경계(BD2)를 가질 수 있다. 제1 및 제2 경계들(BD1, BD2)은 제1 방향(D1)으로 연장될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 방향(D1)으로 서로 대향하는 제3 경계(BD3) 및 제4 경계(BD4)를 가질 수 있다. 제3 및 제4 경계들(BD3, BD4)은 제2 방향(D2)으로 연장될 수 있다.
게이트 커팅 패턴들(CT)이 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 제2 방향(D2)에 평행한 경계 상에 배치될 수 있다. 예를 들어, 게이트 커팅 패턴들(CT)이 제1 싱글 하이트 셀(SHC1)의 제3 및 제4 경계들(BD3, BD4) 상에 배치될 수 있다. 게이트 커팅 패턴들(CT)은 제3 경계(BD3)를 따라 상기 제1 피치로 배열될 수 있다. 게이트 커팅 패턴들(CT)은 제4 경계(BD4)를 따라 상기 제1 피치로 배열될 수 있다. 평면적 관점에서, 제3 및 제4 경계들(BD3, BD4) 상의 게이트 커팅 패턴들(CT)은 게이트 전극들(GE) 상에 각각 중첩되게 배치될 수 있다.
도 5e를 참조하면, 게이트 커팅 패턴(CT)은 소자 분리막(ST)으로부터 게이트 캐핑 패턴(GP)까지 제3 방향(D3)으로 연장될 수 있다. 본 발명의 일 실시예로, 게이트 커팅 패턴(CT)의 상면(TOP4)은 게이트 전극(GE)의 상면(TOP3)보다 낮을 수 있다. 게이트 커팅 패턴(CT)의 상면(TOP4)은 게이트 캐핑 패턴(GP)의 바닥면과 직접 접촉할 수 있다. 게이트 커팅 패턴(CT)은 실리콘 질화막, 실리콘 산화막 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
제1 싱글 하이트 셀(SHC1) 상의 게이트 전극(GE)은, 제2 싱글 하이트 셀(SHC2) 상의 게이트 전극(GE)과 게이트 커팅 패턴(CT)에 의해 서로 분리될 수 있다. 제1 싱글 하이트 셀(SHC1) 상의 게이트 전극(GE)과 그와 제1 방향(D1)으로 정렬된 제2 싱글 하이트 셀(SHC2) 상의 게이트 전극(GE) 사이에 게이트 커팅 패턴(CT)이 개재될 수 있다. 다시 말하면, 제1 방향(D1)으로 연장되는 게이트 전극(GE)이 게이트 커팅 패턴들(CT)에 의해 복수개의 게이트 전극들(GE)로 분리될 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서(GS)의 상면은 그에 인접하는 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서(GS)의 상면은 후술할 게이트 캐핑 패턴(GP)의 상면보다 낮을 수 있다. 게이트 스페이서(GS)의 상면은 게이트 커팅 패턴(CT)의 상면보다 낮을 수 있다.
게이트 스페이서(GS)는 SiCN, SiOCN 및 SiN 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예로, 도 6a를 참조하면, 게이트 스페이서(GS)는 제1 게이트 스페이서(GS1) 및 제2 게이트 스페이서(GS2)를 포함하는 다중 막(multi-layer) 구조를 가질 수 있다. 제1 게이트 스페이서(GS1) 및 제2 게이트 스페이서(GS2)는 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 게이트 스페이서(GS1)는 저유전 물질인 SiOCN을 포함할 수 있고, 제2 게이트 스페이서(GS2)는 식각 내성이 우수한 SiN을 포함할 수 있다. 제1 게이트 스페이서(GS1)의 유전 상수는 제2 게이트 스페이서(GS2)의 유전 상수보다 작을 수 있다. 제1 게이트 스페이서(GS1)의 제2 방향(D2)으로의 두께는, 제2 게이트 스페이서(GS2)의 제2 방향(D2)으로의 두께보다 클 수 있다.
도 4 및 도 5a 내지 도 5e를 다시 참조하면, 각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)의 상면(TOP3) 및 게이트 커팅 패턴(CT)의 상면(TOP4)을 덮을 수 있다. 게이트 캐핑 패턴(GP)은 후술할 도 6a 및 도 6b에 나타난 바와 같이 게이트 스페이서(GS)의 상면도 덮을 수 있다.
게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiOCN 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 채널 패턴(CH1 또는 CH2)의 제1 상면(TS1) 및 제1 측면(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 5e 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 게이트 절연막(GI)은 실리콘 산화막과 고유전막이 적층된 다중 막을 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP) 및 게이트 커팅 패턴들(CT)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 한 쌍의 분리 구조체들(DB)은 제1 싱글 하이트 셀(SHC1)의 제1 및 제2 경계들(BD1, BD2) 상에 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역을 인접하는 다른 셀의 활성 영역으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다. 평면적 관점에서, 각각의 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 바(Bar) 형태 또는 라인 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택들(AC)과 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택들(AC)은, 실리사이드 패턴들(SC)을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
도 5d를 다시 참조하면, 제1 싱글 하이트 셀(SHC1) 상의 적어도 하나의 활성 콘택(AC)은, 제1 PMOSFET 영역(PR1)의 제1 소스/드레인 패턴(SD1)과 제1 NMOSFET 영역(NR1)의 제2 소스/드레인 패턴(SD2)을 서로 전기적으로 연결할 수 있다. 활성 콘택(AC)은, 제1 NMOSFET 영역(NR1)의 제2 소스/드레인 패턴(SD2)으로부터 제1 PMOSFET 영역(PR1)의 제1 소스/드레인 패턴(SD1)까지 제1 방향(D1)으로 연장될 수 있다. 활성 콘택(AC)은, 제1 소스/드레인 패턴(SD1) 상의 제1 몸체부(BP1) 및 제2 소스/드레인 패턴(SD2) 상의 제2 몸체부(BP2)를 포함할 수 있다. 제1 몸체부(BP1)는 실리사이드 패턴(SC)을 통해 제1 소스/드레인 패턴(SD1)의 상면과 연결될 수 있고, 제2 몸체부(BP2)는 실리사이드 패턴(SC)을 통해 제2 소스/드레인 패턴(SD2)의 상면과 연결될 수 있다. 제1 활성 콘택(AC1)은, 제1 몸체부(BP1) 및 제2 몸체부(BP2) 사이에 개재된 돌출부(PRP)를 더 포함할 수 있다. 돌출부(PRP)는 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 사이의 소자 분리막(ST) 위에 제공될 수 있다.
돌출부(PRP)는, 제1 몸체부(BP1)로부터 제1 소스/드레인 패턴(SD1)의 경사진 측벽을 타고 소자 분리막(ST)을 향해 연장될 수 있다. 돌출부(PRP)는, 제2 몸체부(BP2)로부터 제2 소스/드레인 패턴(SD2)의 경사진 측벽을 타고 소자 분리막(ST)을 향해 연장될 수 있다. 돌출부(PRP)의 바닥면은 제1 몸체부(BP1) 및 제2 몸체부(BP2) 각각의 바닥면보다 더 낮을 수 있다. 돌출부(PRP)의 바닥면은 소자 분리막(ST)보다 더 위에 위치할 수 있다. 다시 말하면, 돌출부(PRP)는 제1 층간 절연막(110)을 사이에 두고 소자 분리막(ST)으로부터 이격될 수 있다.
본 발명의 일 실시예에 따르면, 활성 콘택(AC)은, 제1 몸체부(BP1)를 통해 제1 소스/드레인 패턴(SD1)의 상면과 연결될 뿐만 아니라 돌출부(PRP)를 통해 제1 소스/드레인 패턴(SD1)의 경사진 측벽과도 연결될 수 있다. 다시 말하면, 돌출부(PRP)는 활성 콘택(AC)과 제1 소스/드레인 패턴(SD1)간의 접촉 면적을 증가시킬 수 있다. 따라서 활성 콘택(AC)과 제1 소스/드레인 패턴(SD1)간의 저항이 감소될 수 있다. 마찬가지로, 돌출부(PRP)는 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2)간의 저항을 감소시킬 수 있다. 결과적으로 본 발명의 실시예들에 따른 반도체 소자의 동작 속도가 향상될 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 제1 싱글 하이트 셀(SHC1) 상의 게이트 콘택들(GC)은 제1 PMOSFET 영역(PR1) 상에 중첩되게 배치될 수 있다. 다시 말하면, 제1 싱글 하이트 셀(SHC1) 상의 게이트 콘택들(GC)은 제1 활성 패턴(AP1) 상에 제공될 수 있다 (도 5a 참조).
게이트 콘택(GC)은, 게이트 전극(GE) 상에서 위치의 제한 없이 자유롭게 배치될 수 있다. 예를 들어, 제2 싱글 하이트 셀(SHC2) 상의 게이트 콘택들(GC)은, 제2 PMOSFET 영역(PR2), 제2 NMOSFET 영역(NR2) 및 제2 트렌치(TR2)를 채우는 소자 분리막(ST) 상에 각각 배치될 수 있다 (도 4 참조).
본 발명의 일 실시예로, 도 5a 및 도 5d를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 제3 파워 배선(M1_R3) 및 제1 배선들(M1_I)을 포함할 수 있다. 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_R3, M1_I) 각각은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
구체적으로, 제1 및 제2 파워 배선들(M1_R1, M1_R2)은 제1 싱글 하이트 셀(SHC1)의 제3 및 제4 경계들(BD3, BD4) 상에 각각 제공될 수 있다. 제1 파워 배선(M1_R1)은 제3 경계(BD3)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 파워 배선(M1_R2)은 제4 경계(BD4)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 피치는 상기 제1 피치보다 작을 수 있다. 제1 배선들(M1_I) 각각의 선폭은, 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3) 각각의 선폭보다 작을 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_R3, M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다. 제1 비아(VI1)를 통해 게이트 콘택(GC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 제2 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 제2 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선이 서로 전기적으로 연결될 수 있다. 제2 금속 층(M2)의 배선과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
도 6a를 참조하여, 본 발명의 실시예들에 따른 게이트 전극(GE), 게이트 스페이서(GS) 및 게이트 캐핑 패턴(GP)의 구조를 보다 상세히 설명한다. 게이트 스페이서(GS)는 제2 방향(D2)으로 나란히 배치된 제1 게이트 스페이서(GS1) 및 제2 게이트 스페이서(GS2)를 포함할 수 있다. 제1 게이트 스페이서(GS1)는 제1 상면(TOP1)을 갖고, 제2 게이트 스페이서(GS2)는 제2 상면(TOP2)을 가질 수 있다. 게이트 전극(GE)은 제3 상면(TOP3)을 가질 수 있다. 제2 상면(TOP2)은 제1 상면(TOP1)보다 더 높을 수 있다. 제1 상면(TOP1)은 게이트 전극(GE)의 제3 상면(TOP3)보다 높을 수 있다.
일 실시예로, 제1 게이트 스페이서(GS1)의 제1 상면(TOP1)은 게이트 전극(GE)으로부터 제2 게이트 스페이서(GS2)를 향하는 방향으로 갈수록 그 레벨이 높아질 수 있다. 제1 게이트 스페이서(GS1)의 제1 상면(TOP1)은 평평하지 않고 오목하게 굴곡질 수 있다. 일 실시예로, 게이트 전극(GE)의 제3 상면(TOP3)은 평평하지 않고 오목하게 굴곡질 수 있다. 제3 상면(TOP3)의 최저점은 제1 레벨(LV1)에 위치할 수 있다.
게이트 캐핑 패턴(GP)은 제1 부분(PO1) 및 제2 부분(PO2)을 포함할 수 있다. 제1 부분(PO1)은 서로 인접하는 한 쌍의 제1 게이트 스페이서들(GS1) 사이에 개재될 수 있다. 제1 부분(PO1)은 제1 게이트 스페이서(GS1)의 제1 상면(TOP1), 게이트 전극(GE)의 상면(TOP3) 및 게이트 절연막(GI)의 상면을 덮을 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 제1 폭(W1)은, 제3 방향(D3)으로 갈수록 점진적으로 증가할 수 있다.
제2 부분(PO2)은 제1 부분(PO1) 위에 위치할 수 있다. 제2 부분(PO2)은 제2 게이트 스페이서(GS2)의 제2 상면(TOP2)을 덮을 수 있다. 제2 부분(PO2)의 제2 방향(D2)으로의 제2 폭(W2)은, 제1 부분(PO1)의 제1 폭(W1)보다 클 수 있다. 게이트 캐핑 패턴(GP)의 제1 폭(W1) 및 제2 폭(W2) 각각은, 게이트 전극(GE)의 제2 방향(D2)으로의 폭(WID)보다 클 수 있다.
도 6b를 참조하여, 본 발명의 실시예들에 따른 게이트 커팅 패턴(CT)의 상부 구조를 보다 상세히 설명한다. 게이트 커팅 패턴(CT)에 인접하는 게이트 스페이서(GS)는, 앞서 도 6a를 참조하여 설명한 게이트 전극(GE)에 인접하는 게이트 스페이서(GS)와 실질적으로 동일한 구조를 가질 수 있다.
게이트 커팅 패턴(CT)은 서로 인접하는 한 쌍의 제1 게이트 스페이서들(GS1) 사이에 개재될 수 있다. 게이트 커팅 패턴(CT)은 제4 상면(TOP4)을 가질 수 있다. 제4 상면(TOP4)은 제1 게이트 스페이서(GS1)의 제1 상면(TOP1)보다 낮을 수 있다. 제4 상면(TOP4)의 최저점은 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은, 앞서 도 6a의 제1 레벨(LV1)보다 낮을 수 있다. 다시 말하면, 게이트 커팅 패턴(CT)의 제4 상면(TOP4)은 게이트 전극(GE)의 제3 상면(TOP3)보다 낮을 수 있다.
게이트 커팅 패턴(CT)은 제2 방향(D2)으로 제3 폭(W3)을 가질 수 있고, 제3 폭(W3)은 게이트 전극(GE)의 제2 방향(D2)으로의 폭(WID)보다 클 수 있다. 이는, 게이트 커팅 패턴(CT)과 제1 게이트 스페이서(GS1) 사이에는 게이트 절연막(GI)이 생략되어 있기 때문이다.
게이트 커팅 패턴(CT) 상의 게이트 캐핑 패턴(GP)은, 제1 부분(PO1) 및 제2 부분(PO2)뿐만 아니라 제1 부분(PO1) 아래의 제3 부분(PO3)을 더 포함할 수 있다. 제3 부분(PO3)은 한 쌍의 제1 게이트 스페이서들(GS1)의 측벽들 사이에 개재될 수 있다. 제3 부분(PO3)은 게이트 커팅 패턴(CT)의 상면(TOP4)을 덮을 수 있다.
제3 부분(PO3)은 제2 방향(D2)으로 제4 폭(W4)을 가질 수 있고, 제4 폭(W4)은 제3 폭(W3)과 실질적으로 동일할 수 있다. 제1 부분(PO1)의 제1 폭(W1)은, 제3 부분(PO3)의 제4 폭(W4)보다 클 수 있다.
본 발명에 따른 게이트 캐핑 패턴(GP)은, 게이트 스페이서(GS)의 상면을 완전히 덮도록 제공될 수 있다. 반도체 소자의 제조 공정에 있어서, 게이트 스페이서(GS)는 게이트 캐핑 패턴(GP)보다 먼저 형성되어 다양한 반도체 공정들을 거칠 수 있다. 그 동안, 게이트 스페이서(GS)는 손상을 받고 내구성이 취약해질 수 있다. 본 발명의 실시예에 따르면, 게이트 캐핑 패턴(GP)이 손상된 게이트 스페이서(GS)의 상면 상에 형성됨으로써 게이트 스페이서(GS) 대신 게이트 전극(GE)을 보호할 수 있다. 게이트 전극(GE)에 인접하는 활성 콘택(AC)의 형성 시 게이트 캐핑 패턴(GP)은 게이트 전극(GE)으로 식각 물질이 침투하는 것을 효과적으로 방지할 수 있고, 결과적으로 공정 결함이 없이 자기 정렬된 콘택이 형성될 수 있다.
본 발명의 비교예에 따르면, 종래의 게이트 스페이서(GS)의 상면은 게이트 캐핑 패턴(CP)의 상면과 동일한 레벨에 위치하였고, 이에 따라 게이트 전극(GE)의 금속이 게이트 스페이서(GS)의 측벽을 따라 게이트 캐핑 패턴(CP) 위로 노출되는 구조가 발생하였다. 게이트 전극(GE)의 금속이 게이트 캐핑 패턴(CP) 위로 노출될 경우, 노출된 금속이 인접하는 활성 콘택(AC)과 접촉하는 공정 불량이 발생하였다.
그러나 본 발명의 실시예에 따르면, 게이트 스페이서(GS)의 상면(TOP1, TOP2)이 게이트 전극(GE)의 상면(TOP3) 및 게이트 커팅 패턴(CT)의 상면(TOP4)에 근접할 정도로 낮게 내려올 수 있다. 이로써 게이트 전극(GE)의 금속이 게이트 캐핑 패턴(CP) 위로 노출되는 공정 불량을 방지할 수 있고, 이로써 반도체 소자의 신뢰성이 향상될 수 있다.
도 6c를 참조하여, 본 발명의 실시예들에 따른 게이트 전극(GE), 게이트 스페이서(GS) 및 게이트 캐핑 패턴(GP)의 평면 구조를 보다 상세히 설명한다. 한 쌍의 게이트 스페이서들(GS) 사이에 게이트 커팅 패턴(CT) 및 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있으며, 게이트 커팅 패턴(CT)이 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2) 사이에 개재될 수 있다. 게이트 커팅 패턴(CT)은 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 서로 분리할 수 있다.
게이트 커팅 패턴(CT)의 제2 방향(D2)으로의 폭(도 6b의 W3)은, 한 쌍의 제1 게이트 스페이서들(GS1) 사이의 거리와 실질적으로 동일할 수 있다. 게이트 커팅 패턴(CT)의 제2 방향(D2)으로의 폭(도 6b의 W3)은, 게이트 전극(GE)의 제2 방향(D2)으로의 폭(도 6a의 WID)보다 클 수 있다.
게이트 커팅 패턴(CT)은 제2 방향(D2)으로 서로 대향하는 제1 측벽(SIW1) 및 제2 측벽(SIW2)을 포함할 수 있다. 게이트 커팅 패턴(CT)의 제1 측벽(SIW1) 및 제2 측벽(SIW2) 각각은 제1 게이트 스페이서(GS1)와 직접 접촉할 수 있다.
게이트 커팅 패턴(CT)은 제1 방향(D1)으로 서로 대향하는 제3 측벽(SIW3) 및 제4 측벽(SIW4)을 포함할 수 있다. 제3 측벽(SIW3) 및 제4 측벽(SIW4) 각각은 게이트 절연막(GI)으로 덮일 수 있다. 제3 측벽(SIW3) 및 제4 측벽(SIW4)은 게이트 절연막(GI)을 사이에 두고 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 각각 마주볼 수 있다.
게이트 커팅 패턴(CT)은 중심부(CTP), 중심부(CTP)의 양 측의 제1 사이드 부(SDP1) 및 제2 사이드 부(SDP2)를 포함할 수 있다. 제1 사이드 부(SDP1) 및 제2 사이드 부(SDP2)는 중심부(CTP)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 제1 사이드 부(SDP1)는 제1 측벽(SIW1)을 갖는 부분이고, 제2 사이드 부(SDP2)는 제2 측벽(SIW2)을 갖는 부분일 수 있다. 일 예로, 중심부(CTP), 제1 사이드 부(SDP1) 및 제2 사이드 부(SDP2)는, 게이트 커팅 패턴(CT)을 제2 방향(D2)을 기준으로 삼등분 함으로써 정의될 수 있다. 다시 말하면, 중심부(CTP), 제1 사이드 부(SDP1) 및 제2 사이드 부(SDP2) 각각의 제2 방향(D2)으로의 폭(또는 길이)은 서로 동일할 수 있다.
제1 사이드 부(SDP1)는 제1 방향(D1)으로의 제5 폭(W5)을 가질 수 있고, 제2 사이드 부(SDP2)는 제1 방향(D1)으로의 제6 폭(W6)을 가질 수 있으며, 중심부(CTP)는 제1 방향(D1)으로 제7 폭(W7)을 가질 수 있다. 제7 폭(W7)은 제5 폭(W5) 및 제6 폭(W6) 각각보다 클 수 있다. 즉 본 발명의 실시예에 따른 게이트 커팅 패턴(CT)의 제1 방향(D1)으로의 폭은, 제1 측벽(SIW1)에서 제2 방향(D2)으로 갈수록 증가하다가 게이트 커팅 패턴(CT)의 중심에서 최대값에 도달하고, 이후 제2 측벽(SIW2)으로 갈수록 감소할 수 있다.
게이트 커팅 패턴(CT)의 제3 측벽(SIW3)은 제1 게이트 전극(GE1)을 향하여 볼록할 수 있고, 제4 측벽(SIW4)은 제2 게이트 전극(GE2)을 향하여 볼록할 수 있다. 제1 게이트 전극(GE1)의 제1 단(EN1)은 제3 측벽(SIW3)의 프로파일에 대응하여 오목할 수 있다. 제2 게이트 전극(GE2)의 제2 단(EN2)은 제4 측벽(SIW4)의 프로파일에 대응하여 오목할 수 있다.
도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 및 도 18a는 각각 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 A-A'선에 따른 단면도들이다. 도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 및 도 18b는 각각 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 B-B'선에 따른 단면도들이다. 도 8c, 도 10c, 도 12c, 도 14c, 도 16c, 및 도 18c는 각각 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17의 C-C'선에 따른 단면도들이다. 도 10d, 도 12d, 도 14d, 도 16d, 및 도 18d는 각각 도 9, 도 11, 도 13, 도 15 및 도 17의 D-D'선에 따른 단면도들이다. 도 12e는 도 11의 E-E'선에 따른 단면도이다.
도 7 및 도 8a 내지 도 8c를 참조하면, 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 갖는 기판(100)이 제공될 수 있다. 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)은 제1 싱글 하이트 셀(SHC1)을 정의할 수 있고, 및 제2 NMOSFET 영역(NR2) 및 제2 PMOSFET 영역(PR2)은 제2 싱글 하이트 셀(SHC2)을 정의할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제1 활성 패턴들(AP1)이 형성될 수 있다. 각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다.
기판(100) 상에 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부가 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 제1 희생막을 형성하는 것, 상기 제1 희생막 상에 마스크 패턴들(MA)을 형성하는 것, 및 마스크 패턴들(MA)을 식각 마스크로 상기 제1 희생막을 패터닝하는 것을 포함할 수 있다. 상기 제1 희생막은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 희생 패턴들(PP)을 형성하기 위한 상기 패터닝 공정은 극자외선(Extreme Ultraviolet, EUV)을 이용한 리소그래피(Lithography) 공정을 포함할 수 있다. 본 명세서에서, EUV는 4 nm and 124 nm의 파장을, 상세하게는 4 nm and 20 nm의 파장을, 더욱 상세하게는 13.5 nm의 파장을 갖는 자외선을 의미할 수 있다. EUV는 6.21 eV 내지 124eV, 상세하게 90eV 내지 95eV의 에너지를 갖는 빛을 의미할 수 있다.
EUV를 이용한 리소그래피 공정은, 포토레지스트막 상에 조사되는 EUV를 이용한 노광 및 현상 공정을 포함할 수 있다. 일 예로, 상기 포토레지스트막은 폴리하이드록시스티렌(Polyhydroxystyrene)과 같은 유기 고분자를 함유하는 유기 포토레지스트일 수 있다. 상기 유기 포토레지스트는 EUV에 반응하는 감광성 화합물(photosensitive compound)을 더 포함할 수 있다. 상기 유기 포토레지스트는 EUV 흡수율이 높은 물질, 예를 들어, 유기 금속 물질(Organometallic material), 아이오딘 함유 물질(Iodine-containing material) 또는 불소 함유 물질(Fluorine-containing material)을 추가로 포함할 수 있다. 다른 예로, 상기 포토레지스트막은 주석 산화물(tin oxide)과 같은 무기 물질을 함유하는 무기 포토레지스트일 수 있다.
상기 포토레지스트막은 비교적 얇은 두께로 형성될 수 있다. EUV에 노광된 포토레지스트막을 현상하여 포토레지스트 패턴들이 형성될 수 있다. 평면적 관점에서, 포토레지스트 패턴들은, 일 방향으로 연장된 라인 형태, 아일랜드 형태, 지그재그 형태, 벌집(honeycomb) 형태, 또는 원 형태를 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다.
상기 포토레지스트 패턴들을 식각 마스크로 그들 아래에 적층된 하나 이상의 마스크 층들을 패터닝하여, 상술한 마스크 패턴들(MA)이 형성될 수 있다. 마스크 패턴들(MA)을 식각 마스크로 타겟 층인 상기 희생막을 패터닝하여, 웨이퍼 상에 목적하는 패턴들, 즉 희생 패턴들(PP)이 형성될 수 있다.
본 발명의 비교예로, 미세 피치를 갖는 패턴들을 웨이퍼 상에 형성하기 위해서는 두 개 이상의 포토 마스크들을 이용하는 멀티 패터닝 기술(MPT: Multi Patterning Technique)이 필요하다. 반면 본 발명의 실시예에 따른 EUV 리소그래피 공정을 수행할 경우, 한 장의 포토 마스크로도 미세 피치를 갖는 희생 패턴들(PP)을 형성할 수 있다.
예를 들어, 본 실시예의 EUV 리소그래피 공정으로 구현되는 희생 패턴들(PP) 사이의 최소 피치는 45nm 이하일 수 있다. 즉, EUV 리소그래피 공정을 수행함에 따라, 멀티 패터닝 기술 없이도 정교하고 미세한 희생 패턴들(PP)을 구현할 수 있다.
본 발명의 실시예들에 따르면, 상술한 EUV를 이용한 리소그래피 공정은 희생 패턴들(PP)뿐만 아니라 앞서 설명한 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하기 위한 패터닝 공정에서도 이용될 수 있으며, 특별히 제한되는 것은 아니다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiOCN 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(GS)는 앞서 도 6a를 참조하여 설명한 바와 같이 제1 게이트 스페이서(GS1) 및 제2 게이트 스페이서(GS2)를 포함하는 다중 막 구조를 가질 수 있다. 제1 게이트 스페이서(GS1)는 저유전 물질인 SiOCN으로 형성될 수 있다. 제2 게이트 스페이서(GS2)는 식각 내성이 우수한 SiN으로 형성될 수 있다. 제1 게이트 스페이서(GS1)는 제2 게이트 스페이서(GS2)보다 두껍게 형성될 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 10c 참고).
제1 활성 패턴(AP1)의 상기 제1 리세스의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다. 구체적으로, 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스들을 형성할 수 있다. 제2 활성 패턴(AP2)의 상기 제2 리세스의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 11 및 도 12a 내지 도 12e를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 노출된 희생 패턴들(PP)이 선택적으로 리세스될 수 있다. 희생 패턴들(PP)이 리세스됨으로써, 희생 패턴들(PP) 각각의 상면은 제1 층간 절연막(110)의 상면보다 낮아질 수 있다.
노출된 제1 게이트 스페이서들(GS1)이 선택적으로 리세스될 수 있다. 제1 게이트 스페이서들(GS1)이 리세스됨으로써, 제1 게이트 스페이서들(GS1) 각각의 상면은 제1 층간 절연막(110)의 상면보다 낮아질 수 있다. 제1 게이트 스페이서(GS1)의 상면은, 인접하는 희생 패턴(PP)의 상면과 실질적으로 동일하거나 비슷한 레벨에 위치할 수 있다.
앞서 설명한 희생 패턴(PP)의 리세스 공정 및 제1 게이트 스페이서(GS1)의 리세스 공정 동안, 제2 게이트 스페이서(GS2)는 리세스(또는 식각)되지 않고 그대로 잔류할 수 있다.
제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 제2 방향(D2)에 평행한 경계 상에 게이트 커팅 패턴들(CT)이 형성될 수 있다. 구체적으로, 리세스된 희생 패턴(PP) 상에 몰드막이 형성될 수 있다. 포토리소그래피 공정을 이용하여 게이트 커팅 패턴들(CT)이 형성될 위치를 정의하는 개구부를 포함하는 마스크 막이 형성될 수 있다. 상기 개구부에 의해 노출된 몰드막 및 그 아래의 희생 패턴(PP)을 식각 공정을 이용해 선택적으로 제거할 수 있다. 몰드막 및 그 아래의 희생 패턴(PP)이 제거된 영역을 절연 물질로 채움으로써, 게이트 커팅 패턴(CT)이 형성될 수 있다. 한편, 상기 마스크 막에 의해 덮인 몰드막 및 그 아래의 희생 패턴(PP)은 제거되지 않고 잔류할 수 있다. 후속으로, 상기 마스크 막과 상기 몰드막이 선택적으로 제거될 수 있다.
도 14c를 다시 참조하면, 게이트 커팅 패턴(CT)의 상면은 제2 게이트 스페이서(GS2)의 상면과 실질적으로 동일한 레벨로 형성될 수 있다. 게이트 커팅 패턴(CT)의 상부는 제1 게이트 스페이서(GS1)의 상면을 덮을 수 있다. 게이트 커팅 패턴(CT)의 상부는 제2 게이트 스페이서(GS2)의 내측벽과 접촉할 수 있다. 게이트 커팅 패턴(CT)의 상부의 폭은, 게이트 커팅 패턴(CT)의 하부의 폭보다 클 수 있다.
도 15 및 도 16a 내지 도 16d를 참조하면, 잔류하는 희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴(PP)이 선택적으로 제거되어 빈 공간이 형성될 수 있다. 상기 빈 공간 내에 게이트 절연막(GI) 및 게이트 전극(GE)이 형성될 수 있다.
게이트 절연막(GI)은, 상기 빈 공간에 의해 노출된 제1 및 제2 채널 패턴들(CH1, CH2)을 직접 덮도록 형성될 수 있다. 게이트 절연막(GI)을 형성하는 것은, 제1 및 제2 채널 패턴들(CH1, CH2) 상에 실리콘 산화막을 형성하는 것 및 상기 실리콘 산화막 상에 고유전막을 형성하는 것을 포함할 수 있다.
게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
상기 빈 공간 내에 형성된 게이트 절연막(GI) 및 게이트 전극(GE)을 리세스할 수 있다. 게이트 전극(GE)은, 그의 상면이 제1 게이트 스페이서(GS1)의 상면과 동일하거나 더 낮아질 때까지 리세스될 수 있다. 본 발명의 일 실시예로, 게이트 절연막(GI) 및 게이트 전극(GE)이 리세스되는 동안, 게이트 커팅 패턴(CT)은 리세스되지 않고 그대로 잔류할 수 있다.
도 17 및 도 18a 내지 도 18d를 참조하면, 게이트 전극(GE)이 리세스된 이후 제2 게이트 스페이서(GS2) 및 게이트 커팅 패턴(CT)이 선택적으로 리세스될 수 있다. 상기 리세스 공정은, 제2 게이트 스페이서(GS2) 및 게이트 커팅 패턴(CT)을 구성하는 물질, 예를 들어 실리콘 질화막에 대한 선택적 식각 공정을 포함할 수 있다. 제2 게이트 스페이서(GS2)는 리세스되어, 그의 상면이 제1 층간 절연막(110)의 상면보다 낮아질 수 있다. 게이트 커팅 패턴(CT)은 리세스되어, 그의 상면이 게이트 전극(GE)의 상면보다 낮아질 수 있다.
리세스된 게이트 전극(GE), 리세스된 게이트 스페이서(GS) 및 리세스된 게이트 커팅 패턴(CT) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)은, 리세스된 게이트 전극(GE)의 상면, 리세스된 게이트 스페이서(GS)의 상면 및 리세스된 게이트 커팅 패턴(CT)의 상면을 덮을 수 있다. 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiOCN 및 SiN 중 적어도 하나, 예를 들어 SiN으로 형성될 수 있다.
도 4 및 도 5a 내지 도 5e를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제1 싱글 하이트 셀(SHC1)의 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 제1 싱글 하이트 셀(SHC1)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC) 각각의 상부의 일부를 절연 물질로 교체하여, 상부 절연 패턴(UIP)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
본 실시예에 따른 게이트 캐핑 패턴(GP)은, 리세스된 게이트 스페이서(GS)의 상면과 리세스된 게이트 커팅 패턴(CT)의 상면을 모두 덮도록 확장된 형태로 형성될 수 있다. 활성 콘택(AC)은 게이트 캐핑 패턴(GP)을 마스크로 이용한 자기 정렬 방식으로 형성되기 때문에, 본 실시예에 따른 활성 콘택(AC)은 공정 불량 없이 안정적으로 형성될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 제3 파워 배선(M1_R3) 및 제1 배선들(M1_I)을 형성하는 것을 포함할 수 있다.
제1 금속 층(M1) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)을 형성하는 것은, 제2 배선들(M2_I)을 형성하는 것을 포함할 수 있다. 일 예로, 제2 배선들(M2_I)은 듀얼 다마신 공정을 통해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 금속 층(M1) 및/또는 제2 금속 층(M2) 내의 상기 배선들을 형성하는 것은, EUV를 이용한 리소그래피 공정을 포함할 수 있다. 배선 형성 공정, 즉 BEOL 공정에 사용되는 EUV 리소그래피에 관한 상세한 설명은, 앞서 희생 패턴들(PP)을 형성하는 방법에서 설명한 것과 실질적으로 동일할 수 있다. 예를 들어, 본 실시예의 EUV 리소그래피 공정으로 구현되는 제1 배선들(M1_I) 사이의 최소 피치는 45nm 이하일 수 있다.
도 19, 도 21 및 도 23은 본 발명의 비교예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 20a, 도 22a 및 도 24는 각각 도 19, 도 21 및 도 23의 A-A'선에 따른 단면도들이다. 도 20b 및 도 22b는 각각 도 19 및 도 21의 B-B'선에 따른 단면도들이다. 도 20c는 도 19의 C-C'선에 따른 단면도이다.
도 19 및 도 20a 내지 도 20c를 참조하면, 도 11 및 도 12a 내지 도 12e의 결과물 상에 게이트 커팅 패턴들(CT)이 형성될 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 제조 방법과 달리, 본 발명의 비교예에서는 게이트 스페이서들(GS)의 리세스 공정이 생략될 수 있다.
도 21, 도 22a 및 22b를 참조하면, 희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 이어서 각각의 게이트 전극들(GE)이 리세스될 수 있다. 한편, 게이트 커팅 패턴(CT)과 게이트 스페이서(GS) 사이의 공간에 형성된 게이트 전극(GE)은, 상기 리세스 공정 동안 제거되지 않고 그대로 잔류할 수 있다. 게이트 전극(GE)의 상기 잔류하는 부분은, 수직 연장부(VEP)를 구성할 수 있다. 다시 말하면, 게이트 커팅 패턴(CT)에 인접하는 게이트 전극(GE)은, 게이트 스페이서(GS)를 따라 제3 방향(D3)으로 연장되는 수직 연장부(VEP)를 포함할 수 있다.
도 23 및 도 24를 참조하면, 게이트 전극(GE)의 수직 연장부(VEP)는 게이트 캐핑 패턴(GP)이 형성된 후에도 그대로 남을 수 있다. 수직 연장부(VEP)는 게이트 캐핑 패턴(GP)과 제1 층간 절연막(110) 사이에서 노출될 수 있다.
후속으로 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택(AC)은 자기 정렬 방식으로 형성되기 때문에, 활성 콘택(AC)의 상부는 수직 연장부(VEP)까지 확장된 구조를 가질 수 있다. 이로써, 게이트 전극(GE)의 노출된 수직 연장부(VEP)와 활성 콘택(AC)이 서로 접촉하는 쇼트 영역(STR)이 형성될 수 있다. 쇼트 영역(STR)은 게이트 전극(GE)과 활성 콘택(AC)이 서로 연결되는 쇼트 결함으로서, 반도체 소자의 신뢰성에 심각한 악영향을 미칠 수 있다.
반면 앞서 설명한 본 발명의 제조 방법에 따르면, 게이트 전극(GE)의 형성 전에 제1 게이트 스페이서(GS1)가 미리 리세스될 수 있다. 또한, 제2 게이트 스페이서(GS2) 및 게이트 커팅 패턴(CT)이 모두 게이트 전극(GE)의 상면과 비슷한 레벨까지 리세스될 수 있다. 이로써, 게이트 스페이서(GS) 및 게이트 커팅 패턴(CT)을 따라 제3 방향(D3)으로 연장되는 게이트 전극(GE)의 수직 연장부(VEP, 도 22a 및 도 22b 참조)의 생성을 원천적으로 차단할 수 있다. 결과적으로 본 발명에 따르면, 게이트 전극(GE)과 활성 콘택(AC)간의 쇼트 결함을 완전히 방지할 수 있고, 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 25 및 도 26 각각은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 5b의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 5b 및 도 6a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 25를 참조하면, 제1 게이트 스페이서(GS1)의 제1 상면(TOP1)과 제2 게이트 스페이서(GS2)의 제2 상면(TOP2)은 서로 다른 레벨에 위치할 수 있다. 일 실시예로, 제2 게이트 스페이서(GS2)의 제2 상면(TOP2)은 제1 게이트 스페이서(GS1)의 제1 상면(TOP1)보다 낮을 수 있다.
예를 들어, 제1 게이트 스페이서(GS1)의 제1 상면(TOP1)의 최고점은 제3 레벨(LV3)에 위치할 수 있고, 제2 게이트 스페이서(GS2)의 제2 상면(TOP2)은 제4 레벨(LV4)에 위치할 수 있다. 게이트 전극(GE)의 제3 상면(TOP3)의 최저점은 제1 레벨(LV1)에 위치할 수 있다. 제4 레벨(LV4)은 제1 레벨(LV1)보다 낮을 수 있다. 제3 레벨(LV3)은 제1 레벨(LV1)보다 높을 수 있다.
게이트 캐핑 패턴(GP)은, 제2 게이트 스페이서(GS2)의 제2 상면(TOP2)과 접촉하는 제4 부분(PO4)을 더 포함할 수 있다. 제4 부분(PO4)은 제1 층간 절연막(110)과 제1 게이트 스페이서(GS1) 사이에 개재될 수 있다. 제4 부분(PO4)은 제2 부분(PO2)으로부터 제2 게이트 스페이서(GS2)의 제2 상면(TOP2)을 향해 수직하게 연장될 수 있다. 게이트 캐핑 패턴(GP)의 제4 부분(PO4)은, 제2 게이트 스페이서(GS2)를 대신하여, 자기 정렬 방식으로 활성 콘택(AC)을 형성하는 공정에서 마스크로 이용될 수 있다.
도 26을 참조하면, 제1 게이트 스페이서(GS1)의 제1 상면(TOP1)과 제2 게이트 스페이서(GS2)의 제2 상면(TOP2)은 제3 레벨(LV3)에 위치할 수 있다. 게이트 전극(GE)의 제3 상면(TOP3)의 최저점은 제1 레벨(LV1)에 위치할 수 있다. 이때 제3 레벨(LV3)은 제1 레벨(LV1)보다 낮을 수 있다. 다시 말하면, 본 실시예에 따른 제1 게이트 스페이서(GS1) 및 제2 게이트 스페이서(GS2)는 모두 게이트 전극(GE)의 상면보다 낮게 리세스될 수 있다. 게이트 캐핑 패턴(GP)이 제1 상면(TOP1), 제2 상면(TOP2) 및 제3 상면(TOP3)을 모두 덮을 수 있다.
도 27a 내지 도 27e는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 및 도 5a 내지 도 5e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4 및 도 27a 내지 도 27e를 참조하면, 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 구체적으로, 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있고, 소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 제1 활성 패턴(AP1)은 각각의 제1 PMOSFET 영역(PR1) 및 제2 PMOSFET 영역(PR2) 상에 제공될 수 있고, 제2 활성 패턴(AP2)은 각각의 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 상에 제공될 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 활성 패턴(AP1) 상에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 제1 채널 패턴(CH1)의 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 개재될 수 있다. 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2) 상에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 제2 채널 패턴(CH2)의 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 개재될 수 있다. 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
본 실시예에 따른 게이트 전극(GE), 게이트 스페이서(GS), 게이트 커팅 패턴(CT) 및 게이트 캐핑 패턴(GP)에 관한 구체적인 설명은, 앞서 도 6a 내지 도 6c를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 27e를 다시 참조하면, 게이트 전극(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다. 구체적으로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은, 제2 상면(TS2), 제2 측면들(SW2), 및 바닥면(BS)을 포함할 수 있다. 게이트 전극(GE)은 제2 상면(TS2), 제2 측면들(SW2), 및 바닥면(BS)을 모두 마주볼 수 있다.
각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 제2 상면(TS2), 제2 측면들(SW2), 및 바닥면(BS)을 덮을 수 있다.
제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 내측 스페이서(IP)가 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에서, 내측 스페이서(IP)는 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)에 각각 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)에 대한 상세한 설명은, 앞서 도 4 및 도 5a 내지 도 5e를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 4 및 도 5a 내지 도 5e를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 활성 패턴 및 제2 활성 패턴을 포함하는 기판;
    상기 제1 및 제2 활성 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 활성 패턴 상의 제1 게이트 전극 및 상기 제2 활성 패턴 상의 제2 게이트 전극을 포함하고;
    상기 제1 및 제2 게이트 전극들 사이에 개재되어 이들을 서로 분리하는 게이트 커팅 패턴;
    상기 게이트 전극의 양 측벽들 상의 한 쌍의 게이트 스페이서들; 및
    상기 게이트 전극의 상면, 상기 게이트 커팅 패턴의 상면 및 상기 한 쌍의 게이트 스페이서들의 상면들 상에 제공되며, 상기 제1 방향으로 연장되는 게이트 캐핑 패턴을 포함하되,
    상기 게이트 커팅 패턴은 상기 제1 방향에 교차하는 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고, 상기 제1 및 측벽들은, 상기 한 쌍의 게이트 스페이서들과 각각 접촉하며,
    상기 게이트 커팅 패턴의 상기 상면은, 상기 한 쌍의 게이트 스페이서들의 상기 상면들보다 낮은 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 커팅 패턴은 상기 제1 방향으로 서로 대향하는 제3 측벽 및 제4 측벽을 더 포함하고,
    상기 제3 측벽은 상기 제1 게이트 전극을 향하여 볼록하며,
    상기 제4 측벽은 상기 제2 게이트 전극을 향하여 볼록한 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 전극과 상기 제1 및 제2 활성 패턴들 사이 및 상기 게이트 전극과 상기 게이트 커팅 패턴 사이에 개재된 게이트 절연막을 더 포함하되,
    상기 게이트 절연막은, 상기 제3 및 제4 측벽들을 덮는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 커팅 패턴은, 상기 제1 측벽을 갖는 제1 사이드 부, 상기 제2 측벽을 갖는 제2 사이드 부, 및 상기 제1 및 제2 사이드 부들 사이의 중심부를 포함하고,
    상기 제1 사이드 부는 상기 제1 방향으로 제1 폭을 갖고,
    상기 제2 사이드 부는 상기 제1 방향으로 제2 폭을 가지며,
    상기 중심부는 상기 제1 방향으로 제3 폭을 갖고,
    상기 제3 폭은 상기 제1 폭보다 크며,
    상기 제3 폭은 상기 제2 폭보다 큰 반도체 소자.
  5. 제1항에 있어서,
    각각의 상기 한 쌍의 게이트 스페이서들은, 각각의 상기 제1 및 제2 측벽들 상에 순차적으로 적층된 제1 게이트 스페이서 및 제2 게이트 스페이서를 포함하고,
    상기 제1 게이트 스페이서의 유전 상수는 상기 제2 게이트 스페이서의 유전 상수보다 작으며,
    상기 제1 게이트 스페이서의 제1 상면의 레벨과 상기 제2 게이트 스페이서의 제2 상면의 레벨은 서로 다른 반도체 소자.
  6. 제5항에 있어서,
    상기 게이트 캐핑 패턴은 상기 제1 상면 및 상기 제2 상면을 덮는 반도체 소자.
  7. 제5항에 있어서,
    상기 제2 상면은 상기 제1 상면보다 낮은 반도체 소자.
  8. 제1항에 있어서,
    상기 게이트 커팅 패턴의 상면은, 상기 게이트 전극의 상면보다 낮은 반도체 소자.
  9. 제1항에 있어서,
    상기 게이트 캐핑 패턴은:
    상기 한 쌍의 게이트 스페이서들 사이에 개재된 제1 부분;
    상기 제1 부분 상에 제공되며, 상기 한 쌍의 게이트 스페이서들의 상기 상면들을 덮는 제2 부분; 및
    상기 제1 부분 아래에 제공되며, 상기 게이트 커팅 패턴의 상기 상면을 덮는 제3 부분을 포함하고,
    상기 제1 부분의 폭은 상기 제3 부분의 폭보다 크며,
    상기 제1 부분의 상기 폭은 상기 제2 부분의 폭보다 작은 반도체 소자.
  10. 제1항에 있어서,
    상기 게이트 커팅 패턴의 상기 제2 방향으로의 최대폭은, 상기 한 쌍의 게이트 스페이서들 사이의 거리와 실질적으로 동일한 반도체 소자.
  11. 제1 로직 셀 및 제2 로직 셀을 포함하는 기판, 상기 제2 로직 셀은 상기 제1 로직 셀과 제1 방향으로 인접하고;
    상기 제1 로직 셀 상의 제1 활성 패턴 및 상기 제2 로직 셀 상의 제2 활성 패턴;
    상기 제1 활성 패턴 상의 제1 게이트 전극 및 상기 제2 활성 패턴 상의 제2 게이트 전극, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 상기 제1 방향으로 정렬되게 배치되고;
    상기 제1 로직 셀과 상기 제2 로직 셀 사이의 경계 상에 제공되며, 상기 제1 및 제2 게이트 전극들 사이에 개재된 게이트 커팅 패턴;
    상기 제1 방향으로 연장되는 한 쌍의 게이트 스페이서들; 및
    상기 제1 및 제2 게이트 전극들, 및 상기 게이트 커팅 패턴 상에 제공되어 상기 제1 방향으로 연장되는 게이트 캐핑 패턴을 포함하되,
    상기 한 쌍의 게이트 스페이서들은, 상기 제1 게이트 전극의 양 측벽들로부터 상기 게이트 커팅 패턴의 양 측벽들을 지나 상기 제2 게이트 전극의 양 측벽들까지 연장되고,
    게이트 캐핑 패턴은, 상기 제1 게이트 전극의 상면으로부터 상기 게이트 커팅 패턴의 상면을 지나 상기 제2 게이트 전극의 상면까지 연장되며,
    각각의 상기 한 쌍의 게이트 스페이서들은, 제1 게이트 스페이서, 및 상기 제1 게이트 스페이서보다 유전 상수가 큰 제2 게이트 스페이서를 포함하고,
    상기 제1 게이트 스페이서는 상기 게이트 커팅 패턴과 상기 제2 게이트 스페이서 사이에 개재되며,
    상기 게이트 캐핑 패턴은, 상기 제1 게이트 스페이서의 상면과 상기 제2 게이트 스페이서의 상면을 덮는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 게이트 스페이서의 상기 상면은 상기 게이트 전극의 상면보다 낮고,
    상기 제2 게이트 스페이서의 상기 상면은 상기 게이트 전극의 상기 상면보다 낮은 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 게이트 스페이서의 상기 상면은 상기 게이트 전극의 상면보다 높고,
    상기 제1 게이트 스페이서의 상기 상면은 상기 제2 게이트 스페이서의 상기 상면보다 높은 반도체 소자.
  14. 제11항에 있어서,
    상기 게이트 커팅 패턴의 상면은, 상기 제1 게이트 스페이서의 상기 상면보다 낮은 반도체 소자.
  15. 제11항에 있어서,
    상기 게이트 캐핑 패턴 상의 제1 금속 층을 더 포함하되,
    상기 제1 금속 층은, 상기 제1 및 제2 로직 셀들 사이의 상기 경계 상에 제공된 파워 배선을 포함하며,
    상기 게이트 커팅 패턴은 상기 파워 배선과 수직적으로 중첩되는 반도체 소자.
  16. 로직 셀을 포함하는 기판, 상기 로직 셀은 제1 방향으로 서로 이격된 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 로직 셀은 제1 내지 제4 경계들을 가지며, 상기 제1 경계 및 상기 제2 경계는 상기 제1 방향에 교차하는 제2 방향으로 서로 대향하고, 상기 제3 경계 및 상기 제4 경계는 상기 제1 방향으로 서로 대향하며;
    상기 기판 상에 제공되어 상기 PMOSFET 영역 상의 제1 활성 패턴 및 상기 NMOSFET 영역 상의 제2 활성 패턴을 정의하는 소자 분리막, 상기 제1 및 제2 활성 패턴들은 상기 제2 방향으로 연장되고, 상기 제1 및 제2 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며;
    상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극;
    상기 제1 및 제2 활성 패턴들 상에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 및 제2 소스/드레인 패턴들 각각은 상기 게이트 전극의 일 측에 인접하고;
    상기 게이트 전극의 양 측벽들 상의 한 쌍의 게이트 스페이서들, 상기 한 쌍의 게이트 스페이서들은 상기 제1 방향으로 연장되며;
    상기 제1 및 제2 경계들 중 적어도 하나 상에 제공된 분리 구조체;
    상기 제3 및 제4 경계들 중 적어도 하나 상에 제공된 게이트 커팅 패턴, 상기 게이트 커팅 패턴은 상기 한 쌍의 게이트 스페이서들 사이에 제공되어 상기 게이트 전극과 상기 제1 방향으로 정렬되고;
    상기 게이트 전극과 상기 제1 및 제2 활성 패턴들 사이 및 상기 게이트 전극과 상기 게이트 커팅 패턴 사이에 개재된 게이트 절연막;
    상기 게이트 전극의 상면, 상기 게이트 커팅 패턴의 상면 및 상기 한 쌍의 게이트 스페이서들의 상면들 상에 제공되며, 상기 제1 방향으로 연장되는 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 층간 절연막;
    상기 층간 절연막을 관통하여 상기 제1 및 제2 소스/드레인 패턴들 중 적어도 하나와 전기적으로 연결되는 활성 콘택;
    상기 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택;
    상기 층간 절연막 상의 제1 금속 층, 상기 제1 금속 층은 상기 게이트 커팅 패턴과 수직적으로 중첩되는 파워 배선, 및 상기 활성 콘택 및 상기 게이트 콘택에 각각 전기적으로 연결되는 제1 배선들을 포함하고; 및
    상기 제1 금속 층 상의 제2 금속 층을 포함하되,
    상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 연결되는 제2 배선들을 포함하며,
    상기 게이트 커팅 패턴은 상기 제1 방향에 교차하는 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고, 상기 제1 및 측벽들은, 상기 한 쌍의 게이트 스페이서들과 각각 접촉하며,
    상기 게이트 커팅 패턴의 상기 상면은, 상기 한 쌍의 게이트 스페이서들의 상기 상면들보다 낮은 반도체 소자.
  17. 제16항에 있어서,
    각각의 상기 한 쌍의 게이트 스페이서들은, 제1 게이트 스페이서, 및 상기 제1 게이트 스페이서보다 유전 상수가 큰 제2 게이트 스페이서를 포함하고,
    상기 제1 게이트 스페이서는 상기 게이트 커팅 패턴과 상기 제2 게이트 스페이서 사이에 개재되며,
    상기 게이트 캐핑 패턴은, 상기 제1 게이트 스페이서의 상면과 상기 제2 게이트 스페이서의 상면을 덮는 반도체 소자.
  18. 제16항에 있어서,
    상기 게이트 커팅 패턴은, 상기 제1 측벽을 갖는 제1 사이드 부, 상기 제2 측벽을 갖는 제2 사이드 부, 및 상기 제1 및 제2 사이드 부들 사이의 중심부를 포함하고,
    상기 제1 사이드 부는 상기 제1 방향으로 제1 폭을 갖고,
    상기 제2 사이드 부는 상기 제1 방향으로 제2 폭을 가지며,
    상기 중심부는 상기 제1 방향으로 제3 폭을 갖고,
    상기 제3 폭은 상기 제1 폭보다 크며,
    상기 제3 폭은 상기 제2 폭보다 큰 반도체 소자.
  19. 제16항에 있어서,
    상기 게이트 커팅 패턴의 상면은, 상기 게이트 전극의 상면보다 낮은 반도체 소자.
  20. 제16항에 있어서,
    상기 게이트 캐핑 패턴은:
    상기 한 쌍의 게이트 스페이서들 사이에 개재된 제1 부분;
    상기 제1 부분 상에 제공되며, 상기 한 쌍의 게이트 스페이서들의 상기 상면들을 덮는 제2 부분; 및
    상기 제1 부분 아래에 제공되며, 상기 게이트 커팅 패턴의 상기 상면을 덮는 제3 부분을 포함하고,
    상기 제1 부분의 폭은 상기 제3 부분의 폭보다 크며,
    상기 제1 부분의 상기 폭은 상기 제2 부분의 폭보다 작은 반도체 소자.
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