TW202422854A

TW202422854A - 半導體裝置

Info

Publication number: TW202422854A
Application number: TW112129596A
Authority: TW
Inventors: 黃俊善; 朴世雄; 李精浩
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2022-11-28
Filing date: 2023-10-30
Publication date: 2024-06-01

Abstract

揭露一種半導體裝置。所述半導體裝置包括：基板，包括胞元設置區及第一區塊邊界區；多個閘極電極，位於胞元設置區上且在第一方向上彼此平行地延伸至第一區塊邊界區，所述多個閘極電極包括彼此相鄰的第一閘極電極與第二閘極電極；以及第一連接結構，位於第一區塊邊界區上，其中第一連接結構被配置成在實體上將第一閘極電極與第二閘極電極彼此連接。

Description

半導體裝置

本揭露是有關於一種半導體裝置，且具體而言，是有關於一種包括場效電晶體的半導體裝置。 [相關申請案的交叉參考]

本專利申請案主張於2022年11月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0161297號的優先權，所述韓國專利申請案的全部內容特此併入本案供參考。

半導體裝置包括由金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOS-FET）組成的積體電路。為滿足對圖案大小小且設計規則減少的半導體裝置的日益增長的需求，MOS-FET正在積極地按比例縮小。MOS-FET的按比例縮小可能會導致半導體裝置的操作性質劣化。正在進行各種研究來克服與半導體裝置的按比例縮小相關聯的技術限制並達成高效能半導體裝置。

本發明概念的一些實例性實施例提供一種具有改善的可靠性的半導體裝置。

本發明概念的一些實例性實施例提供一種製造具有改善的可靠性的半導體裝置的方法。

根據本發明概念實例性實施例，一種半導體裝置可包括：基板，包括胞元設置區及第一區塊邊界區；多個閘極電極，設置於胞元設置區上且在第一方向上彼此平行地延伸至第一區塊邊界區，所述多個閘極電極包括彼此相鄰的第一閘極電極與第二閘極電極；以及第一連接結構，位於第一區塊邊界區上。第一連接結構可被配置成在實體上將第一閘極電極與第二閘極電極彼此連接。第一連接結構可包括圓形內側表面及圓形外側表面，且圓形外側表面可包括第一外側表面、第二外側表面及第三外側表面。第一外側表面可在與第一方向交叉的第二方向上延伸，且第三外側表面可在第一方向上延伸。第二外側表面可將第一外側表面連接至第三外側表面。第一外側表面可具有第一長度，且第一閘極電極與第二閘極電極之間的距離可為第一節距。第一長度對第一節距的比率可介於0.87至1的範圍內。

根據本發明概念的實例性實施例，一種半導體裝置可包括：基板，包括胞元設置區及區塊邊界區；主動圖案，位於胞元設置區上；多個通道圖案及多個源極/汲極圖案，位於主動圖案上；多個閘極電極，分別設置於所述多個通道圖案上，且自胞元設置區延伸至區塊邊界區；以及連接結構，位於區塊邊界區上。連接結構可被配置成在實體上將所述多個閘極電極彼此連接，且連接結構可包括圓形內側表面及圓形外側表面。圓形外側表面的曲率半徑可大於圓形內側表面的曲率半徑。

根據本發明概念的實例性實施例，一種半導體裝置可包括：基板，包括胞元設置區及區塊邊界區，胞元設置區包括P型金屬氧化物半導體場效電晶體（p-type metal oxide semiconductor field effect transistor，PMOSFET）區及N型金屬氧化物半導體場效電晶體（n-type metal oxide semiconductor field effect transistor，NMOSFET）區；第一主動圖案及第二主動圖案，第一主動圖案位於PMOSFET區上，第二主動圖案位於NMOSFET區上；第一通道圖案及第一源極/汲極圖案，位於第一主動圖案上；第二通道圖案及第二源極/汲極圖案，位於第二主動圖案上；閘極電極，在第一方向上延伸以與第一通道圖案及第二通道圖案交叉；連接結構，位於區塊邊界區上；閘極絕緣層，夾置於閘極電極與第一通道圖案及第二通道圖案之間；多個閘極間隔件，分別設置於閘極電極的相對的側表面上；閘極頂蓋圖案，位於閘極電極的頂表面上；閘極切割圖案，穿透閘極電極；閘極接觸件，電性連接至閘極電極；主動接觸件，電性連接至第一源極/汲極圖案及第二源極/汲極圖案中的至少一者；第一金屬層，位於閘極接觸件及主動接觸件上；以及第二金屬層，位於第一金屬層上。第一金屬層可包括多個第一內連線，所述多個第一內連線分別連接至閘極接觸件及主動接觸件。且第二金屬層可包括多個第二內連線，所述多個第二內連線電性連接至所述多個第一內連線。閘極電極可包括彼此相鄰的第一閘極電極與第二閘極電極，且連接結構可被配置成在實體上將第一閘極電極與第二閘極電極彼此連接。連接結構可包括圓形內側表面及圓形外側表面。所述多個閘極間隔件可沿著第一閘極電極及第二閘極電極延伸且可分別設置於圓形外側表面及圓形內側表面上。

根據本發明概念的實例性實施例，一種製造半導體裝置的方法可包括：在基板上形成主動圖案；在主動圖案上形成犧牲圖案，所述犧牲圖案包括第一犧牲圖案、第二犧牲圖案以及初步連接結構，所述初步連接結構將第一犧牲圖案與第二犧牲圖案彼此連接；以及使用金屬圖案來替換第一犧牲圖案、第二犧牲圖案及初步連接結構以分別形成第一閘極電極、第二閘極電極及連接結構。第一犧牲圖案與第二犧牲圖案可為彼此平行地延伸的線形圖案，且初步連接結構可被設置成在實體上將第一犧牲圖案的端部部分與第二犧牲圖案的端部部分彼此連接。犧牲圖案的形成可包括：在基板上形成犧牲層；在犧牲層上形成硬罩幕層；藉由使用極紫外線（extreme ultraviolet，EUV）微影製程而對硬罩幕層進行圖案化來形成硬罩幕圖案；以及使用硬罩幕圖案作為蝕刻罩幕來對犧牲層進行圖案化。

圖1至圖3是示出根據本發明概念實例性實施例的半導體裝置中的邏輯胞元的概念圖。

參照圖1，可提供單高度胞元（single height cell）SHC。舉例而言，基板100上可設置有第一電源線M1_R1及第二電源線M1_R2。第一電源線M1_R1可為被提供汲極電壓VDD（例如，電源電壓）的導電路徑。第二電源線M1_R2可為被提供源極電壓VSS（例如，接地電壓）的導電路徑。

單高度胞元SHC可界定於第一電源線M1_R1與第二電源線M1_R2之間。單高度胞元SHC可包括一個PMOSFET區PR及一個NMOSFET區NR。換言之，單高度胞元SHC可具有設置於第一電源線M1_R1與第二電源線M1_R2之間的互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）結構。

PMOSFET區PR及NMOSFET區NR中的每一者可在第一方向D1上具有第一寬度W1。單高度胞元SHC在第一方向D1上的長度可被定義為第一高度HE1。第一高度HE1可實質上等於第一電源線M1_R1與第二電源線M1_R2之間的距離（例如，節距）。

單高度胞元SHC可構成單個邏輯胞元。在本說明書中，邏輯胞元可意指被配置成執行特定功能的邏輯裝置（例如，與（AND）、或（OR）、異或（XOR）、異或非（XNOR）、反相器等等）。換言之，邏輯胞元可包括構成邏輯裝置的電晶體以及將各電晶體彼此連接的內連線。

參照圖2，可提供雙高度胞元（double height cell）DHC。舉例而言，基板100上可設置有第一電源線M1_R1、第二電源線M1_R2及第三電源線M1_R3。第一電源線M1_R1可設置於第二電源線M1_R2與第三電源線M1_R3之間。第一電源線M1_R1可為被提供汲極電壓VDD的導電路徑。

雙高度胞元DHC可被界定於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可包括第一PMOSFET區PR1、第二PMOSFET區PR2、第一NMOSFET區NR1及第二NMOSFET區NR2。

第一NMOSFET區NR1可相鄰於第二電源線M1_R2。第二NMOSFET區NR2可相鄰於第三電源線M1_R3。第一PMOSFET區PR1及第二PMOSFET區PR2可相鄰於第一電源線M1_R1。當在平面圖中觀察時，第一電源線M1_R1可設置於第一PMOSFET區PR1與第二PMOSFET區PR2之間。

雙高度胞元DHC在第一方向D1上的長度可被定義為第二高度HE2。第二高度HE2可為圖1所示第一高度HE1的約兩倍。可將雙高度胞元DHC的第一PMOSFET區PR1及第二PMOSFET區PR2組合起來以用作單個PMOSFET區。

因此，雙高度胞元DHC的PMOS電晶體的通道大小可大於前面參照圖1闡述的單高度胞元SHC的PMOS電晶體的通道大小。舉例而言，雙高度胞元DHC的PMOS電晶體的通道大小可為單高度胞元SHC的PMOS電晶體的通道大小的約兩倍。在此種情形中，雙高度胞元DHC可以較單高度胞元SHC高的速度運作。在實例性實施例中，圖2中所示的雙高度胞元DHC可被定義為多高度胞元。儘管未示出，但多高度胞元亦可包括胞元高度為單高度胞元SHC的胞元高度的約三倍的三高度胞元。

參照圖3，第一單高度胞元SHC1、第二單高度胞元SHC2及雙高度胞元DHC可以二維方式設置於基板100上。第一單高度胞元SHC1可設置於第一電源線M1_R1與第二電源線M1_R2之間。第二單高度胞元SHC2可設置於第一電源線M1_R1與第三電源線M1_R3之間。第二單高度胞元SHC2可在第一方向D1上相鄰於第一單高度胞元SHC1。

雙高度胞元DHC可設置於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可在第二方向D2上相鄰於第一單高度胞元SHC1及第二單高度胞元SHC2。

分割結構DB可設置於第一單高度胞元SHC1與雙高度胞元DHC之間、以及第二單高度胞元SHC2與雙高度胞元DHC之間。雙高度胞元DHC的主動區可藉由分割結構DB而與第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的主動區電性分隔開。

圖4是示出根據本發明概念實例性實施例的半導體裝置的平面圖。參照圖4，在基板100上可設置有至少一個胞元區塊CEB。胞元區塊CEB可為其中設置有前面參照圖1至圖3闡述的邏輯胞元（例如，SHC及DHC）的區。胞元區塊CEB可包括胞元設置區CPR以及分別設置於胞元設置區CPR的兩側處的第一區塊邊界區CBR1及第二區塊邊界區CBR2。第一區塊邊界區CBR1及第二區塊邊界區CBR2可在第一方向D1上彼此相對，胞元設置區CPR夾置於第一區塊邊界區CBR1與第二區塊邊界區CBR2之間。以上所述邏輯胞元可以二維方式設置於胞元設置區CPR中。

在胞元區塊CEB上可設置有多個閘極電極GE。閘極電極GE可在第一方向D1上彼此平行地延伸。閘極電極GE可在第二方向D2上以特定的節距進行排列。閘極電極GE可自第一區塊邊界區CBR1延伸至第二區塊邊界區CBR2。

在實例性實施例中，閘極電極GE可包括彼此成對且彼此相鄰的第一閘極電極GE1與第二閘極電極GE2。在第一區塊邊界區CBR1上可設置有連接結構CNP以將第一閘極電極GE1與第二閘極電極GE2彼此連接。連接結構CNP可將第一閘極電極GE1的端部連接至第二閘極電極GE2的端部。連接結構CNP可具有夾子形狀（clip shape）。

在第一區塊邊界區CBR1中可置有第一區塊邊界CBB1。閘極切割圖案CT可設置於第一區塊邊界CBB1上以分別穿透各閘極電極GE。以下將對閘極切割圖案CT進行更詳細的闡述。連接結構CNP可置於第一區塊邊界CBB1外。連接結構CNP可將相鄰的一對閘極切割圖案CT彼此連接。

在第二區塊邊界區CBR2上可設置有連接結構CNP以將第一閘極電極GE1與第二閘極電極GE2彼此連接。連接結構CNP可將第一閘極電極GE1的相對端部連接至第二閘極電極GE2的相對端部。第二區塊邊界區CBR2上的連接結構CNP可具有與第一區塊邊界區CBR1上的連接結構CNP相同的形狀。

在第二區塊邊界區CBR2中可置有第二區塊邊界CBB2。閘極切割圖案CT可設置於第二區塊邊界CBB2上以分別穿透各閘極電極GE。連接結構CNP可置於第二區塊邊界CBB2外。連接結構CNP可將相鄰的一對閘極切割圖案CT彼此連接。

由於閘極電極GE是在第一方向D1上延伸的線形圖案，因此閘極電極GE的塌陷風險可隨著閘極電極GE的線寬的減小而增大。即，隨著閘極電極GE的線寬的減小，閘極電極GE的結構穩定性可能會降低。在本實例性實施例中，可設置有連接結構CNP以將各閘極電極GE彼此連接並以機械方式對各閘極電極GE進行支撐，且因此可減輕閘極電極GE的塌陷或防止閘極電極GE發生塌陷。連接結構CNP與閘極電極GE的連接可包括在連接結構CNP與閘極電極GE之間置有附加結構的情形。舉例而言，參照圖4，各閘極電極GE中的一者可經由閘極切割圖案CT、連接結構CNP及閘極切割圖案CT而在實體上連接至各閘極電極GE中的另一者。

圖5是示出根據本發明概念實例性實施例的半導體裝置的部分（例如，圖4所示「M」）的放大剖視圖。圖6A至圖6F是分別沿著圖5所示線A-A'、線B-B'、線C-C'、線D-D'、線E-E'及線F-F'截取的剖視圖。圖5及圖6A至圖6D所示半導體裝置是圖3所示第一單高度胞元SHC1及第二單高度胞元SHC2的具體實例。圖5、圖6E及圖6F所示半導體裝置可為圖4所示第一區塊邊界區CBR1的具體實例。

首先，將參照圖5及圖6A至圖6D對胞元設置區CPR進行詳細闡述。第一單高度胞元SHC1及第二單高度胞元SHC2可設置於基板100上。構成邏輯電路的邏輯電晶體可設置於第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者上。基板100可為由矽、鍺、矽鍺、化合物半導體材料或類似材料形成或者包含矽、鍺、矽鍺、化合物半導體材料或類似材料的半導體基板。在實例性實施例中，基板100可為矽晶圓。

基板100可包括第一NMOSFET區NR1、第一PMOSFET區PR1及第二PMOSFET區PR2。第一NMOSFET區NR1、第一PMOSFET區PR1及第二PMOSFET區PR2可在第二方向D2上延伸。第一單高度胞元SHC1可包括第一NMOSFET區NR1及第一PMOSFET區PR1，而第二單高度胞元SHC2可包括第二PMOSFET區PR2。

第一主動圖案AP1及第二主動圖案AP2可由形成於基板100的上部部分中的溝渠TR進行界定。第一主動圖案AP1可設置於第一PMOSFET區PR1及第二PMOSFET區PR2中的每一者上。第二主動圖案AP2可設置於第一NMOSFET區NR1上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2中的每一者可為基板100的垂直突出部分。

可提供裝置隔離層ST對溝渠TR進行填充。裝置隔離層ST可包括氧化矽層。裝置隔離層ST可不覆蓋以下將闡述的第一通道圖案CH1及第二通道圖案CH2。

第一通道圖案CH1可設置於第一主動圖案AP1上。第二通道圖案CH2可設置於第二主動圖案AP2上。第一通道圖案CH1及第二通道圖案CH2中的每一者可包括依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2與第三半導體圖案SP3。第一半導體圖案至第三半導體圖案SP1、SP2與SP3可在垂直方向（例如，第三方向D3）上彼此間隔開。

第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者可由矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或者可包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者。舉例而言，第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者可由結晶矽形成或者可包含結晶矽。第一半導體圖案至第三半導體圖案SP1、SP2及SP3可為堆疊的奈米片材。

在第一主動圖案AP1上可設置有多個第一源極/汲極圖案SD1。在第一主動圖案AP1的上部部分中可形成有多個第一凹槽RS1。各第一源極/汲極圖案SD1可分別設置於各第一凹槽RS1中。第一源極/汲極圖案SD1可為第一導電性類型（例如，p型）的雜質區。第一通道圖案CH1可夾置於每一對第一源極/汲極圖案SD1之間。換言之，每一對第一源極/汲極圖案SD1可藉由堆疊的第一半導體圖案至第三半導體圖案SP1、SP2與SP3而彼此連接。

在第二主動圖案AP2上可設置有多個第二源極/汲極圖案SD2。在第二主動圖案AP2的上部部分中可形成有多個第二凹槽RS2。第二源極/汲極圖案SD2可分別設置於第二凹槽RS2中。第二源極/汲極圖案SD2可為第二導電性類型（例如，n型）的雜質區。第二通道圖案CH2可夾置於每一對第二源極/汲極圖案SD2之間。換言之，每一對第二源極/汲極圖案SD2可藉由堆疊的第一半導體圖案至第三半導體圖案SP1、SP2與SP3而彼此連接。

第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長（selective epitaxial growth，SEG）製程形成的磊晶圖案。在實例性實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可具有較第三半導體圖案SP3的頂表面高的頂表面。在另一實例性實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的至少一者的頂表面可位於與第三半導體圖案SP3的頂表面實質上相同的水準處。

第一源極/汲極圖案SD1可包含晶格常數較基板100的晶格常數大的半導體材料（例如，SiGe）。在此種情形中，成對的第一源極/汲極圖案SD1可對所述一對第一源極/汲極圖案SD1之間的第一通道圖案CH1施加壓縮應力。第二源極/汲極圖案SD2可由與基板100相同的半導體元素（例如，Si）形成或者可包含與基板100相同的半導體元素。

第一源極/汲極圖案SD1中的每一者可包括緩衝層BFL及位於緩衝層BFL上的主層MAL。在下文中，將參照圖6A對第一源極/汲極圖案SD1在第二方向D2上的截面形狀進行更詳細的闡述。

緩衝層BFL可覆蓋第一凹槽RS1的內表面。在實例性實施例中，緩衝層BFL可在向上方向上具有減小的厚度。舉例而言，緩衝層BFL的在第一凹槽RS1的底部上在第三方向D3上量測的厚度可大於緩衝層BFL的在第一凹槽RS1的頂部水準處在第二方向D2上量測的厚度。另外，緩衝層BFL可沿著第一凹槽RS1的輪廓具有「U」形截面。

主層MAL可對第一凹槽RS1的覆蓋有緩衝層BFL的大部分的未填充區進行填充。主層MAL的體積可大於緩衝層BFL的體積。即，主層MAL的體積對第一源極/汲極圖案SD1的總體積的比率可大於緩衝層BFL的體積對第一源極/汲極圖案SD1的總體積的比率。

緩衝層BFL及主層MAL中的每一者可由矽鍺（SiGe）形成或者可包含矽鍺（SiGe）。舉例而言，緩衝層BFL可含有相對低濃度的鍺（Ge）。在另一實例性實施例中，緩衝層BFL可僅含有矽（Si）而不含有鍺（Ge）。緩衝層BFL的鍺濃度可介於0原子%至10原子%的範圍內。舉例而言，緩衝層BFL的鍺濃度可介於2原子%至8原子%的範圍內。

主層MAL可含有相對高濃度的鍺（Ge）。作為實例，主層MAL的鍺濃度可介於30原子%至70原子%的範圍內。主層MAL的鍺濃度可在第三方向D3上增大。舉例而言，主層MAL的與緩衝層BFL相鄰的部分可具有約40原子%的鍺濃度，而主層MAL的上部部分可具有約60原子%的鍺濃度。

緩衝層BFL及主層MAL中的每一者可含有使得第一源極/汲極圖案SD1能夠具有p型導電性的雜質（例如，硼、鎵或銦）。緩衝層BFL及主層MAL中的每一者的雜質濃度可介於1E18原子/立方公分（atoms/cm ³）至5E22原子/立方公分的範圍內。主層MAL的雜質濃度可高於緩衝層BFL的雜質濃度。

緩衝層BFL可減輕基板100（例如，第一主動圖案AP1）與主層MAL之間以及第一半導體圖案至第三半導體圖案SP1、SP2及SP3與主層MAL之間的堆疊錯誤（stacking fault）或防止發生所述堆疊錯誤。堆疊錯誤可導致通道電阻增大。堆疊錯誤可易於出現於第一凹槽RS1的底部上。因此，為了減輕所述堆疊錯誤或防止發生所述堆疊錯誤，緩衝層BFL可被設置成在第一凹槽RS1的底部附近具有相對大的厚度。

緩衝層BFL可保護主層MAL免受使用閘極電極GE的第一內部電極至第三內部電極PO1、PO2及PO3來替換以下將闡述的犧牲層SAL的製程的影響。舉例而言，緩衝層BFL可阻擋或防止用於移除犧牲層SAL的蝕刻劑材料進入主層MAL並對主層MAL進行蝕刻。

返回參照圖5及圖6A至6D，閘極電極GE可在第一方向D1上延伸且與第一通道圖案CH1及第二通道圖案CH2交叉。閘極電極GE可在第二方向D2上以第一節距進行排列。閘極電極GE中的每一者可在垂直方向上與第一通道圖案CH1及第二通道圖案CH2中的對應一者交疊。

閘極電極GE可包括夾置於主動圖案AP1或主動圖案AP2與第一半導體圖案SP1之間的第一內部電極PO1、夾置於第一半導體圖案SP1與第二半導體圖案SP2之間的第二內部電極PO2、夾置於第二半導體圖案SP2與第三半導體圖案SP3之間的第三內部電極PO3、以及位於第三半導體圖案SP3上的外部電極PO4。

返回參照圖6A，閘極電極GE的位於PMOSFET區PR上的第一內部電極至第三內部電極PO1、PO2及PO3可具有彼此不同的寬度。舉例而言，第三內部電極PO3在第二方向D2上的最大寬度可大於第二內部電極PO2在第二方向D2上的最大寬度。第一內部電極PO1在第二方向D2上的最大寬度可大於第三內部電極PO3在第二方向D2上的最大寬度。

返回參照圖6D，閘極電極GE可設置於第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者的頂表面TS、底表面BS及相對的側表面SW上。即，根據本實例性實施例的電晶體可為其中閘極電極GE被設置成以三維方式環繞通道圖案的三維場效電晶體（例如，多橋通道型FET（Multi-Bridge Channel FET，MBCFET）或閘極全環繞FET（Gate-All-Around FET，GAAFET））。

返回參照圖5及圖6A至圖6D，第一單高度胞元SHC1可具有在第二方向D2上彼此相對的第一邊界BD1與第二邊界BD2。第一邊界BD1及第二邊界BD2可在第一方向D1上延伸。第一單高度胞元SHC1可具有在第一方向D1上彼此相對的第三邊界BD3與第四邊界BD4。第三邊界BD3及第四邊界BD4可在第二方向D2上延伸。

閘極切割圖案CT可設置於第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的與第二方向D2平行（或在第二方向D2上延伸）的邊界上。舉例而言，閘極切割圖案CT可設置於第一單高度胞元SHC1的第三邊界BD3及第四邊界BD4上。閘極切割圖案CT可沿著第三邊界BD3以第一節距進行排列。閘極切割圖案CT可沿著第四邊界BD4以第一節距進行排列。當在平面圖中觀察時，第三邊界BD3上的閘極切割圖案CT及第四邊界BD4上的閘極切割圖案CT可分別與閘極電極GE交疊。閘極切割圖案CT可由絕緣材料（例如，氧化矽、氮化矽或其組合）中的至少一者形成或者可包含所述至少一者。

第一單高度胞元SHC1上的閘極電極GE可藉由閘極切割圖案CT而與第二單高度胞元SHC2上的閘極電極GE分隔開。閘極切割圖案CT可夾置於在第一方向D1上彼此對準的第一單高度胞元SHC1及第二單高度胞元SHC2上的各閘極電極GE之間。即，在第一方向D1上延伸的閘極電極GE可藉由閘極切割圖案CT而被劃分成多個閘極電極GE。

在閘極電極GE的外部電極PO4的相對的側表面上可分別設置有一對閘極間隔件GS。閘極間隔件GS可沿著閘極電極GE且在第一方向D1上延伸。閘極間隔件GS的頂表面可高於閘極電極GE的頂表面。閘極間隔件GS的頂表面可與以下將闡述的第一層間絕緣層110的頂表面共面。在實例性實施例中，閘極間隔件GS可由SiCN、SiCON或SiN中的至少一者形成或者可包含所述至少一者。在另一實例性實施例中，閘極間隔件GS可為由選自SiCN、SiCON及SiN中的至少兩種不同的材料形成或者包含所述至少兩種不同的材料的多層式結構。

在閘極電極GE上可設置有閘極頂蓋圖案GP。閘極頂蓋圖案GP可沿著閘極電極GE或在第一方向D1上延伸。閘極頂蓋圖案GP可由相對於以下將闡述的第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料形成或者可包含所述材料。舉例而言，閘極頂蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或者可包含所述至少一者。

在閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間可夾置有閘極絕緣層GI。閘極絕緣層GI可覆蓋第一半導體圖案至第三半導體圖案SP1、SP2及SP3中的每一者的頂表面TS、底表面BS及相對的側表面SW。閘極絕緣層GI可覆蓋位於閘極電極GE下方的裝置隔離層ST的頂表面。

在實例性實施例中，閘極絕緣層GI可包括氧化矽層、氮氧化矽層及/或高介電常數（high-k）介電層。高介電常數介電層可由介電常數高於氧化矽的介電常數的高介電常數介電材料中的至少一者形成或者可包含所述至少一者。舉例而言，高介電常數介電材料可包括氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的至少一者。

在另一實例性實施例中，半導體裝置可包括使用負電容器的負電容（negative capacitance，NC）場效電晶體（field-effect transistor，FET）。舉例而言，閘極絕緣層GI可包括展現出鐵電性質的鐵電層及展現出順電性質的順電層。

鐵電層可具有負電容，而順電層可具有正電容。在其中二或更多個電容器串聯連接且每一電容器均具有正電容的情形中，總電容可降低至較電容器中的每一者的電容小的值。相比之下，在其中串聯連接的電容器中的至少一者具有負電容的情形中，串聯連接的電容器的總電容可具有正值且可大於每一電容的絕對值。

在其中具有負電容的鐵電層與具有正電容的順電層串聯連接的情形中，串聯連接的鐵電層與順電層的總電容可增大。由於總電容的此種增大，包括鐵電層的電晶體在室溫下可具有小於60毫伏/十倍漏電流變化（mV/decade）的次臨限擺幅（subthreshold swing，SS）。

鐵電層可具有鐵電性質。鐵電層可由例如以下材料中的至少一者形成或者可包含例如以下材料中的至少一者：氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及/或氧化鉛鋯鈦。此處，氧化鉿鋯可為經鋯（Zr）摻雜的氧化鉿。在一些實例性實施例中，氧化鉿鋯可為由鉿（Hf）、鋯（Zr）及/或氧（O）構成的化合物。

鐵電層可更包含摻雜劑。舉例而言，摻雜劑可包括鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及/或錫（Sn）中的至少一者。鐵電層中的摻雜劑的種類可端視鐵電層中所包含的鐵電材料而變化。

在其中鐵電層包含氧化鉿的情形中，鐵電層中的摻雜劑可包括例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及/或釔（Y）中的至少一者。

在其中摻雜劑是鋁（Al）的情形中，鐵電層中的鋁的含量可介於3原子%至8原子%（原子百分比）的範圍內。此處，摻雜劑（例如，鋁原子）的含量可為鋁原子的數目對鉿原子及鋁原子的數目的比率。

在其中摻雜劑是矽（Si）的情形中，鐵電層中的矽的含量可介於2原子%至10原子%的範圍內。在其中摻雜劑是釔（Y）的情形中，鐵電層中的釔的含量可介於2原子%至10原子%的範圍內。在其中摻雜劑是釓（Gd）的情形中，鐵電層中的釓的含量可介於1原子%至7原子%的範圍內。在其中摻雜劑是鋯（Zr）的情形中，鐵電層中的鋯的含量可介於50原子%至80原子%的範圍內。

順電層可具有順電性質。順電層可由例如氧化矽及/或高介電常數金屬氧化物中的至少一者形成或者可包含所述至少一者。可用作順電層的金屬氧化物可包括例如氧化鉿、氧化鋯及/或氧化鋁中的至少一者，但本發明概念並非僅限於該些實例。

鐵電層與順電層可由相同的材料形成或者可包含相同的材料。鐵電層可具有鐵電性質，但順電層可不具有鐵電性質。舉例而言，在其中鐵電層及順電層含有氧化鉿的情形中，鐵電層中的氧化鉿的晶體結構可不同於順電層中的氧化鉿的晶體結構。

僅當鐵電層的厚度處於特定範圍內時，鐵電層才可展現出鐵電性質。在實例性實施例中，鐵電層可具有介於0.5奈米至10奈米的範圍內的厚度，但本發明概念並非僅限於此實例。由於與鐵電性質的出現相關聯的臨界厚度端視鐵電材料的種類而變化，因此鐵電層的厚度可端視鐵電材料的種類而改變。

作為實例，閘極絕緣層GI可包括單個鐵電層。作為另一實例，閘極絕緣層GI可包括彼此間隔開的多個鐵電層。閘極絕緣層GI可具有其中交替地堆疊有多個鐵電層與多個順電層的多層式結構。

返回參照圖6B，在第一NMOSFET區NR1上可設置有內部間隔件IP。即，在第二主動圖案AP2上可設置有內部間隔件IP。內部間隔件IP可分別夾置於閘極電極GE的第一內部電極至第三內部電極PO1、PO2及PO3與第二源極/汲極圖案SD2之間。內部間隔件IP可與第二源極/汲極圖案SD2直接接觸。閘極電極GE的第一內部電極至第三內部電極PO1、PO2及PO3中的每一者可藉由內部間隔件IP而與第二源極/汲極圖案SD2間隔開。

在基板100上可設置有第一層間絕緣層110。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110可具有與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面的頂表面。在第一層間絕緣層110上可形成有第二層間絕緣層120以覆蓋閘極頂蓋圖案GP。在第二層間絕緣層120上可設置有第三層間絕緣層130。在第三層間絕緣層130上可設置有第四層間絕緣層140。在實例性實施例中，第一層間絕緣層110至第四層間絕緣層140中的至少一者可包括氧化矽層。

在第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的兩側處可設置有在第二方向D2上彼此相對的一對分割結構DB。舉例而言，所述一對分割結構DB可分別設置於第一單高度胞元SHC1的第一邊界BD1及第二邊界BD2上。分割結構DB可在第一方向D1上與閘極電極GE平行地延伸。分割結構DB與和分割結構DB相鄰的閘極電極GE之間的節距或者相鄰的閘極電極GE之間的節距可等於第一節距。

分割結構DB可被設置成穿透第一層間絕緣層110及第二層間絕緣層120且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分割結構DB可被設置成穿透第一主動圖案AP1及第二主動圖案AP2中的對應一者的上部部分。分割結構DB可將第一單高度胞元SHC1及第二單高度胞元SHC2中的對應一者的主動區與鄰近胞元的主動區電性分隔開。

主動接觸件AC可穿透第一層間絕緣層110及第二層間絕緣層120且分別電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。在閘極電極GE的兩側處可分別設置有一對主動接觸件AC。當在平面圖中觀察時，主動接觸件AC可為在第一方向D1上延伸的條形圖案。

主動接觸件AC可為自對準接觸件。舉例而言，可藉由使用閘極頂蓋圖案GP及閘極間隔件GS的自對準製程來形成主動接觸件AC。舉例而言，主動接觸件AC可覆蓋閘極間隔件GS的側表面的至少部分。儘管未示出，但主動接觸件AC可覆蓋閘極頂蓋圖案GP的頂表面的部分。

在主動接觸件AC與第一源極/汲極圖案SD1之間以及主動接觸件AC與第二源極/汲極圖案SD2之間可分別夾置有金屬-半導體化合物層SC（例如，矽化物層）。主動接觸件AC可藉由金屬-半導體化合物層SC而電性連接至源極/汲極圖案SD1及源極/汲極圖案SD2中的對應一者。舉例而言，金屬-半導體化合物層SC可由矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者形成或者可包含所述至少一者。

返回參照圖6C，第一單高度胞元SHC1上的至少一個主動接觸件AC可將第一PMOSFET區PR1的第一源極/汲極圖案SD1電性連接至第一NMOSFET區NR1的第二源極/汲極圖案SD2。主動接觸件AC可在第一方向D1上自第一NMOSFET區NR1的第二源極/汲極圖案SD2延伸至第一PMOSFET區PR1的第一源極/汲極圖案SD1。

主動接觸件AC可包括障壁金屬BM及位於障壁金屬BM上的熔填金屬（filler metal）FM。障壁金屬BM可被設置成包圍熔填金屬FM的除頂表面以外的所有表面。舉例而言，熔填金屬FM可由鉬、鎢、釕、鈷或釩中的至少一者形成或者可包含所述至少一者。在實例性實施例中，熔填金屬FM可由鉬形成或者可包含鉬。障壁金屬BM可包括金屬氮化物層。金屬氮化物層可由以下材料中的至少一者形成或者可包含以下材料中的至少一者：氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）或氮化鉑（PtN）。

閘極接觸件GC可被設置成穿透第三層間絕緣層130、第二層間絕緣層120及閘極頂蓋圖案GP且分別電性連接至各閘極電極GE。當在平面圖中觀察時，第一單高度胞元SHC1上的兩個閘極接觸件GC可與第一PMOSFET區PR1交疊。即，第一單高度胞元SHC1上的所述兩個閘極接觸件GC可設置於第一主動圖案AP1上（例如，參見圖6A）。當在平面圖中觀察時，第一單高度胞元SHC1上的單個閘極接觸件GC可與第一NMOSFET區NR1交疊。換言之，第一單高度胞元SHC1上的所述單個閘極接觸件GC可設置於第二主動圖案AP2上（例如，參見圖6B）。

閘極接觸件GC可自由地設置於閘極電極GE上而其位置不受任何限制。舉例而言，第二單高度胞元SHC2上的閘極接觸件GC可分別設置於第二PMOSFET區PR2及對溝渠TR進行填充的裝置隔離層ST上（例如，參見圖5）。

在實例性實施例中，參照圖6A及圖6B，主動接觸件AC的與閘極接觸件GC相鄰的上部部分可填充有上部絕緣圖案UIP。上部絕緣圖案UIP的底表面可低於閘極接觸件GC的底表面。換言之，與閘極接觸件GC相鄰的主動接觸件AC的頂表面可因上部絕緣圖案UIP而形成於較閘極接觸件GC的底表面低的水準處。因此，可阻擋或防止彼此相鄰的閘極接觸件GC與主動接觸件AC彼此接觸且藉此減輕閘極接觸件GC與主動接觸件AC之間的短路問題或防止發生所述短路問題。

在主動接觸件AC上可設置有第一通孔VI1。第一通孔VI1可具有位於與閘極接觸件GC的頂表面相同或實質上相似的水準處的頂表面。在實例性實施例中，可使用相同的製程同時地形成第一通孔VI1與閘極接觸件GC。第一通孔VI1與閘極接觸件GC可由相同的材料形成或者可包含相同的材料。

與主動接觸件AC不同，閘極接觸件GC可不具有障壁金屬。閘極接觸件GC可由單個金屬層形成。閘極接觸件GC可由鉬、鎢、釕、鈷或釩中的至少一者形成或者可包含所述至少一者。在實例性實施例中，閘極接觸件GC可由鉬形成或者可包含鉬。與閘極接觸件GC一樣，第一通孔VI1可不具有障壁金屬。第一通孔VI1可由與閘極接觸件GC相同的金屬性材料形成或者可包含所述金屬性材料。

在第三層間絕緣層130中可設置有第一金屬層M1。舉例而言，第一金屬層M1可包括第一電源線M1_R1、第二電源線M1_R2、第三電源線M1_R3及第一內連線M1_I。第一金屬層M1的內連線M1_R1、內連線M1_R2、內連線M1_R3與內連線M1_I可在第二方向D2上彼此平行地延伸。

舉例而言，第一電源線M1_R1及第二電源線M1_R2可分別設置於第一單高度胞元SHC1的第三邊界BD3及第四邊界BD4上。第一電源線M1_R1可沿著第三邊界BD3且在第二方向D2上延伸。第二電源線M1_R2可沿著第四邊界BD4且在第二方向D2上延伸。

第一金屬層M1的第一內連線M1_I可在第一方向D1上以第二節距進行排列。第二節距可小於第一節距。第一內連線M1_I中的每一者的線寬可小於第一電源線至第三電源線M1_R1、M1_R2及M1_R3中的每一者的線寬。

主動接觸件AC與第一金屬層M1的內連線可經由第一通孔VI1彼此電性連接。閘極電極GE與第一金屬層M1的內連線可經由閘極接觸件GC彼此電性連接。

可藉由單獨的製程來形成第一金屬層M1的內連線與位於所述內連線之下的第一通孔VI1。舉例而言，可藉由相應的單鑲嵌製程（single damascene process）來獨立地形成第一金屬層M1的內連線及第一通孔VI1。可使用次20奈米（sub-20 nm）製程來製造根據本實例性實施例的半導體裝置。

在第四層間絕緣層140中可設置有第二金屬層M2。第二金屬層M2可包括多個第二內連線M2_I。第二金屬層M2的第二內連線M2_I中的每一者可為在第一方向D1上延伸的線形圖案或條形圖案。換言之，各第二內連線M2_I可在第一方向D1上且彼此平行地延伸。

第二金屬層M2可更包括分別設置於各第二內連線M2_I下方的第二通孔VI2。第一金屬層M1的內連線與第二金屬層M2的內連線可經由第二通孔VI2彼此電性連接。第二金屬層M2的內連線與位於所述內連線之下的第二通孔VI2可藉由雙鑲嵌製程一同形成。

第一金屬層M1的內連線可由與第二金屬層M2的內連線相同或不同的導電材料形成或者可包含所述導電材料。舉例而言，第一金屬層M1的內連線及第二金屬層M2的內連線可由金屬性材料（例如，銅、釕、鋁、鎢、鉬及鈷）中的至少一者形成或者可包含所述至少一者。儘管未示出，但可在第四層間絕緣層140上附加地堆疊多個金屬層。堆疊的金屬層中的每一者可包括被用作胞元之間的選路路徑（routing path）的內連線。

將參照圖5、圖6E及圖6F對第一區塊邊界區CBR1進行更詳細的闡述。在第一區塊邊界區CBR1上可設置有多個連接結構CNP。連接結構CNP中的每一者可將彼此相鄰的第一閘極電極GE1與第二閘極電極GE2彼此連接。

閘極切割圖案CT可分別設置於第一區塊邊界CBB1上以穿透閘極電極GE。連接結構CNP可藉由閘極切割圖案CT而與第一閘極電極GE1及第二閘極電極GE2電性斷開連接。

連接結構CNP可由與閘極電極GE相同的金屬性材料形成或者可包含與閘極電極GE相同的金屬性材料。閘極絕緣層GI可覆蓋連接結構CNP的表面。在連接結構CNP的內側表面ISW及外側表面OSW上可分別設置有閘極間隔件GS。在連接結構CNP的頂表面上可設置有閘極頂蓋圖案GP。

連接結構CNP可為導體，但可不藉由閘極切割圖案CT而電性連接至閘極電極GE。另外，閘極接觸件GC可不設置於連接結構CNP上。換言之，連接結構CNP可為導體，但可被用作以機械方式對閘極電極GE進行支撐的虛設結構。

返回參照圖5，連接結構CNP可具有圓形形狀。連接結構CNP可包括彼此相對的內側表面ISW與外側表面OSW。相較於外側表面OSW而言，內側表面ISW可靠近第一區塊邊界CBB1。

內側表面ISW及外側表面OSW中的每一者可具有圓形輪廓。然而，內側表面ISW可具有與外側表面OSW的曲率不同的曲率。在實例性實施例中，內側表面ISW可具有第一曲率半徑，而外側表面OSW可具有較第一曲率半徑大的第二曲率半徑。

外側表面OSW可包括第一外側表面OSW1、第二外側表面OSW2及第三外側表面OSW3。第一外側表面OSW1可在第二方向D2上延伸。第三外側表面OSW3可在第一方向D1上延伸。第二外側表面OSW2可將第一外側表面OSW1連接至第三外側表面OSW3。第二外側表面OSW2可為圓形的。以上所述的外側表面OSW的曲率可意指第二外側表面OSW2的曲率。

第一外側表面OSW1可在第二方向D2上具有第一長度LE1。舉例而言，第一長度LE1可介於47奈米至53奈米的範圍內。第一長度LE1對第一閘極電極GE1與第二閘極電極GE2之間的第一節距PI1的比率LE1/PI1可介於0.87至1的範圍內。

第一外側表面OSW1與內側表面ISW之間在第一方向D1上的最小距離可為第二長度LE2。換言之，連接結構CNP在第一方向D1上的寬度可為第二長度LE2。第二長度LE2可小於第一長度LE1。舉例而言，第二長度LE2可介於32奈米至36奈米的範圍內。第二外側表面OSW2在第一方向D1上的長度可為第三長度LE3。舉例而言，第三長度LE3可介於16奈米至19奈米的範圍內。第三長度LE3對第二長度LE2的比率LE3/LE2可介於0.44至0.49的範圍內。

圖7A至圖14D是示出根據本發明概念實例性實施例的製造半導體裝置的方法的剖視圖。舉例而言，圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A及圖14A是對應於圖5所示線A-A'的剖視圖。圖9B、圖10B、圖11B、圖12B、圖13B及圖14B是對應於圖5所示的線B-B'的剖視圖。圖9C、圖10C、圖11C、圖12C、圖13C及圖14C是對應於圖5所示線C-C'的剖視圖。圖7B、圖8B、圖9D、圖10D、圖11D、圖12D、圖13D、及圖14D是對應於圖5所示線D-D'的剖視圖。圖8C是對應於圖5所示線E-E'的剖視圖。

參照圖7A及圖7B，可提供基板100，且在實例性實施例中，基板可包括第一NMOSFET區NR1以及第一PMOSFET區PR1及第二PMOSFET區PR2。可在基板100上交替地對主動層ACL與犧牲層SAL進行堆疊。主動層ACL可由矽（Si）、鍺（Ge）及矽鍺（SiGe）中的一者形成或者可包含所述一者，而犧牲層SAL可由矽（Si）、鍺（Ge）及矽鍺（SiGe）中的另一者形成或者可包含所述另一者。

犧牲層SAL可由相對於主動層ACL具有蝕刻選擇性的材料形成或者可包含所述材料。舉例而言，主動層ACL可由矽（Si）形成或者可包含矽（Si），而犧牲層SAL可由矽鍺（SiGe）形成或者可包含矽鍺（SiGe）。犧牲層SAL中的每一者的鍺濃度可介於10原子%至30原子%的範圍內。

可在基板100的第一NMOSFET區NR1以及第一PMOSFET區PR1及第二PMOSFET區PR2上分別形成罩幕圖案。罩幕圖案可為在第二方向D2上延伸的線形圖案或條形圖案。

可實行使用罩幕圖案作為蝕刻罩幕的圖案化製程來形成界定第一主動圖案AP1及第二主動圖案AP2的溝渠TR。第一主動圖案AP1可形成於第一PMOSFET區PR1及第二PMOSFET區PR2中的每一者上。第二主動圖案AP2可形成於第一NMOSFET區NR1上。

可在第一主動圖案AP1及第二主動圖案AP2中的每一者上形成堆疊圖案STP。堆疊圖案STP可包括交替堆疊的主動層ACL與犧牲層SAL。堆疊圖案STP可在圖案化製程期間與第一主動圖案AP1及第二主動圖案AP2一起形成。

可形成裝置隔離層ST來對溝渠TR進行填充。舉例而言，可在基板100上形成絕緣層以覆蓋第一主動圖案AP1及第二主動圖案AP2以及堆疊圖案STP。可藉由使絕緣層凹陷以暴露出堆疊圖案STP來形成裝置隔離層ST。

裝置隔離層ST可由絕緣材料中的至少一者（例如，氧化矽）形成或者可包含所述至少一者。堆疊圖案STP可置於裝置隔離層ST上方且可被暴露於裝置隔離層ST外。換言之，堆疊圖案STP可在垂直方向上在裝置隔離層ST上方突出。

圖15是示出圖8A至圖8C中所示的步驟的平面圖。參照圖15及圖8A至圖8C，可在基板100上形成犧牲圖案PP以與堆疊圖案STP交叉。犧牲圖案PP中的每一者可為在第一方向D1上延伸的線形圖案。犧牲圖案PP可在第二方向D2上以第一節距PI1進行排列。

舉例而言，犧牲圖案PP的形成可包括：在基板100上形成犧牲層；在犧牲層上形成硬罩幕圖案MP；以及使用硬罩幕圖案MP作為蝕刻罩幕來對犧牲層進行圖案化。舉例而言，犧牲層可由複晶矽形成或者可包含複晶矽。

犧牲圖案PP可包括彼此相鄰的第一犧牲圖案PP1與第二犧牲圖案PP2。犧牲圖案PP可更包括初步連接結構PCNP，初步連接結構PCNP被設置成將第一犧牲圖案PP1與第二犧牲圖案PP2彼此連接。初步連接結構PCNP可形成於第一區塊邊界區CBR1中。初步連接結構PCNP可形成於第一區塊邊界CBB1外。初步連接結構PCNP的詳細平面結構可與以上所述的閘極電極GE的連接結構CNP相同或實質上相似。

在實例性實施例中，可藉由EUV微影製程來形成犧牲圖案PP。在實例性實施例中，形成犧牲圖案PP的圖案化製程可包括使用極紫外線（EUV）光的微影製程。在本說明書中，EUV光可具有介於4奈米與124奈米的範圍內且具體而言介於4奈米與20奈米的範圍內的波長，且可為例如波長為13.5奈米的紫外線光。EUV光可具有介於6.21電子伏特（eV）至124電子伏特的範圍內且具體而言介於90電子伏特至95電子伏特的範圍內的能量。

EUV微影製程可包括將光阻層暴露於EUV光並對所述光阻層進行顯影。作為實例，光阻層可為含有有機聚合物（例如，聚羥基苯乙烯（polyhydroxystyrene））的有機光阻層。有機光阻層可更包括可與EUV光發生反應的感光性化合物。有機光阻層可更含有具有高EUV吸收率的材料（例如，有機金屬性材料、含碘材料或含氟材料）。作為另一實例，光阻層可為含有無機材料（例如，氧化錫）的無機光阻層。

光阻層可被形成為具有相對小的厚度。可藉由對暴露於EUV光的光阻層進行顯影來形成光阻圖案。在本實例性實施例中，如圖4及圖15中所示，光阻圖案可被形成為具有夾子形狀。

可藉由使用光阻圖案作為蝕刻罩幕對堆疊於光阻圖案下方的一或多個罩幕層進行圖案化來形成硬罩幕圖案MP。可藉由使用硬罩幕圖案MP作為蝕刻罩幕來對犧牲層（例如，複晶矽層）進行圖案化而在基板100上形成期望形狀的犧牲圖案PP。

在本實例性實施例中，可藉由僅使用一個光罩的EUV微影來形成犧牲圖案PP。相反地，在比較例中，可藉由多重圖案化技術（multi patterning technique，MPT）來形成犧牲圖案PP。舉例而言，可藉由雙重圖案化技術（double patterning technology，DPT）製程來形成犧牲圖案PP。具體而言，在雙重圖案化製程中，可使用一個光阻圖案作為心軸（mandrel）來形成兩個犧牲圖案PP。然而，在藉由雙重圖案化製程來形成犧牲圖案PP的情形中，各犧牲圖案PP之間的距離（或節距）可能不一致，且此可能會導致裝置的電特性發生劣化。

相反地，根據本發明概念實例性實施例，可使用EUV微影製程來直接形成第一犧牲圖案PP1、第二犧牲圖案PP2以及同時連接第一犧牲圖案PP1、第二犧牲圖案PP2的初步連接結構PCNP。因此，犧牲圖案PP之間的距離（即，第一節距PI1）可相對一致。

根據本發明概念實施例，可使用EUV微影製程且可使用初步連接結構PCNP將各犧牲圖案PP彼此連接。因此，可防止犧牲圖案PP發生製程故障（例如，塌陷）。換言之，根據本發明概念實施例，初步連接結構PCNP可充當增加犧牲圖案PP的結構穩定性的支撐件。

初步連接結構PCNP可包括彼此相對的內側表面ISW與外側表面OSW。外側表面OSW的曲率半徑可大於內側表面ISW的曲率半徑。相較於藉由前述雙重圖案化製程的情形而言，在使用EUV微影的情形中，圖案隅角的曲率可相對小。因此，使用EUV微影製程形成的初步連接結構PCNP的外側表面OSW可具有相對小的曲率。因此，初步連接結構PCNP可被形成為具有較犧牲圖案PP的線寬大的線寬，且因此，初步連接結構PCNP的實體穩定性可得以提高。

參照圖9A至圖9D，可在各犧牲圖案PP中的每一者的相對的側表面上形成一對閘極間隔件GS。閘極間隔件GS的形成可包括在基板100上共形地形成閘極間隔件層以及對所述閘極間隔件層進行各向異性蝕刻。在實施例中，閘極間隔件GS可為包括至少兩層的多層式結構。

可在第一主動圖案AP1上的堆疊圖案STP中形成第一凹槽RS1。可在第二主動圖案AP2上的堆疊圖案STP中形成第二凹槽RS2。在第一凹槽RS1及第二凹槽RS2的形成期間，裝置隔離層ST亦可在第一主動圖案AP1及第二主動圖案AP2中的每一者的兩側處凹陷（例如，參見圖9C）。

舉例而言，可藉由使用硬罩幕圖案MP及閘極間隔件GS作為蝕刻罩幕對第一主動圖案AP1上的堆疊圖案STP進行蝕刻來形成第一凹槽RS1。第一凹槽RS1可形成於一對犧牲圖案PP之間。

可藉由與用於第一凹槽RS1的方法相同的方法在第二主動圖案AP2上的堆疊圖案STP中形成第二凹槽RS2。第二凹槽RS2的形成可更包括：在藉由選擇性地對犧牲層SAL進行蝕刻而形成的凹陷區中形成內部間隔件IP。

可分別自主動層ACL形成依序堆疊於各第一凹槽RS1中的相鄰第一凹槽RS1之間的第一半導體圖案至第三半導體圖案SP1、SP2及SP3。可分別自主動層ACL形成依序堆疊於各第二凹槽RS2中的相鄰的第二凹槽RS2之間的第一半導體圖案至第三半導體圖案SP1、SP2及SP3。第一凹槽RS1中的相鄰的第一凹槽RS1之間的第一半導體圖案至第三半導體圖案SP1、SP2與SP3可構成第一通道圖案CH1。各第二凹槽RS2中的相鄰的第二凹槽RS2之間的第一半導體圖案至第三半導體圖案SP1、SP2與SP3可構成第二通道圖案CH2。

參照圖10A至圖10D，可在各第一凹槽RS1中分別形成第一源極/汲極圖案SD1。舉例而言，可藉由使用第一凹槽RS1的內表面作為晶種層的第一SEG製程來形成緩衝層BFL。可使用藉由第一凹槽RS1而被暴露出的第一半導體圖案至第三半導體圖案SP1、SP2及SP3以及基板100作為晶種層來生長緩衝層BFL。在實施例中，第一SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。

緩衝層BFL可含有晶格常數較基板100的半導體材料的晶格常數大的半導體材料（例如，SiGe）。緩衝層BFL可含有相對低濃度的鍺（Ge）。在實施例中，緩衝層BFL可僅含有矽（Si）而不含有鍺（Ge）。緩衝層BFL的鍺濃度可介於0原子%至10原子%的範圍內。

可對緩衝層BFL實行第二SEG製程以形成主層MAL。主層MAL可被形成為完全地填充第一凹槽RS1。主層MAL可含有相對高濃度的鍺。在實施例中，主層MAL的鍺濃度可介於30原子%至70原子%的範圍內。

在緩衝層BFL及主層MAL的形成期間，第一源極/汲極圖案SD1可在原位（in-situ）被摻雜p型雜質（例如，硼、鎵或銦）。作為另外一種選擇，在形成第一源極/汲極圖案SD1之後，可將雜質注入至第一源極/汲極圖案SD1中。

可在各第二凹槽RS2中分別形成第二源極/汲極圖案SD2。舉例而言，可藉由其中使用第二凹槽RS2的內表面作為晶種層的第三SEG製程來形成第二源極/汲極圖案SD2。在實施例中，第二源極/汲極圖案SD2可由與基板100相同的半導體材料（例如，Si）形成或者可包含與基板100相同的半導體材料。

在第二源極/汲極圖案SD2的形成期間，第二源極/汲極圖案SD2可在原位被摻雜n型雜質（例如，磷、砷或銻）。作為另外一種選擇，在形成第二源極/汲極圖案SD2之後，可將雜質注入至第二源極/汲極圖案SD2中。

參照圖11A至圖11D，可形成第一層間絕緣層110以覆蓋第一源極/汲極圖案SD1與第二源極/汲極圖案SD2、硬罩幕圖案MP及閘極間隔件GS。作為實例，第一層間絕緣層110可包括氧化矽層。

可對第一層間絕緣層110進行平坦化以暴露出犧牲圖案PP的頂表面。可使用回蝕（etch-back）製程或化學機械研磨（chemical-mechanical polishing，CMP）製程來實行第一層間絕緣層110的平坦化。在平坦化製程期間，可移除所有的硬罩幕圖案MP。因此，第一層間絕緣層110可具有與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面共面的頂表面。

可實行光微影製程（photolithography process）以選擇性地對犧牲圖案PP的區進行開口。舉例而言，可選擇性地對第一單高度胞元SHC1的第三邊界BD3及第四邊界BD4上的犧牲圖案PP的區進行開口。可選擇性地蝕刻並移除犧牲圖案PP的被開口的區。可藉由使用絕緣材料對藉由移除犧牲圖案PP而形成的空間進行填充來形成閘極切割圖案CT。

參照圖12A至圖12D，可選擇性地移除被暴露出的犧牲圖案PP。作為移除犧牲圖案PP的結果，可形成暴露出第一通道圖案CH1及第二通道圖案CH2的外部區ORG（例如，參見圖12D）。犧牲圖案PP的移除可包括使用能夠選擇性地對複晶矽進行蝕刻的蝕刻溶液實行的濕式蝕刻製程。

可選擇性地移除藉由外部區ORG而被暴露出的犧牲層SAL，以形成內部區IRG（例如，參見圖12D）。舉例而言，藉由實行選擇性地對犧牲層SAL進行蝕刻的製程，可保留第一半導體圖案至第三半導體圖案SP1、SP2及SP3且僅移除犧牲層SAL。可針對具有相對高的鍺濃度的材料（例如，SiGe）選擇具有高蝕刻速率的蝕刻製程。舉例而言，可針對鍺濃度高於10原子%的矽鍺層選擇具有高蝕刻速率的蝕刻製程。

在蝕刻製程期間，可移除位於第一NMOSFET區NR1以及第一PMOSFET區PR1及第二PMOSFET區PR2上的犧牲層SAL。所述蝕刻製程可為濕式蝕刻製程。可選擇在蝕刻製程中使用的蝕刻劑材料來快速地移除具有相對高鍺濃度的犧牲層SAL。同時，可藉由具有相對低的鍺濃度的緩衝層BFL來保護第一PMOSFET區PR1及第二PMOSFET區PR2上的第一源極/汲極圖案SD1免受蝕刻製程的影響。

返回參照圖12D，由於犧牲層SAL被選擇性地移除，因此可僅保留堆疊於第一主動圖案AP1及第二主動圖案AP2中的每一者上的第一半導體圖案至第三半導體圖案SP1、SP2及SP3。藉由移除犧牲層SAL而形成的空區可分別形成第一內部區至第三內部區IRG1、IRG2及IRG3。

舉例而言，第一內部區IRG1可形成於主動圖案AP1或主動圖案AP2與第一半導體圖案SP1之間，第二內部區IRG2可形成於第一半導體圖案SP1與第二半導體圖案SP2之間，而第三內部區IRG3可形成於第二半導體圖案SP2與第三半導體圖案SP3之間。

參照圖13A至圖13D，可在被暴露出的第一半導體圖案至第三半導體圖案SP1、SP2及SP3上共形地形成閘極絕緣層GI。可在閘極絕緣層GI上形成閘極電極GE。閘極電極GE可分別包括形成於第一內部區至第三內部區IRG1、IRG2及IRG3中的第一內部電極至第三內部電極PO1、PO2及PO3以及形成於外部區ORG中的外部電極PO4。

閘極電極GE可凹陷成具有減小的高度。在閘極電極GE的凹陷期間，第一閘極切割圖案的上部部分及第二閘極切割圖案的上部部分可輕微地凹陷。可在凹陷的閘極電極GE上形成閘極頂蓋圖案GP。

參照圖14A至圖14D，可在第一層間絕緣層110上形成第二層間絕緣層120。第二層間絕緣層120可包括氧化矽層。主動接觸件AC可被形成為穿透第二層間絕緣層120及第一層間絕緣層110且電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。

主動接觸件AC的形成可包括：形成障壁金屬BM且在障壁金屬BM上形成熔填金屬FM。障壁金屬BM可共形地形成且可包括金屬層及金屬氮化物層。熔填金屬FM可由低電阻金屬中的至少一者形成或者可包含所述至少一者。

可在第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的兩側處形成一對分割結構DB。分割結構DB可穿透第二層間絕緣層120及閘極電極GE且可延伸至主動圖案AP1或主動圖案AP2中。分割結構DB可由絕緣材料（例如，氧化矽或氮化矽）形成或者可包含所述絕緣材料。

可在第二層間絕緣層120上形成第三層間絕緣層130。閘極接觸件GC可被形成為穿透第三層間絕緣層130、第二層間絕緣層120及閘極頂蓋圖案GP且可連接至閘極電極GE。第一通孔VI1可被形成為穿透第三層間絕緣層130且可連接至主動接觸件AC。可使用相同的製程來形成閘極接觸件GC與第一通孔VI1。

返回參照圖5及圖6A至圖6D，可在第三層間絕緣層130中形成第一金屬層M1。舉例而言，可在第三層間絕緣層130的上部部分中形成分別連接至閘極接觸件GC及第一通孔VI1的內連線M1_R1、內連線M1_R2、內連線M1_R3及內連線M1_I。可在第三層間絕緣層130上形成第四層間絕緣層140。可在第四層間絕緣層140中形成第二金屬層M2。

圖16、圖17及圖18是各自示出根據本發明概念的一些實例性實施例的半導體裝置的平面圖。在對以下實例性實施例的說明中，前面參照圖4、圖5及圖6A至圖6F闡述的元件可藉由相同的參考編號標識，而不再對其進行重複贅述。

參照圖16，第一區塊邊界區CBR1及第二區塊邊界區CBR2中的每一者上的連接結構CNP可在第二方向D2上延伸。連接結構CNP可將在第二方向D2上排列的多個閘極電極GE彼此連接。連接結構CNP的外側表面OSW可具有在第二方向D2上延伸的線形狀。在本實例性實施例中，連接結構CNP可為用於對所有的閘極電極GE或者各閘極電極GE中的一些閘極電極GE進行支撐的單個支撐件。

參照圖17，連接結構CNP可設置於胞元設置區CPR上。連接結構CNP可將第一閘極電極GE1及第二閘極電極GE2中的相鄰的閘極電極彼此連接。當在平面圖中觀察時，連接結構CNP可具有字母H的形狀。在本實例性實施例中，閘極電極GE中的每一者可具有分別置於第一區塊邊界區CBR1及第二區塊邊界區CBR2上的相對的端部。換言之，可自第一區塊邊界區CBR1及第二區塊邊界區CBR2省略連接結構CNP。在實例性實施例中，連接結構CNP可形成於圖17所示胞元設置區CPR以及第一區塊邊界區CBR1及第二區塊邊界區CBR2上。

參照圖18，第一連接結構CNP1可設置於第一區塊邊界區CBR1上，而第二連接結構CNP2可設置於第二區塊邊界區CBR2上。第一閘極電極至第三閘極電極GE1、GE2及GE3可在第二方向D2上依序排列。第一連接結構CNP1可將第一閘極電極GE1與第二閘極電極GE2彼此連接。第二連接結構CNP2可將第二閘極電極GE2與第三閘極電極GE3彼此連接。因此，在第二區塊邊界區CBR2的與第一連接結構CNP1相對的位置處可不形成連接結構，且在第一區塊邊界區CBR1的與第二連接結構CNP2相對的位置處可不形成連接結構。

圖19A至圖19D是分別沿著圖5所示線A-A'、線B-B'、線C-C'及線D-D'截取以示出根據本發明概念實例性實施例的半導體裝置的剖視圖。為了進行精確的說明，前面參照圖5及圖6A至圖6D闡述的元件可由相同的參考編號標識，而不再對其進行重複贅述。

參照圖5及圖19A至圖19D，裝置隔離層ST可在基板100的上部部分中界定第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1可被界定於第一PMOSFET區PR1及第二PMOSFET區PR2中的每一者上，而第二主動圖案AP2可被界定於第一NMOSFET區NR1上。

裝置隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2中的每一者的下側表面。第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分可為在垂直方向上在裝置隔離層ST上方延伸的突出圖案（例如，參見圖19D）。

第一主動圖案AP1可包括設置於第一主動圖案AP1的上部部分中的第一源極/汲極圖案SD1及設置於各第一源極/汲極圖案SD1之間的第一通道圖案CH1。第二主動圖案AP2可包括設置於第二主動圖案AP2的上部部分中的第二源極/汲極圖案SD2及設置於各第二源極/汲極圖案SD2之間的第二通道圖案CH2。

返回參照圖19D，第一通道圖案CH1及第二通道圖案CH2中的每一者可不包括前面參照圖6A至圖6D闡述的第一半導體圖案至第三半導體圖案SP1、SP2與SP3的堆疊。第一通道圖案CH1及第二通道圖案CH2中的每一者可形似在裝置隔離層ST上方突出的單個半導體柱（semiconductor pillar）（例如，參見圖19D）。

閘極電極GE可設置於第一通道圖案CH1及第二通道圖案CH2中的每一者的頂表面TS及相對的側表面SW上。換言之，根據本實例性實施例的電晶體可為其中閘極電極GE被設置成以三維方式環繞通道圖案的三維場效電晶體（例如，鰭式場效電晶體（fin field-effect transistor，FinFET））。

第一層間絕緣層110及第二層間絕緣層120可設置於基板100上。主動接觸件AC可被設置成穿透第一層間絕緣層110及第二層間絕緣層120且可分別連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一通孔VI1可設置於主動接觸件AC上。閘極接觸件GC可被設置成穿透第二層間絕緣層120及閘極頂蓋圖案GP且連接至閘極電極GE。主動接觸件AC、閘極接觸件GC及第一通孔VI1可被配置成具有與參照圖5及圖6A至圖6D闡述的特徵相同或實質上相似的特徵。

第三層間絕緣層130及第四層間絕緣層140可設置於第二層間絕緣層120上。第一金屬層M1可設置於第三層間絕緣層130中。第二金屬層M2可設置於第四層間絕緣層140中。第一金屬層M1及第二金屬層M2可被配置成具有與參照圖5及圖6A至圖6D闡述的特徵實質上相同的特徵。

圖20及圖21是各自示出根據本發明概念的一些實例性實施例的半導體裝置的平面圖。在對以下實例性實施例的說明中，前面參照圖4、圖5及圖6A至圖6F闡述的元件可藉由相同的參考編號標識，而不再對其進行重複贅述。

參照圖20，胞元區塊CEB可包括胞元設置區CPR以及分別設置於胞元設置區CPR的兩側處的第三區塊邊界區CBR3與第四區塊邊界區CBR4。第三區塊邊界區CBR3與第四區塊邊界區CBR4可在第二方向D2上彼此相對，胞元設置區CPR夾置於第三區塊邊界區CBR3與第四區塊邊界區CBR4之間。以上所述的邏輯胞元可以二維方式設置於胞元設置區CPR中。

在胞元區塊CEB上可設置有多個第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1及第二主動圖案AP2可如上所述由形成於基板100的上部部分上的溝渠TR界定（參見圖6C）。第一主動圖案AP1及第二主動圖案AP2中的每一者可為基板100的以鰭的形式突出的上部部分。

第一主動圖案AP1與第二主動圖案AP2可在第二方向D2上彼此平行地延伸。第一主動圖案AP1與第二主動圖案AP2可以特定節距沿著第一方向D1排列。第一主動圖案AP1及第二主動圖案AP2可自第三區塊邊界區CBR3延伸至第四區塊邊界區CBR4。

在實例性實施例中，連接結構CNP可被設置用於在第三區塊邊界區CBR3上連接一對相鄰的第一主動圖案AP1。連接結構CNP可將所述一對第一主動圖案AP1中的一者的端部連接至所述一對第一主動圖案AP1中的另一者的端部。連接結構CNP可具有夾子形狀。

在第三區塊邊界區CBR3內可定位有第三區塊邊界CBB3。在第三區塊邊界CBB3上，可設置有穿透第一主動圖案AP1中的每一者的第一切割圖案CTA。連接結構CNP可位於第三區塊邊界CBB3外。連接結構CNP可將一對相鄰的第一切割圖案CTA彼此連接。在實例性實施例中，可省略第一切割圖案CTA。

相似於前述內容，連接結構CNP可被設置用於在第三區塊邊界區CBR3上連接相鄰的第二主動圖案AP2。

在第四區塊邊界區CBR4上，連接結構CNP可被設置成連接一對相鄰的第一主動圖案AP1。連接結構CNP可將所述一對第一主動圖案AP1中的一者的相對端部連接至所述一對第一主動圖案AP1中的另一者的相對端部。第四區塊邊界區CBR4上的連接結構CNP可具有與第三區塊邊界區CBR3上的連接結構CNP相同的形狀。

在第四區塊邊界區CBR4內可定位有第四區塊邊界CBB4。在第四區塊邊界CBB4上，可設置有穿透第一主動圖案AP1中的每一者的第一切割圖案CTA。連接結構CNP可位於第四區塊邊界CBB4外。連接結構CNP可將一對相鄰的第一切割圖案CTA彼此連接。在實例性實施例中，可省略第一切割圖案CTA。

相似於前述內容，連接結構CNP可被設置用於在第四區塊邊界區CBR4上連接相鄰的第二主動圖案AP2。

連接主動圖案AP1與主動圖案AP2的連接結構CNP可具有修圓形狀。連接結構CNP可包括彼此相對的內側表面ISW與外側表面OSW。連接結構CNP的具體說明可與以上參照圖5闡述的實質上相同或相似。

與以上所述的閘極電極GE一樣，第一主動圖案AP1及第二主動圖案AP2可具有線及間隔（line-and-space）圖案。為改善第一主動圖案AP1及第二主動圖案AP2的結構穩定性，亦可以與以上所述的閘極電極GE相同的方式形成第一主動圖案AP1及第二主動圖案AP2。

在實例性實施例中，圖20所示N區可對應於圖5中所示的胞元設置區CPR。

參照圖21，在胞元區塊CEB上可設置有多條第一內連線M1_I。第一內連線M1_I可如上所述設置於第一金屬層M1中（參見圖6C）。第一內連線M1_I中的每一者可為具有線形形狀或條形狀的導電圖案。

第一內連線M1_I可在第二方向D2上彼此平行地延伸。舉例而言，第一內連線M1_I可在第一電源配線M1_R1與第二電源配線M1_R2之間以恆定節距沿著第一方向D1排列。

在第一電源配線M1_R1與第二電源配線M1_R2之間可界定有第一配線軌道MIT1至第四配線軌道MIT4。第一配線軌道MIT1至第四配線軌道MIT4可在第二方向D2上延伸。第一配線軌道MIT1至第四配線軌道MIT4可沿著第一方向D1以恆定節距排列。第一配線軌道MIT1至第四配線軌道MIT4可自第三區塊邊界區CBR3延伸至第四區塊邊界區CBR4。

在實例性實施例中，第一內連線M1_I可包括在第一方向D1上彼此相鄰的第一子內連線M1_I1與第二子內連線M1_I2。多條第一子內連線M1_I1可設置於第一內連線軌道MIT1上。多條第二子內連線M1_I2可設置於第二內連線軌道MIT2上。多條第一子內連線M1_I1可設置於第三內連線軌道MIT3上。多條第二子內連線M1_I2可設置於第四內連線軌道MIT4上。

在實例性實施例中，連接結構CNP可被設置用於在第三區塊邊界區CBR3上連接彼此相鄰的第一子內連線M1_I1與第二子內連線M1_I2。連接結構CNP可將第一子內連線M1_I1的端部連接至第二子內連線M1_I2的端部。連接結構CNP可具有夾子形狀。

在第三區塊邊界區CBR3內可定位有第三區塊邊界CBB3。在第三區塊邊界CBB3上，可設置有穿透第一子內連線M1_I1及第二子內連線M1_I2中的每一者的第二切割圖案CTB。連接結構CNP可位於第三區塊邊界CBB3外。連接結構CNP可將一對相鄰的第二切割圖案CTB彼此連接。在實例性實施例中，可省略第二切割圖案CTB。

在第四區塊邊界區CBR4上，連接結構CNP可被設置用於連接彼此相鄰的第一子內連線M1_I1與第二子內連線M1_I2。連接結構CNP可將第一子內連線M1_I1的相對端部連接至第二子內連線M1_I2的相對端部。第四區塊邊界區CBR4上的連接結構CNP可具有與第三區塊邊界區CBR3上的連接結構CNP相同的形狀。

在第四區塊邊界區CBR4內可定位有第四區塊邊界CBB4。在第四區塊邊界CBB4上，可設置有穿透第一子內連線M1_I1及第二子內連線M1_I2中的每一者的第二切割圖案CTB。連接結構CNP可位於第四區塊邊界CBB4外。連接結構CNP可將一對相鄰的第二切割圖案CTB彼此連接。在實例性實施例中，可省略第二切割圖案CTB。

連接第一子內連線M1_I1與第二子內連線M1_I2的連接結構CNP可具有修圓形狀。連接結構CNP可包括彼此相對的內側表面ISW與外側表面OSW。連接結構CNP的具體說明可與以上參照圖5闡述的實質上相同或相似。

第一內連線M1_I可具有線及間隔圖案以及以上所述的閘極電極GE。為改善第一內連線M1_I的結構穩定性，亦可以與以上所述的閘極電極GE相同的方式形成第一內連線M1_I。

藉由上述實施例，已示出本發明的連接結構CNP可應用於主動圖案AP1及主動圖案AP2及/或第一內連線M1_I。然而，本發明並非僅限於此且可應用於半導體裝置中設置的所有線及間隔圖案。舉例而言，連接結構CNP亦可應用於其他金屬層（例如，M2、M3、M4、M5等）中的內連線。

根據本發明實施例，圖20所示主動圖案AP1及主動圖案AP2與連接結構CNP的結構可被修改成類似於圖16、圖17及圖18中的任一者。圖21所示第一內連線M1_I與連接結構CNP的結構可被修改成類似於圖16、圖17及圖18中的任一者。

根據本發明概念的一些實例性實施例，連接結構可被設置成將各閘極電極中的相鄰的閘極電極彼此連接。連接結構可對線寬小的閘極電極進行支撐，且因此可以機械方式減輕閘極電極的塌陷或防止閘極電極發生塌陷。因此，可減少根據本發明概念的一些實例性實施例的半導體裝置中的製程缺陷並改善半導體裝置的可靠性特性。

根據本發明概念的一些實例性實施例，由於使用EUV微影製程而同時地形成閘極電極與連接結構，因此可簡化製造製程並提高半導體裝置的電特性的一致性。

儘管已具體示出並闡述了本發明概念的一些實例性實施例，但此項技術中具有通常知識者應理解，在不背離所附申請專利範圍的精神及範圍的條件下，可在本文中作出形式及細節上的改變。

100:基板 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 AC:主動接觸件 ACL:主動層 AP1:第一主動圖案/主動圖案 AP2:第二主動圖案/主動圖案 A-A'、B-B'、C-C'、D-D'、E-E'、F-F':線 BD1:第一邊界 BD2:第二邊界 BD3:第三邊界 BD4:第四邊界 BFL:緩衝層 BM:障壁金屬 BS:底表面 CBB1:第一區塊邊界 CBB2:第二區塊邊界 CBB3:第三區塊邊界 CBB4:第四區塊邊界 CBR1:第一區塊邊界區 CBR2:第二區塊邊界區 CBR3:第三區塊邊界區 CBR4:第四區塊邊界區 CEB:胞元區塊 CH1:第一通道圖案 CH2:第二通道圖案 CNP:連接結構 CNP1:第一連接結構 CNP2:第二連接結構 CPR:胞元設置區 CT:閘極切割圖案 CTA:第一切割圖案 CTB:第二切割圖案 D1:第一方向 D2:第二方向 D3:第三方向 DB:分割結構 DHC:雙高度胞元/邏輯胞元 FM:熔填金屬 GC:閘極接觸件 GE:閘極電極 GE1:第一閘極電極 GE2:第二閘極電極 GE3:第三閘極電極 GI:閘極絕緣層 GP:閘極頂蓋圖案 GS:閘極間隔件 HE1:第一高度 HE2:第二高度 IP:內部間隔件 IRG:內部區 IRG1:第一內部區 IRG2:第二內部區 IRG3:第三內部區 ISW:內側表面 LE1:第一長度 LE2:第二長度 LE3:第三長度 M:部分 M1:第一金屬層 M1_I:內連線/第一內連線 M1_I1:第一子內連線 M1_I2:第二子內連線 M1_R1:第一電源線/內連線/第一電源配線 M1_R2:第二電源線/內連線/第二電源配線 M1_R3:第三電源線/內連線 M2:第二金屬層 M2_I:第二內連線 MAL:主層 MIT1:第一配線軌道/第一內連線軌道 MIT2:第二配線軌道/第二內連線軌道 MIT3:第三配線軌道/第三內連線軌道 MIT4:第四配線軌道/第四內連線軌道 MP:硬罩幕圖案 N:區 NR:NMOSFET區 NR1:第一NMOSFET區 NR2:第二NMOSFET區 ORG:外部區 OSW:外側表面 OSW1:第一外側表面 OSW2:第二外側表面 OSW3:第三外側表面 PCNP:初步連接結構 PI1:第一節距 PO1:第一內部電極 PO2:第二內部電極 PO3:第三內部電極 PO4:外部電極 PP:犧牲圖案 PP1:第一犧牲圖案 PP2:第二犧牲圖案 PR:PMOSFET區 PR1:第一PMOSFET區 PR2:第二PMOSFET區 RS1:第一凹槽 RS2:第二凹槽 SAL:犧牲層 SC:金屬-半導體化合物層 SD1:源極/汲極圖案/第一源極/汲極圖案/ SD2:源極/汲極圖案/第二源極/汲極圖案 SHC:單高度胞元/邏輯胞元 SHC1:第一單高度胞元 SHC2:第二單高度胞元 SP1:第一半導體圖案 SP2:第二半導體圖案 SP3:第三半導體圖案 ST:裝置隔離層 STP:堆疊圖案 SW:側表面 TR:溝渠 TS:頂表面 UIP:上部絕緣圖案 VDD:汲極電壓 VI1:第一通孔 VI2:第二通孔 VSS:源極電壓 W1:第一寬度

圖1至圖3是示出根據本發明概念實例性實施例的半導體裝置中的邏輯胞元的概念圖。圖4是示出根據本發明概念實例性實施例的半導體裝置的平面圖。圖5是示出根據本發明概念實例性實施例的半導體裝置的部分（例如，圖4所示「M」）的放大剖視圖。圖6A至圖6F是分別沿著圖5所示線A-A'、線B-B'、線C-C'、線D-D'、線E-E'及線F-F'截取的剖視圖。圖7A至圖14D是示出根據本發明概念實例性實施例的製造半導體裝置的方法的剖視圖。圖15是示出圖8A至圖8C中所示的步驟的平面圖。圖16、圖17及圖18是各自示出根據本發明概念的一些實例性實施例的半導體裝置的平面圖。圖19A至圖19D是分別沿著圖5所示線A-A'、線B-B'、線C-C'及線D-D'截取以示出根據本發明概念實例性實施例的半導體裝置的剖視圖。圖20及圖21是各自示出根據本發明概念的一些實例性實施例的半導體裝置的平面圖。

100:基板

CBB1:第一區塊邊界

CBB2:第二區塊邊界

CBR1:第一區塊邊界區

CBR2:第二區塊邊界區

CEB:胞元區塊

CNP:連接結構

CPR:胞元設置區

CT:閘極切割圖案

D1:第一方向

D2:第二方向

D3:第三方向

GE:閘極電極

GE1:第一閘極電極

GE2:第二閘極電極

M:部分

Claims

一種半導體裝置，包括：基板，包括胞元設置區及第一區塊邊界區；多個閘極電極，位於所述胞元設置區上且在第一方向上延伸至所述第一區塊邊界區，所述多個閘極電極彼此平行，所述多個閘極電極包括彼此相鄰的第一閘極電極與第二閘極電極；以及第一連接結構，位於所述第一區塊邊界區上，其中所述第一連接結構被配置成在實體上將所述第一閘極電極與所述第二閘極電極彼此連接，所述第一連接結構包括圓形內側表面及圓形外側表面，所述圓形外側表面包括第一外側表面、第二外側表面及第三外側表面，所述第一外側表面在與所述第一方向交叉的第二方向上延伸，所述第三外側表面在所述第一方向上延伸，所述第二外側表面將所述第一外側表面連接至所述第三外側表面，所述第一外側表面具有第一長度，所述第一閘極電極與所述第二閘極電極之間的距離是第一節距，且所述第一長度對所述第一節距的比率介於0.87至1的範圍內。
如請求項1所述的半導體裝置，其中所述第一外側表面與所述圓形內側表面之間在所述第一方向上的最小距離是第二長度，所述第二外側表面在所述第一方向上的長度是第三長度，且所述第三長度對所述第二長度的比率介於0.44至0.49的範圍內。
如請求項1所述的半導體裝置，其中所述第一長度介於自47奈米至53奈米的範圍內。
如請求項1所述的半導體裝置，其中所述圓形外側表面的曲率半徑大於所述圓形內側表面的曲率半徑。
如請求項1所述的半導體裝置，更包括：第二連接結構，位於所述基板的第二區塊邊界區上，其中所述多個閘極電極更包括與所述第二閘極電極相鄰的第三閘極電極，且所述第二連接結構被配置成在實體上將所述第二閘極電極與所述第三閘極電極彼此連接。
如請求項1所述的半導體裝置，其中所述第一閘極電極、所述第二閘極電極與所述第一連接結構包含相同的金屬性材料。
如請求項1所述的半導體裝置，更包括：第一閘極切割圖案，位於所述第一閘極電極與所述第一連接結構之間；以及第二閘極切割圖案，位於所述第二閘極電極與所述第一連接結構之間，其中所述第一閘極切割圖案及所述第二閘極切割圖案置於所述第一區塊邊界區中的區塊邊界上。
如請求項7所述的半導體裝置，其中所述第一連接結構置於所述區塊邊界外。
如請求項1所述的半導體裝置，更包括：主動圖案，位於所述胞元設置區上；以及多個通道圖案及源極/汲極圖案，位於所述主動圖案上，其中所述多個閘極電極分別位於所述多個通道圖案上。
如請求項9所述的半導體裝置，其中所述主動圖案包括堆疊的多個奈米片材，其中所述多個閘極電極中的每一者包括，內部電極，夾置於所述多個奈米片材之間，以及外部電極，位於所述多個奈米片材上。
一種半導體裝置，包括：基板，包括胞元設置區及區塊邊界區；主動圖案，位於所述胞元設置區上；多個通道圖案及多個源極/汲極圖案，位於所述主動圖案上；多個閘極電極，分別位於所述多個通道圖案上，所述多個閘極電極自所述胞元設置區延伸至所述區塊邊界區；以及連接結構，位於所述區塊邊界區上，其中所述連接結構被配置成在實體上將所述多個閘極電極彼此連接，所述連接結構包括圓形內側表面及圓形外側表面，且所述圓形外側表面的曲率半徑大於所述圓形內側表面的曲率半徑。
如請求項11所述的半導體裝置，其中所述連接結構包含與所述多個閘極電極相同的金屬性材料。
如請求項11所述的半導體裝置，更包括：多個閘極間隔件，位於所述多個閘極電極中的每一者的相對的側表面上，其中所述多個閘極間隔件沿著所述多個閘極電極延伸且分別位於所述圓形外側表面及所述圓形內側表面上。
如請求項11所述的半導體裝置，更包括：多個閘極切割圖案，分別位於所述連接結構與所述多個閘極電極之間，其中所述多個閘極切割圖案被配置成將所述連接結構與所述多個閘極電極電性分隔開。
如請求項11所述的半導體裝置，更包括：多個閘極接觸件，分別電性連接至所述多個閘極電極；多個主動接觸件，分別電性連接至所述多個源極/汲極圖案；以及金屬層，位於所述多個閘極接觸件及所述多個主動接觸件上。
一種半導體裝置，包括：基板，包括胞元設置區及區塊邊界區，所述胞元設置區包括P型金屬氧化物半導體場效電晶體區及N型金屬氧化物半導體場效電晶體區；第一主動圖案及第二主動圖案，所述第一主動圖案位於所述P型金屬氧化物半導體場效電晶體區上，所述第二主動圖案位於所述N型金屬氧化物半導體場效電晶體區上；第一通道圖案及第一源極/汲極圖案，位於所述第一主動圖案上；第二通道圖案及第二源極/汲極圖案，位於所述第二主動圖案上；閘極電極，在第一方向上延伸以與所述第一通道圖案及所述第二通道圖案交叉；連接結構，位於所述區塊邊界區上；閘極絕緣層，夾置於所述閘極電極與所述第一通道圖案及所述第二通道圖案之間；多個閘極間隔件，分別位於所述閘極電極的相對的側表面上；閘極頂蓋圖案，位於所述閘極電極的頂表面上；閘極切割圖案，穿透所述閘極電極；閘極接觸件，電性連接至所述閘極電極；主動接觸件，電性連接至所述第一源極/汲極圖案及所述第二源極/汲極圖案中的至少一者；第一金屬層，位於所述閘極接觸件及所述主動接觸件上，所述第一金屬層包括多個第一內連線，所述多個第一內連線分別連接至所述閘極接觸件及所述主動接觸件；以及第二金屬層，位於所述第一金屬層上，其中所述第二金屬層包括多個第二內連線，所述多個第二內連線電性連接至所述多個第一內連線，所述閘極電極包括彼此相鄰的第一閘極電極與第二閘極電極，所述連接結構被配置成在實體上將所述第一閘極電極與所述第二閘極電極彼此連接，所述連接結構包括圓形內側表面及圓形外側表面，且所述多個閘極間隔件沿著所述第一閘極電極及所述第二閘極電極延伸且分別位於所述圓形外側表面及所述圓形內側表面上。
如請求項16所述的半導體裝置，其中所述圓形外側表面的曲率半徑大於所述圓形內側表面的曲率半徑。
如請求項16所述的半導體裝置，其中所述圓形外側表面包括第一外側表面、第二外側表面及第三外側表面，所述第一外側表面在與所述第一方向交叉的第二方向上延伸，所述第三外側表面在所述第一方向上延伸，所述第二外側表面將所述第一外側表面連接至所述第三外側表面，所述第一外側表面具有第一長度，所述第一閘極電極與所述第二閘極電極之間的距離是第一節距，且所述第一長度對所述第一節距的比率介於0.87至1的範圍內。
如請求項18所述的半導體裝置，其中所述第一外側表面與所述圓形內側表面之間的最小距離是第二長度，所述第二外側表面在所述第一方向上的長度是第三長度，且所述第三長度對所述第二長度的比率介於0.44至0.49的範圍內。
如請求項16所述的半導體裝置，其中所述閘極切割圖案包括：第一閘極切割圖案，位於所述第一閘極電極與所述連接結構之間；以及第二閘極切割圖案，位於所述第二閘極電極與所述連接結構之間，其中所述第一閘極切割圖案及所述第二閘極切割圖案被配置成將所述連接結構與所述第一閘極電極及所述第二閘極電極電性分隔開。