KR20230010139A - 반도체 발광소자 패키지 - Google Patents

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KR20230010139A
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이정헌
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최설영
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 발광소자 패키지는, 상부 패드를 포함하는 회로 기판; 상기 회로 기판 상에 실장되며, 기판. 상기 기판 상에서 자외선 광을 방출하도록 구성된 반도체 적층 구조물, 및 상기 반도체 적층 구조물과 접속된 전극 구조물들을 포함하고, 상기 회로 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 발광 다이오드 칩; 상기 회로 기판 및 상기 발광 다이오드 칩 사이에 배치되며, 상기 상부 패드 및 상기 전극 구조물들을 접속시키는 연결 범프들; 상기 회로 기판의 상기 상부 패드 상에서 상기 발광 다이오드 칩의 측면의 적어도 일부를 덮는 언더필 수지; 및 상기 발광 다이오드 칩 및 상기 언더필 수지 상에 배치되고, 상기 언더필 수지를 덮으며, 상기 반도체 적층 구조물로부터 이격된 패시베이션층;을 포함한다.

Description

반도체 발광소자 패키지{SEMICONDUCTOR LIGHT EMITTING DIODE PACAKGE}
본 개시는 반도체 발광소자 패키지에 관한 것이다.
반도체 발광소자는 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 일반 조명 장치, 디스플레이 장치, 전장용 램프 등의 조명 광원뿐만 아니라, 살균, 생장촉진 및 바이오와 같은 다양한 기능성 광원으로도 주목 받고 있다. 이러한 반도체 발광 소자는 광 추출 효율과 함께 신뢰성 있는 패키지 구조가 요구된다.
본 개시에서 해결하려는 과제 중 하나는, 신뢰성 높은 반도체 발광소자 패키지를 제공하는데 있다.
예시적인 실시예들에 따른 반도체 발광소자 패키지는, 상부 패드를 포함하는 회로 기판; 상기 회로 기판 상에 실장되며, 기판. 상기 기판 상에서 자외선 광을 방출하도록 구성된 반도체 적층 구조물, 및 상기 반도체 적층 구조물과 접속된 전극 구조물들을 포함하고, 상기 회로 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 발광 다이오드 칩; 상기 회로 기판 및 상기 발광 다이오드 칩 사이에 배치되며, 상기 상부 패드 및 상기 전극 구조물들을 접속시키는 연결 범프들; 상기 회로 기판의 상기 상부 패드 상에서 상기 발광 다이오드 칩의 측면의 적어도 일부를 덮는 언더필 수지; 및 상기 발광 다이오드 칩 및 상기 언더필 수지 상에 배치되고, 상기 언더필 수지를 덮으며, 상기 반도체 적층 구조물로부터 이격된 패시베이션층;을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 발광소자 패키지는, 회로 기판; 상기 회로 기판 상에 실장되며, 상기 회로 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하며, 자외선 광을 방출하도록 구성된 발광 다이오드 칩; 상기 회로 기판 상에서 상기 발광 다이오드 칩의 측면의 적어도 일부를 덮는 언더필 수지; 및 상기 발광 다이오드 칩 및 상기 언더필 수지 상에 배치되며, 상기 발광 다이오드 칩의 상기 제2 면 및 상기 언더필 수지를 덮는 패시베이션층;을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 발광소자 패키지는, 상부 패드를 포함하는 회로 기판; 상기 회로 기판 상에 실장되며, 기판. 상기 기판 상에서 자외선 광을 방출하도록 구성된 반도체 적층 구조물, 및 상기 반도체 적층 구조물과 접속된 전극 구조물들을 포함하고, 상기 회로 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 발광 다이오드 칩; 상기 회로 기판 및 상기 발광 다이오드 칩 사이에 배치되며, 상기 상부 패드 및 상기 전극 구조물들을 접속시키는 연결 범프들; 상기 회로 기판의 상기 상부 패드 상에서 상기 반도체 적층 구조물의 측면 및 상기 연결 범프들을 덮고, 불소 수지(fluoropolymer)를 포함하는 언더필 수지; 및 상기 발광 다이오드 칩의 상기 제2 면 및 상기 언더필 수지를 덮고, 상기 회로 기판의 상면 상으로 연장되며, 적어도 알루미늄 산화물을 포함하는 패시베이션층;을 포함할 수 있다.
회로 기판 상에 실장되는 발광 다이오드 칩의 측면을 덮는 언더필 수지 및 상기 언더필 수지 상에 배치되는 패시베이션 층을 포함함으로써, 신뢰성이 높은 반도체 발광소자 패키지를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 제조방법을 설명하기 위한 공정별 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 발광소자 패키지(100)는, 회로 기판(110), 회로 기판(110) 상에 실장되는 발광 다이오드(LED) 칩(120), 회로 기판(110) 상에서 발광 다이오드 칩(120)의 측면을 덮는 언더필 수지(130), 언더필 수지(130) 상에 배치되는 패시베이션층(140)을 포함할 수 있다. 반도체 발광소자 패키지(100)는, 회로 기판(110) 및 발광 다이오드 칩(120) 사이에 배치되는 연결 범프들(139a, 139b)을 더 포함할 수 있다.
회로 기판(110)은 제1 전극 구조(E1), 및 제2 전극 구조(E2)를 포함할 수 있다. 회로 기판(110)은 예를 들어, PCB(Printed Circuit Board), MCPCB(Metal Core PCB), MPCB(Metal PCB), FPCB(Flexible PCB)등의 기판일 수 있다. 회로 기판(110)의 구조는 다양한 형태로 응용될 수 있다.
제1 및 제2 전극 구조물들(E1, E2)은 각각 기판 본체(111)의 상면에 배치된 제1 및 제2 상부 패드(115a,115b)와, 기판 본체(111)의 하면에 배치된 제1 및 제2 하부 패드(112a,112b)와, 기판 본체(111)를 관통하여 제1 및 제2 상부 패드(115a,115b)와 제1 및 제2 하부 패드(112a,112b)를 각각 연결하는 제1 및 제2 관통 전극(114a,114b)을 포함할 수 있다. 예를 들어, 제1 및 제2 상부 패드(115a,115b), 제1 및 제2 관통 전극(114a,114b), 및 제1 및 제2 하부 패드(112a,112b)는 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt과 같은 도전성 물질을 1층 또는 다층 구조를 포함할 수 있다.
일부 실시예에서, 제1 및 제2 상부 패드(115a,115b), 제1 및 제2 관통 전극(114a,114b), 및 제1 및 제2 하부 패드(112a,112b)는 각각 별도로 제조할 수도 있으나, 다른 실시예에서, 일괄 공정을 통해 한 번에 제조할 수도 있다. 예를 들어, 제1 및 제2 전극 구조물들(E1, E2)은 구리(Cu)와 같은 금속을 이용한 도금 공정으로 형성될 수 있다. 또한, 예를 들어, 제1 및 제2 상부 패드(115a,115b)는 Cu 도금층과 상기 Cu 도금층 상에 적층된 Au/Ni 또는 Au/Pd/Ni을 포함할 수 있다. 여기서, 제1 및 제2 상부 패드(115a,115b)는 발광 다이오드 칩의 전극과 연결하기 위한 패드로서, 각각 "제1 및 제2 전극 패드"라고도 한다.
본 실시예에서, 발광 다이오드 칩(120)은 회로 기판(110) 상에 플립칩 본딩 방식으로 실장될 수 있다. 발광 다이오드 칩(120)은 회로 기판(110)과 마주보는 제1 면(S1) 및 제1 면(S1)과 대향하는 제2 면(S2)을 가질 수 있다. 발광 다이오드 칩(120)은 회로 기판(110)의 상면과 마주하는 제1 면(S1)에 배치된 제1 및 제2 전극(129a,129b)을 포함할 수 있다. 발광 다이오드 칩(120)의 제1 및 제2 전극(129a,129b)이 연결 범프(139a,139b)에 의해 제1 및 제2 전극 구조물들(E1,E2)에 각각 전기적으로 연결될 수 있다. 발광 다이오드 칩(120)의 제1 및 제2 전극(129a,129b)이 연결 범프(139a,139b)에 의해 제1 및 제2 상부 패드(115a,115b)에 각각 접속될 수 있다. 발광 다이오드 칩(120)은 특정 파장 대역의 광을 방출하도록 구성될 수 있다. 일부 실시예에서, 발광 다이오드 칩(120)은 자외선 광(100㎚~400㎚)을 방출하도록 구성될 수 있다. 특정 예에서, 발광 다이오드 칩(120)은 살균 및 소득을 위해서 심자외선(UV-C) 광을 방출하도록 구성될 수 있다. 이러한 심자외선 광은 100㎚~300㎚의 파장을 가질 수 있다.
본 실시예에 채용 가능한 자외선 발광 다이오드 칩(120)은 기판(121)과 기판(121) 상에 배치되며 자외선 광을 방출하도록 구성된 반도체 적층 구조물(SL)를 포함할 수 있다. 반도체 적층 구조물(SL)는 제1 및 제2 도전형 반도체층(123,127)과, 제1 및 제2 도전형 반도체층(123,127) 사이에 배치된 활성층(125)을 포함할 수 있다. 제1 도전형 반도체층(123)은 기판(121) 상에 배치되고, 활성층(125)은 제1 도전형 반도체층(123) 상에 배치되고, 제2 도전형 반도체층(127)은 활성층(125) 상에 배치될 수 있다.
발광 다이오드 칩(120)은 일 방향에서의 폭이 서로 다른 층들이 적층되어, 측면이 단차 구조를 이룰 수 있다. 예를 들어, 발광 다이오드 칩(120)의 제1 면(S1)의 폭보다 제2 면(S2)의 폭이 작을 수 있다. 예를 들어, 기판(121)의 폭보다 제1 반도체층(123)의 폭이 작을 수 있으며, 제1 반도체층(123)의 폭보다 제2 반도체층(127)의 폭이 작을 수 있다. 반도체 적층 구조물(SL)은 일 방향에서의 폭이 서로 다른 층들이 적층되어, 측면이 단차 구조를 이룰 수 있다. 예를 들어, 제1 반도체층(123)의 폭은 버퍼층(122)의 폭보다 작을 수 있다. 예를 들어, 활성층(125)의 폭은 제1 반도체층(123)의 폭보다 작을 수 있다. 예를 들어, 제2 반도체층(127)의 폭은 제1 반도체층(123)의 폭보다 작을 수 있다.
기판(121)은 반도체 적층 구조물(SL)를 위한 성장 기판으로서 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 기판(121)은 사파이어, AlN, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2일 수 있다. 본 실시예에 채용된 반도체 적층 구조물(SL)는 기판(121) 상에 고품질의 AlGaN 반도체를 성장하기 위한 버퍼층(122)을 포함할 수 있다. 예를 들어, 버퍼층(122)은 AlN 또는 AlGaN과 같은 질화물로 형성될 수 있다. 제1 도전형 반도체층(123)은 Alx1Ga1-x1N (0<x1≤1)로 표시되는 n형 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 제1 도전형 반도체층(123)은 n형 AlGaN을 포함할 수 있다. 제2 도전형 반도체층(127)은 Alx2Ga1-x2N (0<x2≤1)로 표시되는 p형 질화물 반도체일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 제2 도전형 반도체층(127)은 p형 AlGaN을 포함할 수 있다. 일 예에서, 제1 및 제2 도전형 반도체층(123,127)의 Al 조성비(x1, x2)는 0.45~0.99 범위일 수 있으며, 나아가 제1 및 도전형 반도체층(123)의 Al 조성비(x1)는 0.60~0.65 범위일 수 있으며, 제2 도전형 반도체층(127)의 Al 조성비(x1, x2)는 0.75~0.85 범위일 수 있다.
본 실시예에 채용된 활성층(125)은 Alx3Ga1-x3N(0<x3<1)로 이루어진 양자우물을 가질 수 있다. 활성층(125)은 하나의 양자우물을 갖는 단일양자우물구조(single-quantum well, SQW)일 수 있으나, 이에 한정되지 않으며 활성층(25)은, AlxaGa1-xaN(0<xa<1)로 이루어진 복수의 양자우물층과 AlxbGa1-xbN(xa<xb<1)로 이루어진 복수의 양자장벽층이 교대로 적층된 다중양자우물구조(muti-quantum well, MQW)일 수 있다.
활성층(125)의 양자우물은 자외선 광의 파장을 결정하는 밴드갭을 가지며, 본 실시예에 채용된 활성층(125)은 100㎚~400㎚의 파장, 또는 100㎚~300㎚의 파장을 갖는 광을 방출하도록 구성될 수 있다. 제1 및 제2 도전형 반도체층(123,127)은 활성층(125)으로부터 생성된 자외선 광이 흡수되지 않도록 양자우물의 밴드갭보다 큰 밴드갭을 갖는다. 예를 들어, 양자우물의 Al 조성비(x3 또는 xa)는 제1 및 제2 도전형 반도체층(123,127)의 Al 조성비(x1,x2)보다 작을 수 있다. 일 예에서, 양자우물의 Al 조성비(x3 또는 xa)은 0.4~1.00 범위일 수 있으며, 원하는 파장에 따라 Al 조성비를 조절할 수 있다.
제2 도전형 반도체층(127)은 p형 AlGaN으로 구성될 경우에 통상의 전극물질과 오믹콘택 형성이 어려우므로, 본 실시예에 채용된 반도체 적층 구조물(SL)는 제2 도전형 반도체층(127) 상에 형성되며 상대적으로 밴드갭이 낮은 제2 도전형 콘택층(128)을 포함할 수 있다. 제2 도전형 콘택층(128)의 Al 조성비는 제2 도전형 반도체층(127)의 Al 조성비(x2)보다 작으며, 예를 들어 p형 GaN을 포함할 수 있다.
본 실시예에 따른 자외선 발광 다이오드 칩(120)는 제1 및 제2 도전형 반도체층(123,127)에 각각 접속된 제1 및 제2 전극(129a,129b)을 포함한다. 반도체 적층 구조물(SL)는 제2 도전형 반도체층(127)과 활성층(125)이 부분적으로 제거되어 제1 도전형 반도체층(123)의 일 영역을 노출하는 영역을 갖는다. 제1 전극(129a)은 제1 도전형 반도체층(123)의 노출된 영역 상에 배치될 수 있다. 예를 들어, 제1 및 제2 전극(129a,129b)은 Al, Ti, Ni, Cr, Au, Ag 또는 ITO로 형성되거나 그 조합으로 구성된 다층구조일 수 있다. 예를 들어, 제1 전극(129a)은 Ti/Al/Ni/Au을 포함할 수 있으며, 제2 전극(129b)은 Ag 또는 Ni/Au을 포함할 수 있다.
도 1에서 도시된 자외선 발광 다이오드 칩 외에도 다양한 구조의 발광 다이오드 칩이 사용될 수 있다. 예를 들어, 한국특허출원 10-2017-0175149 (출원일: 2017.12.19, 출원인: 삼성전자 주식회사, US 10333025 B1), 한국특허출원 10-2017-0175150 (출원일: 2017.12.19, 출원인: 삼성전자 주식회사, US 10483433 B2), 및 한국특허출원 10-2017-0171131 (출원일:2017.12.13, 출원인: 삼성전자 주식회사, US 10862004 B2)에 기재된 자외선 발광 다이오드 칩 또는 장치가 본 실시예에 따른 반도체 발광소자로 사용될 수 있다.
연결 범프들(139a,139b)은 회로 기판(110) 및 발광 다이오드 칩(120) 사이에 배치될 수 있다. 연결 범프들(139a, 139b)은 발광 다이오드 칩(120)의 제1 및 제2 전극들(129a,129b)과 제1 및 제2 전극 구조물들(E1, E2)을 각각 접속시킬 수 있다. 연결 범프들(139a, 139b)은 발광 다이오드 칩(120)의 제1 및 제2 전극들(129a, 129b)과 제1 및 제2 상부 패드들(115a, 115b)을 각각 접속시킬 수 있다.
연결 범프들(139a, 139b)은 발광 다이오드 칩(120)의 제1 및 제2 전극들(129a, 129b)과 제1 및 제2 상부 패드들(115a, 115b)의 접속에 의한 금속결합물일 수 있으며, 접속시키기 위한 별도의 부자재일 수도 있다. 예를 들어, 공융(Eutectic) 공정에 의해서, 제1 및 제2 전극들(129a, 129b)과 제1 및 제2 상부 패드들(115a, 115b)이 용융된 경우, 연결 범프들(139a, 139b)은 금속결합물 형태로 구현될 수 있다. 이와 달리, 연결 범프들(139a, 139b)은, 예를 들어, 주석(Sn)을 포함하는 솔더(Solder)류, 도전성을 가진 에폭시(Epoxy)류 등을 포함하는 별도의 부재일 수 있다. 이 경우, 연결 범프들(139a, 139b)의 재질은 예시한 솔더류 및 에폭시류에 제한되지 않는다.
언더필 수지(130)는 제1 상부 패드(115a) 및 제2 상부 패드(115b) 상에서 발광 다이오드 칩(120)의 측면의 적어도 일부를 덮을 수 있다. 언더필 수지(130)는 제1 상부 패드(115a), 제2 상부 패드(115a, 115b). 및 기판 본체(111)에서 제1 및 제2 상부 패드들(115a, 115b) 사이에 배치된 중간 부분 상에 배치될 수 있다. 언더필 수지(130)는 제1 및 제2 상부 패드들(115a, 115b) 각각의 상면을 덮을 수 있다. 언더필 수지(130)는 회로 기판(110)의 상면 상에서 반도체 적층 구조물(SL)의 측면을 덮을 수 있다. 언더필 수지(130)는 반도체 적층 구조물(SL)의 측면 및 제1 및 제2 전극들(129a, 129b)을 덮을 수 있다. 언더필 수지(130)는 연결 범프들(139a, 139b)을 덮을 수 있다. 발광 다이오드 칩(120) 측면의 단차 구조 및 패시베이션층(140) 사이에 언더필 수지(130)가 채워질 수 있다. 발광 다이오드 칩(120) 측면의 단차 구조 및 패시베이션층(140) 사이에 언더필 수지(130)가 채워지므로, 패시베이션층(140)에 의한 반도체 발광소자 패키지의 신뢰성을 높일 수 있다. 예시적인 실시예에서, 언더필 수지(130)는 기판(121) 및 회로 기판(110) 사이에서 반도체 적층 구조물(SL)의 측면을 덮을 수 있다. 예시적인 실시예에서, 언더필 수지(130)는 기판(121)의 하면 및 회로 기판(110)의 상면 사이에 배치되며, 제1 및 제2 도전형 반도체층(123, 127)과 활성층(125)을 덮을 수 있다. 본 명세서에서, 상기 기판(121)의 하면은 회로 기판(110)의 상면과 가까운 면을 의미하고, 기판(121)의 상면은 회로 기판(110)의 상면으로부터 멀리 배치된 면을 의미할 수 있다. 상기 기 본 실시예에서, 언더필 수지(130)의 높이는 기판(121)의 상면의 높이보다 낮은 것으로 도시되어 있으나, 이에 한정하지 않는다.
언더필 수지(130)는 자외선에 의한 열화가 적으며, 자외선 광투과율이 높은 소재로 이루어질 수 있다. 있다. 예를 들어, 언더필 수지(130)는 실리콘(Silicone) 또는 불소 수지(Fluoropolymer)를 포함할 수 있다. 불소 수지(Fluoropolymer)는, 예를 들어, PTFE(Polytetrafluoroethylene) 또는 테프론(Teflon®)을 포함할 수 있다. 자외선 광투과율이 높은 소재로 이루어진 언더필 수지(130)가 발광 다이오드 칩(120)의 측면의 적어도 일부를 덮음으로써, 발광 다이오드 칩(120)의 광출력이 향상될 수 있다.
패시베이션층(140)은 언더필 수지(130) 상에 배치될 수 있다. 패시베이션층(140)은 회로 기판(110) 상에서 언더필 수지(130)를 덮을 수 있다. 패시베이션층(140)은 언더필 수지(130)를 덮으며, 회로 기판(110)의 상면을 덮도록 연장될 수 있다. 예시적인 실시예에서, 패시베이션층(140)은 언더필 수지(130) 및 발광 다이오드 칩(120) 상에 배치될 수 있다. 예시적인 실시예에서, 패시베이션층(140)은 발광 다이오드 칩(120)의 제2 면(S2)을 덮을 수 있다. 예시적인 실시예에서, 패시베이션층(140)은 기판(121)의 상면을 덮을 수 있다. 예시적인 실시예에서, 패시베이션층(140)은 발광 다이오드 칩(120)의 제2 면(S2) 또는 기판(121)의 상면과 접촉할 수 있다. 예시적인 실시예에서, 패시베이션층(140)은 기판(121)의 측면의 일부와 접촉할 수 있으나, 이에 한정하지 않는다. 패시베이션층(140)은 발광 다이오드 칩(120)의 측면 및 상면 상에 배치되어 발광 다이오드 칩(120)을 둘러싸므로, 외부의 수분 또는 가스로부터 발광 다이오드 칩(120)을 보호할 수 있다. 이에 따라, 반도체 발광소자 패키지의 신뢰성이 증가할 수 있다.
패시베이션층(140)은 반도체 적층 구조물(SL)로부터 이격되어 배치될 수 있다. 패시베이션층(140) 및 반도체 적층 구조물(SL) 사이에 언더필 수지(130)가 배치될 수 있다. 패시베이션층(140)은 제1 및 제2 전극들(129a, 129b)로부터 이격되어 배치될 수 있다. 패시베이션층(140)은 연결 범프들(139a, 139b)로부터 이격되어 배치될 수 있다.
패시베이션층(140)은, 예를 들어, Al2O3, AlN, SiO2, Si3N4, 및 HfO2 중 적어도 하나를 포함할 수 있다. 패시베이션층(140)은 적어도 알루미늄 산화물, 예를 들어, Al2O3를 포함할 수 있다. 패시베이션층(140)은 단일층으로 도시되어 있으나, 이에 한정하지 않으며, 실시예들에 따라 복수의 층으로 이루어질 수 있다.
패시베이션층(140)의 두께(t)는, 예를 들어, 약 10nm 이상일 수 있다. 패시베이션층(140)의 두께(t)는, 예를 들어, 약 10nm 이상 약 100nm 이하의 범위일 수 있다. 패시베이션층(140)의 두께(t)는, 예를 들어, 약 10nm 이상 약 50nm 이하의 범위일 수 있다. 패시베이션층(140)의 두께(t)가 상기 범위보다 작은 경우, 외부의 수분 또는 가스에 의하여 발광 다이오드 칩(120)이 손상되는 것을 방지하기 어려울 수 있다.
이하에서, 도 1로부터 변형된 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다. 도 2는 도 1의 패시베이션층(140)의 변형예를 도시한다.
도 2를 참조하면, 본 실시예에 따른 반도체 발광소자 패키지(100a)에서 패시베이션층(140a)은 복수의 층들(141. 142. 143)을 포함할 수 있다. 복수의 패시베이션층들(141, 142, 143)은, 예를 들어, Al2O3, AlN, SiO2, Si3N4, 및 HfO2 중 적어도 하나를 포함할 수 있다. 패시베이션층(140a)의 복수의 층들(141. 142, 143) 중 적어도 하나는 알루미늄 산화물, 예를 들어, Al2O3를 포함할 수 있다. 패시베이션층(140a)은 제1 내지 제3 패시베이션층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 패시베이션층들(141, 142, 143)은 높은 굴절율을 갖는 제1 물질 및 낮은 굴절율을 갖는 제2 물질을 포함할 수 있다. 패시베이션층(140a)은 높은 굴절율을 갖는 제1 물질 및 낮은 굴절율을 갖는 제2 물질이 교대로 적층될 수 있다. 제1 내지 제3 패시베이션층들(141, 142, 143) 중 적어도 하나는 알루미늄 산화물을 포함할 수 있다. 예를 들어, 제1 및 제3 패시베이션층(141, 143)은 실리콘 산화물을 포함하고, 제2 패시베이션층(142)은 알루미늄 산화물을 포함할 수 있다. 예를 들어, 제1 및 제3 패시베이션층(141, 143)은 하프늄 산화물을 포함하고, 제2 패시베이션층(142)은 알루미늄 산화물을 포함할 수 있다. 제1 내지 제3 패시베이션층들(141, 142, 143)의 조합은 예시된 것에 한정하지 않으며, 다양하게 변경될 수 있다. 복수의 패시베이션층들(141, 142, 143)의 층수는 도시된 것에 한정하지 않으며, 다양하게 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다. 도 3은 도 1의 언더필 수지(130)의 변형예를 도시한다.
도 3을 참조하면, 본 실시예에 따른 반도체 발광소자 패키지(100b)에서 언더필 수지(130a)는 회로 기판(110)의 상면 상에서 발광 다이오드 칩(120)의 측면을 덮을 수 있다. 예시적인 실시예에서, 언더필 수지(130a)는 회로 기판(110)의 상면 상에서 기판(121)의 측면 및 반도체 적층 구조물(SL)의 측면을 덮을 수 있다. 언더필 수지(130a)는 반도체 적층 구조물(SL)의 측면 및 제1 및 제2 전극들(129a, 129b)을 덮을 수 있다. 언더필 수지(130a)는 연결 범프들(139a, 139b)을 덮을 수 있다. 본 실시예에서, 언더필 수지(130a)의 높이는 기판(121)의 상면의 높이와 실질적으로 동일할 수 있다. 즉, 언더필 수지(130a)는 발광 다이오드 칩(120)의 측면 전체를 덮을 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다. 도 4는 도 1의 언더필 수지(130)의 변형예를 도시한다.
도 4를 참조하면, 본 실시예에 따른 반도체 발광소자 패키지(100c)에서 언더필 수지(130b)는 회로 기판(110)의 상면 상에서 발광 다이오드 칩(120)의 측면 및 제2 면(S2)을 덮을 수 있다. 예시적인 실시예에서, 언더필 수지(130b)는 회로 기판(110)의 상면 상에서 기판(121)의 측면 및 기판(121)의 상면을 덮을 수 있다. 예시적인 실시예에서, 언더필 수지(130b)의 높이는 기판(121)의 상면의 높이보다 높을 수 있다. 예시적인 실시예에서, 기판(121)의 상면을 덮는 언더필 수지(130b)의 상부 부분(130U)의 두께(t2)는 패시베이션층(140)의 두께(t1)보다 작을 수 있으나, 이에 한정하지 않는다.
도 5는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 단면도이다.
도 5를 참조하면, 반도체 발광소자 패키지(100d)는 제1 및 제2 전극 구조(E1, E2)를 갖는 회로 기판(110), 회로 기판(110) 상에 실장되며 제1 및 제2 전극 구조(E1, E2)에 전기적으로 연결된 발광 다이오드 칩(120), 회로 기판(110) 상에 배치되며 발광 다이오드 칩(120)을 둘러싸는 캐비티(C)를 제공하는 측면 구조물(150), 및 캐비티(C)를 밀봉하도록 측면 구조물(150) 상에 배치되는 글래스 커버(180)를 포함할 수 있다.
기판 본체(111)의 상면에는 제1 및 제2 상부 패드(115a, 115b)와 발광 다이오드 칩(120)을 둘러싸는 지지 패드(115P)가 배치될 수 있다. 지지 패드(115P)는 제1 및 제2 상부 패드(115a,115b)와 함께 형성될 수 있다. 예를 들어, 지지 패드(115P)는 제1 및 제2 상부 패드(115a,115b)의 금속층과 동일한 금속층을 포함할 수 있다. 기판 본체(111)는, 예를 들어, 100 W/m·K 이상의 열전도율을 갖는 세라믹 물질을 포함할 수 있다. 예를 들어, 세라믹 본체(111)는 알루미늄 질화물, 알루미늄 산화물 또는 실리콘 카바이드를 포함할 수 있다.
글래스 커버(180)는 인캡슐런트를 대체하는 요소로 사용될 수 있다. 글래스 커버(180)는 200㎚~300㎚의 파장 대역에서 70% 이상(일부 실시예에서, 85% 이상)의 투과율을 가지는 물질이 사용될 수 있다. 예를 들어, 글래스 커버(180)는 쿼츠(Quartz), 용융 실리카 글래스(Fused silica glass), 칼슘플루오라이드 글래스(CaF2 glass), 마그네슘플루오라이드 글래스(Magnesium Fluoride glass), 또는 보로실리케트 글래스(Borosilicate glass)을 포함할 수 있다.
측면 구조물(150)은 회로 기판(110) 상에 배치되며, 발광 다이오드 칩(120)을 둘러싸는 캐비티(C)를 가질 수 있다. 측면 구조물(150)은 회로 기판(110)과 글래스 커버(180)에 각각 접합될 수 있다. 이러한 접합은 제1 및 제2 밀폐(hermetic seal) 접합층(145,165)에 의해 구현될 수 있다. 접합된 측면 구조물(150)은 글래스 커버(180)가 회로 기판(110)과 일정한 간격을 유지하는 지지 구조물로 사용될 수 있다. 이와 같이, 측면 구조물(150)에 의한 캐비티(C)는 외부의 수분 등의 침투를 방지되도록 밀봉된 발광 다이오드 칩(120)을 위한 실장 공간으로 제공될 수 있다. 본 실시예에서, 측면 구조물(150) 및 글래스 커버(180)에 의하여 밀봉된 캐비티(C)내에서 발광 다이오드 칩(120) 상에 배치되는 패시베이션층(140)이 제공되어 반도체 발광소자 패키지의 신뢰성을 보다 높일 수 있다.
측면 구조물(150)은 회로 기판(120)의 세라믹 물질과 글래스 커버(180)의 글래스 물질 사이에서 신뢰성 있는 접합을 유지되도록 적정한 열팽창 계수(thermal expansion coefficent)를 갖는 물질로 형성될 수 있다. 측면 구조물(150)은 10 ppm/
Figure pat00001
이하의 열팽창 계수을 갖는 합금이 사용될 수 있다.
측면 구조물(150)은 열팽창 계수의 미스매칭으로 인한 스트레스가 완화되도록 세라믹 재질(예, AlN: 약 320 GPa)보다 상대적으로 낮은 영률(Young's modulus)을 가질 수 있다. 측면 구조물(150)은 300 Gpa 이하의 영률을 갖는 합금을 포함할 수 있다. 일부 실시예에서, 상기 측면 구조물(150)은 100?Gpa 범위의 영률를 갖는 합금을 포함할 수 있다. 예를 들어, 측면 구조물(150)은 Fe-Ni 합금, Fe-Ni-Co 합금, 및 CuW 중 적어도 하나의 합금을 포함할 수 있다. Fe-Ni 합금으로는 Invar 합금이 사용될수 있으며, Fe-Ni-Co 합금으로는 Kovar 합금이 사용될 수 있다.
앞서 설명한 바와 같이, 본 실시예에 따른 발광 다이오드 패키지(100)는 캐비티(C)를 밀봉된 공간으로 제공하기 위해서 제1 및 제2 밀폐 접합층(145,165)을 포함할 수 있다. 제1 밀폐 접합층(145)은 회로 기판(110)과 측면 구조물(150)이 서로 접합되도록 지지 패드(115P)와 측면 구조물(150)의 하면 사이에 배치될 수 있다. 예를 들어, 제1 밀폐 접합층(145)은 브레이징(brazing), 용접(welding), 또는 솔더링(soldering)을 포함할 수 있다. 예를 들어, 브레이징 방식으로는 Ag계 필러(filler)이 사용될 수 있으며, 용접에는 Ni/Au가 사용될 수 있다. 또한, 솔더링 방식은 Au/Ge, Au/In, Au/Sn와 같은 공융 금속(eutectic metal)이 사용될 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 발광소자 패키지의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 6a를 참조하면, 도 1에 도시된 회로 기판(110)이 복수개로 구현된 베이스 기판(110S)을 마련한다.
베이스 기판(110S)은 기판 본체(111)를 포함할 수 있다. 각각의 회로 기판 영역에는 제1 및 제2 전극 구조물들(E1, E2)이 형성될 수 있다. 제1 및 제2 전극 구조물들(E1, E2)은 각각 기판 본체(111)의 상면에 배치된 제1 및 제2 상부 패드들(115a,115b), 기판 본체(111)의 하면에 배치된 제1 및 제2 하부 패드들(112a,112b), 기판 본체(111)를 관통하여 제1 및 제2 상부 패드들(115a,115b)과 제1 및 제2 하부 패드들(112a,112b)을 각각 연결하는 제1 및 제2 관통 전극들(114a,114b)을 포함할 수 있다. 제1 및 제2 전극 구조물들은 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt과 같은 도전성 물질을 1층 또는 다층 구조를 포함할 수 있다. 제1 및 제2 전극 구조물들(E1, E2)은 구리(Cu)와 같은 금속을 이용한 도금 공정으로 형성될 수 있다.
이어, 도 6b를 참조하면, 베이스 기판(110S) 상에 복수의 발광 다이오드 칩들(120)을 각각 탑재한다.
연결 범프(139a,139b)를 이용하여 발광 다이오드 칩(120)의 제1 및 제2 전극들(129a,129b)이 제1 및 제2 상부 패드들(115a,115b)에 각각 연결되도록 복수의 발광 다이오드 칩들(120)을 베이스 기판(110S) 상에 탑재할 수 있다.
다음으로, 도 6c를 참조하면, 언더필 수지(130)는 제1 및 제2 상부 패드들(115a, 115b) 상에서 발광 다이오드 칩(120)의 측면의 적어도 일부를 덮도록 형성될 수 있다. 언더필 수지(130)는 자외선에 의한 열화가 적으며, 자외선 광투과율이 높은 소재로 형성될 수 있다. 있다. 예를 들어, 언더필 수지(130)는 불소 수지(Fluoropolymer)를 포함할 수 있다. 예를 들어, 언더필 수지(130)는 PTFE(Polytetrafluoroethylene) 또는 테프론(Teflon®)을 포함할 수 있다.
다음으로, 도 6d를 참조하면, 패시베이션층(140)은 베이스 기판(110S). 언더필 수지(130), 및 발광 다이오드 칩들(120) 상에 형성될 수 있다. 패시베이션층(140)은 언더필 수지(130)가 발광 다이오드 칩(120)의 측면을 덮은 후에 형성되므로, 언더필 수지(130) 상에 컨포멀(conformal)하게 형성될 수 있다. 패시베이션층(140) 형성 전에 언더필 수지(130)가 형성되므로, 발광 다이오드 칩(120) 측면의 단차 구조로 인한 패시베이션층(140) 및 발광 다이오드 칩(120) 사이의 빈 공간이 발생하지 않을 수 있다. 즉, 패시베이션층(140) 및 발광 다이오드 칩(120) 사이에 언더필 수지(130)가 채워질 수 있다. 없이 형성될 수 있다. 패시베이션층(140)은, 예를 들어, Al2O3, AlN, SiO2, Si3N4, 및 HfO2 중 적어도 하나를 포함하도록 형성될 수 있다. 패시베이션층(140)은 적어도 알루미늄 산화물, 예를 들어, Al2O3를 포함하도록 형성될 수 있다. 패시베이션층(140)은 단일층 또는 복수의 층으로 형성될 수 있다. 패시베이션층(140)의 두께(t)는, 예를 들어, 약 10nm 이상으로 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 발광소자 패키지
110: 회로 기판
111: 기판 본체
E1, E2: 제1 및 제2 전극 구조
112a,112b: 제1 및 제2 하부 패드
114a,114b: 제1 및 제2 관통 전극
115a,115b: 제1 및 제2 상부 패드 115P: 지지 패드 120: 발광 다이오드(LED) 칩
130: 언더필 수지
140: 패시베이션층
150: 측면 구조물
180: 글래스 커버

Claims (10)

  1. 상부 패드를 포함하는 회로 기판;
    상기 회로 기판 상에 실장되며, 기판. 상기 기판 상에서 자외선 광을 방출하도록 구성된 반도체 적층 구조물, 및 상기 반도체 적층 구조물과 접속된 전극 구조물들을 포함하고, 상기 회로 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 발광 다이오드 칩;
    상기 회로 기판 및 상기 발광 다이오드 칩 사이에 배치되며, 상기 상부 패드 및 상기 전극 구조물들을 접속시키는 연결 범프들;
    상기 회로 기판의 상기 상부 패드 상에서 상기 발광 다이오드 칩의 측면의 적어도 일부를 덮는 언더필 수지; 및
    상기 발광 다이오드 칩 및 상기 언더필 수지 상에 배치되고, 상기 언더필 수지를 덮으며, 상기 반도체 적층 구조물로부터 이격된 패시베이션층;을 포함하는 반도체 발광소자 패키지.
  2. 제1 항에 있어서,
    상기 패시베이션층은 상기 발광 다이오드 칩의 상기 제2 면을 덮는 반도체 발광소자 패키지.
  3. 제1 항에 있어서,
    상기 패시베이션층은 상기 전극 구조물들과 이격된 반도체 발광소자 패키지.
  4. 제1 항에 있어서,
    상기 언더필 수지는 상기 반도체 적층 구조물, 상기 전극 구조물들, 및 상기 연결 범프들을 덮는 반도체 발광소자 패키지.
  5. 제1 항에 있어서,
    상기 패시베이션층은 Al2O3, AlN, SiO2, Si3N4, 및 HfO2 중 적어도 하나를 포함하는 반도체 발광소자 패키지.
  6. 제1 항에 있어서,
    상기 패시베이션층은 복수의 층들을 포함하며,
    상기 복수의 층들 중 적어도 하나는 Al2O3를 포함하는 반도체 발광소자 패키지.
  7. 제1 항에 있어서,
    상기 패시베이션층은 10nm 이상의 두께를 갖는 반도체 발광소자 패키지.
  8. 제1 항에 있어서,
    상기 언더필 수지는 불소 수지(Fluoropolymer) 또는 실리콘(Silicone)을 포함하는 반도체 발광소자 패키지.
  9. 회로 기판;
    상기 회로 기판 상에 실장되며, 상기 회로 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하며, 자외선 광을 방출하도록 구성된 발광 다이오드 칩;
    상기 회로 기판 상에서 상기 발광 다이오드 칩의 측면의 적어도 일부를 덮는 언더필 수지; 및
    상기 발광 다이오드 칩 및 상기 언더필 수지 상에 배치되며, 상기 발광 다이오드 칩의 상기 제2 면 및 상기 언더필 수지를 덮는 패시베이션층;을 포함하는 반도체 발광소자 패키지.
  10. 상부 패드를 포함하는 회로 기판;
    상기 회로 기판 상에 실장되며, 기판. 상기 기판 상에서 자외선 광을 방출하도록 구성된 반도체 적층 구조물, 및 상기 반도체 적층 구조물과 접속된 전극 구조물들을 포함하고, 상기 회로 기판과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 발광 다이오드 칩;
    상기 회로 기판 및 상기 발광 다이오드 칩 사이에 배치되며, 상기 상부 패드 및 상기 전극 구조물들을 접속시키는 연결 범프들;
    상기 회로 기판의 상기 상부 패드 상에서 상기 반도체 적층 구조물의 측면 및 상기 연결 범프들을 덮고, 불소 수지(fluoropolymer)를 포함하는 언더필 수지; 및
    상기 발광 다이오드 칩의 상기 제2 면 및 상기 언더필 수지를 덮고, 상기 회로 기판의 상면 상으로 연장되며, 적어도 알루미늄 산화물을 포함하는 패시베이션층;을 포함하는 반도체 발광소자 패키지.
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