KR20230005316A - 반도체 구조 - Google Patents

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KR20230005316A
KR20230005316A KR1020227041692A KR20227041692A KR20230005316A KR 20230005316 A KR20230005316 A KR 20230005316A KR 1020227041692 A KR1020227041692 A KR 1020227041692A KR 20227041692 A KR20227041692 A KR 20227041692A KR 20230005316 A KR20230005316 A KR 20230005316A
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KR1020227041692A
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윤셍 시아
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

반도체 구조로서, 두께가 1.2 um보다 큰 포토레지스트층에 위치하되 제1 방향을 따라 배열된 여러 개의 제1 패턴 및 제2 방향을 따라 배열된 여러 개의 제2 패턴을 포함하고, 상기 제1 방향과 상기 제2 방향은 끼인 각을 구비하며; 상기 제1 패턴은 상기 제1 방향에서 제1 배열 길이를 구비하고, 상기 제2 패턴은 상기 제2 방향에서 제2 배열 길이를 구비하며, 상기 제1 패턴과 상기 제2 패턴의 면적의 합은 상기 제1 배열 길이와 상기 제2 배열 길이의 곱의 1/2보다 작다.

Description

반도체 구조
관련 출원에 대한 상호 참조
본 출원은 2020년 8월 12일에 중국 특허청에 제출한, 출원 번호가 202010804638.6이고, 발명 명칭이 “반도체 구조”인 중국 특허 출원의 우선권을 주장하는 바, 그 전부 내용을 본 출원에 인용하여 결합하였다.
본 출원의 실시예는 반도체 기술 분야에 관한 것으로서, 특히 반도체 구조에 관한 것이다.
반도체 기술의 빠른 발전에 따라, 반도체 소자의 사이즈가 점점 작아지고, 제조 공정 중 상이한 층의 정렬 및 측정 정밀도에 대해 더욱 높은 요구를 제출한다.
그러나, 반도체 소자 제조에서의 일부 층의 이온 주입이 비교적 깊어, 노광시 고에너지 노광을 사용해야 하므로, 마킹 그래프에 변형 또는 폴드 오버가 용이하게 나타날 수 있어, 마킹 그래프로 하여금 비교적 차한 외관을 생성하도록 하여, 측정의 정확도에 심각한 영향을 미치고, 이로 인해 반도체 소자의 수율이 저하된다.
일부 실시예에 따르면, 본 출원은 반도체 구조를 제공하고, 상기 반도체 구조는,
두께가 1.2 um보다 큰 포토레지스트층에 위치하되 제1 방향을 따라 배열된 여러 개의 제1 패턴 및 제2 방향을 따라 배열된 여러 개의 제2 패턴을 포함하고, 상기 제1 방향과 상기 제2 방향은 끼인 각을 구비하며;
상기 제1 패턴은 상기 제1 방향에서 제1 배열 길이를 구비하고, 상기 제2 패턴은 상기 제2 방향에서 제2 배열 길이를 구비하며, 각 상기 제1 패턴과 각 상기 제2 패턴의 면적의 합은 상기 제1 배열 길이와 상기 제2 배열 길이의 곱의 1/2보다 작다.
본 출원의 실시예 또는 종래 기술에서의 기술 방안을 더욱 상세하게 설명하기 위해, 아래에서 실시예 또는 종래 기술에 사용되어야 하는 도면에 대해 간단히 설명하며, 아래의 설명에서의 도면은 다만 본 발명의 일부 실시예일 뿐, 본 분야의 통상의 기술자는 창조성 노동을 부여하지 않는 전제 하에, 이러한 도면에 따라 다른 도면을 획득할 수 있음은 자명한 것이다.
도 1은 제1 실시예에서 제공한 반도체 구조의 부감도 예시도이다.
도 2는 제2 실시예에서 제공한 반도체 구조의 부감도 예시도이다.
도 3은 제3 실시예에서 제공한 반도체 구조의 부감도 예시도이다.
도 4는 제4 실시예에서 제공한 반도체 구조의 부감도 예시도이다.
도 5는 제5 실시예에서 제공한 반도체 구조의 부감도 예시도이다.
도 6은 제6 실시예에서 제공한 반도체 구조의 부감도 예시도이다.
도 7a는 종래 마킹 그래프의 Qmerit 측정 결과이다.
도 7b는 실시예 2에서 제공한 마킹 그래프의 Qmerit 측정 결과이다.
도 7c는 실시예 4에서 제공한 마킹 그래프의 Qmerit 측정 결과이다.
편이하게 본 출원을 이해하기 위해, 아래에서 관련 도면을 참조하며 본 출원의 실시예에 대해 더욱 전면적으로 설명한다. 도면에서 본 출원의 일부 실시예를 제공하였다. 그러나, 본 출원은 많은 상이한 형태로 구현될 수 있으며, 본 문에서 설명된 실시예에 한정되지 않는다. 반면, 이러한 실시예를 제공하는 목적은 본 출원에서 공개된 내용으로 하여금 더욱 확실하고 전면적이도록 하기 위해서이다.
별도로 정의되지 않는 한, 본 문에서 사용된 모든 기술 용어 및 과학 용어는 본 출원의 기술 분야에 속하는 통상의 기술자가 일반적으로 이해한 의미와 동일하다. 본 문에서 본 출원의 실시예의 설명에서 사용되는 용어는 다만 구체적인 실시예를 설명하기 위한 목적일 뿐, 본 출원의 실시예를 한정하려는 것이 아니다. 또한, 명세서 및 이에 따른 청구항들 전반에 걸쳐 사용되는 특정 용어들은 특정 요소들을 가리킨다. 본 분야의 통상의 기술자는, 제조상이 상이한 명칭으로 요소를 가리킬 수 있음을 이해한다. 본 문에서는 명칭이 상이하나 기능이 동일한 요소를 구분하지 않는다. 아래의 설명 및 실시예에서, 용어 “포함”은 모두 개방식으로 사용되므로, “포함하지만, ……에 한정되지 않음”으로 이해해야 한다. 마찬가지로, 용어 “연결”은 간접적이거나 직접적인 전기적 연결을 나타낸다. 상응하게, 하나의 기기가 다른 하나의 기기에 연결될 경우, 연결은 직접적인 전기적 연결을 통해 완료되거나, 다른 기기 및 연결 부품을 통해 간접적인 전기적 연결을 통해 완료될 수 있다.
본 문에서 용어 “제1 ”, “제2 ” 등을 사용하여 다양한 요소를 설명할 수 있지만, 이러한 요소는 이러한 용어에 의해 한정되지 않음을 이해해야 한다. 이러한 용어는 다만 하나의 요소와 다른 하나의 요소를 구분하기 위해서이다. 예컨대, 본 출원의 범위를 벗어나지 않는 전제하에, 제1 요소는 제2 요소로 지칭될 수 있으며, 유사하게, 제2 요소는 제1 요소를 지칭될 수 있다.
본 출원의 실시예에서의 “여러 개”는 하나 또는 복수 개를 가리킨다.
도 1을 참조하면, 본 출원의 하나의 실시예에서 제공한 반도체 구조는, 두께가 1.2 um보다 큰 포토레지스트층(100)에 위치하되 제1 방향 Ox를 따라 배열된 여러 개의 제1 패턴(10) 및 제2 방향 Oy를 따라 배열된 여러 개의 제2 패턴(20)을 포함하고, 제1 방향 Ox와 제2 방향 Oy는 끼인 각 a를 구비하며, 0도<a<180도이고; 제1 패턴(10)은 제1 방향 Ox에서 제1 배열 길이 L1을 구비하고, 제2 패턴(20)은 제2 방향 Oy에서 제2 배열 길이 L2를 구비하며, 각 제1 패턴(10)의 총 면적을 S1로 하고, 각 제2 패턴(20)의 면적을 S2로 하면, S1+S2<0.5L1*L2이다.
예시적으로, 도 1을 계속 참조하면, 두께가 1.2 um보다 큰 포토레지스트층(100) 위에 제1 방향 Ox를 따라 배열된 여러 개의 제1 패턴(10) 및 제2 방향 Oy를 따라 배열된 여러 개의 제2 패턴(20)을 설치하되, 여기서, 제1 방향 Ox와 제2 방향 Oy는 끼인 각 a를 구비하고, 0도<a<180도이며, 제1 패턴(10)은 제1 방향 Ox에서 제1 배열 길이 L1을 구비하고, 제2 패턴(20)은 제2 방향 Oy에서 제2 배열 길이 L2를 구비하는 것을 통해, 제1 패턴(10) 및 제2 패턴(20)을 통해 반도체 구조 중 상이한 층 사이의 정밀 측정을 구현하는 것이 편이하고; 제1 패턴(10) 및 제2 패턴(20)이 모두 두께가 1.2 um보다 큰 포토레지스트층(100) 위에 형성되므로, 포토레지스트는 제1 패턴(10) 및 제2 패턴(20)에 양호한 지지를 제공하여, 고에너지 노광시 일부 마킹 그래프에 변형 또는 폴드 오버가 나타남으로 인해 측정 효률 및 정확도가 저하되는 경우가 발생되는 것을 피면하며; 각 제1 패턴(10)과 각 제2 패턴(20)의 면적의 합이 제1 배열 길이 L1와 제2 배열 길이 L2의 곱의 1/2보다 작도록 설치하는 것을 통해, 복수 개의 제1 패턴 및 복수 개의 제2 패턴의 설치가 편이하여, 측정의 정확도가 추가로 향상됨으로써, 반도체 소자를 제조하는 수율이 향샹된다.
도 2를 참조하면, 본 출원의 하나의 실시예에서, 상기 제1 패턴 및 상기 제2 패턴은 모두 공극 패턴이다. 제1 패턴을 제1 직사각형 스루 홀(11)로 설치하고, 복수 개의 이격되게 배치된 제1 직사각형 스루 홀(11)은 제1 방향 Ox를 따라 배치되며, 각 제1 직사각형 스루 홀(11)은 제1 방향 Ox에서 제1 배열 길이 L1을 구비하며; 제2 패턴을 제2 직사각형 스루 홀(21)로 설치하고, 복수 개의 이격되게 배치된 제2 직사각형 스루 홀(21)은 제2 방향 Oy을 따라 배치되며, 각 제2 직사각형 스루 홀(21)은 제2 방향 Oy에서 제2 배열 길이 L2를 구비한다. 포토레지스트층(100)의 표면에서의 각 제1 직사각형 스루 홀(11)의 정투영의 면적과, 포토레지스트층(100)의 표면에서의 각 제2 직사각형 스루 홀(21)의 정투영의 면적의 합은, 제1 배열 길이 L1과 제2 배열 길이 L2의 곱의 1/2보다 작다. 마킹 그래프로서 복수 개의 제1 직사각형 스루 홀(11) 및 복수 개의 제2 직사각형 스루 홀(21)을 설치하므로, 상기 마킹 그래프를 거쳐 정밀 측정을 구현하고; 포토레지스트층(100)이 상기 마킹 그래프에 양호한 지지를 제공하므로, 고에너지 노광시 일부 마킹 그래프에 변형 또는 폴드 오버가 나타남으로 인해 측정 효율 및 정확도가 저하되는 경우가 발생되는 것을 피면하고; 제1 패턴(10)과 제2 패턴(20)의 면적의 합이 제1 배열 길이 L1과 제2 배열 길이 L2의 곱의 1/2보다 작도록 설치하는 것을 통해, 복수 개의 제1 패턴 및 복수 개의 제2 패턴의 설치가 편이하여, 측정의 정확도가 추가로 향상됨으로써, 반도체 소자를 제조하는 수율이 향상된다.
본 출원의 하나의 실시예에서, 도 3을 참조하면, 제1 패턴을 제1 직사각형 스루 홀(11)로 설치하고, 복수 개의 제1 직사각형 스루 홀(11)은 제1 방향 Ox를 따라 이격되게 배치되며, 제1 직사각형 스루 홀(11)의 너비 w1이 0.5um-1.5um인 것 및 인접된 제1 직사각형 스루 홀(11)의 간격 d1이 0.5um-1.5um인 것 중 적어도 하나이고, 상기 제1 직사각형 스루 홀(11) 사이즈의 설치는 고에너지 노광시, 제1 직사각형 스루 홀(11) 위치의 포토레지스트가 노광 및 현상될 수 있는것을 보장하고; 동시에, 상기 제1 직사각형 스루 홀(11)의 간격의 설치는 고에너지 노광시 제1 직사각형 스루 홀(11) 사이의 포토레지스트가 파괴되지 않는 것을 보장한다. 형성된 마킹 그래프로 하여금 우수한 외관을 구비하도록 하여, 마킹 그래프의 정밀 측정을 구현하는데 유리하다. 도 7a 및 도 7b에 도시된 바와 같이, 종래 마킹 그래프에 비해, 본 실시예에서의 마킹 그래프를 사용하여 획득된 측정 결과 중 Qmerit값이 비교적 작고 더욱 수렴하며, 이는 본 실시예에서의 마킹 그래프 품질이 더욱 우수하고, 획득된 측정 결과가 더욱 신뢰적이며, 정밀도가 더욱 좋은 것을 설명한다.
본 출원의 다른 실시예에서, 제1 패턴에서의 공극은 원형, 타원형, 삼각형 또는 다변형 중의 하나 또는 여러 가지일 수 있다.
본 출원의 하나의 실시예에서, 도 3을 계속 참조하면, 제2 패턴을 제2 직사각형 포토레지스트 그래프(22)로 설치하고, 복수 개의 제2 직사각형 포토레지스트 그래프(22)는 제2 방향 Oy를 따라 이격되게 배치되며, 각 제2 직사각형 포토레지스트 그래프(22)는 제2 방향 Oy에서 제2 배열 길이 L2를 구비하고; 제1 패턴을 제1 직사각형 스루 홀(11)로 설치하고, 복수 개의 제1 직사각형 스루 홀(11)은 제1 방향 Ox를 따라 이격되게 배치되며, 각 제1 직사각형 스루 홀(11)은 제1 방향 Ox에서 제1 배열 길이 L1을 구비하고; 각 제1 직사각형 스루 홀(11)과 각 제2 직사각형 포토레지스트 그래프(22)의 면적의 합은 제1 배열 길이 L1과 제2 배열 길이 L2의 곱의 1/2보다 작다. 각 제2 직사각형 포토레지스트 그래프(22)의 너비 w2는 1.5um-3.5um이고, 인접된 제2 직사각형 포토레지스트 그래프(22)의 간격 d2는 0.5um-1.5um이다. 제2 패턴이 포토레지스트 패턴일 경우, 구체적으로, 제2 직사각형 포토레지스트 그래프(22)의 너비가 인접된 제2 직사각형 포토레지스트 그래프(22) 사이의 간격보다 크므로, 포토레지스트층이 너무 두꺼울 경우 제2 직사각형 포토레지스트 그래프(22)가 무너지는 것을 방지하여, 마킹 그래프의 정밀 측정을 구현하는데 유리하다. 동시에, 공극 패턴의 제1 패턴 및 포토레지스트 패턴의 제2 패턴을 이용하여 동일한 층에서의 마킹 그래프 또는 동일한 층에서의 동일한 마킹 그래프에서 상이한 타입의 패턴에 대한 검출을 구현할 수 있다.
본 출원의 하나의 실시예에서, 제1 패턴과 제2 패턴 사이의 거리는 제1 패턴 사이의 간격과 제2 패턴 사이의 간격의 합보다 크다. 도 3을 계속 참조하면, 제1 패턴은 제1 직사각형 스루 홀(11)이고, 인접된 제1 직사각형 스루 홀(11)의 간격 d1은 0.5um-1.5um이며, 제2 패턴은 제2 직사각형 포토레지스트 그래프(22)이고, 인접된 제2 직사각형 포토레지스트 그래프(22)의 간격 d2는 0.5um-1.5um이다. 제1 직사각형 스루 홀(11)과 제2 직사각형 포토레지스트 그래프(22) 사이의 거리가 인접된 제1 직사각형 스루 홀(11)의 간격 d1과 인접된 제2 직사각형 포토레지스트 그래프(22)의 간격 d2의 합보다 커, 제1 직사각형 스루 홀(11)과 제2 직사각형 포토레지스트 그래프(22) 사이의 경계가 명확한 것을 보장하므로, 측정 결과에 영향을 미치는 것을 방지한다.
본 출원의 하나의 실시예에서, 도 4를 참조하면, 제1 패턴을 제1 직사각형 포토레지스트 그래프(12)로 설치하고, 제2 패턴을 제2 직사각형 포토레지스트 그래프(22)로 설치한다. 복수 개의 제1 직사각형 포토레지스트 그래프(12)는 제1 방향 Ox를 따라 이격되게 배치되고, 각 제1 직사각형 포토레지스트 그래프(12)의 너비 w12는 2um-3um이며, 각 제1 직사각형 포토레지스트 그래프(12)의 간격 d12는 1um-1.5um이고; 복수 개의 제2 직사각형 포토레지스트 그래프(22)는 제2 방향 Oy를 따라 이격되게 배치되고, 각 제2 직사각형 포토레지스트 그래프(22)의 너비 w2는 2um-3um이며, 각 제2 직사각형 포토레지스트 패턴(22)의 간격 d2는 1um-1.5um이다. 본 실시예의 제1 패턴 및 제2 패턴이 포토레지스트 패턴일 경우, 구체적으로, 제1 직사각형 포토레지스트 그래프(12)의 너비가 인접된 제1 직사각형 포토레지스트 그래프(12) 사이의 간격보다 크고; 제2 직사각형 포토레지스트 그래프(22)의 너비가 인접된 제2 직사각형 포토레지스트 그래프(22) 사이의 간격보다 크므로, 포토레지스트층이 너무 두꺼울 경우 제1 직사각형 포토레지스트 그래프(12) 또는 제2 직사각형 포토레지스트 그래프(22)가 무너지는 것을 방지하고, 특히 포토레지스트 두께가 1.2um일 경우, 전술한 포토레지스트 그래프의 너비 및 간격은 마킹 그래프의 품질을 보장하는데 더욱 유리하여, 마킹 그래프의 정밀 측정을 구현하는데 유리하다. 도 7a 및 도 7c에 도시된 바와 같이, 종래 마킹 그래프에 비해, 본 실시예에서의 마킹 그래프를 사용하여 획득된 측정 결과 중 Qmerit값이 비교적 작고 더욱 수렴하며, 이는 본 실시예에서의 마킹 그래프 품질이 더욱 우수하고, 획득된 측정 결과가 더욱 신뢰적이며, 정밀도가 더욱 좋은 것을 설명한다. 본 출원의 다른 실시예에서, 제1 패턴(10) 및 제2 패턴(20)에서의 포토레지스트 패턴은 원형, 타원형, 삼각형 또는 다변형 중의 하나 또는 여러 가지일 수 있다.
도 4를 계속 참조하면, 각 제1 직사각형 포토레지스트 그래프(12)는 제1 방향 Ox를 따라 등간격으로 배열되고, 각 제2 직사각형 포토레지스트 그래프(22)는 제2 방향 Oy를 따라 등간격으로 배열되어, 마킹 그래프 측정 정확도를 보장하는 전제하에 마킹 그래프 제조의 복잡도를 저하시킨다.
본 출원의 하나의 실시예에서, 도 5를 참조하면, 제1 방향 Ox와 제2 방향 Oy의 끼인 각은 90°이므로, 직각 좌표계중 X 방향과 Y 방향의 검출 결과를 편이하게 구현할 수 있다.
본 출원의 하나의 실시예에서, 도 6을 참조하면, 상기 포토레지스트층(100)에는 제1 그래프(30) 및 제2 그래프(40)가 더 형성되어 있으며, 제1 그래프(30)의 배치 방향은 제1 패턴(10)의 배치 방향에 평행되고, 제2 그래프(40)의 배치 방향은 제2 패턴(20)의 배치 방향에 평행되며, 제1 그래프(30) 및 제2 그래프(40)는 칩 영역의 반도체 소자 구조의 위치 및 형태를 정의하기 위한 것이다. 제1 그래프(30)의 배치 방향과 제1 패턴(10)의 배치 방향이 평행되고, 제2 그래프(40)의 배치 방향과 제2 패턴(20)의 배치 방향이 평행되므로, 포토리소그래피 조건이 측정 결과에 주는 영향을 약화시킬 수 있어, 마킹 그래프의 측정 결과로 하여금 칩 영역의 제1 그래프(30) 및 제2 그래프(40)의 실제 경우를 더욱 잘 반영하도록 한다.
도 6을 계속 참조하면, 제1 그래프(30)는 갭 그래프이고, 제2 그래프(40)는 포토레지스트 그래프이며, 제1 그래프(30)는 갭 그래프로서, 제1 패턴(10)의 타입과 일치하고, 즉 제1 패턴(10)도 갭 그래프이며; 제2 그래프(40)는 포토레지스트 그래프로서, 제2 패턴(20)의 타입과 일치하고, 즉 제2 패턴(20)도 포토레지스트 그래프이며; 예시적으로, 도 6을 계속 참조하면, 제1 그래프(30)를 제3 직사각형 스루 홀로 설치하고, 복수 개의 제3 직사각형 스루 홀의 배치 방향은 제1 패턴(10)의 배치 방향에 평행되며; 제2 그래프(40)를 제4 직사각형 포토레지스트 그래프로 설치하고, 복수 개의 제4 직사각형 포토레지스트 그래프의 배치 방향은 제2 패턴의 배치 방향에 평행된다. 칩 영역의 그래프와 마킹 그래프의 그래프 타입이 일치한 것을 보장하여, 마킹 그래프의 측정 결과로 하여금 칩 영역의 그래프의 실제 경우를 더욱 잘 반영하도록 한다.
본 출원의 하나의 실시예에서, 도 6을 계속 참조하면, 제1 그래프(30)의 너비 w3은 0.5um-1.5um이고; 제2 그래프(40)의 너비 w4는 1.5um-3.5um이며, 제1 그래프(30) 및 제2 그래프(40)의 품질을 보장하여, 칩 영역의 반도체 소자 구조의 위치 및 형태를 정확하게 정의할 수 있도록 한다.
유의해야 할 것은, 상기 실시예는 다만 설명의 목적일 뿐, 본 발명을 한정하는 것이 아니다.
본 명세서에서 각 실시예는 모두 점진적으로 설명되며, 각 실시예는 다른 실시예와의 차이점을 중점적으로 설명하며, 각 실시예 사이의 동일하거나 유사한 부분은 서로 참조될 수 있다.
상기 실시예의 각 기술 특징은 임의로 조합될 수 있고, 설명의 편의를 위해, 상기 실시예의 각 기술 특징의 모든 가능한 조합은 설명되지 않았으나, 이러한 기술적 특징의 조합은 모순이 없는 한 모두 본 명세서에 기재된 범위로 간주되어야 한다.
상기 실시예는 본 출원의 일부 실시형태를 표현할 뿐이며, 그 설명은 구체적이고 상세하지만, 본 출원의 범위를 한정하는 것으로 해석되어서는 안된다. 지적해야 할 것은, 본 분야의 통상의 기술자는, 본 출원의 구상을 벗어나지 않는 전제 하에, 일정한 변형 및 개선을 수행할 수 있으며, 이들 모두는 본 출원의 보호 범위 내에 속한다. 따라서, 본 출원 특허의 보호 범위는 청구범위를 기준으로 해야 한다.

Claims (11)

  1. 반도체 구조로서,
    두께가 1.2 um보다 큰 포토레지스트층에 위치하되 제1 방향을 따라 배열된 여러 개의 제1 패턴 및 제2 방향을 따라 배열된 여러 개의 제2 패턴을 포함하고, 상기 제1 방향과 상기 제2 방향은 끼인 각을 구비하며;
    상기 제1 패턴은 상기 제1 방향에서 제1 배열 길이를 구비하고, 상기 제2 패턴은 상기 제2 방향에서 제2 배열 길이를 구비하며, 각 상기 제1 패턴과 각 상기 제2 패턴의 면적의 합은 상기 제1 배열 길이와 상기 제2 배열 길이의 곱의 1/2보다 작은 것을 특징으로 하는 반도체 구조.
  2. 제1항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴은 모두 공극 패턴인 것을 특징으로 하는 반도체 구조.
  3. 제1항에 있어서,
    상기 제1 패턴은 공극 패턴이고, 상기 공극 패턴의 너비는 0.5um-1.5um인 것 및 인접된 두 개의 상기 공극 패턴의 간격은 0.5um-1.5um인 것 중 적어도 하나인 것을 특징으로 하는 반도체 구조.
  4. 제3항에 있어서,
    상기 제2 패턴은 포토레지스트 패턴이고, 상기 포토레지스트 패턴의 너비는 1.5um-3.5um이며, 인접된 두 개의 상기 포토레지스트 패턴의 간격은 0.5um-1.5um인 것을 특징으로 하는 반도체 구조.
  5. 제1항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴은 모두 포토레지스트 패턴이며, 상기 포토레지스트 패턴의 너비는 2um-3um이고, 인접된 두 개의 상기 제1 패턴의 간격은 1um-1.5um이며, 인접된 두 개의 상기 제2 패턴의 간격은 1um-1.5um인 것을 특징으로 하는 반도체 구조.
  6. 제1항에 있어서,
    상기 제1 패턴은 제1 방향을 따라 등간격으로 배열되고, 상기 제2 패턴은 상기 제2 방향을 따라 등간격으로 배열되는 것을 특징으로 하는 반도체 구조.
  7. 제1항에 있어서,
    상기 제1 방향과 상기 제2 방향의 끼인 각은 90°인 것을 특징으로 하는 반도체 구조.
  8. 제4항에 있어서,
    상기 포토레지스트층에 여러 개의 제1 그래프 및 여러 개의 제2 그래프가 더 형성되며, 상기 제1 그래프의 배치 방향은 상기 제1 방향에 평행되고, 상기 제2 그래프의 배치 방향은 상기 제2 방향에 평행되는 것을 특징으로 하는 반도체 구조.
  9. 제8항에 있어서,
    상기 제1 그래프는 갭 그래프이고, 상기 제2 그래프는 포토레지스트 그래프인 것을 특징으로 하는 반도체 구조.
  10. 제9항에 있어서,
    상기 제1 그래프의 너비는 0.5um-1.5um이고; 상기 제2 그래프의 너비는 1.5um-3.5um인 것을 특징으로 하는 반도체 구조.
  11. 제4항에 있어서,
    상기 제1 패턴과 상기 제2 패턴 사이의 거리는 상기 제1 패턴 사이의 간격과 상기 제2 패턴 사이의 간격의 합보다 큰 것을 특징으로 하는 반도체 구조.
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