JP2023533566A - 半導体構造 - Google Patents

Abstract

半導体構造であって、厚さが１．２ｕｍより大きいフォトレジスト層において、第１方向に沿って配置されたいくつかの第１パターンと、第２方向に沿って配置されたいくつかの第２パターンと、を含み、前記第１方向と前記第２方向は夾角を有し、前記第１パターンは、前記第１方向において第１配列長さを有し、前記第２パターンは、前記第２方向において第２配列長さを有し、前記第１パターンと前記第２パターンの面積の和は、前記第１配列長さと前記第２配列長さの積の１／２より小さい。

Description

［関連出願への相互参照］
本願は、２０２０年８月１２日に中国特許局に提出された、出願番号が２０２０１０８０４６３８６であり、発明の名称が「半導体構造」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照により本願に援用される。

本願実施例は、半導体技術分野に関し、特に、半導体構造に関する。

半導体技術の急速な発展に伴い、半導体デバイスのサイズはますます小さくなっており、これにより、製造工程における異なる層のアライメント測定の精度に対する要求が高まっている。

しかし、半導体デバイスの製造において、一部の層のイオン注入は深く、露光するとき、高エネルギーの露光が必要となるため、マーキング図形の変形やゴーストが発生しやすく、マーキング図形の見栄えが悪くなり、測定の精度に深刻な影響を与え、半導体デバイスの歩留まりを低下させる。

いくつかの実施例によれば、本願は、半導体構造を提供し、前記半導体構造は、
厚さが１．２ｕｍより大きいフォトレジスト層において、第１方向に沿って配置されたいくつかの第１パターンと、第２方向に沿って配置されたいくつかの第２パターンと、を含み、前記第１方向と前記第２方向は夾角を有し、
前記第１パターンは、前記第１方向において第１配列長さを有し、前記第２パターンは、前記第２方向において第２配列長さを有し、各前記第１パターンと各前記第２パターンの面積の和は、前記第１配列長さと前記第２配列長さの積の１／２より小さい。

第１実施例による半導体構造の上面図である。 第２実施例による半導体構造の上面図である。 第３実施例による半導体構造の上面図である。 第４実施例による半導体構造の上面図である。 第５実施例による半導体構造の上面図である。 第６実施例による半導体構造の上面図である。 従来のマーキング図形のＱｍｅｒｉｔ測定結果である。 第２実施例によるマーキング図形のＱｍｅｒｉｔ測定結果である。 第４実施例によるマーキング図形のＱｍｅｒｉｔ測定結果である。

本願実施例又は従来技術における技術的解決策をより明確に説明するために、以上では、実施例又は従来技術の説明で使用される図面について簡単に紹介した。明らかに、以上に説明された図面は、本願のいくつかの実施例に過ぎず、当業者は、創造的な労力なしに、これらの図面に従って他の図面を得ることもできる。

本願の理解を容易にするために、以下では、関連する図面を参照して本願をより全面的に説明する。図面には、本願のいくつかの実施例が示されているが、本願は、本明細書で説明された実施例に限定されず、多くの異なる形で実現することができる。むしろ、これらの実施例を提供する目的は、本願で開示される内容をより徹底的かつ完全にすることである。

特に定義しない限り、本明細書で使用されるすべての技術用語及び科学用語は、当業者によって一般的に理解されるものと同じ意味を有する。本明細書で使用される用語は、具体的な実施例を説明することのみを目的としており、本願実施例を限定することを意図するものではない。更に、本明細書及び特許請求の範囲全体で使用される特定の用語は、特定の要素を指す。当業者であれば、製造業者が異なる名称の部品を指すことができることを理解するであろう。本明細書では、名称は異なるが同じ機能を持つ要素を区別することを意図していない。以下の説明及び実施例では、「備える」及び「含む」という用語は、自由に使用されているため、「…を含むが、これらに限定されない」と解釈されるべきである。同様に、「接続」という用語は、間接的又は直接的な電気接続を表すことを意図している。それに対応して、１つの機器が別の機器に接続されている場合、直接的な電気接続によって接続されるか、又は他の機器や接続部品を介した間接的な電気接続によって接続されていてもよい。

本明細書では、「第１」、「第２」などの用語を使用して様々な素子を説明することができるが、これらの素子は、これらの用語に限定されるべきではないことを理解されたい。これらの用語は、ある素子を別の素子と区別するためにのみ使用される。例えば、本願の範囲から逸脱することなく、第１素子は、第２素子と呼ばれてもよく、同様に、第２素子は、第１素子と呼ばれてもよい。

本願実施例における「いくつかの」は、１つ又は複数を意味する。

図１を参照すると、本願の１つの実施例による半導体構造は、厚さが１．２ｕｍより大きいフォトレジスト層１００において、第１方向Ｏｘに沿って配置されたいくつかの第１パターン１０と、第２方向Ｏｙに沿って配置されたいくつかの第２パターン２０とを含み、第１方向Ｏｘと第２方向Ｏｙは夾角ａを有し、０度＜ａ＜１８０度であり、第１パターン１０は、第１方向Ｏｘにおいて第１配列長さＬ１を有し、第２パターン２０は、第２方向Ｏｙにおいて第２配列長さＬ２を有し、各第１パターン１０の総面積をＳ１とし、各第２パターン２０の総面積をＳ２とし、Ｓ１＋Ｓ２＜０．５Ｌ１＊Ｌ２である。

例示的に、続けて図１を参照すると、厚さが１．２ｕｍより大きいフォトレジスト層１００において、第１方向Ｏｘに沿って配置されたいくつかの第１パターン１０と、第２方向Ｏｙに沿って配置されたいくつかの第２パターン２０を配置し、ここで、第１方向Ｏｘと第２方向Ｏｙは夾角ａを有し、０度＜ａ＜１８０度であり、第１パターン１０は、第１方向Ｏｘにおいて第１配列長さＬ１を有し、第２パターン２０は、第２方向Ｏｙにおいて第２配列長さＬ２を有し、これにより、第１パターン１０及び第２パターン２０を介して、半導体構造の異なる層間の正確な測定を容易にすることができる。第１パターン１０及び第２パターン２０の両方が、厚さが１．２ｕｍより大きいフォトレジスト層１００上に形成され、フォトレジストは、第１パターン１０及び第２パターン２０に良好な支持を提供するので、高エネルギー露光中に、マーキング図形の一部の変形やゴーストに起因する測定効率と精度の低下を回避する。各第１パターン１０と各第２パターン２０の面積の和を、第１配列長さＬ１と第２配列長さＬ２の積の１／２より小さくすることにより、複数の第１パターン及び複数の第２パターンを配置することが容易になり、これによって、測定の精度を更に向上させ、製造された半導体デバイスの歩留まりを向上させることができる。

図２を参照すると、本願の１つの実施例において、前記第１パターン及び前記第２パターンは、両方とも空隙パターンである。第１パターンは、第１長方形貫通孔１１として設けられ、複数の第１矩形貫通孔１１は、第１方向Ｏｘに沿って間隔を置いて配列され、各第１長方形貫通孔１１は、第１方向Ｏｘにおいて第１配列長さＬ１を有する。第２パターンは、第２長方形貫通孔２１として設けられ、複数の第２長方形貫通孔２１は、第２方向Ｏｙに沿って間隔を置いて配列され、各第２長方形貫通孔２１は、第２方向Ｏｙにおいて第２配列長さＬ２を有する。フォトレジスト層１００の表面における各第１長方形貫通孔１１の正投影の面積と、フォトレジスト層１００の表面における各第２長方形貫通孔２１の正投影の面積の和は、第１配列長さＬ１と第２配列長さＬ２の積の１／２より小さい。複数の第１長方形貫通孔１１及び複数の第２長方形貫通孔２１がマーキング図形として設けられているので、当該マーキング図形により正確な測定を実現する。フォトレジスト層１００が、当該マーキング図形に良好な支持を提供するので、高エネルギー露光中に、マーキング図形の一部の変形やゴーストに起因する測定効率と精度の低下を回避する。第１パターン１０と第２パターン２０の面積の和を、第１配列長さＬ１と第２配列長さＬ２の積の１／２より小さくすることにより、複数の第１パターン及び複数の第２パターンを配置することが容易になり、これによって、測定の精度を更に向上させ、製造された半導体デバイスの歩留まりを向上させる。

本願の１つの実施例において、図３を参照すると、第１パターンは、第１長方形貫通孔１１として設けられ、複数の第１長方形貫通孔１１は、第１方向Ｏｘに沿って間隔を置いて配列され、第１長方形貫通孔１１の幅ｗ１は０．５ｕｍ～１．５ｕｍであり、又は／及び隣接する第１長方形貫通孔１１の間隔ｄ１は０．５ｕｍ～１．５ｕｍである。前記第１長方形貫通孔１１のサイズの設定は、高エネルギー露光中に、第１長方形貫通孔１１が位置するフォトレジストが露光及び現像できるようにする。一方、前記第１長方形貫通孔１１の間隔の設定は、高エネルギー露光中に、第１長方形貫通孔１１間のフォトレジストが破壊されないようにする。これにより、形成されたマーキング図形は優れた見栄えを持つようになり、マーキング図形の正確な測定に有益である。図７ａ及び図７ｂに示すように、従来のマーキング図形と比べて、本実施例によるマーキング図形によって得られた測定結果のＱｍｅｒｉｔ値は、より小さく且つより収束しており、これは、本実施例におけるマーキング図形の品質がより高く、得られた測定結果の信頼性がより高く、精度がより高いことを示す。

本願の他の実施例において、第１パターンの空隙は、円形、楕円形、三角形又は多角形のうちの１つ又は複数であってもよい。

本願の１つの実施例において、続けて図３を参照すると、第２パターンは、第２長方形フォトレジスト図形２２として設けられ、複数の第２長方形フォトレジスト図形２２は、第２方向Ｏｙに沿って間隔を置いて配列され、各第２長方形フォトレジスト図形２２は、第２方向Ｏｙにおいて第２配列長さＬ２を有し、第１パターンは、第１長方形貫通孔１１として設けられ、複数の第１長方形貫通孔１１は、第１方向Ｏｘに沿って間隔を置いて配列され、各第１長方形貫通孔１１は、第１方向Ｏｘにおいて第１配列長さＬ１を有し、各第１長方形貫通孔１１と各第２長方形フォトレジスト図形２２の面積の和は、第１配列長さＬ１と第２配列長さＬ２の積の１／２より小さい。各第２長方形フォトレジスト図形２２の幅ｗ２は１．５ｕｍ～３．５ｕｍであり、隣接する第２長方形フォトレジスト図形２２の間隔ｄ２は０．５ｕｍ～１．５ｕｍである。第２パターンがフォトレジストパターンである場合、具体的には、第２長方形フォトレジスト図形２２の幅は、隣接する第２長方形フォトレジスト図形２２間の間隔より大きく、これにより、フォトレジスト層が厚すぎる場合に第２長方形フォトレジスト図形２２が崩壊するのを防止し、マーキング図形の正確な測定を実現するのに有益である。一方、空隙パターンの第１パターン及びフォトレジストパターンの第２パターンを使用することにより、同層のマーキング図形又は同層の同じマーキング図形で異なるタイプのパターンを検出することができる。

本願の１つの実施例において、第１パターンと第２パターンとの距離は、第１パターン間の間隔と第２パターン間の間隔との和より大きい。続けて図３を参照すると、第１パターンは、第１長方形貫通孔１１であり、隣接する第１長方形貫通孔１１間の間隔ｄ１は０．５ｕｍ～１．５ｕｍであり、第２パターンは、第２長方形フォトレジスト図形２２であり、隣接する第２長方形フォトレジスト図形２２間の間隔ｄ２は０．５ｕｍ～１．５ｕｍである。第１長方形貫通孔１１と第２長方形フォトレジスト図形２２との距離は、隣接する第１長方形貫通孔１１間の間隔ｄ１と、隣接する第２長方形フォトレジスト図形２２間の間隔ｄ２との和より大きく、これにより、第１長方形貫通孔１１と第２長方形フォトレジスト図形２２との間の境界を明確にすることで、測定結果に影響を及ぼすことを回避する。

本願の１つの実施例において、図４を参照すると、第１パターンは、第１長方形フォトレジスト図形１２として設けられ、第２パターンは、第２長方形フォトレジスト図形２２として設けられる。複数の第１長方形フォトレジスト図形１２は、第１方向Ｏｘに沿って間隔を置いて配列され、各第１長方形フォトレジスト図形１２の幅ｗ１２は２ｕｍ～３ｕｍであり、各第１長方形フォトレジスト図形１２間の間隔ｄ１２は１ｕｍ～１．５ｕｍであり、複数の第２長方形フォトレジスト図形２２は、第２方向Ｏｙに沿って間隔を置いて配列され、各第２長方形フォトレジスト図形２２の幅ｗ２は２ｕｍ～３ｕｍであり、各第２長方形フォトレジストパターン２２間の間隔ｄ２は１ｕｍ～１．５ｕｍである。本実施例の第１パターン及び第２パターンがフォトレジストパターンである場合、具体的には、第１長方形フォトレジスト図形１２の幅は、隣接する第１長方形フォトレジスト図形１２間の間隔より大きく、第２長方形フォトレジスト図形２２の幅は、隣接する第２長方形フォトレジスト図形２２間の間隔より大きく、これにより、フォトレジスト層が厚すぎる場合に第１長方形フォトレジスト図形１２又は第２長方形フォトレジスト図形２２が崩壊するのを防止し、特に、フォトレジスト厚さが１．２ｕｍより大きい場合、前述したフォトレジスト図形の幅及び間隔は、マーキング図形の品質の保証により有益であり、マーキング図形の正確な測定に有益である。図７ａ及び図７ｃに示すように、従来のマーキング図形と比べて、本実施例によるマーキング図形によって得られた測定結果のＱｍｅｒｉｔ値は、より小さく且つより収束しており、これは、本実施例におけるマーキング図形の品質がより高く、得られた測定結果の信頼性がより高く、精度がより高いことを示す。本願の他の実施例において、第１パターン１０及び第２パターン２０のフォトレジストパターンは、円形、楕円形、三角形又は多角形のうちの１つ又は複数であってもよい。

続けて図４を参照すると、各第１長方形フォトレジスト図形１２は、第１方向Ｏｘに沿って等間隔で配置され、各第２長方形フォトレジスト図形２２は、第２方向Ｏｙに沿って等間隔で配置され、これにより、マーキング図形の測定精度を保証しながら、マーキング図形製造の複雑さを低下させる。

本願の１つの実施例において、図５を参照すると、第１方向Ｏｘと第２方向Ｏｙの夾角は９０度であり、直角座標系におけるＸ方向及びＹ方向の検出結果を容易に得ることができる。

本願の１つの実施例において、図６を参照すると、前記フォトレジスト層１００には更に、第１図形３０及び第２図形４０が形成されており、第１図形３０の配列方向は、第１パターン１０の配列方向に平行であり、第２図形４０の配列方向は、第２パターン２０の配列方向に平行であり、第１図形３０及び第２図形４０は、チップ領域の半導体デバイス構造の位置及び形状を特定するために使用される。第１図形３０の配列方向は、第１パターン１０の配列方向に平行であり、第２図形４０の配列方向は、第２パターン２０の配列方向に平行であり、このようにして、測定結果に対するリソグラフィ条件の影響を低減することができ、これにより、マーキング図形の測定結果が、チップ領域の第１図形３０及び第２図形４０の実際の状況をよりよく反映することができるようにする。

続けて図６を参照すると、第１図形３０は、隙間図形であり、第２図形４０は、フォトレジスト図形であり、第１図形３０は、第１パターン１０と同じタイプの隙間図形であり、即ち、第１パターン１０も隙間図形であり、第２図形４０は、第２パターン２０と同じタイプのフォトレジスト図形であり、即ち、第２パターン２０もフォトレジスト図形である。例示的に、続けて図６を参照すると、第１図形３０は、第３長方形貫通孔として設けられ、複数の第３長方形貫通孔の配列方向は、第１パターン１０の配列方向に平行であり、第２図形４０は、第４長方形フォトレジスト図形として設けられ、複数の第４長方形フォトレジスト図形の配列方向は、第２パターンの配列方向に平行である。このように、チップ領域の図形とマーキング図形の図形タイプが一致するように保証することにより、マーキング図形の測定結果が、チップ領域の図形の実際の状況をよりよく反映できるようにする。

本願の１つの実施例において、続けて図６を参照すると、第１図形３０の幅ｗ３は０．５ｕｍ～１．５ｕｍであり、第２図形４０の幅ｗ４は１．５ｕｍ～３．５ｕｍであり、これにより、第１図形３０及び第２図形４０の品質を確保し、チップ領域における半導体デバイス構造の位置及び形状を正確に特定することができる。

留意されたいこととして、上記の実施例は、説明のためのものに過ぎず、本発明を限定するためのものではない。

本明細書における各実施例は、漸進的に説明されており、各実施例は、他の実施例との相違点に焦点を当てており、各実施例間の同じ又は類似の部分は、互いに参照することができる。

上記の実施例における様々な技術的特徴は、任意に組み合わせることができ、説明を簡潔にするために、上述した実施例における各技術的特徴のすべての可能な組み合わせについて説明されていないが、これらの技術的特徴の組み合わせに矛盾がない限り、それらは全て、本発明の範囲に含まれるものとする。

上記の実施例は、本願のいくつかの実施形態を説明するためだけであり、その説明は、具体的で詳細であるが、本願の範囲を限定するものとして解釈されるべきではない。当業者にとって、本願の構想から逸脱することなく、いくつかの変形及び改善を加えることができ、このような変形又は改善は全て、本願の保護範囲に含まれることに留意されたい。したがって、本願の保護範囲は、添付の特許請求の範囲に従うものとする。

Claims (11)

1. 半導体構造であって、
   厚さが１．２ｕｍより大きいフォトレジスト層において、第１方向に沿って配置されたいくつかの第１パターンと、第２方向に沿って配置されたいくつかの第２パターンと、を含み、前記第１方向と前記第２方向は夾角を有し、
   前記第１パターンは、前記第１方向において第１配列長さを有し、前記第２パターンは、前記第２方向において第２配列長さを有し、各前記第１パターンと各前記第２パターンの面積の和は、前記第１配列長さと前記第２配列長さの積の１／２より小さい、半導体構造。
2. 前記第１パターン及び前記第２パターンは、両方とも空隙パターンである、
   請求項１に記載の半導体構造。
3. 前記第１パターンは空隙パターンであり、前記空隙パターンの幅は０．５ｕｍ～１．５ｕｍであり、又は／及び隣接する２つの前記空隙パターン間の間隔は０．５ｕｍ～１．５ｕｍである、
   請求項１に記載の半導体構造。
4. 前記第２パターンはフォトレジストパターンであり、前記フォトレジストパターンの幅は１．５ｕｍ～３．５ｕｍであり、隣接する２つの前記フォトレジストパターン間の間隔は０．５ｕｍ～１．５ｕｍである、
   請求項３に記載の半導体構造。
5. 前記第１パターン及び前記第２パターンは、両方ともフォトレジストパターンであり、前記フォトレジストパターンの幅は２ｕｍ～３ｕｍであり、隣接する２つの前記第１パターン間の間隔は１ｕｍ～１．５ｕｍであり、隣接する２つの前記第２パターン間の間隔は１ｕｍ～１．５ｕｍである、
   請求項１に記載の半導体構造。
6. 前記第１パターンは、第１方向に沿って等間隔で配置され、前記第２パターンは、前記第２方向に沿って等間隔で配置される、
   請求項１に記載の半導体構造。
7. 前記第１方向と前記第２方向との間の夾角は９０°である、
   請求項１に記載の半導体構造。
8. ここで前記フォトレジスト層には更に、いくつかの第１図形及びいくつかの第２図形が形成され、前記第１図形の配列方向は、前記第１方向に平行であり、前記第２図形の配列方向は、前記第２方向に平行である、
   請求項４に記載の半導体構造。
9. 前記第１図形は隙間図形であり、前記第２図形は、フォトレジスト図形である、
   請求項８に記載の半導体構造。
10. 前記第１図形の幅は０．５ｕｍ～１．５ｕｍであり、前記第２図形の幅は１．５ｕｍ～３．５ｕｍである、
    請求項９に記載の半導体構造。
11. 前記第１パターンと前記第２パターンとの距離は、前記第１パターン間の間隔と前記第２パターン間の間隔との和より大きい、
    請求項４に記載の半導体構造。

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