KR20230004182A - 박막의 열처리 방법 및 이를 이용하는 반도체 소자의 제조 방법 - Google Patents

박막의 열처리 방법 및 이를 이용하는 반도체 소자의 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 박막의 열처리 방법에 있어서, 측벽면이 서로 마주보도록 배치되는 복수의 패턴 구조물을 제공한다. 상기 복수의 패턴 구조물의 상기 측벽면 상에 대상 박막(target film)을 형성한다. 상기 대상 박막 상에 복수의 나노 입자를 분포시킨다. 상기 복수의 패턴 구조물의 상부에서 상기 대상 박막으로 레이저 광을 조사하여 상기 대상 박막을 열처리한다. 상기 조사된 레이저 광이 상기 복수의 나노 입자에서 산란하도록 한다.

Description

박막의 열처리 방법 및 이를 이용하는 반도체 소자의 제조 방법{thermal treatment of thin film and method of manufacturing semiconductor device}
본 개시(disclosure)는 박막의 열처리 방법 및 이를 이용하는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 기술 분야에서, 박막의 열처리를 위해 다양한 기술이 시도되고 있다. 박막의 열처리 기술은 열처리 노의 코일에서 발생하는 저항열을 이용하는 전통적인 방법과 램프 또는 레이저와 같은 광원을 이용하는 급속 열처리 방법으로 분류될 수 있다.
이 중, 상기 광원을 이용하는 급속 열처리 방법은 짧은 시간에 열을 균일하게 박막에 전달할 수 있다. 이에 따라, 열처리를 진행할 때 박막이 받는 열부담(thermal budget)을 경감시켜 양질의 박막을 제공할 수 있다. 특히, 최근에는 열처리 대상인 박막의 두께가 지속적으로 감소함에 따라, 박막의 열처리 방법으로 상기 광원을 이용하는 급속 열처리 기술에 대한 연구가 활발하게 진행되고 있다.
본 개시의 일 실시 예는 광원을 이용하는 박막의 처리 방법 및 이를 이용하는 반도체 소자의 제조 방법을 제공한다.
본 개시의 일 실시 예에 따르는 박막의 열처리 방법에 있어서, 측벽면이 서로 마주보도록 배치되는 복수의 패턴 구조물을 제공한다. 상기 복수의 패턴 구조물의 상기 측벽면 상에 대상 박막(target film)을 형성한다. 상기 대상 박막 상에 복수의 나노 입자를 분포시킨다. 상기 복수의 패턴 구조물의 상부에서 상기 대상 박막으로 레이저 광을 조사하여 상기 대상 박막을 열처리한다. 상기 조사된 레이저 광이 상기 복수의 나노 입자에서 산란하도록 한다.
본 개시의 다른 실시 예에 따르는 반도체 소자의 제조 방법에 있어서, 기판 상에 배치되고 상기 기판의 표면에 수직인 방향으로 연장되는 측벽면을 구비하는 복수의 패턴 구조물을 제공한다. 상기 복수의 패턴 구조물에서 적어도 상기 측벽면 상에 비정질 유전층을 형성한다. 상기 비정질 유전층 상에 복수의 금속 입자를 분포시킨다. 레이저 광을 이용하여 상기 비정질 유전층을 열처리하여 제1 결정질 유전층을 형성한다. 상기 비정질 유전층을 열처리하는 공정은 상기 복수의 패턴 구조물의 상부에서 상기 비정질 유전층으로 레이저 광을 조사하되, 상기 조사된 레이저 광이 상기 복수의 금속 입자에서 산란하도록 하는 과정을 포함한다.
본 개시의 일 실시 예에 따르면, 대상 박막 상에 나노 입자를 분포시킨 후에, 레이저 광을 조사하여 상기 대상 박막을 열처리할 수 있다. 상기 레이저 광은 상기 나노 입자와 충돌한 후에 산란되어, 상기 대상 박막에 균일하게 도달하도록 제어할 수 있다. 이에 따라, 대상 박막에 대한 효과적인 열처리를 진행할 수 있다.
본 개시의 일 실시 예에 따르면, 상기 레이저 광을 이용하는 박막의 열처리 방법을 적용하여 결정질 박막을 구비하는 반도체 소자를 효과적으로 제조할 수 있다.
도 1은 본 개시의 일 실시예에 따르는 박막의 열처리 방법을 개략적으로 설명하는 순서도이다.
도 2 내지 도 6은 본 개시의 일 실시 예에 따르는 박막의 열처리 방법을 개략적으로 나타내는 단면도이다.
도 7 내지 도 13은 본 개시의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 설명하는 도면이다.
도 14 및 도 15는 본 개시의 다른 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 설명하는 도면이다.
도 16 내지 도 23은 본 개시의 다른 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 설명하는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시예에 따르는 박막의 열처리 방법을 개략적으로 설명하는 순서도이다. 도 2 내지 도 6은 본 개시의 일 실시 예에 따르는 박막의 열처리 방법을 개략적으로 나타내는 단면도이다.
도 1의 S110을 참조하면, 측벽면이 서로 마주보도록 배치되는 복수의 패턴 구조물을 제공한다. 도 1의 S110과 관련하여, 도 2를 참조하면, 상기 복수의 패턴 구조물을 제공하는 공정은 지지 구조물(110) 상에 소정 간격으로 이격하여 배치되는 복수의 필라 구조물(120)을 형성하는 과정을 포함할 수 있다. 복수의 필라 구조물(120)은 측벽면(120W)을 구비하는 원기둥, 타원 기둥 또는 다각 기둥일 수 있다. 일 실시 예에 따르면, 상기 복수의 필라 구조물 각각은 이웃하는 필라 구조물과 일 예로서, 20 nm 내지 100 nm의 간격(S120)을 두고 배치될 수 있다.
도 1의 S120을 참조하면, 상기 복수의 패턴 구조물의 상기 측벽면 상에 대상 박막(target film)을 형성한다. 도 1의 S120과 관련하여, 도 3을 참조하면, 상기 대상 박막을 형성하는 공정은 지지 구조물(110)의 상부에서 복수의 필라 구조물(120)의 측벽면(120W) 상에 대상 박막(130)으로서 비정질 박막을 형성하는 과정을 포함할 수 있다. 대상 박막(130)은 지지 구조물(110)의 표면에 수직인 방향(즉, z-방향)으로 연장될 수 있다.
도 1의 S130을 참조하면, 상기 대상 박막 상에 복수의 나노 입자를 분포시킨다. 도 1의 S130과 관련하여, 상기 복수의 나노 입자를 분포시키는 공정은, 도 4에 도시되는 금속 박막(140)의 증착 공정과 도 5에 도시되는 금속 박막(140)의 자가-응집 공정을 포함할 수 있다.
도 4를 참조하면, 대상 박막(130) 상에 0.1 nm 내지 1 nm의 두께(T140)를 가지도록 금속 박막(140)을 형성한다. 금속 박막(140)은 일 예로서, 금(Au), 백금(Pt), 루테늄(Ru), 텅스텐(W), 구리(Cu), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다. 금속 박막(140)을 형성하는 공정은 일 예로서, 물리기상증착법, 화학기상증착법, 원자층 증착법 등을 적용할 수 있다.
이어서, 도 5를 참조하면, 상기 형성된 금속 박막(140)이 자가-응집(self-aggregate)하여 대상 박막(130)의 표면(130S) 상에 0.1 nm 내지 5 nm의 크기(D145)를 가지는 복수의 나노 입자(145)가 형성되도록 한다. 금속 박막(140)의 자가-응집은 상술한 0.1 nm 내지 1 nm의 얇은 두께(T140)를 가지는 금속 박막(140)이 대상 박막(130) 상에 형성된 후에, 금속 박막(140)이 내부 에너지를 감소시키기 위해 발생할 수 있다. 다르게는, 금속 박막(140)의 자가-응집은 상기 얇은 두께(T140)의 금속 박막(140)이 대상 박막(130) 상에 증착되는 과정에서, 증착되는 금속 박막(140)의 내부 에너지를 감소시키기 위해 응집하면서 발생할 수 있다.
도 1의 S140을 참조하면, 상기 복수의 패턴 구조물의 상부에서 상기 대상 박막으로 레이저 광을 조사하여 상기 대상 박막을 열처리한다. 이 때, 상기 조사된 레이저 광이 상기 복수의 나노 입자에서 산란하도록 할 수 있다. 상기 산란된 레이저 광은 상기 대상 박막에 균일하게 도달할 수 있다.
도 1의 S140과 관련하여 도 5 및 도 6을 함께 참조하면, 레이저 광(L1)을 대상 박막(130)에 조사하여 열처리하여, 열처리 박막(135)을 획득할 수 있다. 레이저 광(L1)을 조사하는 공정은 레이저 광(L1)을 복수의 필라 구조물(120)의 측벽면(120W)에 실질적으로 평행한 방향(즉, z-방향)으로 조사하는 과정을 포함할 수 있다. 상기 조사된 레이저 광(L1)은 대상 박막(130) 상에 위치하는 복수의 나노 입자(145)와 충돌한 후에 산란될 수 있다.
일 실시 예에 의하면, 일 필라 구조물의 측벽면(120W)에 위치한 대상 박막(130) 상의 복수의 나노 입자(145)에서 산란된 레이저 광(L1S)은 마주보는 다른 필라 구조물의 측벽면(120W) 상에 배치되는 대상 박막(130)에 도달할 수 있다. 또한, 대상 박막(130)에 도달한 산란된 레이저 광(L1S)은 대상 박막(130) 상에 배치되는 복수의 나노 입자(145)와 재충돌한 후에 다시 산란할 수 있다. 이와 같이, 상기 레이저 광의 산란은 복수의 필라 구조물(120)의 측벽면(120W)사이에서 반복적으로 발생할 수 있다. 그 결과, 산란된 레이저 광(L1S)은 복수의 필라 구조물(120)의 측벽면(120W) 사이를 왕복하면서 대상 박막(130)을 열처리할 수 있다.
또한, 레이저 광(L1) 및 산란된 레이저 광(L1S)은 대상 박막(130)에 입사한 후에 굴절되어 대상 박막(130)의 내부로 진행할 수 있다. 굴절된 레이저 광은 대상 박막(130)을 열처리할 수 있다.
상술한 바와 같이, 레이저 광(L1) 및 산란된 레이저 광(L1S)을 이용하여, 대상 박막(130)을 열처리함으로써, 도 6에 도시되는 열처리 박막(135)을 획득할 수 있다. 본 개시의 일 실시 예에 따르는 대상 박막(130)의 열처리 방법은, 이하에서 설명하는 것과 같이, 결정질 박막을 구비하는 반도체 소자의 제조 방법에 적용될 수 있다.
도 7 내지 도 13은 본 개시의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 설명하는 도면이다. 일 실시 예에 있어서, 상기 제조 방법에 의해 제조되는 반도체 소자는 메모리 장치의 캐패시터 소자일 수 있다.
도 7은 본 개시의 일 실시 예에 따르는 복수의 패턴 구조물(220)이 형성된 기판(201)을 개략적으로 나타내는 평면도이다. 도 8은 도 7을 I-I'로 절취한 단면도이다. 도 9 내지 도 13과 관련하여 설명하는 제조 방법은, 도 7 및 도 8에 도시되는 복수의 패턴 구조물(220)을 구비하는 기판(201) 상에서 진행될 수 있다.
도 7 및 도 8을 참조하면, 기판(201)이 제공된다. 기판(201)은 집적 회로 공정이 가능한 반도체 기판일 수 있다. 기판(201) 상에 서로 이격하여 배치되는 복수의 컨택 플러그(212) 및 층간 절연층(214)이 형성될 수 있다. 복수의 컨택 플러그(212)는 기판(201)의 도핑된 웰 영역(미도시)에 전기적으로 연결될 수 있다.
도시되지는 않았지만, 기판(201)에는 게이트 전극, 소스 영역 및 드레인 영역을 구비하는 셀 트랜지스터가 배치될 수 있다. 상기 셀 트랜지스터의 상기 소스 영역은 비트 라인과 전기적으로 연결되며, 상기 드레인 영역은 대응되는 컨택 플러그(212)와 연결될 수 있다. 워드 라인으로부터 상기 게이트 전극에 인가되는 전압에 의해 상기 셀 트랜지스터가 턴온됨으로써, 상기 소스 영역과 상기 드레인 영역이 전기적으로 연결될 수 있다.
복수의 컨택 플러그(212)의 상부에 복수의 패턴 구조물(220)이 배치될 수 있다. 복수의 패턴 구조물(220)은 복수의 전도성 필라 구조물의 형태를 가질 수 있다. 복수의 패턴 구조물(220)은 기판(201)의 표면(201S)에 실질적으로 수직인 방향(즉, z-방향)으로 연장되는 측벽면(220W)을 구비할 수 있다. 이때, 측벽면(220W)이 기판(201)의 표면(201S)에 실질적으로 수직인 방향으로 연장된다는 의미는, 측벽면(220W)이 기판(201)의 표면(201S)과 수직을 이루거나, 또는 측벽면(220W)이 기판(201)의 표면(201)에 수직인 면과 30° 이하의 경사각을 이루는 것을 의미할 수 있다.
일 실시 예에서, 복수의 패턴 구조물(220)은 기판(201)의 상부에서 기판(201)의 표면(201S)에 평행한 방향으로 이격하여 배치되는 복수의 스토리지 노드 전극일 수 있다. 복수의 패턴 구조물(220)은 대응하는 컨택 플러그(212)와 전기적으로 연결될 수 있다.
일 실시 예에 있어서, 복수의 패턴 구조물(220)은 도핑된 반도체, 금속, 전도성 금속 실리사이드, 전도성 금속 질화물 등을 포함할 수 있다. 일 예로서, 복수의 패턴 구조물(220)은 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨, 텅스텐 실리사이드, 티타늄 실리사이드, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다.
일 실시 예에 있어서, 복수의 패턴 구조물(220) 중 일 패턴 구조물의 측벽면(220W)은 이웃하는 다른 일 패턴 구조물의 측벽면(220W)과 20 nm 내지 100 nm의 간격(S220)을 두고 배치될 수 있다.
도 9를 참조하면, 복수의 패턴 구조물(220)에서 적어도 측벽면(220W) 상에 비정질 유전층(230)을 형성한다. 일 실시 예에서, 비정질 유전층(230)은 층간 절연층(214) 상에서 상기 전도성 필라 구조물 형태의 복수의 패턴 구조물(220)을 둘러싸도록 배치될 수 있다.
비정질 유전층(230)은 상유전성 물질(paraelectric material), 강유전성 물질(ferroelectric material), 반강유전성 물질(anti-ferroelectric material) 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 상유전성 물질(paraelectric material), 상기 강유전성 물질 및 상기 반강유전성 물질은 후술하는 바와 결정화를 통해, 각각 안정적인 상유전성, 강유전성 및 반강유전성을 나타낼 수 있다.
비정질 유전층(230)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 비정질 유전층(230)은 일 예로서, 화학기상증착법 또는 원자층 증착법을 이용하여 형성할 수 있다.
도 10을 참조하면, 비정질 유전층(230) 상에 금속 박막(240)을 형성한다. 금속 박막(240)은 일 예로서, 0.1 nm 내지 1 nm의 두께(T240)를 가지도록 형성할 수 있다. 금속 박막(240)은 일 예로서, 화학기상증착법 또는 원자층 증착법을 이용하여 형성할 수 있다. 금속 박막(240)은 일 예로서, 금(Au), 백금(Pt), 루테늄(Ru), 텅스텐(W), 구리(Cu), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
도 11을 참조하면, 금속 박막(240)이 자가-응집(self-aggregate)하여 복수의 금속 입자(245)가 형성되도록 한다. 복수의 금속 입자(245)는 비정질 유전층(230) 상에 분포할 수 있다. 복수의 금속 입자(245)는 일 예로서, 0.1 nm 내지 5 nm의 크기(D245)를 가질 수 있다.
금속 박막(240)의 자가-응집은 상술한 0.1 nm 내지 1 nm의 얇은 두께(T240)를 가지는 금속 박막(240)이 비정질 유전층(230) 상에 형성된 후에, 금속 박막(240)이 내부 에너지를 감소시키기 위해 발생할 수 있다. 다르게는, 금속 박막(240)의 자가-응집은 상기 얇은 두께(T240)의 금속 박막(240)이 비정질 유전층(230) 상에 증착되는 과정에서, 증착되는 금속 박막(240)의 내부 에너지를 감소시키기 위해 응집하면서 발생할 수 있다.
도 12를 참조하면, 레이저 광(L2)을 이용하여 도 11의 비정질 유전층(230)을 열처리하여 결정질 유전층(235)을 형성한다. 일 실시 예에 있어서, 비정질 유전층(230)을 열처리하는 공정은 복수의 패턴 구조물(220)의 상부에서 비정질 유전층(230)으로 레이저 광(L2)을 조사하되, 상기 조사된 레이저 광(L2)이 복수의 금속 입자(245)에서 산란하도록 하는 과정으로 진행될 수 있다.
일 실시 예에 있어서, 레이저 광(L2)을 조사하는 공정은, 레이저 광(L2)을 복수의 패턴 구조물(220)의 측벽면(220W)에 실질적으로 평행한 방향으로 조사하는 과정을 포함할 수 있다. 일 실시 예에 있어서, 레이저 광(L2)을 조사하는 공정은 일 패턴 구조물의 측벽면(220W)에 위치한 비정질 유전층(230) 상의 복수의 금속 입자(245)에서 산란된 레이저 광(L2S)이 마주보는 다른 패턴 구조물의 측벽면(220W) 상에 위치하는 비정질 유전층(230)에 도달되도록 하는 공정을 포함할 수 있다.
상기 레이저 광(L2) 및 산란된 레이저 광(L2S)을 이용하는 열처리 공정은 도 6과 관련하여 설명한 대상 박막(130)의 열처리 공정과 실질적으로 동일할 수 있다. 상기 열처리 공정을 통해, 비정질 유전층(230)을 결정화하여 결정질 유전층(235)을 형성할 수 있다.
도 13을 참조하면, 결정질 유전층(235) 상에 전도층(250)을 형성한다. 전도층(250)은 결정질 유전층(235) 상에서 복수의 금속 입자(245)를 덮도록 형성할 수 있다. 전도층(250)은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 실리사이드, 전도성 금속 질화물 등을 포함할 수 있다. 구체적인 예로서, 전도층(250)은 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨, 텅스텐 실리사이드, 티타늄 실리사이드, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다. 전도층(250)은 일 예로서, 화학기상증착법, 물리기상증착법, 원자층 증착법 등을 이용하여 형성할 수 있다.
상술한 방법을 적용하여, 본 개시의 일 실시 예에 따르는 반도체 소자를 제조할 수 있다. 상기 반도체 소자는 스토리지 노드 전극으로서 복수의 패턴 구조물(220)을 구비하고, 캐패시터 유전층으로서 결정질 유전층(235)을 구비하며, 플레이트 전극으로서 복수의 금속 입자(245)와 전도층(250)을 구비하는 캐패시터 소자일 수 있다.
일 실시 예에서, 결정질 유전층(235)은 상유전층, 강유전층, 및 반강유전층 중 적어도 하나를 포함할 수 있다. 결정질 유전층(235)이 상유전성을 가지는 경우, 상기 캐패시터 소자는 휘발성 메모리 장치에 적용될 수 있다. 결정질 유전층(235)이 강유전성을 가지는 경우, 상기 캐패시터 소자는 강유전 메모리 장치에 적용될 수 있다. 상기 강유전 메모리 장치는 일 예로서, 강유전 캐패시터, 강유전 전계효과트랜지스터, NAND 형 강유전 트랜지스터 메모리 셀 등을 포함할 수 있다.
도 14 및 도 15는 본 개시의 다른 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 설명하는 도면이다. 먼저, 도 7 내지 도 12와 관련하여 설명한 제조 방법을 진행한다. 이에 따라, 기판(201)의 상부에는 복수의 패턴 구조물(220)이 서로 이격하여 배치될 수 있다. 또한, 복수의 패턴 구조물(220) 상에 결정질 유전층(235)이 배치되며, 결정질 유전층(235) 상에는 복수의 금속 입자(245)가 배치될 수 있다.
도 14를 참조하면, 결정질 유전층(235) 상에 상부 유전층(260)을 추가로 형성할 수 있다. 상부 유전층(260)은 결정질로 형성될 수 있다. 이하에서는, 설명의 편의상 결정질 유전층(235)을 제1 결정질 유전층으로, 상부 유전층(260)을 제2 결정질 유전층으로 명명한다.
제2 결정질 유전층(260)은 제1 결정질 유전층(235)을 결정화 시드층으로 하여, 결정질 상태로 증착될 수 있다. 제2 결정질 유전층(260)은 일 예로서, 원자층 증착법 또는 화학기상증착법을 적용하여 형성할 수 있다. 제2 결정질 유전층(260)은 일 예로서, 상유전성 물질(paraelectric material), 강유전성 물질(ferroelectric material), 반강유전성 물질(anti-ferroelectric material) 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 제2 결정질 유전층(260)이 결정질 상태로 증착되기 때문에, 제1 결정화 유전층(235)과는 달리 결정화 열처리를 생략할 수 있다.
도 15를 참조하면, 제2 결정질 유전층(260) 상에 전도층(270)을 형성한다. 전도층(270)은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 실리사이드, 전도성 금속 질화물 등을 포함할 수 있다. 구체적인 예로서, 전도층(270)은 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨, 텅스텐 실리사이드, 티타늄 실리사이드, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다. 전도층(270)은 일 예로서, 화학기상증착법, 물리기상증착법, 원자층 증착법 등을 이용하여 형성할 수 있다.
상술한 제조 방법을 통하여, 본 개시의 일 실시 예에 따르는 반도체 소자를 제조할 수 있다. 제조된 반도체 소자에서, 복수의 금속 입자(245)는 제2 결정질 유전층(260)의 내부에 위치할 수 있다. 복수의 금속 입자(245)는 제2 결정질 유전층(260)에 격자 변형을 발생시키는 스트레인(strain)을 인가할 수 있다. 상기 스트레인은 변전효과(flexoelectricity effect)에 의해 제2 결정질 유전층(260)의 분극(polarization)을 증가시키고 유전율을 향상시킬 수 있다. 또한, 상기 스트레인은 상기 반도체 소자의 동작 시에 제2 결정질 유전층(260)의 분극 스위칭 속도를 증가시킬 수 있다.
일 실시 예에서, 제2 결정질 유전층(260)이 강유전층일 경우, 복수의 금속 입자(245)가 제2 결정질 유전층(260)의 결정 격자에 인가하는 스트레인은 상기 변전효과에 의해 제2 결정질 유전층(260)의 강유전성을 강화시킬 수 있다.
일 실시 예에서, 제1 결정질 유전층(235)은 강유전성을 가지며, 제2 결정질 유전층(260)은 상유전성을 가지도록 할 수 있다. 제1 결정질 유전층(235)이 음의 캐패시턴스를 가지도록 제어하고, 제2 결정질 유전층(260)이 양의 캐패시턴스를 가지도록 제어함으로써, 스토리지 노드 전극(220)과 플레이트 전극(270) 사이에서 높은 캐패시턴스를 가지는 캐패시터 소자를 제조할 수 있다. 상기 캐패시터 소자는 휘발성 메모리 장치에 적용할 수 있다.
다른 실시 예에서, 제1 결정질 유전층(235)과 제2 결정질 유전층(260)이 모두 강유전성을 가지도록 할 수 있다. 이에 따라, 스토리지 노드 전극(220)과 플레이트 전극(270) 사이에서 강유전성을 가지는 캐패시터 소자를 제조할 수 있다. 상기 캐패시터 소자는 강유전 메모리 장치에 적용할 수 있다. 상기 강유전 메모리 장치는 일 예로서, 강유전 캐패시터, 강유전 전계효과트랜지스터, NAND 형 강유전 트랜지스터 메모리 셀 등을 포함할 수 있다.
또다른 실시 예에서, 제1 결정질 유전층(235) 및 제2 결정질 유전층(260)은 모두 상유전성을 가지도록 할 수 있다. 제1 결정질 유전층(235) 및 제2 결정질 유전층(260)은 휘발성 메모리 장치의 캐패시터 소자에 적용될 수 있다.
도 16 내지 도 23은 본 개시의 다른 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 설명하는 도면이다. 일 실시 예에 있어서, 상기 제조 방법에 의해 제조되는 반도체 소자는 메모리 장치의 캐패시터 소자일 수 있다.
도 16은 본 개시의 다른 실시 예에 따르는 복수의 패턴 구조물(320)이 형성된 기판(201)을 개략적으로 나타내는 평면도이다. 도 17은 도 16을 Ⅱ-Ⅱ'로 절취한 단면도이다. 도 18 내지 도 23과 관련하여 설명하는 제조 방법은, 도 16 및 도 17에 도시되는 복수의 패턴 구조물(320)을 구비하는 기판(201) 상에서 진행될 수 있다.
도 16 및 도 17을 참조하면, 기판(201)이 제공된다. 기판(201) 상에 서로 이격하여 배치되는 복수의 컨택 플러그(212) 및 층간 절연층(214)이 형성된다. 복수의 컨택 플러그(212)는 기판(201)의 도핑된 웰 영역(미도시)에 전기적으로 연결될 수 있다.
복수의 컨택 플러그(212)의 상부에 복수의 패턴 구조물(320)이 배치될 수 있다. 복수의 패턴 구조물(320)은 복수의 홀 패턴(H)을 구비하는 절연층을 포함할 수 있다. 상기 절연층은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 복수의 홀 패턴(H)은 적어도 복수의 컨택 플러그(212)을 노출시킬 수 있다. 상기 복수의 홀 패턴(H)의 직경(D320)은 일 예로서, 20 nm 내지 100 nm의 크기를 질 수 있다.
복수의 홀 패턴(H)에 의해 노출되는 복수의 패턴 구조물(320)의 측벽면(320W)은 기판(201)의 표면(201S)에 실질적으로 수직인 방향으로 연장된다. 즉, 측벽면(320W)은 기판(201)의 표면(201S)과 수직을 이루거나, 또는 측벽면(320W)은 기판(201)의 표면(201)에 수직인 면과 30° 이하의 경사각을 이룰 수 있다.
도 18을 참조하면, 복수의 홀 패턴(H)의 측벽면(320W) 및 바닥면에 스토리지 노드 전극층(325)을 형성한다. 스토리지 노드 전극층(325)은 대응하는 컨택 플러그(212)와 전기적으로 연결될 수 있다. 스토리지 노드 전극층(325)는 일 예로서, 도핑된 반도체, 금속, 전도성 금속 실리사이드, 전도성 금속 질화물 등을 포함할 수 있다. 일 예로서, 복수의 패턴 구조물(320)은 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨, 텅스텐 실리사이드, 티타늄 실리사이드, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다.
복수의 홀 패턴(H) 중 일 홀 패턴의 내부에 배치되는 스토리지 노드 전극층(325)는 이웃하는 다른 홀 패턴의 내부에 배치되는 스토리지 노드 전극층(325)과 전기적으로 절연될 수 있다.
도 19를 참조하면, 도 18의 구조물 상에 비정질 유전층(330)을 형성한다. 비정질 유전층(330)은 적어도 스토리지 노드 전극층(325)을 커버하도록 형성될 수 있다. 비정질 유전층(330)의 재질 및 비정질 유전층(330)의 형성 방법은 도 9와 관련하여 설명한 비정질 유전층(230)의 재질 및 비정질 유전층(230)의 형성 방법과 실질적으로 동일할 수 있다.
도 20을 참조하면, 비정질 유전층(330) 상에 복수의 금속 입자(345)를 분포시킨다. 복수의 금속 입자(345)의 재질 및 복수의 금속 입자(345)의 형성 방법은 도 10 및 도 11과 관련하여 설명한 복수의 금속 입자(245)의 재질 및 복수의 금속 입자(245)의 형성 방법과 실질적으로 동일할 수 있다.
도 21을 참조하면, 레이저 광(L3)을 이용하여 도 20의 비정질 유전층(330)을 열처리하여 결정질 유전층(335)을 형성할 수 있다. 비정질 유전층(330)을 열처리하는 공정은 복수의 패턴 구조물(320)의 상부에서 비정질 유전층(330)으로 레이저 광(L3)을 조사하는 과정으로 진행될 수 있다. 상기 조사된 레이저 광(L3)은 상기 복수의 금속 입자(345)에서 산란될 수 있다.
일 실시 예에 있어서, 레이저 광(L3)을 조사하는 공정은, 레이저 광(L3)을 복수의 패턴 구조물(320)의 측벽면(320W)에 실질적으로 평행한 방향으로 조사하는 과정을 포함할 수 있다. 일 실시 예에 있어서, 레이저 광(L3)을 조사하는 공정은 홀 패턴(H) 내부의 일 측벽면(320W) 상에 위치하는 비정질 유전층(330) 상의 복수의 금속 입자(345)에서 산란된 레이저 광(L3S)이 마주보는 측벽면(320W) 상에 위치하는 비정질 유전층(330)에 도달되도록 하는 공정을 포함할 수 있다. 상기 열처리 공정을 통해, 비정질 유전층(330)을 결정화하여 결정질 유전층(335)을 형성할 수 있다
도 22를 참조하면, 결정질 유전층(335) 상에 전도층(350)을 형성한다. 전도층(350)은 결정질 유전층(335) 상에서 복수의 금속 입자(345)를 덮도록 형성할 수 있다. 전도층(350)의 재질 및 전도층(350)의 형성 방법은 도 13과 관련하여 설명한 전도층(250)의 재질 및 전도층(250)의 형성 방법과 실질적으로 동일할 수 있다. 상술한 공정을 진행하여, 본 개시의 일 실시 예에 따르는 반도체 소자를 제조할 수 있다.
몇몇 다른 실시 예들에 있어서, 도 23에 도시되는 것과 같이, 도 21의 결정질 유전층(335)을 형성한 후에, 상부 유전층(360)을 형성하는 공정을 추가로 진행할 수 있다. 상부 유전층(260)은 결정질 유전층(335)을 결정화 시드층으로 하는 증착 벙법에 의해 결정질로 형성될 수 있다. 상부 유전층(360)의 재질 및 상부 유전층(360)의 제조 방법은 도 14와 관련하여 설명한 상부 유전층(260)의 재질 및 상부 유전층(260)의 제조 방법과 실질적으로 동일할 수 있다.
이어서, 상부 유전층(360) 상에 전도층(370)을 형성한다. 전도층(370)의 재질 및 전도층(370)의 형성 방법은 도 15와 관련하여 설명한 전도층(270)의 재질 및 전도층(270)의 형성 방법과 실질적으로 동일할 수 있다. 상술한 공정을 진행하여, 본 개시의 또다른 실시예에 따르는 반도체 소자를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 지지 구조물, 120, 220, 320: 복수의 패턴 구조물,
130: 대상 박막,
140: 금속 박막, 145: 나노 입자,
201: 기판, 212: 컨택 플러그, 214: 층간 절연층,
230, 330: 비정질 유전층, 240, 340: 금속 박막,
245, 345: 금속 입자, 250, 270, 350, 370: 전도층,
235, 260, 335, 360: 결정질 유전층,
325: 스토리지 노드 전극층.

Claims (23)

  1. 측벽면이 서로 마주보도록 배치되는 복수의 패턴 구조물을 제공하는 단계;
    상기 복수의 패턴 구조물의 상기 측벽면 상에 대상 박막(target film)을 형성하는 단계;
    상기 대상 박막 상에 복수의 나노 입자를 분포시키는 단계;
    상기 복수의 패턴 구조물의 상부에서 상기 대상 박막으로 레이저 광을 조사하여 상기 대상 박막을 열처리하되, 상기 조사된 레이저 광이 상기 복수의 나노 입자에서 산란하도록 하는 단계를 포함하는
    박막의 열처리 방법.
  2. 제1 항에 있어서,
    상기 복수의 패턴 구조물을 제공하는 단계는
    지지 구조물 상에서 소정 간격으로 이격하여 배치되는 복수의 필라 구조물을 형성하는 단계를 포함하는
    박막의 열처리 방법.
  3. 제2 항에 있어서,
    상기 복수의 필라 구조물 각각은 각각 이웃하는 필라 구조물과 20 nm 내지 100 nm의 간격을 두고 배치되는
    박막의 열처리 방법.
  4. 제2 항에 있어서,
    상기 대상 박막을 형성하는 단계는
    상기 지지 구조물의 상부에서 상기 복수의 필라 구조물의 측벽면 상에 비정질 박막을 형성하는 단계를 포함하는
    박막의 열처리 방법.
  5. 제1 항에 있어서,
    상기 대상 박막 상에 복수의 나노 입자를 분포시키는 단계는
    상기 대상 박막 상에 0.1 nm 내지 1 nm의 두께를 가지도록 금속 박막을 형성하는 단계; 및
    상기 형성된 금속 박막이 자가-응집(self-aggregate)하여 0.1 nm 내지 5 nm의 크기를 가지는 복수의 금속 입자가 형성되도록 하는 단계를 포함하는
    박막의 열처리 방법.
  6. 제1 항에 있어서,
    상기 레이저 광을 조사하는 단계는
    상기 레이저 광을 상기 측벽면의 표면에 실질적으로 평행한 방향으로 조사하는 단계를 포함하는
    박막의 열처리 방법.
  7. 제1 항에 있어서,
    상기 레이저 광을 조사하는 단계는
    일 패턴 구조물의 측벽면에 위치한 상기 복수의 나노 입자에서 산란된 상기 레이저 광이 마주보는 다른 패턴 구조물의 측벽면 상에 배치되는 상기 대상 박막에 도달되도록 하는 단계를 포함하는
    박막의 열처리 방법.
  8. 기판 상에 배치되고 상기 기판의 표면에 수직인 방향으로 연장되는 측벽면을 구비하는 복수의 패턴 구조물을 제공하는 단계;
    상기 복수의 패턴 구조물에서 적어도 상기 측벽면 상에 비정질 유전층을 형성하는 단계;
    상기 비정질 유전층 상에 복수의 금속 입자를 분포시키는 단계; 및
    레이저 광을 이용하여 상기 비정질 유전층을 열처리하여 제1 결정질 유전층을 형성하는 단계를 포함하되,
    상기 비정질 유전층을 열처리하는 공정은 상기 복수의 패턴 구조물의 상부에서 상기 비정질 유전층으로 레이저 광을 조사하되, 상기 조사된 레이저 광이 상기 복수의 금속 입자에서 산란하도록 하는 과정을 포함하는
    반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 복수의 패턴 구조물을 제공하는 단계는
    상기 기판의 상부에서 상기 기판의 표면에 평행한 방향으로 이격하여 배치되는 복수의 스토리지 노드 전극을 제공하는 단계를 포함하는
    반도체 소자의 제조 방법.
  10. 제8 항에 있어서,
    상기 복수의 패턴 구조물은
    전도성 필라 구조물의 형태를 가지는
    반도체 소자의 제조 방법.
  11. 제8 항에 있어서,
    상기 복수의 패턴 구조물 중 일 패턴 구조물의 측벽면은 이웃하는 다른 일 패턴 구조물의 측벽면과 20 nm 내지 100 nm의 간격을 두고 배치되는
    반도체 소자의 제조 방법.
  12. 제8 항에 있어서,
    상기 복수의 패턴 구조물은
    복수의 홀 패턴을 구비하는 절연 구조물을 포함하는
    반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 복수의 패턴 구조물을 제공하는 단계는
    상기 복수의 홀 패턴의 측벽면 및 바닥면에 배치되는 스토리지 노드 전극층을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  14. 제12 항에 있어서,
    상기 복수의 홀 패턴의 직경은 20 nm 내지 100 nm의 크기를 가지는
    반도체 소자의 제조 방법.
  15. 제8 항에 있어서,
    상기 비정질 유전층 상에 복수의 금속 입자를 분포시키는 단계는
    상기 비정질 유전층 상에 0.1 nm 내지 1 nm의 두께를 가지도록 금속 박막을 형성하는 단계; 및
    상기 형성되는 금속 박막이 자가-응집(self-aggregate)하여 0.1 nm 내지 5 nm의 크기를 가지는 복수의 금속 입자가 형성되도록 하는 단계를 포함하는
    반도체 소자의 제조 방법.
  16. 제8 항에 있어서,
    상기 레이저 광을 조사하는 단계는
    상기 레이저 광을 상기 측벽면의 표면에 실질적으로 평행한 방향으로 조사하는 단계를 포함하는
    박막의 열처리 방법.
  17. 제8 항에 있어서,
    상기 레이저 광을 조사하는 단계는
    일 패턴 구조물의 측벽면에 위치한 상기 비정질 유전층 상의 상기 복수의 금속 입자에서 산란된 상기 레이저 광이 마주보는 다른 패턴 구조물의 측벽면 상에 위치하는 상기 비정질 유전층에 도달되도록 하는 단계를 포함하는
    반도체 소자의 제조 방법.
  18. 제8 항에 있어서,
    상기 제1 결정질 유전층 상에서 전도층을 형성하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
  19. 제8 항에 있어서,
    상기 제1 결정질 유전층 상에 제2 결정질 유전층을 형성하는 단계; 및
    상기 제2 결정질 유전층 상에 전도층을 형성하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 결정질 유전층을 형성하는 단계는
    상기 제1 결정질 유전층을 결정화 시드층으로 적용하는 원자층 증착법으로 진행하는
    반도체 소자의 제조 방법.
  21. 제19 항에 있어서,
    상기 제2 결정질 유전층을 형성하는 단계는
    상기 제1 결정질 유전층 상에서 상기 복수의 금속 입자를 덮는 결정질 박막을 증착하는 단계를 포함하는
    반도체 소자의 제조 방법.
  22. 제19 항에 있어서,
    상기 제1 결정질 유전층은 강유전성을 가지며,
    상기 제2 결정질 유전층은 상유전성을 가지는
    반도체 소자의 제조 방법.
  23. 제19 항에 있어서,
    상기 제1 및 제2 결정질 유전층은 강유전성을 가지는
    반도체 소자의 제조 방법.

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