KR20230004091A - 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법 - Google Patents

산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법 Download PDF

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Abstract

본 발명은 희석된 산화질소 분위기에서 열처리를 통해 열산화막의 신뢰성을 높이는 기술에 관한 것이다. 본 발명의 일측면에 따른 실시예는 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법을 제공한다. 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법은, n형 실리콘카바이드 기판에 n형 에피층을 형성하는 단계, 상기 n형 에피층을 열산화하는 단계 및 열산화에 의해 형성된 산화막을 NO 가스 분위기에서 후 열처리하는 단계를 포함하되, 상기 NO 가스는 NO와 N2를 1:9(10% NO) 내지 1:1(50% NO) 비율로 혼합한 가스이다.

Description

산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법{Method of forming thermal oxidation layer having reliability by post-oxidation annealing}
본 발명은 희석된 산화질소 분위기에서 열처리를 통해 열산화막의 신뢰성을 높이는 기술에 관한 것이다.
4H-SiC는 고전압 파워반도체에 적합한 물질이며, 실리콘 대비 넓은 밴드갭을 가진다. 따라서 동일 정격전압일 때, 4H-SiC는 실리콘 대비 낮은 온-저항으로 설계할 수 있다. 또한, 기존의 실리콘 반도체와 같이 열산화 공정으로 SiC 위에 절연막을 성장시킬 수 있어서, 4H-SiC는 다른 넓은 밴드갭을 가진 반도체보다 상당한 이점을 가지고 있다. 하지만, 4H-SiC의 이와 같은 특성에도 불구하고 SiC와 절연막 사이에 높은 계면 결함 밀도로 인해 채널 이동도가 낮아져 전달 특성과 스위칭 속도가 느려지게 된다. 높은 계면 결함 밀도는 크게 dangling bond, carbon cluster, Near Interface Trap (NIT) 의 3가지 결함 유형으로 나눌 수 있다.
SiC의 열 산화 역학은 산화물-반도체 계면에서 CO의 외부 확산을 고려한 수정된 Deal-Grove 모델에 의해 논의된다. 이 모델에서 전반적인 반응은 다음의 Deal-Grove 모델에 따라 표현된다.
SiC + 1.5O2 -> SiO2 + CO
건식 O2에서 SiC기판의 산화 온도가 높을수록 활성 산화가 우세해지므로 SiC에서 CO의 확산이 강화되어, 계면 결함 밀도 D it 가 감소될 수 있다. 또한 1300 ℃ 이상에서의 고온 산화물 성장속도는 1100℃ 이하에서의 저온 산화물 성장속도보다 약 60 배 높다. 따라서 이는 반도체에서 산화물로 전이 층의 두께 변화로 인해 계면 결함 밀도와 전기적 특성 사이에 좋은 상관관계가 있음을 나타낸다.
현재까지는 게이트 산화막의 높은 계면 결함을 효과적으로 제어하는 방법으로 산화질소(NO) 가스를 이용한 후 열처리 공정(NO-POA)이 상업적으로 가장 많이 사용되고 있다. 하지만 일반적인 공정 기술을 적용함에도 불구하고 SiC의 한계가 되는 채널 이동도는 아직까지 향상될 여지가 많다.
최근 보고서에 따르면 산화물-반도체 계면에서 동일한 질소 농도 피크에 대해 NO POA를 1300℃ 이상에서 수행하면 계면 결함 밀도가 1200 ℃ 이하에서 수행한 경우보다 낮다. 1300 ℃ 이상의 고온 NO POA는 산화물-반도체 계면의 N-Si 결합을 강하게 하며, 그로 인해 계면에서의 질소 패시베이션 효과가 강화되어 계면 결함 밀도가 더욱 감소한다. 그러나 전기적 분석 및 물리화학적 분석을 통한 1300 ℃이상의 고온 NO POA에 의한 계면 특성을 최적화시키기 위한 방법에 관한 보고는 거의 없다.
본 발명은 NO 가스 조건에 따라 계면에서 발생하는 효과를 분석하여 1300 ℃ 이상의 고온 NO POA의 효과와 최적의 공정 조건을 제시하고자 한다.
본 발명의 일측면에 따른 실시예는 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법을 제공한다. 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법은, n형 실리콘카바이드 기판에 n형 에피층을 형성하는 단계, 상기 n형 에피층을 열산화하는 단계 및 열산화에 의해 형성된 산화막을 NO 가스 분위기에서 후 열처리하는 단계를 포함하되, 상기 NO 가스는 NO와 N2를 1:9(10% NO) 내지 1:1(50% NO) 비율로 혼합한 가스이다.
일 실시예로, 상기 열산화 단계는 1,350 ℃에서 진행하며, 상기 열처리 단계는 1,300 ℃에서 진행할 수 있다.
일 실시예로, SiN층은 상기 후 열처리에 의해 상기 산화막과 상기 n형 에피층간 계면에 형성되고, 상기 산화막은 SiO 및 SiNO를 포함하며, 상기 NO의 비율이 10 %부터 50 %까지 유지하면서 상기 SiO/(SiO+SiON)의 비율이 63 % 이상을 유지할 수 있다.
일 실시예로, 후 열처리된 산화막의 전체 계면 결함 밀도는 NO 비율이 10%부터 50%까지 감소하되, 50%를 초과하면 다시 증가할 수 있다.
일 실시예로, NO 비율이 10%부터 50%까지 증가하면 후 열처리된 산화막의 장벽 높이는 감소할 수 있다.
일 실시예로, NO 비율이 10%부터 50%까지 증가하면 후 열처리된 산화막의 양의 유효 산화막 전하 밀도는 1.14x1011/㎠ ~ 4x1011/㎠ 범위로 유지할 수 있다.
본 발명의 다른 측면에 따르면, 전력 반도체가 제공된다. 전력 반도체는 n형 실리콘카바이드 기판, 상기 n형 실리콘카바이드 기판의 상부에 에피택셜 성장된 n형 에피층, 상기 n형 에피층의 상면에 형성된 p형 웰, 상기 p형 웰의 상면에 형성된 복수의 n형 소스, 이격된 n형 소스 사이에서 상기 p형 웰의 상면으로부터 상기 n형 에피층까지 연장된 트렌치 게이트 및 상기 트렌치 게이트와 상기 p형 웰 및 상기 n형 에피층 사이에 개재되어 상기 트렌치 게이트를 전기적으로 절연시키는 절연막을 포함하되, 상기 절연막은 상기 p형 웰의 상면으로부터 상기 n형 에피층까지 연장된 트렌치의 측벽과 바닥을 열산화하며, NO와 N2를 1:9(10% NO)부터 1:1(50% NO) 비율 미만으로 혼합한 가스 분위기에서 열산화에 의해 형성된 산화막을 후 열처리하여 형성될 수 있다.
본 발명의 실시예에 따르면, 고온 질화 열처리를 통해 산화막의 품질이 현저히 개선될 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 산화 후 열처리에 의해 열산화막의 신뢰성을 테스트하기 위한 MOS-Capacitor를 제작하는 공정을 예시적으로 도시한 도면이다.
도 2는 NO 열처리를 가진 샘플과 열처리 하지 않은 SiO2/4H-SiC MOS 커패시터의 정규화된 고주파 커패시턴스-전압(C-V) 특성을 나타낸 그래프이다.
도 3은 NO 비율에 따른 유효 산화막 전하 밀도와 계면 결함 밀도를 나타낸 그래프이다.
도 4는 NO 비율에 따른 산화막 전하 Q ox 와 고정된 산화막 전하 Q f 의 합을 나타낸 그래프이다.
도 5는 NO POA를 하지 않은 MOS 커패시터의 TOF-SIMS 측정 데이터를 나타낸 그래프이다.
도 6은 10% NO POA를 한 MOS 커패시터의 TOF-SIMS 측정 데이터를 나타낸 그래프이다.
도 7은 NO 비율에 따른 TOF-SIMS 측정 데이터를 SiN으로 프로파일링한 그래프이다.
도 8은 도 6의 계면 부근을 확대한 그래프이다.
도 9는 NO 비율에 따른 계면의 특성을 나타낸 그래프이다.
도 10은 NO 비율에 따른 산화막 신뢰성을 평가한 결과를 나타내는 그래프이다.
도 11은 NO 비율에 따른 전류 밀도와 전계를 나타낸 그래프이다.
도 12는 NO 비율에 따른 유전상수를 나타낸 그래프이다.
도 13은 NO 비율에 따른 장벽 높이를 나타낸 그래프이다.
도 14는 NO 비율에 따른 장벽 높이를 나타낸 그래프이다.
도 15는 유효 산화막 전하 밀도와 장벽 높이간 상관 계수를 나타낸 그래프이다.
도 16은 NO POA 한 산화막을 가진 전력 반도체의 단면을 예시적으로 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 이해를 돕기 위해, 일반적인 구조의 파워반도체 소자를 예를 들어 설명하지만, 본 발명은 파워반도체 장치에 한정되지 않는다.
도 1은 산화 후 열처리에 의해 열산화막의 신뢰성을 테스트하기 위한 MOS-Capacitor를 제작하는 공정을 예시적으로 도시한 도면이다.
MOS capacitor(100)는, n형 실리콘카바이드 기판(110), n형 에피층(120), 산화막(130'), 및 애노드/캐소드 전극(140, 150)을 포함한다.
n형 실리콘카바이드 기판(110)은, 약 4 도 오프각을 갖는 4H-SiC로 형성된다. n형 에피층(120)은, n형 불순물, 예를 들어, N이 약 5x1015 cm-3 내지 약 8.0x1015 cm-3로 도핑된 실리콘카바이드를 n형 실리콘카바이드 기판 상부에 에피택셜 성장시켜 형성된다. 산화 공정 전 웨이퍼 클리닝을 위해서 표준 RCA cleaning 진행 후 HF에 1 분간 담가 자연 산화막을 제거하였다.
산화막(130)은 고순도 SiC 튜브의 hot wall 산화로를 사용하여 n형 에피층(120) 상부에 형성된다. 산화 공정은 빠르게 1350 ℃의 고온에 도달한 뒤 가스를 함께 흘려주면서 27 분(min) 동안 열산화(dry oxidation)하는 공정이다.
산화막(130)은 산화 공정이 끝난 후 열처리된다. 산화 공정이 끝난 후, 온도를 1300 ℃로 낮추어 바로 후 열처리(Post Oxidation Annealing: POA) 공정이 진행된다. POA는 NO 가스 분위기에서 수행되며, NO와 불활성 가스, 예를 들어, N2 또는 Ar 가스 비율은, 각각 1:9 (NO 10%), 1:1 (NO 50 %), 100:0 (NO 100 %)이다. NO POA 공정은 약 30 분 동안 진행된다. 비교를 위해 산화 공정을 같은 조건에서 진행하였지만, 후 열 처리 공정을 진행하지 않은 As-oxidized 샘플도 함께 준비하였다. 도 2의 커패시턴스-전압 곡선(C-V) 특성에서 추출한 산화막 두께는 측정 결과 약 55 내지 약 60 nm이다. 이하에서, 열처리된 산화막(130')은 산화막 또는 산화물로 지칭될 수 있다.
애노드 전극(140)은 산화 공정 및 후 열 처리 공정 후에 일 함수가 4.1 eV 인 알루미늄(Al)을 열처리된 산화막(130') 상에 형성하였다. 애노드 전극(140)의 면적, 즉, 커패시터의 면적은 2.8x10-3 cm2로 포토리소그래피 공정으로 정의하였다. 금속/산화물 경계에서 쌍극자가 형성되는 것을 방지하기 위해 금속 후 어닐링(Postmetallization Annealing: PMA)을 수행하지 않았다. 마지막으로 기판 뒷면의 산화막을 제거한 후 후면의 n형 기판 위에 Al을 증착하여 캐소드 전극(150)을 형성한다.
도 2는 NO POA를 한 샘플과 NO POA를 하지 않은 SiO2/4H-SiC MOS 커패시터의 정규화된 고주파 커패시턴스-전압(C-V) 특성을 나타낸 그래프이다.
커패시턴스-전압(C-V) 특성은 컴퓨터로 제어되는 Keithely 590 CV analyzer와 Quasisatatic Keithely 595 CV meter를 사용하여 고주파 및 저주파의 C-V 특성을 동시에 측정하였다. 고주파(1 MHz) 측정의 경우, 스윕(sweep) 속도가 0.1Vs -1인 DC 바이어스에 미소 진폭 15 mA의 AC 전압이 중첩되었다. 애노드 전압의 스윕은 공핍 모드에서 축적모드로 전환되었다. 계면 결함 밀도 D it 는 다음과 같이 산출될 수 있다.
Figure pat00001
여기서 C QS , C HF , C ox 그리고 q는 각각 quasi-static (low frequency) capacitance, high frequency capacitance, oxide capacitance 그리고 electronic charge를 나타낸다. C ox 는 축적 영역에서 측정되었다. C QS , C HF , C ox 는 단위 면적당 커패시턴스 값(F/cm2)이다. 샘플을 측정하여 얻어진 C-V 곡선과 이상적인 고주파 C-V 곡선을 비교하였으며, 플랫 밴드 전압 변화 ΔV FB 는 다음과 같이 산출될 수 있다.
Figure pat00002
C-V 측정은 공핍모드에서 축적모드까지 스윕한 뒤 다시 반대로 스윕하였다. 측정된 히스테리시스는 NO POA 후 거의 감소되었으며, 실온에서 NO 비율에 따른 차이는 거의 없는 것처럼 보인다. 바이어스가 공핍모드에서 축적모드로 스윕되는 동안 전하가 계면 결함과 딥 결함(deep trap)에 갇히게 된다. 바이어스를 반대로 스윕하면 결함에 갇혀있는 전자가 탈출(de-trap)할 수 있다. 하지만 산화물의 깊은 곳에 위치한 딥 결함의 경우에, 전자가 탈출하는데 시간이 오래 걸려 고주파 C-V 측정에서는 응답하지 못할 수가 있다. NO POA는 계면 근처에 있는 이러한 딥 결함을 감소시킬 수 있음을 보여준다.
C-V 곡선은 NO POA 전 이상적인 C-V 곡선에 비해 플랫베드 전압 V FB 증가와 함께 양의 방향으로 천이되어 있다. 이는 산화막 내에 전자 결함과 유사 억셉터 계면 결함(acceptor-like interface traps)의 증가로 인해 발생됨을 나타낸다. NO POA 후에는 NO 10 %에서 NO 100 %로 증가함에 따라 플랫베드 전압 V FB 와 C-V 곡선은 점점 음의 방향으로 천이함을 알 수 있다. 이는 NO POA를 통해 계면에 존재하는 유사 억셉터 계면 결함이 감소하며, NO 비율이 증가함에 따라 양의 유효 산화막 전하가 증가한다는 점을 나타낸다. 플랫베드 전압 변화 ΔV FB 를 이용하여 유효 산화막 전하 밀도 Q eff 를 계산할 수 있다. 측정된 플랫베드 전압 변화 ΔV FB 는 NO 비율 0 %, 10 %, 50 %, 100 %에 따라 각각 1.9 V, -0.1 V, -1.0 V, -1.4 V 이다. 유효 산화막 전하 밀도 Q eff 는, 수학식 1 내지 2를 이용하여 다음과 같이 산출될 수 있다.
Figure pat00003
도 3은 NO 비율에 따른 유효 산화막 전하 밀도와 계면 결함 밀도를 나타낸 그래프이다.
도 3의 (a)는, NO POA를 하지 않은 산화막 및 NO 비율을 달리하여 POA를 한 산화막의 유효 산화막 전하 밀도를 나타낸다. 유효 산화막 전하 밀도 Q eff 는 NO 비율(0 %, 10 %, 50 %, 100 %)에 따라 각각 약 -5.44x1011 cm-2, 약 1.14x1011 cm-2, 약 4.31x1011 cm-2, 약 5.45x1011 cm-2이다. NO POA 전 음의 유효 산화막 전하 밀도 Q eff 에서 NO POA 후에 양의 유효 산화막 전하 밀도 Q eff 로 증가하였으며, NO 비율 증가에 따라 계속해서 증가한다. 이는 NO POA가 계면에 존재하는 음전하 결함 밀도(negative charged trap density)를 감소시키고 계면의 양전하(positive charge)의 증가에 기여했다고 볼 수 있다.
도 3의 (b)는 NO POA 전 및 NO 비율을 달리하여 POA를 한 산화막의 계면 결함 밀도 D it 를 나타낸다. 계면 결함 밀도 D it 는 고주파-저주파 방식을 이용하여 산출하였다. 4H-SiC의 전도 대역의 경계 아래 결함 레벨 0.2 eV 구간에서, 계면 결함 밀도 D it 는 NO POA 전 약 1012 cm-2 eV-1에서 NO POA 후 약 1011 cm-2 eV-1로 크게 낮아진다. 이는 계면에 존재하는 탄소 관련 결함과 산화막 내에 존재하는 고유 결함(intrinsic trap)에 질소가 들어가면서 계면을 패시베이션하여 감소한 결과이다. 하지만 NO 비율이 증가하면서 계면 결함 밀도 D it 가 감소하다 NO 50 %에서 NO 100 %로 증가할 때 계면 결함 밀도 D it 가 다시 증가하는 경향을 볼 수 있다. 이는 이전에 보고된 문헌과 유사한 경향을 보이지만 아직까지 계면 결함 밀도 D it 가 증가된 원인에 대한 명확한 분석은 이루어지지 않고 있다.
도 4는 NO 비율에 따른 산화막 전하 Q ox 와 고정된 산화막 전하 Q f 의 합을 나타낸 그래프이다.
도 4를 참조하면, 유효 산화막 전하 밀도 Q eff 와 계면 결함 밀도 D it 사이의 관계는, 유효 산화막 전하 밀도 Qeff에서 계면 결함 밀도 D it 를 제외한 산화막 전하 Q ox 와 고정된 산화막 전하 Q f 의 합 Q ox +Q f 으로부터 추정할 수 있다. Q ox +Q f 는 PO NOA를 하지 않은 경우(0%로 표시) 및 NO 비율(10 %, 50 %, 100 %)에 따라 각각 약 8.36x1011 cm-2, 약 3.69x1011 cm-2, 약 5.65x1011 cm-2, 약 7.34 x1011 cm-2이다. NO 10%로 POA시 양의 산화막 전하(positive oxide charge)가 감소했지만 NO 비율이 증가하면서 계속해서 증가하였다. 양의 유효 산화막 전하 밀도 Q eff 는 산화와 질화의 평형 상태가 깨지면서 우세해진 산화에 의해 증가하며, 우세해진 산화에 의해 질소가 산화되고 산화된 질소의 빈자리에서 oxygen-correlated dangling bond defects(
Figure pat00004
·,
Figure pat00005
·,
Figure pat00006
·)의 양의 유효 산화막 전하 밀도 Q eff 가 생성된 것으로 추정된다. Q ox +Q f , t ox , V FB , Q eff 그리고 D it 측정값은 다음과 같다.
Process method t ox
(nm)		 V FB
(V)		 D it at 0.2 eV
(cm-2eV-1)		 Q ox + Q f
(cm-2)		 Q eff
(cm-2)
dry oxide without
NO POA		 56 1.91 1.38x1012 8.36x1011 -5.44x1011
dry oxide with
NO POA (NO 10%)		 55 -0.11 2.55x1011 3.69x1011 1.14x1011
dry oxide with NO POA (NO 50%) 58 -1.02 1.37x1011 5.65x1012 4.31x1011
dry oxide with NO POA (NO 100%) 58 -1.41 1.85x1011 7.34x1011 5.45x1011
도 5는 NO POA를 하지 않은 MOS 커패시터의 TOF-SIMS 측정 데이터를 나타내고, 도 6은 10% NO POA를 한 MOS 커패시터의 TOF-SIMS 측정 데이터를 나타내고, 도 7은 NO 비율에 따른 TOF-SIMS 측정 데이터를 SiN으로 프로파일링한 그래프이고, 도 8은 도 6의 계면 부근을 확대한 그래프이며, 도 9는 NO 비율에 따른 계면의 특성을 나타낸 그래프이다.산화막의 화학적 프로파일은 비행시간형 2차 이온질량분석기(Time of Flight Secondary Ion Mass, TOF-SIMS)로 측정했다. TOF-SIMS 측정 데이터는 Bi1+ 형태의 클러스터된 2차 종을 모니터링하면서 3keV Cs+ 이온을 충돌시켜 떨어져 나온 2차 이온을 수집하여 분석하였다. 샘플의 깊이 프로파일은 SiC 기판 강도를 사용하여 정렬되었고 깊이 스케일은 SiO2와 SiC 사이의 계면으로 정의된 산소 강도의 약 50 %에 해당하는 스퍼터링 시간에서 계산된 스퍼터링 속도에서 설정했다. 도 5 및 6은 TOF-SIMS 측정 데이터를 정규화된 스퍼터링 시간에 대한 SiN, SiO와 SiON의 강도를 프로파일링하여 나타낸 결과이다.
도 5 및 도 6을 함께 참조하면, 산화막 SiO2와 4H-SiC의 계면은 산소의 강도가 약 50%되는 지점으로 결정될 수 있다. SiN은 계면 부근에서 급격히 증가하며 4H-SiC에서는 실질적으로 동일하게 유지된다. 이는 4H-SiC층이 N으로 도핑된 n형 에피층(120)이기 때문이다. NO POA 여부에 따른 차이를 살펴보면, NO POA를 하지 않은 MOS 커패시터에서는 SiN의 최대 피크가 계면에서 발견되지 않는 반면, 10% NO POA를 한 MOS 커패시터에서는 SiN의 최대 피크가 계면에 위치한다. 한편, 10% NO POA를 한 MOS 커패시터의 계면 부근에서의 SiON 세기는, NO POA를 하지 않은 MOS 커패시터의 계면 부근에서의 SiON 세기보다 약 10배 이상 커짐을 확인할 수 있다.
계면에 위치한 SiN의 최대 피크를 정규화한 도 7을 참조하면, NO POA를 하지 않은 MOS 커패시터에 비해 NO POA를 한 MOS 커패시터의 계면에서 SiN의 최대 피크가 증가한 점으로부터, NO POA 동안 계면이 질소에 의해 패시베이션되었음을 알 수 있다. 이는 이전 문헌 결과와 동일하게 NO POA를 통해 계면 결함 밀도가 효과적으로 감소되었다는 증거를 제공한다. 하지만, SiN 최대 피크는 NO 50 %까지 증가했지만, NO 100 %에서는 감소했다. 이는, 열역학적으로 안정한 질화가 계면에서 우세해지면서 계면 결함 자리에 질소 원자가 들어가기 때문에 50% NO POA의 SiN 최대 피크가 가장 크며, 산화가 우세해지면서 계면에 패시배이션되어 있는 질소가 산화되어 산화막 외부로 빠져나갔기 때문에 100% NO POA의 SiN 최대 피크가 50% NO POA의 SiN 최대 피크보다 감소한다. 계면 결함 밀도 D it 와 SiN 최대 피크의 상관관계를 확인했을 때 상관계수 r 2 이 0.99로, 계면 결함 밀도 D it 가 SiN 최대 피크에 영향을 받은 것을 알 수 있다.
도 8을 참조하면, NO POA는 산화막(130')과 n형 에피층(120) 사이에 SiN 층(131)을 형성한다. SiN 최대 피크는 계면에 위치하며, SiO와 SiON 최대 피크는 산화막(130')에 위치한다. SiN 최대 피크가 검출된 시각과 SiO와 SiON 최대 피크가 검출된 시각의 차이로부터 두 최대 피크간 거리를 산출할 수 있다. 예시된 10% NO POA를 한 MOS 커패시터의 경우, 두 최대 피크간 시간차는 약 10초이며, 이로부터 산출된 두 최대 피크간 거리는 약 1.8 nm이다.
도 9의 (a)를 참조하면, SiO와 SiON의 최대 피크가 위치한 지점에서, SiO 최대 피크와 SiON 최대 피크간 비율은, NO 비율이 증가할수록 감소하는 경향을 나타낸다. 여기서, SiO 최대 피크 비율은 SiO/(SiO+SiON)로, SiON 최대 피크 비율은 SiON/(SiO+SiON)로 정의하며, SiO와 SiON의 최대 피크가 위치한 지점은 산화막 계면에서부터 산화막 방향으로 약 1.8 nm 안쪽인 지점이다. SiO 비율의 감소는 산화막의 산소가 결핍되어 양의 유효 산화막 전하 밀도 Q eff 를 유도하는 산소 공공(Oxygen vacancy)이 산화막 내부에 형성되도록 하는 원인이 될 수 있다.
이와는 반대로 SiON 최대 피크 비율은 NO 비율이 증가할수록 증가되는 경향을 나타낸다. 이러한 경향은 NO 비율이 10%에서 50%로 증가할 때 SiN 최대 피크가 증가하는 경향과 유사하다. 그러나 NO 비율이 50%에서 100 %로 증가할 때에는 SiN 최대 피크가 감소하는 경향과는 반대로 SiON 최대 피크 비율이 계속 증가하는 경향을 나타낸다. 이는 SiON 결합이 SiN 결합보다 상대적으로 약한 결합에너지를 갖고 있어서, 계면 결함 밀도 D it 를 효과적으로 줄이는데 한계가 있다는 점을 나타낸다.
도 9의 (b)에 표시된 전체 계면 결함 밀도 D Tot 는 도 3에 표시된 NO 비율에 따른 계면 결함 밀도 D it 의 적분값이며, 적분 구간 Ec - Et는 0.2eV 내지 0.6eV이다. 전체 계면 결함 밀도 D Tot 는 NO 비율이 10%부터 50%까지는 감소하는 경향을 나타내지만, 50%부터 다시 증가한다. 반면, 유효 산화막 전하 밀도 Q eff 는 NO POA를 안한 산화막에서는 음의 값을 가지지만, NO POA를 한 산화막에서는 양의 값을 가지며, NO 비율에 따라 증가한다.
도 10은 NO 비율에 따른 산화막 신뢰성을 평가한 결과를 나타내는 그래프이다.
NO 비율에 따른 산화막 신뢰성을 평가하기 위하여 hard breakdown이 되는 전류 밀도인 단위면적당의 Constant Current Stress (CCS)를 양으로 인가하여 charge-to-breakdown
Figure pat00007
를 예측하였다. NO POA를 진행하지 않은 MOS 커패시터의 경우에는 CSS를 인가하자마자 10초 이내로 바로 항복되었다. NO POA를 진행한 경우에는 10 % NO POA한 MOS 커패시터에서 항복되는 시간이 약 170 sec로 가장 길었으며 NO 비율이 증가함에 따라서 항복되는 시간이 점차 짧아졌다.
도 11은 NO 비율에 따른 전류 밀도와 전계를 나타낸 그래프이다.
NO 비율(0 %, 10 %, 50 %, 100 %)에 따른 계면 제어 효과를 자세히 보기 위하여 SiC/SiO2 MOS 커패시터의 전류-전압(I-V)을 서로 다른 온도 범위 (27, 100, 150, 200 그리고 250 ℃에서 측정하였다. 도 11은 I-V 측정치를 산화막 두께와 애노드 면적으로 보정하여 실온에서 NO 비율에 따른 전류밀도와 전계에 관한 그래프이다. 누설 전류 특성을 보면, NO POA MOS 커패시터의 경우, 약한 전계 영역에서 누설전류가 NO POA 하지 않은 MOS 커패시터보다 감소했다. 하지만 NO POA 하지 않은 MOS 커패시터의 경우, 강한 전계 영역에서 누설전류가 NO POA MOS 커패시터보다 감소했다. 이는 계면 결함양이 많기 때문에 전자가 일시적으로 결함에 갇혀 발생된 현상이며, 실제로 더 큰 전계에서는 산화막이 버티지 못하고 항복하였다.
도 12는 NO 비율에 따른 유전상수를 나타낸 그래프이며, 도 13은 NO 비율에 따른 장벽 높이를 나타낸 그래프이다.
전류 전송 메커니즘은 NO 비율에 따른 산화막의 J-E 특성으로부터 확인할 수 있다. 알려진 주요 전송 메커니즘은 1) Direct Tunneling(DT) 2) Fowler-Nordheim (FN) tunneling, 3) Schottcky Emission(SE) 그리고 4) Poole-Frenkel (PF) effect이다. DT는 캐리어가 산화물 두께를 가로지르기 때문에 산화물의 두께가 5nm 이하에서 우세하다는 것이 잘 알려져 있다. SE는 열전 전도(thermionic conduction) 현상과 함께 온도 강화 메커니즘으로서 충분한 열 에너지로 캐리어가 반도체와 유전체의 전도 대역 사이 에너지 장벽을 극복할 수 있는 것으로 알려져 있다. 하지만 SiC MOSFET에서 SE와 열전 전도의 캐리어 전송 현상은 700 K 이상의 온도에서만 우세 하다. 따라서 PF와 FN이 현재 가장 주요한 전송 메커니즘으로 보인다. 산화막과 Si(SiC)의 유효질량 그리고 에너지 밴드갭의 매개 변수는 온도에 따라 달라지기 때문에 이론적으로 250 도 이상의 온도에 관해서 제한 사항이 있다고 보고된다. 따라서 PF와 FN의 온도 범위를 실온에서부터 250 ℃범위로 제한하였다.
PF는 벌크 산화물에서의 캐리어 전송 메커니즘으로 알려져 있으며 PF 모델은 다음과 같이 표현된다.
Figure pat00008
여기서, J PF , N c 그리고
Figure pat00009
는 각각 PF에 기여한 전류밀도, 전도 대역의 상태밀도 그리고 산화물 결함 에너지 레벨이다. 수학식 4를 재정렬하여
Figure pat00010
대
Figure pat00011
곡선의 기울기를 피팅하여 도 12와 같이 NO 비율과 온도에 따른
Figure pat00012
을 추출하였다. PF를 따르는 전하 전도를 위해서는
Figure pat00013
값이 온도에 독립적인 형태를 보여야 하며 이상적인 값과 일치하여야 한다. 하지만 계산된
Figure pat00014
은 SiO2의 유전 상수 3.9와 차이가 많이 나기 때문에 PF를 따르지 않는다는 사실을 알 수 있다.
FN은 전기장이 충분히 크면 캐리어가 산화막의 삼각형 장벽을 가로질러 통과하는 양자학적 현상이다. FN에 의한 누설 전류 밀도는 다음과 같이 간단하게 표현된다.
Figure pat00015
여기서,
Figure pat00016
,
Figure pat00017
,
Figure pat00018
·
Figure pat00019
,
Figure pat00020
·
Figure pat00021
이고,
Figure pat00022
는 자유공간에서의 유효질량을 나타낸다. 그리고
Figure pat00023
는 산화막 반도체 사이의 장벽 높이이다. 수학식 5를
Figure pat00024
대
Figure pat00025
그래프로 변환하면 그래프의 선형 부분의 기울기로부터
Figure pat00026
을 계산할 수 있다. 도 10을 참조하면, FN으로부터 온도에 따른 장벽 높이
Figure pat00027
을 추출한 결과를 보면 NO POA 후에 온도 증가에 따라 변화율이 감소하였으며 NO 10 %에서 가장 낮았다. 또한 NO POA MOS 커패시터의 경우 감소율이 이론적으로 계산된 0.7 meV/℃와 거의 일치하기 때문에 순수하게 FN을 따른다고 볼 수 있다.
도 14는 NO 비율에 따른 장벽 높이를 나타낸 그래프이며, 도 15는 유효 산화막 전하 밀도와 장벽 높이간 상관 계수를 나타낸 그래프이다.
도 14를 참조하면, 실온에서의 FN에 대한 장벽 높이
Figure pat00028
측정 결과를 알 수 있다. 장벽 높이
Figure pat00029
는 NO 비율(0 %, 10 %, 50 %, 100 %)에 따라 각각 약 2.40, 약 2.67, 약 2.62 그리고 약 2.57 eV 이다. 10% NO POA한 MOS 커패시터의 계면에서는 계면 결함 밀도 D it 가 낮아지고 최대로 억제된 양의 유효 산화막 전하 밀도 Q eff 를 갖게 되어 장벽 높이
Figure pat00030
가 이론 값에 근접할 정도로 높게 계산되었다. 50% NO POA한 MOS 커패시터의 계면에서는 계면 결함 밀도 D it 는 더 감소하지만 양의 유효 산화막 전하 밀도 Q eff 가 더 많이 증가하면서 장벽 높이
Figure pat00031
가 감소하는 것을 볼 수 있다. 도 15를 참조하면, 양의 유효 산화막 전하 밀도 Q eff 와 장벽 높이
Figure pat00032
사이의 상관계수
Figure pat00033
가 0.97이상으로 연관성이 있음을 알 수 있다.
50% 이상의 NO 비율로 POA한 MOS 커패시터의 계면으로부터 산화막 내부를 향해 약 1.8 nm에서 발생된 산소 공공에 의해 형성된 양의 유효 산화막 전하 밀도 Q eff 가 증가되면서 장벽 높이
Figure pat00034
는 감소되었다. 장벽 높이
Figure pat00035
는 유사 도너 결함(donor-like trap)이 산화막과 SiC의 전도 대역 에너지 밴드갭 오프셋 값을 낮추기 때문에 줄어드는 것으로 예상된다. 일반적으로 계면 결함 밀도가 줄어들수록 장벽 높이
Figure pat00036
가 높아지는 것으로 보고되고 있지만 전체 계면 결함 밀도가 약 2.5x1012 /㎠ 수준 이하로 제어되고 있는 때는 양의 유효 산화막 전하 밀도 Q eff 가 약 4x1011 /㎠ 이상으로 증가함에 따라서 장벽 높이
Figure pat00037
가 감소되는 것을 확인할 수 있었다. 도 9의 (b)를 다시 참조하면, 게이트 산화막 신뢰성 평가의 주요 척도인 Time Dependence Dielectric Breakdown(TDDB)는 전체 계면 결함 밀도를 2.5x1012 /㎠ 수준 이하로 제어해야 할 뿐만 아니라 4x1011 /㎠ 이상의 양의 유효 산화막 전하 밀도 Q eff 의 영향을 받을 수 있다는 사실을 확인할 수 있다.
도 16은 NO POA 한 산화막을 가진 전력 반도체의 단면을 예시적으로 나타낸 도면이다. 이하에서는 트렌치 게이트형 MOSFET을 하나의 예로 들어 설명하지만, 도 1 내지 15를 참조하여 설명한 NO POA는 평판 게이트형(Planar gate) MOSFET에도 적용이 가능함을 이해할 수 있다.
도 16을 참조하면, 전력 반도체(10)는, 액티브 영역(11)에 형성된 전력 반도체 소자 및 엣지 터미네이션 영역(12)에 형성된 복수의 p형 가드링(211)을 포함한다. 전력 반도체 소자는, n형 실리콘카바이드 기판(250), n형 실리콘카바이드 기판(250)의 상부에 형성된 n 형 에피층(200), n형 에피층(200)의 상면에 형성된 p형 웰(210), p형 웰(210)의 내부에 형성된 n형 소스(215) 및 p형 소스(218), 이격된 n형 소스(215) 사이에 형성된 트렌치 게이트(220), 트렌치 게이트(220)의 하부에 형성된 p형 쉴드(300), n형 소스(215) 및 p형 소스(218)에 전기적으로 연결된 소스 메탈(240), 및 n형 실리콘카바이드 기판(250)의 하면에 형성된 드레인(270)을 포함한다. 여기서, n형 실리콘카바이드 기판(250)은 와이드 갭 반도체, 예를 들어, 실리콘 카바이드일 수 있다.
n형 에피층(200)은 n형 실리콘카바이드 기판(250)의 상부에 실리콘 카바이드를 에피택셜 성장시켜 형성된다. 실리콘 카바이드는, 예를 들어, 4H-SiC 또는 6H-SiC 일 수 있다. n형 에피층(200)의 내부에는, p형 쉴드(300)가 형성된다.
p형 웰(120)은 n형 에피층(200)의 상면에 형성된다. p형 웰(120)은 n형 에피층(200)의 상면으로부터 n형 에피층(200)의 내부를 향해 소정 깊이로 형성된다. 한편, 엣지 터미네이션 영역(12)의 가드링(211)은 p형 웰(220)과 동일한 공정으로 형성될 수 있다.
n형 소스(215) 및 p형 소스(218)는 p형 웰(210)의 상면에 형성된다. n형 소스(215) 및 p형 소스(218)은 p형 웰(210)의 상면으로부터 p형 웰(210)의 내부를 향해 소정 깊이로 형성된다. 여기서, p형 소스(218)의 깊이는 n형 소스(215)의 깊이보다 클 수 있다. n형 소스(215) 및/또는 p형 소스(218)의 상면에는 오믹 접촉을 위한 소스 실리사이드층(241)이 형성되며, 이를 통해 소스 메탈(240)에 전기적으로 연결된다.
트렌치 게이트(220)는, 이격된 n형 소스(215) 사이에 형성되며, p형 웰(210)의 상면으로부터 p형 웰(210)을 관통하여 n형 에피층(200)까지 연장된다. 트렌치 게이트(220)는, 그 저면이 p형 쉴드(300)에 접하도록 n형 에피층(200)까지 연장된다. 트렌치 게이트(220)는, 제1 절연막(225)에 의해 n형 소스(215), p형 웰(210), n형 에피층(200), 및 p형 쉴드(300)로부터 전기적으로 절연된다. 제1 절연막(225)은 도 1 내지 15에서 설명한 10% 내지 50% NO POA에 의해 형성된 실리콘산화막이다. 상세하게, 제1 절연막(225)은 트렌치의 측벽 및 바닥의 n형 에피층을 고온 열산화하여 실리콘산화막을 형성하며, 이후 10% 내지 50% NO POA를 수행하여 형성될 수 있다. 한편, 트렌치 게이트(220)의 상부는 제2 절연막(130)에 의해 소스 메탈(240)로부터 전기적으로 절연될 수 있다. 제2 절연막(130)은 액티브 영역(11)뿐 아니라 엣지 터미네이션 영역(12)까지 커버할 수 있다.
드레인 실리사이드층(260)은 n형 실리콘카바이드 기판(250)의 하면에 형성되며, 드레인 메탈(270)과의 오믹 접촉을 제공한다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (7)

  1. n형 실리콘카바이드 기판에 n형 에피층을 형성하는 단계;
    상기 n형 에피층을 열산화하는 단계; 및
    열산화에 의해 형성된 산화막을 NO 가스 분위기에서 후 열처리하는 단계를 포함하되,
    상기 NO 가스는 NO와 N2를 1:9(10% NO) 내지 1:1(50% NO) 비율로 혼합한 가스인, 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법.
  2. 청구항 1에 있어서, 상기 열산화 단계는 1,350 ℃에서 진행하며, 상기 열처리 단계는 1,300 ℃에서 진행하는, 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법.
  3. 청구항 1에 있어서, SiN층은 상기 후 열처리에 의해 상기 산화막과 상기 n형 에피층간 계면에 형성되고,
    상기 산화막은 SiO 및 SiNO를 포함하며,
    상기 NO의 비율이 10 %부터 50 %까지 유지하면서 상기 SiO/(SiO+SiON)의 비율이 63 % 이상을 유지하는, 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법.
  4. 청구항 1에 있어서, 후 열처리된 산화막의 전체 계면 결함 밀도는 NO 비율이 10%부터 50%까지 감소하되, 50%를 초과하면 다시 증가하는, 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법.
  5. 청구항 1에 있어서, NO 비율이 10%부터 50%까지 증가하면 후 열처리된 산화막의 장벽 높이는 감소하는, 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법.
  6. 청구항 5에 있어서, NO 비율이 10%부터 50%까지 증가하면 후 열처리된 산화막의 양의 유효 산화막 전하 밀도는 1.14x1011/㎠ ~ 4x1011/㎠ 범위로 유지하는, 산화 후 열처리를 통한 신뢰성 높은 열산화막 형성 방법.
  7. n형 실리콘카바이드 기판;
    상기 n형 실리콘카바이드 기판의 상부에 에피택셜 성장된 n형 에피층;
    상기 n형 에피층의 상면에 형성된 p형 웰;
    상기 p형 웰의 상면에 형성된 복수의 n형 소스;
    이격된 n형 소스 사이에서 상기 p형 웰의 상면으로부터 상기 n형 에피층까지 연장된 트렌치 게이트; 및
    상기 트렌치 게이트와 상기 p형 웰 및 상기 n형 에피층 사이에 개재되어 상기 트렌치 게이트를 전기적으로 절연시키는 절연막을 포함하되,
    상기 절연막은
    상기 p형 웰의 상면으로부터 상기 n형 에피층까지 연장된 트렌치의 측벽과 바닥을 열산화하며, NO와 N2를 1:9(10% NO)부터 1:1(50% NO) 비율 미만으로 혼합한 가스 분위기에서 열산화에 의해 형성된 산화막을 후 열처리하여 형성되는, 전력 반도체.
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