JP7083112B2 - 半導体層と絶縁体層との界面特性の測定方法 - Google Patents
半導体層と絶縁体層との界面特性の測定方法 Download PDFInfo
- Publication number
- JP7083112B2 JP7083112B2 JP2018157105A JP2018157105A JP7083112B2 JP 7083112 B2 JP7083112 B2 JP 7083112B2 JP 2018157105 A JP2018157105 A JP 2018157105A JP 2018157105 A JP2018157105 A JP 2018157105A JP 7083112 B2 JP7083112 B2 JP 7083112B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- state
- semiconductor layer
- gate electrode
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
ここで、Ddtはディープトラップ密度、COXは酸化物容量、qは電荷素量である。図9bに示すように、熱処理しないMOSキャパシタ301は、3.1×1012cm-2という大きなディープトラップ密度(Ddt)を示し、これは、半導体層303上における絶縁体層304である酸化アルミニウム(Al2O3)の初期の成長が半導体層303との界面307に電気的欠陥を形成していることを示唆する。600℃で熱処理すると、ディープトラップ密度(Ddt)は1.5×1012cm-2に減少し、熱処理温度を上昇させるにつれて、ディープトラップ密度(Ddt)は減少する。しかし、900℃で熱処理した後であっても、0.67×1012cm-2という大きなディープトラップ密度(Ddt)が残る。
102 制御装置
103 記憶装置
104 スイープ電源
105 交流電源
106 光源
107 容量測定器
108 光照射
109 半導体装置
201a 横型MISFET
201b 縦型MISFET
202 基板
203 半導体層
204 絶縁体層
205 ゲート電極
206 ソース電極
207 ドレイン電極
208 ソース領域
209 ドレイン領域
210 ドリフト領域
301 MOSキャパシタ
302 基板
303 半導体層
304 絶縁体層
305 ゲート電極
306 オーミックコンタクト
307 界面
Claims (17)
- 基板と、前記基板に設けられた半導体層と、ゲート電極と、前記半導体層と前記ゲート電極との間に設けられた絶縁体層とを備える半導体装置における、前記半導体層と前記絶縁体層との界面特性を測定するための方法であって、
(a)前記絶縁体層と隣接する前記半導体層の部分において蓄積状態が形成されるように、前記ゲート電極と前記基板との間に電圧を印加するステップと、
(b)前記蓄積状態から、前記絶縁体層と隣接する前記半導体層の部分において空乏状態が形成されるようになるまで、前記ゲート電極と前記基板との間の電圧をスイープし、前記空乏状態が形成された後、電圧のスイープを停止するステップと、
(c)前記ステップ(b)の間に、前記ゲート電極と前記基板との間に形成されるキャパシタの容量値を計測するステップと、
(d)前記ステップ(b)の後、前記空乏状態から前記蓄積状態が形成されるようになるまで、前記ゲート電極と前記基板との間の電圧をスイープし、前記蓄積状態が形成された後、電圧のスイープを停止するステップと、
(e)前記ステップ(d)の間に、前記ゲート電極と前記基板との間に形成されるキャパシタの容量値を計測するステップと、
(f)前記ステップ(d)の後、前記蓄積状態から前記空乏状態が形成されるようになるまで、前記ゲート電極と前記基板との間の電圧を再度スイープし、前記空乏状態が形成された後、電圧のスイープを停止するステップと、
(g)前記ステップ(f)の間に、前記ゲート電極と前記基板との間に形成されるキャパシタの容量値を計測するステップと、
(h)前記ステップ(f)の後、前記半導体層と前記絶縁体層との間の界面に対して一定時間光照射を行うステップと、
(i)前記ステップ(h)の後、前記空乏状態から前記蓄積状態が形成されるようになるまで、前記ゲート電極と前記基板との間の電圧を再度スイープし、前記蓄積状態が形成された後、電圧のスイープを停止するステップと、
(j)前記ステップ(i)の間に、前記ゲート電極と前記基板との間に形成されるキャパシタの容量値を計測するステップと、
(k)前記ステップ(c)、(e)、(g)、(j)において計測されたキャパシタの容量値より、前記界面特性を推定するステップと
を含む方法。 - 前記ステップ(b)において、前記蓄積状態の電圧から前記空乏状態の電圧まで前記半導体層のバンドがフラットバンド状態になる第1のフラットバンド電圧を通るように電圧をスイープし、前記ステップ(d)において、前記空乏状態の電圧から前記蓄積状態の電圧まで前記半導体層のバンドがフラットバンド状態になる第2のフラットバンド電圧を通るように電圧をスイープし、前記ステップ(f)において、前記蓄積状態の電圧から前記空乏状態の電圧まで前記半導体層のバンドがフラットバンド状態になる第3のフラットバンド電圧を通るように電圧をスイープし、前記ステップ(i)において、前記空乏状態の電圧から前記蓄積状態の電圧まで前記半導体層のバンドがフラットバンド状態になる第4のフラットバンド電圧を通るように電圧をスイープする、請求項1に記載の方法。
- 前記ステップ(k)において、前記第2のフラットバンド電圧と前記第4のフラットバンド電圧とを比較する、請求項2に記載の方法。
- 前記ステップ(k)において、前記比較した結果を使用して、前記半導体層のバンドギャップの範囲における深い界面準位にトラップされた電荷の密度を推定する、請求項3に記載の方法。
- 前記ステップ(h)において、前記半導体層のバンドギャップエネルギーまでのエネルギーを有する光子による光照射を行う、請求項1~4の何れか一項に記載の方法。
- 前記ステップ(h)において、小さいエネルギーを有する光子による光照射から大きいエネルギーを有する光子による光照射に向かってスイープさせるように光照射を行う、請求項5に記載の方法。
- 前記ステップ(a)~(g)、(i)~(k)においては光照射を行わない、請求項1~6の何れか一項に記載の方法。
- 前記半導体層は、窒化ガリウム、酸化ガリウム、ダイヤモンド、及び窒化アルミニウムからなる群から選択された1つを含む、請求項1~7の何れか一項に記載の方法。
- 前記絶縁体層は、Al、Si、Hf、Zr、Ta、Ti、Ga、Y、Sc、希土類元素からなる元素の群から選択された少なくとも1つの元素の酸化物、窒化物、又は酸窒化物を含む、請求項1~8の何れか一項に記載の方法。
- 前記ゲート電極は、Al、Ti、W、Pt、Au、Ag、Ru、Rh、Pd、Ni、Sn、Zn、poly-Siからなる群から選択された少なくとも1つを含む、請求項1~9の何れか一項に記載の方法。
- スイープ電源と、容量測定器と、制御装置と、光源とを備える装置において、基板と、前記基板に設けられた半導体層と、ゲート電極と、前記半導体層と前記ゲート電極との間に設けられた絶縁体層とを備える半導体装置における、前記半導体層と前記絶縁体層との界面特性の測定を実行させるためのプログラムであって、
(a)前記絶縁体層と隣接する前記半導体層の部分において蓄積状態が形成されるように、前記スイープ電源によって前記ゲート電極と前記基板との間に電圧を印加させるステップと、
(b)前記蓄積状態から、前記絶縁体層と隣接する前記半導体層の部分において空乏状態が形成されるようになるまで、前記スイープ電源によって前記ゲート電極と前記基板との間の電圧をスイープさせ、前記空乏状態が形成された後、前記スイープ電源の電圧のスイープを停止させるステップと、
(c)前記ステップ(b)の間に、前記容量測定器によって前記ゲート電極と前記基板との間に形成されるキャパシタの容量値を計測させるステップと、
(d)前記ステップ(b)の後、前記空乏状態から前記蓄積状態が形成されるようになるまで、前記スイープ電源によって前記ゲート電極と前記基板との間の電圧をスイープさせ、前記蓄積状態が形成された後、前記スイープ電源の電圧のスイープを停止させるステップと、
(e)前記ステップ(d)の間に、前記容量測定器によって前記ゲート電極と前記基板との間に形成されるキャパシタの容量値を計測させるステップと、
(f)前記ステップ(d)の後、前記蓄積状態から前記空乏状態が形成されるようになるまで、前記スイープ電源によって前記ゲート電極と前記基板との間の電圧を再度スイープさせ、前記空乏状態が形成された後、前記スイープ電源の電圧のスイープを停止させるステップと、
(g)前記ステップ(f)の間に、前記容量測定器によって前記ゲート電極と前記基板との間に形成されるキャパシタの容量値を計測させるステップと、
(h)前記ステップ(f)の後、前記光源によって前記半導体層と前記絶縁体層との間の界面に対して一定時間光照射を行わせるステップと、
(i)前記ステップ(h)の後、前記空乏状態から前記蓄積状態が形成されるようになるまで、前記スイープ電源によって前記ゲート電極と前記基板との間の電圧を再度スイープさせ、前記蓄積状態が形成された後、前記スイープ電源の電圧のスイープを停止させるステップと、
(j)前記ステップ(i)の間に、前記容量測定器によって前記ゲート電極と前記基板との間に形成されるキャパシタの容量値を計測させるステップと、
(k)前記ステップ(c)、(e)、(g)、(j)において計測されたキャパシタの容量値より、前記制御装置によって前記界面特性を推定させるステップと
を含むプログラム。 - 前記スイープ電源によって、前記ステップ(b)において、前記蓄積状態の電圧から前記空乏状態の電圧まで前記半導体層のバンドがフラットバンド状態になる第1のフラットバンド電圧を通るように電圧をスイープさせ、前記ステップ(d)において、前記空乏状態の電圧から前記蓄積状態の電圧まで前記半導体層のバンドがフラットバンド状態になる第2のフラットバンド電圧を通るように電圧をスイープさせ、前記ステップ(f)において、前記蓄積状態の電圧から前記空乏状態の電圧まで前記半導体層のバンドがフラットバンド状態になる第3のフラットバンド電圧を通るように電圧をスイープさせ、前記ステップ(i)において、前記空乏状態の電圧から前記蓄積状態の電圧まで前記半導体層のバンドがフラットバンド状態になる第4のフラットバンド電圧を通るように電圧をスイープさせる、請求項11に記載のプログラム。
- 前記ステップ(k)において、前記制御装置によって前記第2のフラットバンド電圧と前記第4のフラットバンド電圧とを比較させる、請求項12に記載のプログラム。
- 前記ステップ(k)において、前記制御装置によって前記比較した結果を使用して前記半導体層のバンドギャップの範囲における深い界面準位にトラップされた電荷の密度を推定させる、請求項13に記載のプログラム。
- 前記ステップ(h)において、前記光源によって前記半導体層のバンドギャップエネルギーまでのエネルギーを有する光子による光照射を行わせる、請求項11~14の何れか一項に記載のプログラム。
- 前記ステップ(h)において、前記光源によって小さいエネルギーを有する光子による光照射から大きいエネルギーを有する光子による光照射に向かってスイープさせるように光照射を行わせる、請求項15に記載のプログラム。
- 前記ステップ(a)~(g)、(i)~(k)においては、前記光源によって光照射を行わせない、請求項11~16の何れか一項に記載のプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018157105A JP7083112B2 (ja) | 2018-08-24 | 2018-08-24 | 半導体層と絶縁体層との界面特性の測定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018157105A JP7083112B2 (ja) | 2018-08-24 | 2018-08-24 | 半導体層と絶縁体層との界面特性の測定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020031171A JP2020031171A (ja) | 2020-02-27 |
JP7083112B2 true JP7083112B2 (ja) | 2022-06-10 |
Family
ID=69622814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018157105A Active JP7083112B2 (ja) | 2018-08-24 | 2018-08-24 | 半導体層と絶縁体層との界面特性の測定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7083112B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102370795B1 (ko) * | 2020-03-25 | 2022-03-07 | 고려대학교 산학협력단 | 반도체 소자에 트랩이 미치는 영향을 예측하는 트랩 분석 모델링 시스템 및 그 동작 방법 |
CN111693850B (zh) * | 2020-06-17 | 2023-03-28 | 西安微电子技术研究所 | 一种芯片抗辐照性能的监控方法 |
KR102471047B1 (ko) * | 2020-12-11 | 2022-11-25 | 울산대학교 산학협력단 | 양자 커패시터의 산화물 두께를 고려한 표면트랩준위 추출 방법 |
WO2022124844A1 (ko) * | 2020-12-11 | 2022-06-16 | 울산대학교 산학협력단 | 양자 커패시터의 산화물 두께를 고려한 표면트랩준위 추출 방법 |
CN113921613B (zh) * | 2021-10-09 | 2023-06-30 | 西安电子科技大学 | 浮栅的高压Ga2O3金属氧化物半导体场效应管及制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001085484A (ja) | 1999-09-17 | 2001-03-30 | Denso Corp | 半導体のトラップ評価方法 |
CN103165666A (zh) | 2011-12-15 | 2013-06-19 | 财团法人交大思源基金会 | 半导体元件及其制作方法 |
US20140084344A1 (en) | 2012-09-21 | 2014-03-27 | Fujitsu Limited | Compound semiconductor device and method for manufacturing the same |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62132337A (ja) * | 1985-12-04 | 1987-06-15 | Jiesu:Kk | フオトキヤパシタンス法を用いたmis構造界面準位の検出方法 |
JP3671285B2 (ja) * | 1998-04-14 | 2005-07-13 | 大日本スクリーン製造株式会社 | 不純物量測定方法および装置 |
-
2018
- 2018-08-24 JP JP2018157105A patent/JP7083112B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001085484A (ja) | 1999-09-17 | 2001-03-30 | Denso Corp | 半導体のトラップ評価方法 |
CN103165666A (zh) | 2011-12-15 | 2013-06-19 | 财团法人交大思源基金会 | 半导体元件及其制作方法 |
US20140084344A1 (en) | 2012-09-21 | 2014-03-27 | Fujitsu Limited | Compound semiconductor device and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP2020031171A (ja) | 2020-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7083112B2 (ja) | 半導体層と絶縁体層との界面特性の測定方法 | |
US10074728B2 (en) | Semiconductor device | |
CN104871319B (zh) | 半导体结构以及凹槽形成蚀刻技术 | |
US7977254B2 (en) | Method of forming a gate insulator in group III-V nitride semiconductor devices | |
KR101523409B1 (ko) | 반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법 | |
US20170263701A1 (en) | Semiconductor device and manufacturing method of the same | |
JP6194516B2 (ja) | Mis型半導体装置 | |
JP2008010803A (ja) | 窒化物半導体電界効果トランジスタ | |
JP2014192493A5 (ja) | ||
US9484429B2 (en) | High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently and method for manufacturing the same | |
JP2016054250A (ja) | 半導体装置、製造方法、方法 | |
TWI597844B (zh) | Field effect transistor | |
Takashima et al. | Metal–oxide–semiconductor interface and dielectric properties of atomic layer deposited SiO2 on GaN | |
Basu et al. | Effects of Short-Term DC-Bias-Induced Stress on n-GaN/AlGaN/GaN MOSHEMTs With Liquid-Phase-Deposited $\hbox {Al} _ {2}\hbox {O} _ {3} $ as a Gate Dielectric | |
US10297456B2 (en) | Dielectric structures for nitride semiconductor devices | |
Chen et al. | Effective Suppression of Current Collapse in AlGaN/GaN HEMT With N 2 O Plasma Treatment Followed by High Temperature Annealing in N 2 Ambience | |
Mistele et al. | Incorporation of dielectric layers into the processing of III-nitride-based heterostructure field-effect transistors | |
JP5539846B2 (ja) | 評価方法、半導体装置の作製方法 | |
US9852925B2 (en) | Method of manufacturing semiconductor device | |
Gupta et al. | Reverse breakdown studies of GaN MOSCAPs and their implications in vertical GaN power devices | |
JP5448530B2 (ja) | 電界効果トランジスタ | |
JP6515842B2 (ja) | 半導体装置 | |
Gregušová et al. | ZrO2/InAlN/GaN metal–oxide–semiconductor heterostructure field-effect transistors with InAlN barrier of different compositions | |
JP6432638B2 (ja) | 半導体装置の動作方法および設計方法 | |
WO2021172067A1 (ja) | 半導体装置及びその製造方法、電界効果トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210630 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220414 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220518 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220520 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7083112 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |