KR20200025981A - 열산화막 형성 방법 - Google Patents

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윤승복
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Abstract

본 발명은 열산화막 형성에 관한 것이다. 본 발명의 일측면에 따른 실시예는 실리콘카바이드 기반 파워반도체에서 열산화막을 형성하는 방법을 제공한다. 열산화막 형성 방법은, 산소 분위기에서 실리콘카바이드 웨이퍼를 고온으로 열산화시켜서 열산화막을 성장시키는 단계 및 산소 분위기에서 상기 열산화막을 고온으로 열처리하는 단계를 포함할 수 있다.

Description

열산화막 형성 방법{Method of forming thermal oxidation layer}
본 발명은 열산화막 형성에 관한 것이다.
실리콘카바이드는 물성 특성상 실리콘에 비해 열산화막 성장이 상대적으로 느리다. 실리콘카바이드는 실리콘보다 약 30배 느린 열산화막 성장 속도를 갖는 것으로 알려져 있다. 따라서 실리콘카바이드 기반 파워반도체 제조시, 목표로 하는 두께로 열산화막을 성장시키는데는 상당한 시간이 소요된다. 따라서, 열산화를 통해 성장 가능한 열산화막의 두께가 실리콘에 비해 현저히 작다. 또한, 실리콘 반도체 제조시 사용되는 섭씨 1100도 이하의 열산화막 공정으로 실리콘카바이드 웨이퍼상에 열산화막을 성장시키면, 모스펫 문턱전압에 영향을 미치는 interface tap이 다량 발생할 확률이 높다. 이로 인해 열산화막의 품질이 낮아져 신뢰성이 감소된다.
본 발명은 고온 성장을 통해 실리콘카바이드 웨이퍼 상에서의 열산화막 성장 속도를 증가시키며, 고온 질화 열처리를 통해 열산화막의 품질을 개선하고자 한다.
본 발명의 일측면에 따른 실시예는 실리콘카바이드 기반 파워반도체에서 열산화막을 형성하는 방법을 제공한다. 열산화막 형성 방법은, 산소 분위기에서 실리콘카바이드 웨이퍼를 고온으로 열산화시켜서 열산화막을 성장시키는 단계 및 산소 분위기에서 상기 열산화막을 고온으로 열처리하는 단계를 포함할 수 있다.
일 실시예로, 상기 열산화막은 1350℃에서 30분 이하로 성장될 수 있다.
일 실시예로, 상기 열산화막은 1300℃에서 30분 이하로 열처리될 수 있다.
일 실시예로, 상기 열처리된 열산화막의 평균 계면 트랩 밀도는 3.1x1010 eV-1cm-2 일 수 있다.
일 실시예로, 상기 열처리된 열산화막의 평균 플랫밴드 전압은 1.92V일 수 있다.
일 실시예로, 상기 열처리된 열산화막의 평균 유효 산화막 전하 밀도 는 -4.51x1011 cm-2일 수 있다.
본 발명의 실시예에 따르면, 고온 성장을 통해 실리콘카바이드 웨이퍼 상에서의 열산화막 성장 속도가 크게 증가되며, 고온 질화 열처리를 통해 열산화막의 품질이 현저히 개선될 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 열산화막의 품질을 테스트하기 위한 MOS-Capacitor를 제작하는 공정을 예시적으로 도시한 도면이다.
도 2는 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 계면 트랩 밀도를 나타낸 그래프이다.
도 3은 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 전계-누설 전류 관계를 나타낸 그래프이다.
도 4는 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 VFB를 나타낸 그래프이다.
도 5는 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 Qeff를 나타낸 그래프이다.
도 6은 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 BH를 나타낸 그래프이다.
도 7은 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 Eox를 나타낸 그래프이다.
도 8은 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 Vth를 나타낸 그래프이다.
도 9는 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 전류-전압 특성을 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 이해를 돕기 위해, 일반적인 구조의 파워반도체 소자를 예를 들어 설명하지만, 본 발명은 파워반도체 장치에 한정되지 않는다.
도 1은 열산화막의 품질을 테스트하기 위한 MOS-Capacitor를 제작하는 공정을 예시적으로 도시한 도면이다.
MOS capacitor는, 제1 도전형 실리콘카바이드 기판, 제1 도전형 에피층, 열산화막, 및 애노드/캐소드 전극을 포함한다.
제1 도전형 실리콘카바이드 기판은, 약 4 도 오프각을 갖는 4H-SiC로 형성된다. 제1 도전형 에피층은, 제1 도전형 불순물 농도가 약 0.5x1016 cm-3 내지 약 1.0x1016 cm-3 인 실리콘카바이드를 제1 도전형 실리콘카바이드 기판 상부에 에피택셜 성장시켜 형성된다. 제1 도전형 에피층의 두께는, 약 10 um이다. 여기서 제1 도전형 불순물은 N일 수 있다.
비교를 위해서, 저온 열산화막과 고온 열산화막이 제1 도전형 에피층의 상부에 형성된다. 저온 열산화막은, Pyrogenic Re-oxidized SiO2이며, Dry O2+Wet 분위기에서 약 1150 ℃로 약 5 시간 동안 약 55 nm 두께로 형성된다. 고온 열산화막은, Dry O2 분위기에서 약 1350 ℃로 약 27 분 동안 약 57 nm 이하 두께로 형성된다.
비교를 위해서, 저온 열산화막과 고온 열산화막이 각각 저온 질화 열처리 및 고온 질화 열처리된다. 저온 열산화막(Case I)은, NO 분위기에서 약 1175 ℃로 3 시간 동안 열처리된다. 고온 열산화막은 2 개의 대조군으로 분리하여, 첫 번째 고온 열산화막(Case II)은, 고온 질화 열처리하지 않으며, 두 번째 고온 열산화막(Case III)은 NO 분위기에서 약 1300 ℃로 30 분 동안 열처리된다.
열산화막의 상부 및 제1 도전형 실리콘카바이드 기판의 하부에 금속으로 애노드 전극과 캐소드 전극을 형성한다.
상술한 공정을 통해서, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I), 고온 열산화 MOS-Capacitor(Case II), 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)가 준비된다. 웨이퍼 상에서 서로 상이한 위치에 형성된 복수의 MOS-Capacitor를 선택하여 측정된 전기적 특성은, 이하에서 도 2 내지 9를 참조하여 상세히 설명된다. 모든 측정은 상온에서 수행되었다.
저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)에서, 열산화막의 평균 두께는 약 54.1 nm이고 편차는 약 0.51 nm로, 열산화막 두께의 균일도가 약 1 %이하이다. 웨이퍼 상의 상이한 위치에 따라 측정된 데이터는 다음 표 1에 포함되어 있다.
측정위치 Tox [nm] VFB [V] Qeff [cm-2] Eox [MV/cm] BH[eV]
T1 54.44 1.34 -2.27x1011 7.8 2.58
T5 54.15 1.54 -3.08x1011 7.82 2.63
L2 54.90 2.04 -5.00x1011 7.59 2.66
L3 54.56 2.44 -6.63x1011 7.52 2.60
C5 53.22 2.64 -7.60x1011 7.35 2.65
C6 53.60 2.64 -7.54x1011 7.59 2.65
R1 53.75 2.34 -6.32x1011 7.11 2.69
R2 53.86 1.94 -4.70x1011 7.71 2.70
B2 54.48 2.53 -7.00x1011 7.55 2.87
B3 53.91 2.44 -6.70x1011 7.57 2.40
평균 54.09 2.19 -5.68x1011 7.56 2.64
균일도(%) 0.95 20.98 32.66 2.78 4.37
한편, 고온 열산화 MOS-Capacitor(Case II)에서, 열산화막의 평균 두께는 약 56.6 nm이고 편차는 약 0.75 nm로, 열산화막 두께의 균일도가 약 1 %이다. 웨이퍼 상의 상이한 위치에 따라 측정된 데이터는 다음 표 2에 포함되어 있다.
측정위치 Tox [nm] VFB [V] Qeff [cm-2] Eox [MV/cm] BH[eV]
T1 56.03 3.44 -10.4x1011 7.44 0.51
T5 56.40 3.34 -10.0x1011 6.77 8.29
L2 56.76 3.23 -9.52x1011 7.21 7.26
L3 55.95 3.23 -9.65x1011 7.22 0.51
C5 55.67 3.44 -10.5x1011 7.52 2.80
C6 56.20 3.34 -10.0x1011 6.37 0.18
R1 56.65 3.44 -10.3x1011 7.57 2.47
R2 56.75 3.44 -10.3x1011 7.45 0.24
B2 58.37 3.23 -9.25x1011 7.28 2.49
B3 56.84 3.23 -9.48x1011 7.05 9.09
평균 56.56 3.34 -9.95x1011 7.19 3.38
균일도(%) 1.33 2.97 4.47 5.21 103.45
한편, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)에서, 열산화막의 평균 두께는 약 57.0 nm이고 편차는 약 0.51 nm로, 열산화막 두께의 균일도가 약 1 %이하이다. 웨이퍼 상의 상이한 위치에 따라 측정된 데이터는 다음 표 3에 포함되어 있다.
측정위치 Tox [nm] VFB [V] Qeff [cm-2] Eox [MV/cm] BH[eV]
T1 57.55 2.23 -5.64x1011 7.14 2.68
T5 57.71 1.94 -4.54x1011 7.17 2.61
L2 56.89 2.04 -5.00x1011 7.1 2.69
L3 56.95 2.04 -4.98x1011 7.1 2.63
C5 55.87 2.04 -5.06x1011 7.1 2.71
C6 56.73 2.04 -4.99x1011 7.1 2.68
R1 57.15 1.64 -3.44x1011 7.29 2.70
R2 57.43 1.54 -3.05x1011 7.28 2.70
B2 57.03 1.83 -4.18x1011 7.11 2.66
B3 56.97 1.83 -4.19x1011 7.12 2.66
평균 57.03 1.92 -4.51x1011 7.15 2.67
균일도(%) 0.90 10.90 17.74 1.04 1.16
표 1 내지 표 3의 내용을 정리하면 다음 표 4와 같다.
대조군 열산화 조건 질화
열처리 조건		 에피층 농도[cm-3] 평균 두께 [nm] Dit [eV-1cm-2]
at 0.3 eV
Case I Dry O2+wet
1150 ℃, 5 시간 		1175 ℃,
3 시간		 1.7x1016 54.1 1.7x1011
Case II Dry O2
1350℃27 분		 - 4.2x1015 56.6 7.2x1011
Case III 1300 ℃,
30 분		 1.71x1016 57.0 3.1x1010
도 2는 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 계면 트랩 밀도 Dit를 나타낸 그래프이다.
계면 트랩 밀도 Dit는 고주파수 및 저주파수 커패시턴스-전압을 측정하여 획득될 수 있다. 계면 트랩 밀도 Dit는 유효 산화막 전하 밀도 Qeff와 연관되어 있다. 산화막 내에 존재하는 유효 산화막 전하가 많을수록 문턱 전압이 상승하게 된다. 샘플링 된 복수의 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)에서, Ec-Et 전위차가 증가함에 따라 계면 트랩 밀도 Dit가 감소하며, 모든 측정 위치에서 약 3x1011 eVcm-2 이하의 값을 가지는 것으로 측정되었다. 한편, 고온 열산화된 MOS-Capacitor(Case II)에서, Ec-Et 전위차가 증가함에 따라 계면 트랩 밀도 Dit가 감소하는 경향은 Case I과 유사하지만, Ec-Et 전위차가 상대적으로 작을 때의 계면 트랩 밀도 Dit는 최대 약 1.8x1012 eVcm-2까지 증가하는 것으로 측정되었다. 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)의 계면 트랩 밀도 Dit는, 모든 측정 위치에서 약 1x1011 eVcm-2 이하의 값을 가지는 것으로 측정되어, 양호한 수준임을 알 수 있다. 3개 대조군의 평균 계면 트랩 밀도 Dit는, Ec-Et 전위차가 0.3 eV일 때, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)가 약 1.7x1011eVcm-2, 고온 열산화된 MOS-Capacitor(Case II)가 약 7.2x1011eVcm-2, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)가 약 3.1x1011eVcm-2이다. Ec-Et 전위차가 상대적으로 작을수록, 즉, Ec(컨덕션밴드)에 가까울수록 트랩에너지 레벨이 낮으며, 특히, Ec-Et 전위차가 0.3 eV는 스위칭 주파수가 빠를 경우에 영향을 많이 주는 에너지 영역이다. 상대적으로 Ec-Et 전위차가 클 경우, 고속 스위칭에 미치는 영향이 작다. 평균 계면 트랩 밀도 Dit와는 별도로, 가장 낮은 계면 트랩 밀도 Dit는 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)에서 측정되었다. 따라서 고온 질화 열처리에 의해 열산화막의 계면 트랩 밀도 Dit가 크게 향상됨을 확인할 수 있다.
도 3은 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 전계-누설 전류 관계를 나타낸 그래프이다.
MOS-Capacitor는 MOSFET 게이트 구조를 간소화하여 제작한 것이다. 따라서 MOS-Capacitor의 누설 전류는, 열산화막의 내압을 측정하는데 이용될 수 있다. 도 3을 참조하면, 전계가 증가하더라도 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)와 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)의 누설 전류 특성이 균일하게 나타남을 알 수 있다. 반면, 고온 열산화된 MOS-Capacitor(Case II)의 경우, 상대적으로 낮은 전계에서도 누설 전류가 급격히 증가함을 알 수 있다. 상세하게, Case I에서, 전계가 약 8 MV/cm까지 증가할 때까지 거의 누설 전류는 발생하지 않으나, 전계가 약 8 MV/cm보다 커지면, 열산화막의 결함 등으로 인해 일부 측정 위치에서 누설 전류가 발생한다. Case I과 유사하게, Case III에서도, 전계가 약 8 MV/cm까지 증가할 때까지 거의 누설 전류는 발생하지 않으며, 전계가 약 8 MV/cm보다 커지더라도 모든 측정 위치에서 균일하게 누설 전류가 발생한다. 이는 Case III의 열산화막이 Case I의 열산화막과 실질적으로 동일한 안정성을 가짐을 나타낸다. 반면, Case II에서는, 약 6 MV/cm부터 누설 전류가 발생한다. 이는 열산화막 계면에서의 유효 산화막 전하 밀도 Qeff로 인해 Case II의 산화막 신뢰성이 Case I이나 Case III에 비해 상대적으로 떨어짐을 나타낸다. 따라서 고온 질화 열처리가 열산화막의 전기적 특성 향상에 유용함을 알 수 있다.
도 4는 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 VFB를 나타낸 그래프이다.
이상적인 MOSFET은, 게이트 전압이 0 V일 때, 반도체 대역의 에너지 준위가 평탄해지는 특성을 가진다. 하지만, 실제 MOSFET에서는 게이트 전압이 0 V이더라도 반도체 대역의 에너지 준위가 평탄해지지 않는다. 평탄하지 않은 에너지 준위를 평탄하게 하기 위해 인가되는 바이어스 전압이 플랫밴드 전압 VFB이다. 플랫밴드 전압 VFB이 낮을수록, 이상적인 MOSFET 게이트 특성을 가짐을 나타내며, 플랫밴드 전압 VFB이 낮아지면, VTH역시 낮아질 수 있다. 도 4를 참조하면, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)에서, 평균 플랫밴드 전압 VFB는 약 2.19 V이고 편차는 약 0.46 V로, 플랫밴드 전압 VFB의 균일도가 약 21 %이다. 한편, 고온 열산화 MOS-Capacitor(Case II)에서, 평균 플랫밴드 전압 VFB는 약 3.34 V이고 편차는 약 0.10V로, 플랫밴드 전압 VFB의 균일도가 약 3 %이다. 한편, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)에서, 평균 플랫밴드 전압 VFB는 약 1.92 V이고 편차는 약 0.21 V로, 플랫밴드 전압 VFB의 균일도가 약 11 %이다.
상기 측정 데이터로부터, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)의 플랫밴드 전압 VFB는, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)의 플랫밴드 전압 VFB보다 상당히 감소하였으며, 균일도 역시 크게 개선되었음을 알 수 있다.
도 5는 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 Qeff를 나타낸 그래프이다.
유효 산화막 전하 밀도 Qeff는 열산화막 내 유효 전하량을 나타낸다. 게이트 산화막에 같은 전압을 인가하였을 때, 산화막의 유효 전하량이 많으면, 채널 반전층에 기여하는 전하량이 감소하게 되어, 채널 반전층이 감소하게 된다. 채널 반전층의 감소는 채널 저항을 증가시키는 요인이 될 수 있다. 도 5를 참조하면, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)에서, 평균 유효 산화막 전하 밀도 Qeff는 약 -5.68x1011 cm-2이고 편차는 약 1.86x1011 cm-2로, 유효 산화막 전하 밀도 Qeff의 균일도는 약 33%이다. 한편, 고온 열산화 MOS-Capacitor(Case II)에서, 평균 유효 산화막 전하 밀도 Qeff는 약 -9.95x1011 cm-2이고 편차는 약 0.44 x1011 cm-2로, 유효 산화막 전하 밀도 Qeff의 균일도는 약 4 %이다. 한편, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)에서, 평균 유효 산화막 전하 밀도 Qeff는 약 -4.51x1011 cm-2이고 편차는 약 0.79x1011 cm-2로, 유효 산화막 전하 밀도 Qeff의 균일도는 약 18 %이다.
상기 측정 데이터로부터, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)의 유효 산화막 전하 밀도 Qeff는, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)의 유효 산화막 전하 밀도 Qeff보다 감소하였으며, 균일도 역시 크게 개선되었음을 알 수 있다.
도 6은 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 BH를 나타낸 그래프이다.
도 6을 참조하면, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)에서, 평균 장벽 높이 BH는 약 2.64 eV이고 편차는 0.12 eV로, 장벽 높이 BH의 균일도는 약 4%이다. 한편, 고온 열산화 MOS-Capacitor(Case II)에서, 평균 장벽 높이 BH는 약 3.38 eV이고 편차는 3.50 eV로, 장벽 높이 BH의 균일도는 약 103%이다. 한편, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)에서, 평균 장벽 높이 BH는 약 2.67 eV이고 편차는 0.03 eV로, 장벽 높이 BH의 균일도는 약 1%이다.
상기 측정 데이터로부터, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)의 장벽 높이 BH는, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)의 장벽 높이 BH보다 증가하였으며, 균일도 역시 개선되었음을 알 수 있다.
도 7은 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 Eox를 나타낸 그래프이다.
도 7을 참조하면, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)에서, 평균 산화막 파괴 전계 강도 Eox는 7.56 MV/cm이고 편차는 0.21 MV/cm로, 산화막 파괴 전계 강도 Eox의 균일도는 약 3 % 이하이다. 한편, 고온 열산화 MOS-Capacitor(Case II)에서, 평균 산화막 파괴 전계 강도 Eox는 7.19 MV/cm이고 편차는 0.37 MV/cm로, 산화막 파괴 전계 강도 Eox의 균일도는 약 5 %이다. 한편, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)에서, 평균 산화막 파괴 전계 강도 Eox는 7.15 MV/cm이고 편차는 0.07 MV/cm로, 산화막 파괴 전계 강도 Eox의 균일도는 약 1 %이다.
상기 측정 데이터로부터, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)의 산화막 파괴 전계 강도 Eox는, 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)의 장벽 높이 BH보다 다소 감소하였지만, 균일도는 개선되었음을 알 수 있다.
도 8은 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 Vth를 나타낸 그래프이다.
문턱 전압 Vth는 10 위치(B2, B3, C5, C6, L2, L3, R1, R2, T1, T5)에서 측정된 계면 트랩 밀도 Dit를 적용하여 산출된 값이다. 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)는 약 8 내지 약 10 V의 게이트 전압에 의해 턴온 되며, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)는 약 10V의 게이트 전압에 의해 턴온된다. 이에 반해, 고온 열산화 MOS-Capacitor(Case II)는, 약 12 V의 게이트 전압에 의해 턴온되어, 문턱 전압이 Case I과 Case III에 비해 약 2 V 높음을 알 수 있다. 계면 트랩 밀도 Dit가 증가하면 문턱 전압 Vth가 증가하며, 상대적으로 높은 문턱 전압 Vth는 MOSFET의 스위칭 특성 저하 및 효율에 영향을 미친다. 즉, 계면 트랩 밀도 Dit는 MOSFET의 스위칭 속도에 영향을 줄 수 있다.
도 9는 저온 열산화-저온 질화 열처리, 고온 열산화, 고온 열산화-고온 질화 열처리된 MOS-Capacitor의 전류-전압 특성을 나타낸 그래프이다.
전류-전압 특성 ID-VD는 10 위치(B2, B3, C5, C6, L2, L3, R1, R2, T1, T5)에서 측정된 계면 트랩 밀도 Dit를 적용하여 산출된 값으로서, 단위 파워반도체 소자당 전류를 나타낸다. 저온 열산화-저온 질화 열처리된 MOS-Capacitor(Case I)는 약 10 V의 게이트 전압에서 최대 약 30 uA/um의 전류를 흘릴 수 있으며, 고온 열산화-고온 질화 열처리된 MOS-Capacitor(Case III)는 약 10 V의 게이트 전압에서 최대 약 27 uA/um의 전류를 흘릴 수 있다. 이에 반해, 고온 열산화 MOS-Capacitor(Case II)는, 약 10 V의 게이트 전압에서 최대 약 23 uA/um의 전류를 흘릴 수 있어서, Case I에 비해 약 25 % 및 Case III에 비해 약 15 % 정도 적은 전류를 흘릴 수 있음을 알 수 있다. 고온 열산화 MOS-Capacitor(Case II)는 Case I과 Case III에 비해 상대적으로 높은 유효 산화막 전하 밀도 Qeff와 문턱 전압 Vth를 가지므로, 이는 채널 이동도를 감소시키고 온 저항을 증가시켜서 전류 특성을 상대적으로 저하시키는 결과를 초래한다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (6)

  1. 실리콘카바이드 기반 파워반도체에서 열산화막을 형성하는 방법에 있어서,
    산소 분위기에서 실리콘카바이드 웨이퍼를 고온으로 열산화시켜서 열산화막을 성장시키는 단계; 및
    산소 분위기에서 상기 열산화막을 고온으로 열처리하는 단계를 포함하는 열산화막 형성 방법.
  2. 청구항 1에 있어서, 상기 열산화막은 1350 ℃에서 27 분 이하로 성장되는 열산화막 형성 방법.
  3. 청구항 1에 있어서, 상기 열산화막은 1300 ℃에서 30 분 이하로 열처리되는 열산화막 형성 방법.
  4. 청구항 1에 있어서, 상기 열처리된 열산화막의 평균 계면 트랩 밀도는 3.1*1010 eV-1cm-2 인 열산화막 형성 방법.
  5. 청구항 1에 있어서, 상기 열처리된 열산화막의 평균 플랫밴드 전압은 1.92V인 열산화막 형성 방법.
  6. 청구항 1에 있어서, 상기 열처리된 열산화막의 평균 유효 산화막 전하 밀도 는 -4.51x1011 cm-2인 열산화막 형성 방법.
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