KR20220158111A - 적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법 - Google Patents

적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법 Download PDF

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마성운
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Abstract

적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법이 제공된다. 본 발명의 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3)을 포함한다. 이에 의하면, 신뢰성이 우수할 뿐만 아니라, 성능 또한 우수하다.

Description

적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법{dielectric composition for multilayer ceramic capacitor, multilayer ceramic capacitor comprising the same and manufacturing method thereof}
본 발명은 적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 신뢰성이 우수할 뿐만 아니라, 성능 또한 우수한 적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법에 관한 것이다.
커패시터, 인덕터, 압전 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 통상적으로 내부 전극용 페이스트와 유전체층용 페이스트를 시트법이나 인쇄법 등에 의해 적층하고 동시 소성하여 제조된다.
종래의 적층 세라믹 고용량 커패시터 등에 이용되는 유전체 재료는 티탄산바륨(BaTiO3)에 기초한 강유전체 재료로서 상온에서 높은 유전율을 가지면서 손실율(Dissipation Factor)이 비교적 작고 절연 저항 특성이 우수한 특징이 있다.
그러나, 자동차의 전자제어의 진화와 같이 세라믹 재료를 사용하는 전자부품의 성능 및 신뢰성에 대한 요구가 높아지고 있으며, 기존에 사용되던 티탄산바륨(BaTiO3)에 기초한 유전체 재료는 진화되는 전자부품의 신뢰성 보증되지 않았을 뿐만 아니라, 우수한 성능 또한 보증되지 않은 문제가 있었다.
또한, 기존의 일반적인 적층 세라믹 고용량 커패시터를 제조하는 방법에 있어서도 진화되는 전자부품의 신뢰성 보증되지 않았을 뿐만 아니라, 우수한 성능 또한 보증되지 않은 문제가 있었다.
한국공개특허공보 제10-2018-0038429호
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 수명에 대한 신뢰성이 우수한 적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 낮은 등가직렬저항과 누설전류를 가질 뿐만 아니라, 높은 품질계수와 직류절연저항을 가지는 적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법을 제공하는데 또 다른 목적이 있다.
상술한 과제를 해결하기 위하여 본 발명은 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3)을 포함하는 적층 세라믹 커패시터용 유전체 조성물을 제공한다.
또한, 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)을 포함할 수 있다.
또한, 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)을 1 : 2 ~ 6 몰비로 포함할 수 있다.
또한, 유전체 조성물은 바륨계 화합물 100 몰부에 대하여, 산화가돌리늄(Gd2O3) 2 ~ 6 몰부, 망간산화물(Mn3O4) 분말 0.01 ~ 1 몰부 및 탄산마그네슘(MgCO3) 2 ~ 6 몰부를 포함할 수 있다.
또한, 유전체 조성물은 하기 조건 (1) 내지 (3)을 만족할 수 있다.
(1) D10 ≤ 60nm
(2) 150nm ≤ D50 ≤ 350nm
(3) D90 ≤ 2,000nm
상기 조건 (1) 내지 (3)에 있어서, D10, D50 및 D90은 각각 유전체 조성물 입도의 체적누적분포에서 최대 값에 대하여 10%, 50%, 90%에 해당하는 입도를 말한다.
한편, 본 발명은 세라믹 몸체와 내부전극이 교대로 적층된 커패시터 본체 및 커패시터 본체의 외부면에 형성되며, 내부전극과 전기적으로 연결되는 외부전극을 포함하는 적층 세라믹 커패시터를 제공한다.
또한, 세라믹 몸체는 본 발명의 유전체 조성물이 소결된 것일 수 있다.
나아가, 본 발명은 적층 세라믹 커패시터용 유전체 조성물을 준비하는 제1단계, 유전체 조성물에 바인더 및 유기용매를 혼합하여 세라믹 슬러리를 제조하는 제2단계, 세라믹 슬러리를 캐스팅(casting)하여 세라믹 그린시트를 형성하는 제3단계, 세라믹 그린시트의 일면에 내부전극을 인쇄하고, 이를 복수매 적층하여 그린칩을 제조하는 제4단계, 그린칩에 탈지 공정 및 소결 공정을 수행하여 커패시터 본체를 제조하는 제5단계 및 커패시터 본체의 외부면에 내부전극과 전기적으로 연결되는 외부전극을 인쇄하여 적층 세라믹 커패시터를 제조하는 제6단계를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
또한, 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3)이 혼합된 것일 수 있다.
또한, 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)이 1 : 2 ~ 6 몰비로 혼합된 것일 수 있다.
또한, 유전체 조성물은 바륨계 화합물 100 몰부에 대하여, 산화가돌리늄(Gd2O3) 2 ~ 6 몰부, 망간산화물(Mn3O4) 분말 0.01 ~ 1 몰부 및 탄산마그네슘(MgCO3) 2 ~ 6 몰부로 혼합된 것일 수 있다.
또한, 적층 세라믹 커패시터의 제조방법의 제2단계는 유전체 조성물에 바인더 및 유기용매를 혼합하고, 분쇄한 후, 탈포 및 에이징 공정을 수행하여 하기 조건 (1) 내지 (3)을 만족하고, 100 ~ 500 cps의 점도를 가지는 세라믹 슬러리를 제조하는 것일 수 있다.
(1) D10 ≤ 60nm
(2) 150nm ≤ D50 ≤ 350nm
(3) D90 ≤ 2,000nm
상기 조건 (1) 내지 (3)에 있어서, D10, D50 및 D90은 각각 세라믹 슬러리 입도의 체적누적분포에서 최대 값에 대하여 10%, 50%, 90%에 해당하는 입도를 말한다.
또한, 바인더는 폴리비닐부티랄(Polyvinyl butyral), 에틸셀룰로즈(Ethyl cellulose), 폴리비닐알코올(Polyvinyl Alcohol) 및 아크릴(acryl) 중에서 선택된 1종 이상을 포함할 수 있다.
본 발명의 적층 세라믹 커패시터용 유전체 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이의 제조방법에 의하면, 수명에 대한 신뢰성이 우수할 뿐만 아니라, 등가직렬저항과 누설전류가 낮고, 품질계수와 직류절연저항이 높다.
도 1은 실시예 1에서 제조된 적층 세라믹 커패시터와 Murata사의 적층 세라믹 커패시터인 X7R의 30kHz, 100kHz, 300kHz의 주파수에서 리플 전류에 대한 온도를 각각 나타낸 그래프,
도 2는 실시예 1에서 제조된 적층 세라믹 커패시터와 Murata사의 적층 세라믹 커패시터인 X7R의 주파수에 대한 등가직렬저항을 각각 나타낸 그래프,
도 3은 실시예 1에서 제조된 적층 세라믹 커패시터와 Murata사의 적층 세라믹 커패시터인 X7R의 주파수에 대한 품질계수를 각각 나타낸 그래프,
도 4는 실시예 1에서 제조된 적층 세라믹 커패시터와 Murata사의 적층 세라믹 커패시터인 X7R의 150℃의 고온에서의 시간에 대한 직류절연저항을 각각 나타낸 그래프,
도 5는 실시예 1에서 제조된 적층 세라믹 커패시터와 Murata사의 적층 세라믹 커패시터인 X7R의 150℃의 고온에서의 전압에 대한 누설전류를 나타낸 그래프,
도 6은 실시예 1에서 제조된 적층 세라믹 커패시터와 Murata사의 적층 세라믹 커패시터인 X7R의 DC 바이어스의 전압 증가에 대한 단자기발생용량 변화량을 각각 나타낸 그래프, 그리고,
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 세부구성을 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 도 7에 도시된 바와 같이 세라믹 몸체(111)와 내부전극(121, 122)이 교대로 적층된 커패시터 본체(110) 및 내부전극(121, 122)과 전기적으로 연결되는 외부전극(131, 132)을 포함할 수 있다. 달리 말하면, 커패시터 본체(110)의 외부면 또는 양 단부에는 커패시터 본체(110)의 내부에 교대로 배치된 제1 및 제2 내부 전극(121, 122)과 각각 도통, 달리 말하면 전기적으로 연결되는 제1 및 제2 외부 전극(131, 132)이 형성될 수 있다.
커패시터 본체(110)의 형상에는 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 설계될 수 있다. 일 예로서, 길이 0.5 ∼ 8.0mm, 폭 0.5 ~ 8.0mm, 두께 0.2 ~ 5.0mm의 치수를 가지도록 설계될 수 있다.
세라믹 몸체(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경 가능하며, 본 발명의 일 실시예에서 세라믹 몸체(111)의 두께는 장당 5 ~ 100㎛, 바람직하게는 15 ~ 50㎛일 수 있다. 너무 얇은 두께의 세라믹 몸체(111)는 한 장 내에 존재하는 결정립 수가 작아 신뢰성에 나쁜 영향을 미치기 때문에 세라믹 몸체(111)의 두께는 5㎛ 이상일 수 있다.
내부전극(121, 122)은 각 단면이 커패시터 본체(110)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다.
외부전극(131, 132)은 커패시터 본체(110)의 양 단부에 형성되고, 내부전극(121, 122)의 노출 단면에 전기적으로 연결되어 커패시터 회로를 구성한다.
내부전극(121, 122)에 함유되는 도전성 재료는 특별히 한정되지 않지만, 바람직하게는 니켈(Ni)이 주성분으로 포함할 수 있다.
내부전극(121, 122)의 두께는 용도 등에 따라 적절히 설계될 수 있으며, 본 발명의 일 실시예에서 내부전극(121, 122)의 두께는 0.1 ~ 50㎛, 바람직하게는 0.1 ~ 10㎛일 수 있다.
외부전극(131, 132)에 함유되는 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni), 구리(Cu), 또는 이들 합금을 주성분으로 포함할 수 있다.
한편, 세라믹 몸체(111)는 후술할 본 발명의 적층 세라믹 커패시터용 유전체 조성물이 소결된 것일 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3) 중에서 선택된 1종 이상을 포함할 수 있고, 바람직하게는 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3)을 포함할 수 있다.
구체적으로, 본 발명의 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물 100 몰부에 대하여, 산화가돌리늄 2 ~ 6 몰부, 바람직하게는 3 ~ 5 몰부, 더욱 바람직하게는 3.5 ~ 4.5 몰부를 포함할 수 있고, 만일 산화가돌리늄이 2 몰부 미만으로 포함하면 온도 및 DC 바이어스(bias) 등의 특성이 저하되는 문제가 있을 수 있고, 6 몰부를 초과하여 포함하면 유전체 조성물이 소결되지 않는 문제가 있을 수 있다.
또한, 본 발명의 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물 100 몰부에 대하여, 망간산화물 0.01 ~ 1 몰부, 바람직하게는 0.05 ~ 0.5 몰부, 더욱 바람직하게는 0.07 ~ 0.13 몰부를 포함할 수 있고, 만일 망간산화물이 0.01 몰부 미만으로 포함하면 신뢰성이 저하되는 문제가 있을 수 있고, 1 몰부를 초과하여 포함하면 특성이 저하되는 문제가 있을 수 있다.
또한, 본 발명의 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물 100 몰부에 대하여, 탄산마그네슘 2 ~ 6 몰부, 바람직하게는 3 ~ 5 몰부, 더욱 바람직하게는 3.5 ~ 4.5 몰부를 포함할 수 있고, 만일 탄산마그네슘이 2 몰부 미만으로 포함하면 온도 특성이 만족하지 못하는 문제가 있을 수 있고, 6 몰부를 초과하여 포함하면 소체의 유전율이 저하되는 문제가 있을 수 있다.
한편, 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3) 중에서 선택된 1종 이상을 포함할 수 있고, 바람직하게는 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)을 포함할 수 있다.
이 때, 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)을 1 : 2 ~ 6 몰비, 바람직하게는 1 : 3 ~ 5 몰비, 더욱 바람직하게는 1 : 3.5 ~ 4.5 몰비로 포함할 수 있으며, 만일 몰비가 1 : 2 미만이면 소체가 미소성되는 문제가 있을 수 있고, 1 : 6을 초과하면 온도 및 DC 바이어스(bias) 등의 특성이 저하되는 문제가 있을 수 있다.
나아가, 본 발명의 적층 세라믹 커패시터용 유전체 조성물은 하기 조건 (1) 내지 (3)을 만족할 수 있고, 만일, 하기 조건 (1) 내지 (3)을 만족하지 못한다면 소결 후 균일한 그레인 사이즈 확보에 어려움이 따르는 문제가 있을 수 있다.
(1) D10 ≤ 60nm, 바람직하게는 1nm ≤ D10 ≤ 50nm, 더욱 바람직하게는 3nm ≤ D10 ≤ 50nm
(2) 150nm ≤ D50 ≤ 350nm, 바람직하게는 200nm ≤ D50 ≤ 300nm, 더욱 바람직하게는 220nm ≤ D50 ≤ 280nm
(3) D90 ≤ 2,000nm, 바람직하게는 500nm ≤ D90 ≤ 1,500nm, 더욱 바람직하게는 700nm ≤ D90 ≤ 1,000nm
상기 조건 (1) 내지 (3)에 있어서, D10, D50 및 D90은 각각 본 발명의 적층 세라믹 커패시터용 유전체 조성물 입도의 체적누적분포에서 최대 값에 대하여 10%, 50%, 90%에 해당하는 입도를 말한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법은 제1단계 내지 제6단계를 포함한다.
먼저, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법의 제1단계는 적층 세라믹 커패시터용 유전체 조성물을 준비할 수 있다. 준비한 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3) 중에서 선택된 1종 이상이 혼합된 것일 수 있고, 바람직하게는 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3)이 혼합된 것일 수 있다. 구체적으로, 본 발명의 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물 100 몰부에 대하여, 망간산화물 0.01 ~ 1 몰부, 바람직하게는 0.05 ~ 0.5 몰부, 더욱 바람직하게는 0.07 ~ 0.13 몰부, 탄산마그네슘 2 ~ 6 몰부, 바람직하게는 3 ~ 5 몰부, 더욱 바람직하게는 3.5 ~ 4.5 몰부 및 탄산마그네슘 2 ~ 6 몰부, 바람직하게는 3 ~ 5 몰부, 더욱 바람직하게는 3.5 ~ 4.5 몰부로 혼합된 것일 수 있다. 또한, 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)이 혼합된 것일 수 있고, 바람직하게는 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)을 1 : 2 ~ 6 몰비, 바람직하게는 1 : 3 ~ 5 몰비, 더욱 바람직하게는 1 : 3.5 ~ 4.5 몰비로 혼합된 것일 수 있다.
다음으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법의 제2단계는 제1단계에서 준비한 적층 세라믹 커패시터용 유전체 조성물에 바인더 및 유기용매를 혼합하여 세라믹 슬러리를 제조할 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법의 제2단계는 제1단계에서 준비한 적층 세라믹 커패시터용 유전체 조성물에 바인더 및 유기용매를 혼합하고, 분쇄한 후, 탈포(defoamation) 및 에이징(aging) 공정을 수행하여 하기 조건 (1) 내지 (3)을 만족하고, 100 ~ 500 cps, 바람직하게는 200 ~ 400 cps의 점도를 가지는 세라믹 슬러리를 제조할 수 있다. 만일, 점도가 100 cps 미만이거나, 500 cps를 초과하면 시트 제작 공정에 어려움이 따르는 문제가 있을 수 있다.
(1) D10 ≤ 60nm, 바람직하게는 1nm ≤ D10 ≤ 50nm, 더욱 바람직하게는 3nm ≤ D10 ≤ 50nm
(2) 150nm ≤ D50 ≤ 350nm, 바람직하게는 200nm ≤ D50 ≤ 300nm, 더욱 바람직하게는 220nm ≤ D50 ≤ 280nm
(3) D90 ≤ 2,000nm, 바람직하게는 500nm ≤ D90 ≤ 1,500nm, 더욱 바람직하게는 700nm ≤ D90 ≤ 1,000nm
상기 조건 (1) 내지 (3)에 있어서, D10, D50 및 D90은 세라믹 슬러리 입도의 체적누적분포에서 최대 값에 대하여 10%, 50%, 90%에 해당하는 입도를 말한다.
제2단계에서 사용되는 바인더는 폴리비닐부티랄(Polyvinyl butyral), 에틸셀룰로즈(Ethyl cellulose), 폴리비닐알코올(Polyvinyl Alcohol) 및 아크릴(acryl) 중에서 선택된 1종 이상을 포함할 수 있고, 바람직하게는 폴리비닐부티랄 및 아크릴(acryl) 중에서 선택된 1종 이상을 포함할 수 있으며, 더욱 바람직하게는 폴리비닐부티랄을 포함할 수 있다. 또한, 제2단계에서 사용되는 바인더는 제1단계에서 준비한 적층 세라믹 커패시터용 유전체 조성물 100 중량부에 대하여 3 ~ 20 중량부, 바람직하게는 6 ~ 11 중량부, 더욱 바람직하게는 7 ~ 10 중량부로 혼합될 수 있다.
제2단계에서 사용되는 유기용매는 당업계에서 유기용매로 사용되는 유기용매이면 무엇이든 포함하여 사용할 수 있고, 바람직하게는 에탄올, 톨루엔, 메틸에틸케톤 및 크실렌 중에서 선택된 1종 이상을 포함할 수 있다. 또한, 제2단계에서 사용되는 유기용매는 제1단계에서 준비한 적층 세라믹 커패시터용 유전체 조성물 100 중량부에 대하여 45 ~ 95 중량부, 바람직하게는 55 ~ 85 중량부, 더욱 바람직하게는 65 ~ 75 중량부로 혼합될 수 있다.
또한, 제2단계에서 분쇄는 당업계에서 일반적으로 수행할 수 있는 분쇄 공정이면 무엇이든 수행할 수 있고, 일 예로서 볼 밀링(ball milling)을 통해 수행할 수 있으며, 사용되는 볼로서는 0.1 ~ 0.5mm의 지르코니아 비드를 이용할 수 있다.
또한, 제2단계에서 탈포 및 에이징 공정은 당업계에서 일반적으로 수행할 수 있는 탈포 및 에이징 공정이면 무엇이든 수행할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법의 제3단계는 제2단계에서 제조한 세라믹 슬러리를 캐스팅(casting)하여 세라믹 그린시트를 형성할 수 있다. 구체적으로, 캐스팅(casting)은 당업계에서 일반적으로 수행할 수 있는 캐스팅 공정이면 무엇이든 수행할 수 있고, 일 예로서 PET 필름 상에 적하하고, 콤마롤 방식의 캐스팅기를 이용해 세라믹 그린시트를 형성할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법의 제4단계는 제3단계에서 형성한 세라믹 그린시트의 일면에 내부전극을 인쇄하고, 이를 복수매 적층하여 그린칩을 제조할 수 있다. 이 때, 내부전극으로서는 Ni를 주성분으로 포함하는 도전성 페이스트를 사용할 수 있으며, 인쇄는 당업계에서 일반적으로 수행할 수 있는 인쇄 공정이면 무엇이든 수행할 수 있고, 일 예로서 스크린 프린트법을 수행하여 인쇄할 수 있다. 또한, 세라믹 그린시트는 5 ~ 200층, 바람직하게는 10 ~ 100층, 더욱 바람직하게는 10 ~ 60층, 더더욱 바람직하게는 20 ~ 50층, 더더더욱 바람직하게는 30 ~ 40층이 적층되어 있을 수 있다.
추가적으로, 복수매 적층 후에는 40 ~ 120℃, 바람직하게는 60 ~ 100℃의 온도로 열간 등압 성형(hot isostatic press)한 후, 소정의 치수로 절단한 후에 그린칩을 제조할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법의 제5단계는 제4단계에서 제조한 그린칩에 탈지 공정 및 소결 공정을 수행하여 커패시터 본체를 제조할 수 있다. 구체적으로, 제4단계는 2번의 탈지 공정과 1번의 소결 공정을 순차적으로 수행하여 커패시터 본체를 제조할 수 있으며, 일 예로서, 그린칩을 200 ~ 400℃, 바람직하게는 250 ~ 350℃의 온도 및 산화 분위기에서 60 ~ 300분, 바람직하게는 120 ~ 240분 동안 1차 탈지 공정(Debinding)을 수행하고, 800 ~ 1000℃, 바람직하게는 850 ~ 950℃의 온도 및 질소 분위기에서 30 ~ 120분, 바람직하게는 45 ~ 90분 동안 2차 탈지 공정을 수행한 후, 탈지 공정을 수행한 그린칩을 1000 ~ 1400℃, 바람직하게는 1100 ~ 1300℃의 온도 및 질소-수소 혼합가스 분위기에서 60 ~ 300분, 바람직하게는 120 ~ 240분 동안 소결하여 커패시터 본체를 제조할 수 있다. 탈지는 당업계에서 일반적으로 수행할 수 있는 탈지 공정이면 무엇이든 수행할 수 있고, 일 예로서 분위기 탈지로를 통해 수행할 수 있다.
또한, 소결은 당업계에서 일반적으로 수행할 수 있는 소결 공정이면 무엇이든 수행할 수 있고, 일 예로서 연속로를 통해 수행할 수 있다.
마지막으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법의 제6단계는 제5단계에서 제조한 커패시터 본체의 외부면 또는 양 단면에 내부전극과 전기적으로 연결되는 외부전극을 인쇄하여 적층 세라믹 커패시터를 제조할 수 있다. 이 때, 외부전극으로서는 Cu를 주성분으로 포함하는 도전성 페이스트를 사용할 수 있으며, 인쇄는 당업계에서 일반적으로 수행할 수 있는 인쇄 공정이면 무엇이든 수행할 수 있고, 일 예로서 디핑법을 수행하여 인쇄할 수 있다.
실시예 1 : 적층 세라믹 커패시터의 제조
(1) 바륨계 화합물 분말 100 몰부에 대하여, 산화가돌리늄(Gd2O3) 분말 4 몰부, 망간산화물(Mn3O4) 분말 0.1 몰부 및 탄산마그네슘(MgCO3) 4 몰부를 혼합한 적층 세라믹 커패시터용 유전체 조성물을 제조하였다. 이 때, 바륨계 화합물 분말로서 지르콘산바륨(BaZrO3) 분말 및 티탄산바륨(BaTiO3) 분말이 1 : 4 몰비로 혼합된 것을 사용하였다.
(2) 제조한 적층 세라믹 커패시터용 유전체 조성물에 바인더 및 유기용매를 혼합하고, 0.2mm의 지르코니아 비드를 이용한 볼 밀링(ball milling)을 수행하여 분쇄한 후, 탈포(defoamation) 및 에이징(aging) 공정을 수행하여, D10 45nm, D50 250nm, D90 900nm의 입도 및 300 cps의 점도를 가지는 세라믹 슬러리를 제조하였다. 이 때, 바인더로서 폴리비닐부티랄(Polyvinyl butyral)를 사용하였고, 유기용매로서 톨루엔을 사용하였으며, D10, D50 및 D90은 각각 세라믹 슬러리 입도의 체적누적분포에서 최대 값에 대하여 10%, 50%, 90%에 해당하는 입도를 말한다.
(3) 제조한 세라믹 슬러리는 PET 필름 상에 적하하고, 콤마롤 방식의 캐스팅기를 이용해 시트상으로 형성하여 30㎛의 두께를 가지는 세라믹 그린시트를 제조하였다.
(4) 제조한 세라믹 그린시트의 일면에 내부전극으로 사용되는 Ni를 주성분으로 포함하는 도전성 페이스트를 스크린 프린트법으로 인쇄한 후, 이를 복수매 적층하였다. 구체적으로, Ni를 주성분으로 포함하는 도전성 페이스트 영역이 대항전극을 형성하도록 번갈아 세라믹 그린시트를 적층하였으며, 이 후, 80℃의 온도로 열간 등압 성형(hot isostatic press)한 후, 소정의 치수로 절단하여, 그린칩을 제조하였다. 이 때, 세라믹 그린시트는 33층으로 적층하였으며, 대항전극의 면적은 20mm2이였다.
(5) 제조한 그린칩을 300℃의 온도 및 산화 분위기에서 120분 동안 1차 탈지 공정(Debinding)을 수행하고, 900℃의 온도 및 질소 분위기에서 60분 동안 2차 탈지 공정을 수행하였다. 탈지 공정을 수행한 그린칩을 1200℃의 온도 및 질소-수소 혼합가스 분위기에서 120분동안 소결하여 커패시터 본체를 제조하였다.
(6) 제조한 커패시터 본체의 양 단면에 외부전극으로 사용된 Cu를 주성분으로 포함하는 도전성 페이스트를 디핑법으로 인쇄하고, 소부하여 내부전극과 전기적으로 접속된 외부전극을 갖는 외형 치수가 길이 5.7mm 폭 5.0mm, 두께 2.0mm인 적층 세라믹 커패시터를 제조하였다.
실험예 : 적층 세라믹 커패시터의 물성 측정
실시예 1에서 제조된 적층 세라믹 커패시터, Murata사의 적층 세라믹 커패시터인 X7R에 대해서 하기와 같은 측정 조건으로 물성을 측정하였다.
① Input : 함수발생기(Function generator)
② Amplifier : DC ~ 1MHz, 약 3 ~ 4A, CV Type
③ Output : 오실로스코프(oscilloscope), 전류 프로브(current probes)
④ 기타 : 열전대, 온도측정 프로그램
실험예 1 : 30kHz, 100kHz, 300kHz의 주파수에서 리플 전류에 대한 온도 측정
실시예 1에서 제조된 적층 세라믹 커패시터(=X7T)와 Murata사의 적층 세라믹 커패시터인 X7R(= 티탄산바륨(BaTiO3) 100 몰부에 대하여, 마그네슘(Mg) 3.9 ~ 9.0 몰부, 가돌리늄(Gd) 11.3 ~ 14.7 몰부, 지르코늄(Zr) 10.3 ~ 14.1 몰부, 망간(Mz) 1.5 ~ 2.8몰부, 칼슘(Ca) 29.3 ~ 32.3 몰부 및 규소(Si) 4.4 ~ 8.2 몰부로 포함하는 조성을 가짐)의 30kHz, 100kHz, 300kHz의 주파수에서 리플 전류에 대한 온도를 각각 측정하였으며, 이에 대한 측정 값을 표 1에 나타내었고, 측정 그래프를 도 1에 도시하였다. 표 1 및 도 1을 참조하면, 실시예 1에서 제조된 적층 세라믹 커패시터는 Murata사의 적층 세라믹 커패시터인 X7R 보다 낮은 온도를 보여 수명에 대한 신뢰성이 우수함을 확인할 수 있었다.
Figure pat00001
실험예 2 : 주파수에 대한 등가직렬저항(Equivalent Series Resistance, ESR)의 측정
실시예 1에서 제조된 적층 세라믹 커패시터(=AMO)와 Murata사의 적층 세라믹 커패시터인 X7R(=MURATA)의 주파수에 대한 등가직렬저항을 측정하였으며, 이에 대한 측정 그래프를 도 2에 도시하였다. 도 2를 참조하면, 실시예 1에서 제조된 적층 세라믹 커패시터는 Murata사의 적층 세라믹 커패시터인 X7R 보다 낮은 등가직렬저항을 가짐을 확인할 수 있었다.
실험예 3 : 주파수에 대한 품질계수(Q)의 측정
실시예 1에서 제조된 적층 세라믹 커패시터(=AMO)와 Murata사의 적층 세라믹 커패시터인 X7R(=MURATA)에 대한 품질계수를 측정하였으며, 이에 대한 측정 그래프를 도 3에 도시하였다. 도 3을 참조하면, 실시예 1에서 제조된 적층 세라믹 커패시터는 Murata사의 적층 세라믹 커패시터인 X7R 보다 높은 품질계수 값을 가짐을 확인할 수 있었다.
실험예 4 : 고온에서의 시간에 대한 직류절연저항(hot-IR)의 측정
실시예 1에서 제조된 적층 세라믹 커패시터(=AMO)와 Murata사의 적층 세라믹 커패시터인 X7R(=MURATA)의 150℃의 고온에서의 시간에 대한 직류절연저항을 측정하였으며, 이에 대한 측정 그래프를 도 4에 도시하였다. 도 4를 참조하면, 실시예 1에서 제조된 적층 세라믹 커패시터는 Murata사의 적층 세라믹 커패시터인 X7R 보다 높은 직류절연저항을 보여 우수한 신뢰성을 가짐을 확인할 수 있었다.
실험예 5 : 고온에서의 전압에 대한 누설전류(IL)의 측정
실시예 1에서 제조된 적층 세라믹 커패시터(=AMO)와 Murata사의 적층 세라믹 커패시터인 X7R(=MURATA)의 150℃의 고온에서의 전압에 대한 누설전류를 측정하였으며, 이에 대한 측정 그래프를 도 5에 도시하였다. 도 5를 참조하면, 실시예 1에서 제조된 적층 세라믹 커패시터는 Murata사의 적층 세라믹 커패시터인 X7R 보다 낮은 누설전류를 보여 우수한 신뢰성을 가짐을 확인할 수 있었다.
실험예 6 : DC 바이어스에 대한 단자기발생용량 변화량(△Cp)의 측정
실시예 1에서 제조된 적층 세라믹 커패시터(=X7T)와 Murata사의 적층 세라믹 커패시터인 X7R의 DC 바이어스의 전압 증가에 대한 단자기발생용량 변화량을 측정하였으며, 이에 대한 측정 그래프를 도 6에 도시하였다. 도 6을 참조하면, 실시예 1에서 제조된 적층 세라믹 커패시터는 Murata사의 적층 세라믹 커패시터인 X7R 보다 DC 바이어스 특성이 우수함을 확인할 수 있었다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
110 : 커패시터 본체
111 : 세라믹 몸체
121 : 제1 내부전극
122 : 제2 내부전극
131 : 제1 외부전극
132 : 제2 외부전극

Claims (10)

  1. 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3)을 포함하고,
    상기 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터용 유전체 조성물.
  2. 제1항에 있어서,
    상기 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)을 1 : 2 ~ 6 몰비로 포함하는 것을 특징으로 하는 적층 세라믹 커패시터용 유전체 조성물.
  3. 제1항에 있어서,
    상기 유전체 조성물은 바륨계 화합물 100 몰부에 대하여, 산화가돌리늄(Gd2O3) 2 ~ 6 몰부, 망간산화물(Mn3O4) 분말 0.01 ~ 1 몰부 및 탄산마그네슘(MgCO3) 2 ~ 6 몰부를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터용 유전체 조성물.
  4. 제1항에 있어서,
    상기 유전체 조성물은 하기 조건 (1) 내지 (3)을 만족하는 것을 특징으로 하는 적층 세라믹 커패시터용 유전체 조성물.
    (1) D10 ≤ 60nm
    (2) 150nm ≤ D50 ≤ 350 nm
    (3) D90 ≤ 2,000 nm
    상기 조건 (1) 내지 (3)에 있어서, D10, D50 및 D90은 각각 유전체 조성물 입도의 체적누적분포에서 최대 값에 대하여 10%, 50%, 90%에 해당하는 입도를 말한다.
  5. 제1항의 유전체 조성물이 소결된 세라믹 몸체와 내부전극이 교대로 적층된 커패시터 본체; 및
    상기 커패시터 본체의 외부면에 형성되며, 상기 내부전극과 전기적으로 연결되는 외부전극;
    을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 적층 세라믹 커패시터용 유전체 조성물을 준비하는 제1단계;
    상기 유전체 조성물에 바인더 및 유기용매를 혼합하여 세라믹 슬러리를 제조하는 제2단계;
    상기 세라믹 슬러리를 캐스팅(casting)하여 세라믹 그린시트를 형성하는 제3단계;
    상기 세라믹 그린시트의 일면에 내부전극을 인쇄하고, 이를 복수매 적층하여 그린칩을 제조하는 제4단계;
    상기 그린칩에 탈지 공정 및 소결 공정을 수행하여 커패시터 본체를 제조하는 제5단계; 및
    상기 커패시터 본체의 외부면에 내부전극과 전기적으로 연결되는 외부전극을 인쇄하여 적층 세라믹 커패시터를 제조하는 제6단계; 를 포함하고,
    상기 적층 세라믹 커패시터용 유전체 조성물은 바륨계 화합물, 산화가돌리늄(Gd2O3), 망간산화물(Mn3O4) 및 탄산마그네슘(MgCO3)이 혼합된 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
  7. 제6항에 있어서,
    상기 바륨계 화합물은 지르콘산바륨(BaZrO3) 및 티탄산바륨(BaTiO3)이 1 : 2 ~ 6 몰비로 혼합된 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
  8. 제6항에 있어서,
    상기 유전체 조성물은 바륨계 화합물 100 몰부에 대하여, 산화가돌리늄(Gd2O3) 2 ~ 6 몰부, 망간산화물(Mn3O4) 분말 0.01 ~ 1 몰부 및 탄산마그네슘(MgCO3) 2 ~ 6 몰부로 혼합된 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
  9. 제6항에 있어서,
    상기 제2단계는 유전체 조성물에 바인더 및 유기용매를 혼합하고, 분쇄한 후, 탈포 및 에이징 공정을 수행하여 하기 조건 (1) 내지 (3)을 만족하고, 100 ~ 500 cps의 점도를 가지는 세라믹 슬러리를 제조하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
    (1) D10 ≤ 60nm
    (2) 150nm ≤ D50 ≤ 350 nm
    (3) D90 ≤ 2,000 nm
    상기 조건 (1) 내지 (3)에 있어서, D10, D50 및 D90은 각각 세라믹 슬러리 입도의 체적누적분포에서 최대 값에 대하여 10%, 50%, 90%에 해당하는 입도를 말한다.
  10. 제6항에 있어서,
    상기 바인더는 폴리비닐부티랄(Polyvinyl butyral), 에틸셀룰로즈(Ethyl cellulose), 폴리비닐알코올(Polyvinyl Alcohol) 및 아크릴(acryl) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
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