KR20220139968A - 반도체 가공 디바이스 - Google Patents

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징펑 웨이
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베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디.
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Abstract

웨이퍼를 가공하기 위한 반도체 가공 디바이스에 있어서, 반도체 가공 디바이스는 로드락 챔버(100); 이송 플랫폼(210)을 포함하는 복수의 디바이스 본체(200) - 이송 플랫폼(210)의 둘레 방향에는 적어도 2개의 반응 챔버(220)가 배치됨 - ; 및 웨이퍼를 임시 보관하기 위한 임시 보관 채널(300) - 임의의 인접한 2개의 디바이스 본체(200)는 임시 보관 채널(300)을 통해 연통됨 - 을 포함한다. 복수의 디바이스 본체(200) 중 하나는 로드락 챔버(100)와 연결된다. 이송 플랫폼(210)은 로드락 챔버(100)와 반응 챔버(220) 사이, 임시 보관 채널(300)과 로드락 챔버(100) 사이 및 임시 보관 채널(300)과 반응 챔버(220) 사이에서 웨이퍼를 이송할 수 있다. 상술한 해결책은 반도체 가공 디바이스의 생산능력이 비교적 낮은 문제를 해결할 수 있다.

Description

반도체 가공 디바이스
본 출원은 반도체 제조 기술 분야에 관한 것으로, 보다 상세하게는 반도체 가공 디바이스에 관한 것이다.
원자층 증착(Atomic Layer Deposition, ALD) 공정 및 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정은 반도체 가공 분야에서 널리 사용된다. 그러나 ALD 공정 및 CVD 공정에 사용되는 반도체 가공 디바이스는 웨이퍼 상에 구조가 비교적 어려운 홀과 트렌치를 가공하거나, 동일한 공정을 오랜 시간 동안 수행할 때, 예를 들어 비교적 두꺼운 박막(두께가 100Å 초과)을 증착해야 하는 경우, 소모되는 공정 시간이 비교적 길고 생산능력이 비교적 낮다.
본 출원은 반도체 가공 디바이스의 생산능력이 비교적 낮은 문제를 해결할 수 있는 반도체 가공 디바이스를 개시한다.
상술한 문제를 해결하기 위해, 본 출원은 이하의 기술적 해결책을 채택한다.
본 출원의 실시예는 웨이퍼를 가공하기 위한 반도체 가공 디바이스를 개시한다. 상기 반도체 가공 디바이스는,
로드락 챔버;
이송 플랫폼을 포함하는 복수의 디바이스 본체 - 상기 이송 플랫폼의 둘레 방향 상에는 적어도 2개의 반응 챔버가 배치됨 - ; 및
상기 웨이퍼를 임시 보관하기 위한 임시 보관 채널 - 임의의 인접한 2개의 상기 디바이스 본체는 상기 임시 보관 채널을 통해 연통됨 - 을 포함한다.
복수의 상기 디바이스 본체 중 하나는 상기 로드락 챔버와 연결된다. 상기 이송 플랫폼은 상기 로드락 챔버와 상기 반응 챔버 사이, 상기 임시 보관 채널과 상기 로드락 챔버 사이 및 상기 임시 보관 채널과 상기 반응 챔버 사이에서 상기 웨이퍼를 이송할 수 있다.
본 출원에서 채택하는 기술적 해결책은 이하의 유익한 효과를 구현할 수 있다.
본 출원 실시예에서 개시한 반도체 가공 디바이스는 반도체 가공 디바이스의 배치 방식을 조정하여 복수의 디바이스 본체를 중첩 결합한다. 즉, 임시 보관 채널을 이용해 인접한 두 디바이스 본체 사이를 연통시킨다. 각 디바이스 본체는 적어도 2개의 반응 챔버를 구비한다. 이러한 배치의 반도체 가공 디바이스는 단일 이송 플랫폼 주위에만 설치할 수 있는 종래의 공정 모듈에 비해 반응 챔버의 수량을 효과적으로 증가시킬 수 있다. 따라서 반도체 가공 디바이스의 생산능력을 향상시키고 상기 반도체 가공 디바이스의 제품 경쟁력을 제고할 수 있다.
본 출원 실시예 또는 배경기술의 기술적 해결책을 보다 명확하게 설명하기 위해, 이하에서는 실시예 또는 배경기술의 설명에 필요한 첨부 도면을 간략하게 소개한다. 본 발명이 속한 기술 분야의 당업자는 창의적인 노력 없이 이러한 첨부 도면을 기반으로 다른 도면을 더 획득할 수 있다.
도 1은 본 출원의 실시예에 따른 반도체 가공 디바이스의 구조도이다.
도 2는 본 출원의 다른 실시예에 따른 반도체 가공 디바이스의 구조도이다.
본 출원의 목적, 기술적 해결책 및 이점을 보다 명확하게 설명하기 위해, 이하에서는 본 출원의 구체적인 실시예 및 상응하는 첨부 도면을 참조하여 본 출원의 기술적 해결책을 명확하고 완전하게 설명한다. 설명된 실시예는 본 출원의 전부가 아니라 일부 실시예임에 유의한다. 본 출원의 실시예를 기반으로, 본 출원이 속한 기술 분야의 당업자가 창의적인 노력 없이 획득한 다른 모든 실시예는 본 출원의 보호 범위에 속한다.
이하에서는 첨부 도면을 참조하여 본 출원의 각 실시예에 따른 기술적 해결책을 자세하게 설명한다.
도 1 및 도 2를 참조하면, 본 출원의 실시예는 반도체 가공 디바이스를 개시한다. 상기 반도체 가공 디바이스는 웨이퍼를 가공하는 데 사용된다. 개시된 반도체 가공 디바이스는 로드락 챔버(100), 복수의 디바이스 본체(200) 및 임시 보관 채널(300)을 포함한다.
여기에서 로드락 챔버(Load-Lock Chamber)(100)는 진공 상태와 대기 상태 사이에서의 전환을 구현할 수 있다. 상기 로드락 챔버(100)가 진공 상태로 전환될 수 있으면, 진공 상태의 반도체 가공 디바이스 내부에 웨이퍼를 이송하여 넣거나 꺼낼 수 있다. 즉, 로드락 챔버(100)는 전이 챔버로 사용하여 웨이퍼의 임시 보관과 이송을 구현할 수 있으므로 반도체 가공 디바이스의 로딩 및 언로딩 작업이 용이하다.
임시 보관 채널(300)도 웨이퍼를 임시 보관하는 데 사용될 수 있다. 임의의 인접한 2개의 디바이스 본체(200) 사이에는 모두 상기 임시 보관 채널(300)이 설치된다. 임시 보관 채널(300) 및 그와 인접한 2개의 디바이스 본체(200)는 연통되어, 임시 보관 채널(300)의 진공도를 디바이스 본체(200) 내부의 진공도와 일치시킨다. 임시 보관 채널(300)에 임시 보관된 상기 웨이퍼는 공정 가공 전의 웨이퍼일 수 있으며, 공정 가공 후의 웨이퍼일 수도 있다. 즉, 로드락 챔버(100)와 임시 보관 채널(300)은 반도체 가공 디바이스 로딩 및 언로딩의 전이 모듈이며, 반도체 가공 디바이스 로딩 및 언로딩이 용이하다.
디바이스 본체(200)는 이송 플랫폼(210)을 포함한다. 이송 플랫폼(210)의 둘레 방향 상에는 적어도 2개의 반응 챔버(220)가 배치된다. 구체적으로 이송 플랫폼(210)은 웨이퍼를 이송하여 반도체 가공 디바이스의 로딩 및 언로딩을 완료할 수 있다. 구체적으로 이송 플랫폼(210)이 피가공 공작물을 이송하는 방식은 다양하다. 예를 들어, 이송 플랫폼(210)에 매니퓰레이터와 같은 이송 장치가 설치된다. 예를 들어, 도 1에 도시된 이송 플랫폼(210)에는 모두 매니퓰레이터(230)가 있다. 상기 매니퓰레이터(230)는 파지 방식으로 피가공 공작물을 이송시킬 수 있다. 다른 예로는, 이송 플랫폼(210)은 흡착(예를 들어 진공 흡착, 자성 흡착 등) 방식으로 피가공 공작물을 이송할 수도 있다. 구체적으로 가공 과정에서 웨이퍼는 반응 챔버(220) 내에서 가공을 완료할 수 있다.
복수의 디바이스 본체(200)는 제1 디바이스 본체 및 제2 디바이스 본체를 포함할 수 있다. 제1 디바이스 본체는 제1 이송 플랫폼을 포함한다. 상기 제1 이송 플랫폼은 로드락 챔버(100)와 연결된다. 또한 제1 이송 플랫폼의 둘레 방향 상에는 적어도 2개의 제1 반응 챔버가 배치된다. 제2 디바이스 본체는 제2 이송 플랫폼을 포함한다. 상기 제2 이송 플랫폼은 임시 보관 채널(300)을 통해 제1 이송 플랫폼과 연통된다. 또한 제2 이송 플랫폼의 둘레 방향 상에는 적어도 2개의 제2 반응 챔버가 배치된다. 여기에서 로드락 챔버(100)와 연결되는 제1 이송 플랫폼은 로드락 챔버(100)와 반응 챔버(220) 사이, 임시 보관 채널(300)과 로드락 챔버(100) 사이 및 임시 보관 채널(300)과 반응 챔버(220) 사이에서 웨이퍼를 이송한다. 로드락 챔버(100)와 연결되지 않는 제2 이송 플랫폼은 임시 보관 채널(300)과 반응 챔버(220) 사이에서 웨이퍼를 이송하여, 상기 반도체 가공 디바이스의 로딩 및 언로딩 순환을 구현한다.
제1 반응 챔버와 제2 반응 챔버는 웨이퍼를 가공하는 핵심 부재이다. 웨이퍼는 제1 반응 챔버와 제2 반응 챔버에서 모두 가공을 완료할 수 있다. 제1 반응 챔버와 제2 반응 챔버의 구조 및 공정 원리는 모두 종래 기술과 같으므로 본원에서는 간결함을 위해 반복하여 설명하지 않음에 유의한다.
통상적인 경우 2개 또는 4개의 제1 반응 챔버가 하나의 제1 공정 모듈을 구성한다. 즉 1개의 제1 공정 모듈은 일반적으로 짝수개의 제1 반응 챔버를 포함한다. 물론 2개 또는 4개의 제2 반응 챔버가 하나의 제2 공정 모듈을 구성한다. 즉 1개의 제2 공정 모듈은 일반적으로 짝수개의 제2 반응 챔버를 포함한다.
본 출원 실시예에 있어서, 제1 반응 챔버와 제2 반응 챔버는 동일한 웨이퍼 가공 장치일 수 있으며, 모두 상술한 반응 챔버(220)이다. 즉, 제1 반응 챔버와 제2 반응 챔버의 구조 및 공정 원리가 모두 동일하여 피가공 공작물에 대해 동일한 가공을 수행할 수 있다. 요약하면, 제1 공정 모듈과 제2 공정 모듈은 동일한 공정 모듈일 수 있다. 반도체 가공 디바이스의 설계 과정에서 복수의 상이한 공정 모듈을 설계할 필요 없이, 상기 공정 모듈은 반복 조합하기만 하면 반도체 가공 디바이스의 모듈화 설계를 구현할 수 있다. 따라서 설계자의 설계 작업이 용이하고 설계 작업량이 간소화되어 반도체 가공 디바이스의 설계 효율이 향상된다. 물론 제1 반응 챔버와 제2 반응 챔버는 상이한 웨이퍼 가공 장치일 수도 있다. 본 출원의 실시예는 이를 제한하지 않는다. 제1 이송 플랫폼와 제2 이송 플랫폼은 모두 상술한 이송 플랫폼(210)일 수 있음에 유의한다.
이러한 방식으로 유추하여, 제1 디바이스 본체와 제2 디바이스 본체도 동일한 디바이스 본체일 수 있으며, 모두 상술한 디바이스 본체(200)임을 알 수 있다. 반도체 가공 디바이스의 설계 과정에서 복수의 상이한 디바이스 본체를 설계할 필요 없이 상기 디바이스 본체를 반복 조합하고 임시 보관 채널을 통해 각 디바이스 본체 사이를 연통시키기만 하면 된다. 따라서 반도체 가공 디바이스의 모듈화 설계 정도가 더욱 높아지며, 설계자의 설계 작업이 보다 용이해져 설계 작업량이 줄고 반도체 가공 디바이스의 설계 효율이 향상된다. 물론 실제 작업 조건 및 현장 등 다양한 측면의 제한으로 인해, 제1 디바이스 본체와 제2 디바이스 본체는 상이한 디바이스 본체로 설계되어 제1 디바이스 본체와 제2 디바이스 본체가 실제 수요를 충족하도록 만들 수도 있다. 본 출원의 실시예는 이를 제한하지 않는다.
구체적으로, 복수의 디바이스 본체(200) 중 하나는 로드락 챔버(100)와 연결된다. 즉, 제1 디바이스 본체는 로드락 챔버(100)와 연결된다. 상기 반도체 가공 디바이스 외부의 웨이퍼는 로드락 챔버(100)를 통해 디바이스 본체(200)에 진입하여 가공을 수행한다. 또는 디바이스 본체(200) 중 가공이 완료된 웨이퍼는 로드락 챔버(100)를 통해 상기 반도체 가공 디바이스의 외부로 이송되어 나간다. 이를 통해 상기 반도체 가공 디바이스의 로딩 및 언로딩 순환을 구현한다.
임의의 인접한 2개의 디바이스 본체(200)는 임시 보관 채널(300)을 통해 서로 연통된다. 이송 플랫폼(210)은 로드락 챔버(100)와 반응 챔버(220) 사이, 임시 보관 채널(300)과 로드락 챔버(100) 사이 및 임시 보관 채널(300)과 반응 챔버(220) 사이에서 웨이퍼를 이송할 수 있다. 이를 통해 웨이퍼를 반응 챔버(220)로 이송하여 가공을 완료할 수 있다. 또는 가공이 완료된 웨이퍼를 반응 챔버(220)에서 꺼낼 수 있다. 즉, 임시 보관 채널(300)은 제1 디바이스 본체와 제2 디바이스 본체 사이에 설치된다. 제1 이송 플랫폼은 로드락 챔버(100)와 반응 챔버 사이 및 임시 보관 채널(300)과 로드락 챔버(100) 사이에서 웨이퍼를 이송하는 데 사용된다. 제2 이송 플랫폼은 임시 보관 채널(300)과 제2 반응 챔버 사이에서 웨이퍼를 이송하는 데 사용된다.
상기 반도체 가공 디바이스가 웨이퍼를 가공하는 구체적인 과정에 있어서, 제1 이송 플랫폼은 로드락 챔버(100)에 위치한 미가공 웨이퍼를 제1 반응 챔버로 이송하여 제1 반응 챔버가 웨이퍼의 공정 가공을 완료하도록 만든다. 동시에 제1 이송 플랫폼은 제1 반응 챔버 중 가공된 웨이퍼를 로드락 챔버(100)로 이송하여 하나의 웨이퍼의 가공 프로세스를 완료할 수도 있다.
또는 제1 이송 플랫폼이 로드락 챔버(100)에 위치한 미가공 웨이퍼를 임시 보관 채널(300)로 이송한다. 그 후 제2 이송 플랫폼을 통해 임시 보관 채널(300)의 미가공 웨이퍼를 제2 반응 챔버로 이송시켜 제2 반응 챔버가 웨이퍼의 공정 가공을 완료하도록 만든다. 그 후 제2 이송 플랫폼은 다시 제2 반응 챔버 중 가공된 웨이퍼를 임시 보관 채널(300)에 이송한다. 제1 이송 플랫폼은 다시 임시 보관 채널(300)에서 가공된 웨이퍼를 로드락 챔버(100)로 이송하여 하나의 웨이퍼의 가공 프로세스를 완료한다.
본 출원의 실시예에 있어서, 제1 디바이스 본체의 수량은 복수개일 수 있다. 또는 제2 디바이스 본체의 수량도 복수개일 수 있다. 물론 제1 디바이스 본체와 제2 디바이스 본체의 수량은 동시에 복수개일 수 있다. 본 출원의 실시예는 이를 제한하지 않는다. 복수의 제1 디바이스 본체가 중첩 조합되거나, 복수의 제2 디바이스 본체가 중첩 조합된다. 물론 복수의 제1 디바이스 본체와 복수의 제2 디바이스 본체가 혼합 중첩될 수도 있다. 상기 반도체 가공 디바이스가 비교적 많은 제1 반응 챔버 또는 제2 반응 챔버를 구비하게 되어, 상기 반도체 가공 디바이스가 동시에 비교적 많은 웨이퍼를 가공할 수 있다. 따라서 상기 반도체 가공 디바이스의 생산능력이 비교적 높아지게 된다.
본 출원 실시예에서 개시한 반도체 가공 디바이스는 반도체 가공 디바이스의 배치 방식을 조정하여 복수의 디바이스 본체(200)를 중첩 결합한다. 즉, 임시 보관 채널을 이용해 인접한 두 디바이스 본체 사이를 연통시킨다. 각 디바이스 본체는 적어도 2개의 반응 챔버를 구비한다. 이러한 배치의 반도체 가공 디바이스는 단일 이송 플랫폼 주위에만 설치할 수 있는 종래의 공정 모듈에 비해 반응 챔버의 수량을 효과적으로 증가시킬 수 있다. 따라서 반도체 가공 디바이스의 생산능력을 향상시키고 상기 반도체 가공 디바이스의 제품 경쟁력을 제고할 수 있다.
통상적인 경우, 웨이퍼는 반도체 가공 디바이스를 사용하여 가공하기 전에 다른 처리 공정을 수행해야 한다. 다른 처리 공정이 완료된 후 웨이퍼는 로드락 챔버(100)에 직접 거치할 수 없거나 거치하기가 비교적 어렵다. 이를 기반으로 선택적 실시예에서는 반도체 가공 디바이스가 반도체 디바이스 프론트엔드 모듈(400) 및 웨이퍼 로드 포트(500)를 더 포함할 수 있다. 반도체 디바이스 프론트엔드 모듈(400)은 시판되는 일반적인 EFEM(front end module of semiconductor equipment) 디바이스이다. 반도체 디바이스 프론트엔드 모듈(400)은 반도체 가공 디바이스에서 웨이퍼를 가공하기 전에 웨이퍼를 높은 효율로 이송하고 위치를 결정할 수 있다. 웨이퍼 로드 포트(500)도 마찬가지로 시판되는 일반적인 Load port 디바이스이다. 반도체 디바이스 프론트엔드 모듈(400)과 웨이퍼 로드 포트(500)의 구체적인 구조와 원리는 모두 종래 기술이므로 본원의 간결함을 위해 반복하여 설명하지 않는다.
구체적으로, 반도체 디바이스 프론트엔드 모듈(400)은 웨이퍼 이송 매니퓰레이터를 포함할 수 있다. 웨이퍼 이송 매니퓰레이터는 로드락 챔버(100)와 웨이퍼 로드 포트(500) 사이에서 웨이퍼를 이송하는 데 사용된다. 다른 처리 공정에서 웨이퍼에 대한 처리를 완료한 후, 웨이퍼는 웨이퍼 로드 포트(500)에 거치된다. 그 후 웨이퍼 이송 매니퓰레이터가 웨이퍼 로드 포트(500) 내의 웨이퍼를 비교적 정확하게 로드락 챔버(100)로 이송한다. 반도체 디바이스 프론트엔드 모듈(400)과 웨이퍼 로드 포트(500)의 조합 방식은 웨이퍼 자동 로딩 및 언로딩을 구현할 수 있는 동시에, 웨이퍼 로딩 및 언로딩의 정확성과 웨어퍼 로딩 및 언로딩의 속도를 보장할 수 있다. 따라서 상기 반도체 가공 디바이스를 신뢰하고 안정적으로 운행할 수 있다.
웨이퍼의 가공은 진공 환경에서 완료되어야 한다. 상기 반도체 가공 디바이스가 비교적 우수한 진공 환경을 갖도록 보장하기 위해, 선택적 실시예에서는 로드락 챔버(100)에 임시 보관대(110)를 설치할 수 있다. 임시 보관대(110)는 웨이퍼를 임시 보관하는 데 사용된다. 로드락 챔버(100)의 일측은 디바이스 본체(200)와 연결되며, 이들 둘의 연결 지점에는 제1 게이트 밸브가 설치된다. 로드락 챔버(100)의 타측은 외부 디바이스(예를 들어, 반도체 디바이스 프론트엔드 모듈(400))와 연결되며, 이들 둘의 연결 지점에는 제2 게이트 밸브가 설치된다. 본원에 설명된 외부 디바이스는 디바이스 본체(200)에 대한 외부 디바이스를 의미함에 유의한다. 즉, 본원에 설명된 외부 디바이스는 반도체 가공 디바이스의 구성 부재일 수 있다.
웨이퍼의 구체적인 로딩 과정에서 먼저 제1 게이트 밸브를 열어 웨이퍼 이송 매니퓰레이터가 웨이퍼 로드 포트(500)의 웨이퍼를 임시 보관대(110)로 이송할 수 있도록 한다. 그 후 제1 게이트 밸브를 닫고 로드락 챔버(100) 내 진공 펌핑 작업을 수행한다. 로드락 챔버(100) 내가 진공 환경이 되면 제2 게이트 밸브를 연다. 그 후 이송 플랫폼(210)은 로드락 챔버(100)에 위치한 미가공 웨이퍼를 반응 챔버(220) 또는 임시 보관 채널(300)에 이송하여 웨이퍼의 로딩 작업을 구현한다. 웨이퍼의 구체적인 언로딩 과정에서 먼저 로드락 챔버(100) 내 진공 펌핑 작업을 수행한다. 로드락 챔버(100) 내가 진공 환경이 되면, 제2 게이트 밸브를 연다. 그 후 이송 플랫폼(210)이 반응 챔버(220) 또는 임시 보관 채널(300)에 위치한 가공된 웨이퍼를 임시 보관대(110)로 이송한다. 그 후 제2 게이트 밸브를 닫고 제1 게이트 밸브르 열어, 웨이퍼 이송 매니퓰레이터가 임시 보관대(110) 상의 웨이퍼를 웨이퍼 로드 포트(500)로 이동할 수 있도록 하여 웨이퍼의 언로딩 작업을 구현한다.
이러한 로딩 및 언로딩 작업에서 제1 게이트 밸브와 제2 게이트 밸브는 디바이스 본체(200)와 외부 디바이스를 격리하여 디바이스 본체(200) 중의 진공 환경이 영향 받는 것을 방지할 수 있다. 따라서 상기 반도체 가공 디바이스가 웨이퍼 가공을 위한 비교적 우수한 진공 환경을 갖도록 보장하고, 나아가 상기 반도체 가공 디바이스의 신뢰성을 향상시킬 수 있다.
임의의 인접한 2개의 디바이스 본체(200)는 임시 보관 채널(300)을 통해 연통된다. 즉, 임시 보관 채널(300)의 양측은 각각 제1 디바이스 본체 및 제2 디바이스 본체와 연결된다. 동시에 제1 디바이스 본체와 제2 디바이스 본체는 모두 진공 환경에 있기 때문에 임시 보관 채널(300)의 양측은 게이트 밸브를 설치할 필요가 없다. 임시 보관 채널(300)은 연통 구조일 수 있으므로 게이트 밸브를 열거나 닫는 시간을 줄일 수 있어 웨이퍼 로딩 및 언로딩 시간을 감소시킬 수 있다. 이는 상기 반도체 가공 디바이스의 생산능력 향상에 긍정적인 효과가 있다.
상기 반도체 가공 디바이스는 비교적 많은 웨이퍼를 동시에 가공할 수 있다. 따라서 비교적 신속하게 웨이퍼의 로딩 및 언로딩 작업을 수행하거나 복수개 웨이퍼의 로딩 및 언로딩을 동시에 구현해야 한다. 이와 동시에 웨이퍼의 로딩 및 언로딩은 임시 보관대(110)에서 동시에 수행되어야 할 수 있다. 이를 기반으로 선택적 실시예에서는 임시 보관대(110)의 수량이 복수개일 수 있다. 복수의 임시 보관대(110)는 웨이퍼의 로딩 및 언로딩 작업을 당연히 가속화시킬 수 있으며, 복수개 웨이퍼의 로딩 및 언로딩을 동시에 구현할 수 있다. 이는 상기 반도체 가공 디바이스의 로딩 및 언로딩 속도를 향상시킬 수 있다. 또한 복수의 임시 보관대(110) 중 일부 임시 보관대는 로딩에 사용하고 나머지 일부는 언로딩에 사용할 수 있다. 이는 임시 보관대(110)에서 웨이퍼의 로딩 및 언로딩을 수행할 때 간섭이 일어나거나 웨이퍼를 거치할 수 있는 임시 보관대(110)가 없는 문제 등을 방지한다. 따라서 상기 반도체 가공 디바이스가 안정적이고 질서정연하게 로딩 및 언로딩할 수 있다.
선택적 실시예에 있어서, 디바이스 본체(200)는 이송 메커니즘(230)을 더 포함할 수 있다. 이송 메커니즘(230)은 이송 플랫폼(210) 상에 설치된다. 이송 메커니즘(230)은 웨이퍼를 이송하는 데 사용된다. 구체적으로 이송 메커니즘(230)은 매니퓰레이터일 수 있다. 상기 반도체 가공 디바이스의 로딩 및 언로딩 속도를 보다 향상시키기 위해, 선택적 실시예에서는 매니퓰레이터에 적어도 2개의 웨이퍼 파지 장치가 구비될 수 있다. 적어도 2개의 웨이퍼 파지 장치는 동시에 적어도 2개의 웨이퍼를 이송할 수 있으므로, 당연히 상술한 효과를 구현할 수 있다.
또한 임시 보관 채널(300)은 복수의 웨이퍼 거치대(310)를 포함할 수 있다. 웨이퍼 거치대(310)는 웨이퍼를 일시 보관하는 데 사용된다. 복수의 웨이퍼 거치대(310)는 웨이퍼의 로딩 및 언로딩 작업을 가속화할 수 있으며, 복수개 웨이퍼의 로딩 및 언로딩을 동시에 구현할 수 있다. 따라서 상기 반도체 가공 디바이스의 로딩 및 언로딩 속도가 향상된다. 또한 복수의 웨이퍼 거치대(310) 중 일부 웨이퍼 거치대는 로딩에 사용하고 나머지 일부는 언로딩에 사용할 수 있다. 이는 웨이퍼 거치대(310)에서 웨이퍼의 로딩 및 언로딩을 수행할 때 간섭이 일어나거나 웨이퍼를 거치할 수 있는 웨이퍼 거치대(310)가 없는 문제 등을 방지한다. 따라서 상기 반도체 가공 디바이스가 안정적이고 질서정연하게 로딩 및 언로딩할 수 있다.
상기 반도체 가공 디바이스의 로딩 및 언로딩 속도 향상은 상기 반도체 가공 디바이스의 생산능력 향상에 긍정적인 효과가 있다. 따라서 상기 반도체 가공 디바이스의 로딩 및 언로딩 속도 향상은 상기 반도체 가공 디바이스의 생산능력도 향상시킬 수 있음에 유의한다.
선택적으로, 이송 플랫폼(210)은 다각형 이송 플랫폼일 수 있다. 이송 메커니즘(230)은 다각형 이송 플랫폼 상에 설치된다. 다각형 이송 플랫폼의 둘레 방향 상에는 적어도 2개의 반응 챔버(220)가 배치되어, 다각형 이송 플랫폼이 규칙적으로 반응 챔버(220)를 배치할 수 있다. 따라서 반응 챔버(220)가 비교적 규칙적으로 이송 플랫폼(210)의 주위에 배치되어 설계자는 설계하기가 용이하다.
구체적으로, 이송 플랫폼(210)의 형상은 사각형, 오각형 또는 육각형일 수 있다. 최적화 계산 및 현장 배치 공간의 제한에 따라, 이러한 형상의 이송 플랫폼(210)은 반도체 가공 디바이스을 조밀하게 배치시킬 수 있다. 이는 상기 반도체 가공 디바이스의 구조를 조밀하게 만들어 상기 반도체 가공 디바이스의 부피를 감소시킨다. 따라서 설치 현장 배치 및 설정이 용이하여 현장 배치 공간의 이용 효율을 향상시킨다. 또한 이송 플랫폼(210)의 형상은 정사각형, 정오각형 또는 정육각형일 수 있다. 이는 디바이스 본체(200)를 비교적 대칭적으로 만들며 반도체 가공 디바이스의 구조를 조밀하게 만든다.
반응 챔버(220)를 보다 규칙적으로 배열하기 위해, 선택적 실시예에서는 이송 플랫폼(210)의 적어도 한 변에 적어도 2개의 반응 챔버(220)가 설치될 수 있다. 이는 반응 챔버(220)를 더욱 규칙적으로 배치시킨다.
본 출원 실시예에 있어서, 복수의 디바이스 본체(200)는 제1 디바이스 본체 및 제2 디바이스 본체를 포함할 수 있다. 여기에서 제1 디바이스 본체는 로드락 챔버(100)와 연결된다. 제1 디바이스 본체의 이송 플랫폼(210)의 형상은 정사각형일 수 있다. 제2 디바이스 본체의 이송 플랫폼(210)의 형상은 정오각형일 수 있다. 이러한 배치 방식은 반도체 가공 디바이스 배치를 더욱 조밀하게 만들어 상기 반도체 가공 디바이스의 구조를 보다 조밀하게 만들 수 있다. 또한 상기 반도체 가공 디바이스의 부피가 더욱 감소하여 설치 현장 배치 및 설정이 용이하므로 현장 배치 공간의 이용 효율이 더욱 향상된다.
또한 상술한 제1 디바이스 본체의 경우, 그 이송 플랫폼(210)의 형상이 예를 들어 사각형 또는 육각형 등 짝수 변의 다각형인 경우, 로드락 챔버(100)와 임시 보관 채널(300)은 각각 상기 이송 플랫폼(210)의 서로 대향하는 두 변에 대응하는 위치에서 이송 플랫폼(210)과 연결된다. 이처럼 로드락 챔버(100)와 임시 보관 채널(300)을 각각 제1 디바이스 본체의 대향 측에 위치시킨다. 이는 반응 챔버(220)를 대칭으로 분포시키기 용이하므로, 대칭인 반응 챔버로 이송되는 웨이퍼의 경로를 동일하게 구현하기가 용이하다.
전술한 바와 같이, 웨이퍼는 반응 챔버(220)에서 가공 공정을 완료할 수 있다. 구체적으로, 반응 챔버(220)는 ALD 공정 챔버 또는 CVD 공정 챔버일 수 있다. ALD 공정은 저온 증착, 비교적 높은 박막 순도 및 비교적 바람직한 커버리지 등의 장점이 있고, CVD 공정은 공정 프로세스가 간단하고 환경이 개선되며 오염이 없고 재료 소모가 적으며 막 형성이 균일하고 조밀한 장점 등이 있다. 본 출원의 실시예는 웨이퍼를 가공하는 공정 유형을 한정하지 않는다.
본 출원의 상술한 실시예에서는 각 실시예의 차이점을 중점적으로 설명하였다. 각 실시예 사이에서 최적화된 상이한 특징은 모순되지 않는 한 모두 조합하여 더욱 바람직한 실시예를 형성할 수 있다. 간결한 설명을 위해 이는 여기에서 반복하여 설명하지 않기로 한다.
상기 내용은 본 출원의 실시예일 뿐이며 본 출원을 제한하지 않는다. 본 발명이 속한 기술 분야의 당업자는 본 출원을 다양하게 변경 및 수정할 수 있다. 본 출원의 사상과 원리 내에서 이루어진 모든 수정, 균등한 대체, 개선 등은 본 출원의 특허청구범위에 포함된다.

Claims (12)

  1. 웨이퍼 가공을 위한 반도체 가공 디바이스에 있어서,
    로드락 챔버;
    이송 플랫폼을 포함하는 복수의 디바이스 본체 - 상기 이송 플랫폼의 둘레 방향에는 적어도 2개의 반응 챔버가 배치됨 - ; 및
    상기 웨이퍼를 임시 보관하기 위한 임시 보관 채널 - 임의의 인접한 2개의 상기 디바이스 본체는 상기 임시 보관 채널을 통해 연통됨 - 을 포함하고,
    복수의 상기 디바이스 본체 중 하나는 상기 로드락 챔버와 연결되고, 상기 이송 플랫폼은 상기 로드락 챔버와 상기 반응 챔버 사이, 상기 임시 보관 채널과 상기 로드락 챔버 사이 및 상기 임시 보관 채널과 상기 반응 챔버 사이에서 상기 웨이퍼를 이송할 수 있는 것을 특징으로 하는 반도체 가공 디바이스.
  2. 제1항에 있어서,
    상기 로드락 챔버에는 상기 웨이퍼를 임시 보관하기 위한 임시 보관대가 설치되고,
    상기 로드락 챔버의 일측은 상기 디바이스 본체와 연결되고, 이들 둘의 연결 지점에는 제1 게이트 밸브가 설치되고, 상기 로드락 챔버의 타측은 외부 디바이스와 연결되고, 이들 둘의 연결 지점에는 제2 게이트 밸브가 설치되는 것을 특징으로 하는 반도체 가공 디바이스.
  3. 제2항에 있어서,
    상기 임시 보관대의 수량은 복수개인 것을 특징으로 하는 반도체 가공 디바이스.
  4. 제1항에 있어서,
    상기 이송 플랫폼의 형상은 사각형, 오각형 또는 육각형인 것을 특징으로 하는 반도체 가공 디바이스.
  5. 제4항에 있어서,
    상기 이송 플랫폼의 형상은 정사각형, 정오각형 또는 정육각형인 것을 특징으로 하는 반도체 가공 디바이스.
  6. 제5항에 있어서,
    복수의 상기 디바이스 본체는 제1 디바이스 본체 및 제2 디바이스 본체를 포함하고, 여기에서 상기 제1 디바이스 본체는 상기 로드락 챔버와 연결되고, 상기 제1 디바이스 본체의 상기 이송 플랫폼의 형상은 정사각형이고, 상기 제2 디바이스 본체의 상기 이송 플랫폼의 형상은 정오각형인 것을 특징으로 하는 반도체 가공 디바이스.
  7. 제4항에 있어서,
    상기 이송 플랫폼의 적어도 한 변에는 적어도 2개의 상기 반응 챔버가 설치되는 것을 특징으로 하는 반도체 가공 디바이스.
  8. 제4항 또는 제5항 또는 제7항에 있어서,
    상기 이송 플랫폼의 형상은 사각형 또는 육각형이고,
    상기 로드락 챔버와 상기 임시 보관 채널은 각각 상기 이송 플랫폼과 서로 대향하는 두 변에 대응하는 위치에서 상기 이송 플랫폼과 연결되는 것을 특징으로 하는 반도체 가공 디바이스.
  9. 제1항에 있어서,
    상기 디바이스 본체는 상기 이송 플랫폼 상에 설치되는 이송 메커니즘을 더 포함하는 것을 특징으로 하는 반도체 가공 디바이스.
  10. 제9항에 있어서,
    상기 이송 메커니즘은 적어도 2개의 웨이퍼 파지 장치를 구비하는 매니퓰레이터인 것을 특징으로 하는 반도체 가공 디바이스.
  11. 제1항에 있어서,
    상기 임시 보관 채널은 상기 웨이퍼를 임시 보관하기 위한 복수의 웨이퍼 거치대를 포함하는 것을 특징으로 하는 반도체 가공 디바이스.
  12. 제1항에 있어서,
    상기 반응 챔버는 ALD 공정 챔버 또는 CVD 공정 챔버인 것을 특징으로 하는 반도체 가공 디바이스.
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