KR20220137212A - 표시 장치 - Google Patents

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KR20220137212A
KR20220137212A KR1020210042789A KR20210042789A KR20220137212A KR 20220137212 A KR20220137212 A KR 20220137212A KR 1020210042789 A KR1020210042789 A KR 1020210042789A KR 20210042789 A KR20210042789 A KR 20210042789A KR 20220137212 A KR20220137212 A KR 20220137212A
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repair
transistor
pixel
pattern
sub
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KR1020210042789A
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김지훈
양신혁
양희원
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 서로 다른 색의 빛을 방출하는 제1 서브 화소와 제2 서브 화소, 및 상기 제1 서브 화소 및 상기 제2 서브 화소와 전기적으로 연결되어 상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 제1 전원 전압을 인가하는 제1 전원 라인을 포함하는 화소, 상기 화소와 인접하게 배치되는 리페어 회로, 및 상기 화소 및 상기 리페어 회로에 걸쳐 연장되는 제1 리페어 회로 연결 패턴을 포함하되, 상기 제1 서브 화소 및 상기 제2 서브 화소 각각은 발광 소자, 상기 발광 소자와 연결된 제1 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 연결된 제2 트랜지스터를 포함하며, 상기 리페어 회로는 제1 리페어 트랜지스터, 상기 제1 리페어 트랜지스터의 게이트 전극과 연결된 제2 리페어 트랜지스터를 포함하고, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되고, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극은 각각 상기 제1 리페어 회로 연결 패턴과 중첩하며, 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되고, 상기 제1 리페어 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 수광형 표시 장치와 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초소형 발광 소자를 포함하는 초소형 발광 표시 장치 등과 같은 발광 표시 장치를 포함한다.
유기 발광 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT), 이와 연결된 배선, 및 박막 트랜지스터에 의해 구동되며 화상을 구현하는 유기 전계 발광 소자 등을 구비하고 있다. 상기 박막 트랜지스터와 연결된 각종 배선들은 미세 선폭으로 형성되기 때문에, 제조 공정 중 배선의 일부가 제대로 형성되지 않는 오픈(open) 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 불량이 발생한 화소(또는 서브 화소)를 리페어(repair)할 수 있어, 수율이 향상되고 공정 비용을 절약할 수 있는 표시 장치 및 표시 장치의 리페어 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 서로 다른 색의 빛을 방출하는 제1 서브 화소와 제2 서브 화소, 및 상기 제1 서브 화소 및 상기 제2 서브 화소와 전기적으로 연결되어 상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 제1 전원 전압을 인가하는 제1 전원 라인을 포함하는 화소, 상기 화소와 인접하게 배치되는 리페어 회로, 및 상기 화소 및 상기 리페어 회로에 걸쳐 연장되는 제1 리페어 회로 연결 패턴을 포함하되, 상기 제1 서브 화소 및 상기 제2 서브 화소 각각은 발광 소자, 상기 발광 소자와 연결된 제1 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 연결된 제2 트랜지스터를 포함하며, 상기 리페어 회로는 제1 리페어 트랜지스터, 상기 제1 리페어 트랜지스터의 게이트 전극과 연결된 제2 리페어 트랜지스터를 포함하고, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되고, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극은 각각 상기 제1 리페어 회로 연결 패턴과 중첩하며, 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되고, 상기 제1 리페어 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩한다.
상기 발광 소자는 순차 적층된 애노드 전극, 발광층 및 캐소드 전극을 포함하고, 상기 제1 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극, 및 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극은 제1 도전층으로 이루어지고, 상기 제1 리페어 회로 연결 패턴 및 상기 발광 소자의 상기 애노드 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어질 수 있다.
상기 제1 도전층 상에 배치되는 비아층을 더 포함하되, 상기 비아층은 상기 제1 도전층과 상기 제2 도전층 사이에 배치될 수 있다.
상기 비아층은 두께 방향으로 적어도 일부 제거되어 정의되는 제1 리세스 패턴 및 제2 리세스 패턴을 포함하고, 상기 제1 리세스 패턴은 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 상기 제2 소스/드레인 전극과 상기 제1 리페어 회로 연결 패턴이 중첩하는 영역에 배치되며, 상기 제2 리세스 패턴은 상기 리페어 회로의 상기 제1 트랜지스터의 상기 제2 소스/드레인 전극과 상기 제1 리페어 회로 연결 패턴이 중첩하는 영역에 배치될 수 있다.
상기 제1 리페어 회로 연결 패턴은 적어도 일부가 상기 제1 리세스 패턴 및 상기 제2 리세스 패턴 중 적어도 어느 하나의 내부에 배치될 수 있다.
상기 제1 전원 라인은 상기 제1 도전층 및 상기 제2 도전층과 상이한 제3 도전층을 이루며, 상기 제1 도전층 및 상기 제2 도전층 하부에 배치될 수 있다.
상기 제1 도전층, 제2 도전층 및 제3 도전층과 상이한 제4 도전층을 더 포함하되, 상기 제4 도전층은 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극과, 상기 제1 리페어 트랜지스터 및 상기 제2 리페어 트랜지스터의 게이트 전극을 포함할 수 있다.
상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극 각각이 상기 제1 리페어 회로 연결 패턴과 중첩하는 영역에서, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극 각각과 상기 제1 리페어 회로 연결 패턴 사이에는 적어도 하나의 절연막이 적어도 부분적으로 배치되어, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극 각각과 상기 제1 리페어 회로 연결 패턴은 상호 전기적으로 절연될 수 있다.
서로 인접하여 동일한 방향으로 연장되는 제1 데이터 라인과 제2 데이터 라인, 및 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 가로지르며 연장되고 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하는 제2 리페어 회로 연결 패턴을 더 포함하되, 상기 제1 서브 화소의 상기 제2 트랜지스터는 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제2 서브 화소의 상기 제2 트랜지스터는 상기 제2 데이터 라인과 전기적으로 연결되고, 상기 제2 리페어 트랜지스터는 상기 제2 리페어 회로 연결 패턴과 전기적으로 연결될 수 있다.
상기 제1 데이터 라인, 상기 제2 데이터 라인 및 상기 제1 전원 라인은 제1 도전층으로 이루어지고, 상기 제2 리페어 회로 연결 패턴, 상기 제1 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극, 및 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어질 수 있다.
상기 제1 도전층과 상기 제2 도전층 사이에 배치되며, 적어도 일부를 제거하여 정의되는 제1 리세스 패턴 및 제2 리세스 패턴을 포함하는 절연막을 더 포함하되, 상기 제1 리세스 패턴은 상기 제2 리페어 회로 연결 패턴과 상기 제1 데이터 라인이 중첩하는 영역에 배치되며, 상기 제2 리세스 패턴은 상기 제2 리페어 회로 연결 패턴과 상기 제2 데이터 라인이 중첩하는 영역에 배치될 수 있다.
상기 절연막은 순차 적층된 버퍼층 및 층간 절연막을 포함할 수 있다.
상기 화소 및 상기 리페어 회로는 각각 복수로 제공되며, 상기 복수의 리페어 회로 각각은 상기 복수의 화소 중 서로 인접하는 두 화소 사이에 배치되고, 상기 리페어 회로와 인접한 상기 두 화소는 상호 대칭인 형상을 각각 포함할 수 있다.
화면을 표시하는 표시 영역 및 상기 표시 영역 주변에 배치되는 비표시 영역을 더 포함하고, 상기 복수의 화소 및 상기 복수의 리페어 회로는 상기 표시 영역 내에 배치될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 서로 다른 색의 빛을 방출하는 제1 서브 화소와 제2 서브 화소, 및 상기 제1 서브 화소 및 상기 제2 서브 화소 중 적어도 어느 하나와 전기적으로 연결되는 제1 전원 라인을 포함하는 화소, 상기 화소와 인접하게 배치되며, 제1 리페어 트랜지스터, 상기 제1 리페어 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 리페어 트랜지스터를 포함하는 리페어 회로, 및 상기 화소 및 상기 리페어 회로에 걸쳐 연장되는 제1 리페어 회로 연결 패턴을 포함하되, 상기 제1 서브 화소는 제1 발광 소자와 전기적으로 연결된 제1 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 트랜지스터를 포함하며, 상기 제2 서브 화소는 상기 제1 발광 소자와 상이한 제2 발광 소자를 포함하고, 상기 제1 서브 화소의 상기 제1 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되며, 상기 제1 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩하되 전기적으로 절연되고, 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되며, 상기 제1 리페어 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩하고, 제1 리페어 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩하는 영역에서 상기 제1 리페어 회로 연결 패턴과 전기적으로 연결된다.
상기 발광 소자는 순차 적층된 애노드 전극, 발광층 및 캐소드 전극을 포함하고, 상기 제1 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극, 및 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극은 제1 도전층으로 이루어지고, 상기 제1 리페어 회로 연결 패턴 및 상기 발광 소자의 상기 애노드 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어질 수 있다.
서로 인접하여 동일한 방향으로 연장되는 제1 데이터 라인과 제2 데이터 라인, 및 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하고, 상기 제2 리페어 트랜지스터와 전기적으로 연결된 제2 리페어 회로 연결 패턴을 더 포함하되, 상기 제2 리페어 회로 연결 패턴은 상기 제1 데이터 라인과 전기적으로 절연되며, 상기 제2 리페어 회로 연결 패턴은 상기 제2 데이터 라인과 중첩하는 영역에서 상기 제2 데이터 라인과 전기적으로 연결될 수 있다.
상기 제1 데이터 라인, 상기 제2 데이터 라인 및 상기 제1 전원 라인은 제1 도전층으로 이루어지고, 상기 제2 리페어 회로 연결 패턴, 상기 제1 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극, 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극, 및 상기 제2 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어질 수 있다.
웰딩(welding)에 의해, 상기 제1 리페어 회로 연결 패턴과 상기 제1 리페어 트랜지스터의 상기 제2 소스/드레인 전극이 중첩하는 영역에서, 상기 제1 리페어 트랜지스터의 상기 제2 소스/드레인 전극이 전기적으로 연결될 수 있다.
상기 제2 서브 화소는 상기 제2 발광 소자와 전기적으로 연결되고 상기 제1 전원 라인과 전기적으로 단절된 상기 제2 서브 화소의 제1 트랜지스터를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치 및 표시 장치의 리페어 방법에 의하면, 불량이 발생한 화소(또는 서브 화소)를 리페어(repair)할 수 있어, 수율이 향상되고 공정 비용을 절약할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 화소 및 리페어 회로의 등가 회로도이다.
도 3은 일 실시예에 따른 일 화소의 제1 도전층 및 반도체층의 레이아웃도이다.
도 4는 일 실시예에 따른 일 화소의 제1 도전층, 반도체층 및 제2 도전층의 레이아웃도이다.
도 5는 일 실시예에 따른 일 화소의 제1 도전층, 반도체층, 제2 도전층, 및 제3 도전층의 레이아웃도이다.
도 6은 도 5의 A 영역을 확대한 확대도이다.
도 7은 일 실시예에 따른 일 화소의 제1 도전층, 반도체층, 제2 도전층, 제3 도전층, 및 제4 도전층의 레이아웃도이다.
도 8은 도 7의 VIII-VIII' 선을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 제1 내지 제3 리세스 패턴이 배치된 영역의 단면도이다.
도 10은 일 실시예에 따른 제4 리세스 패턴이 배치된 영역의 단면도이다.
도 11은 일 실시예에 따른 제5 내지 제7 리세스 패턴이 배치된 영역의 단면도이다.
도 12는 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 등가 회로도이다.
도 13은 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 레이아웃도이다.
도 14는 도 13의 B 영역을 확대한 확대도이다.
도 15는 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 제1 내지 제3 리세스 패턴이 배치된 영역의 단면도이다.
도 16은 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 제4 리세스 패턴이 배치된 영역의 단면도이다.
도 17은 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 제5 내지 제7 리세스 패턴이 배치된 영역의 단면도이다.
도 18은 다른 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 등가 회로도이다.
도 19는 다른 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 레이아웃도이다.
도 20은 도 19의 C 영역을 확대한 확대도이다.
도 21은 또 다른 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 레이아웃도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 장치(1)를 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 장치(1)를 기준으로 표시면의 반대측을 의미하는 것으로 한다.
표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(10)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 패널(10) 및 표시 패널(10)의 표시 영역(DA)의 평면상 형상은 표시 장치(1)의 평면상 형상에 상응할 수 있다. 예를 들어, 표시 패널(10)과 표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 다만, 표시 패널(10)과 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 매트릭스 형상으로 배열될 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 화소 및 리페어 회로의 등가 회로도이다. 도 2는 서로 인접하는 두 화소(PX) 및 상기 두 화소(PX) 사이에 배치되는 리페어 회로(DP)를 도시한다.
도 2를 참조하면, 일 실시예에 따른 표시 장치는 복수의 화소(PX) 및 서로 인접하는 화소(PX) 사이에 배치되는 리페어 회로(DP)를 포함할 수 있다.
우선, 화소(PX)에 대해 설명한다.
화소(PX)는 표시를 위한 반복되는 최소 단위를 의미한다. 각 화소(PX)는 행렬 방향(제1 방향(DR1) 및 제2 방향(DR2))으로 반복되어 배열될 수 있으며, 각 서브 화소(PXS)는 행렬 방향(제1 방향(DR1) 및 제2 방향(DR2))으로 교대 배열될 수 있다.
풀 컬러를 디스플레이하기 위해 복수의 화소(PX) 각각은 제1 서브 화소(PXS1), 제2 서브 화소(PXS2) 및 제3 서브 화소(PXS3)를 포함할 수 있다. 각 서브 화소(PXS1, PXS2, PXS3)는 서로 다른 색의 빛을 방출할 수 있다. 예를 들어, 제1 서브 화소(PXS1)는 제1 색의 광을 방출하고, 제2 서브 화소(PXS2)는 제1 색과 상이한 제2 색의 광을 방출할 수 있다. 또한, 제3 서브 화소(PXS3)는 제1 색 및 제2 색과 상이한 제3 색의 광을 방출할 수 있다. 이 경우, 이에 제한되는 것은 아니지만, 예를 들어, 각 화소(PX)의 제1 서브 화소(PXS1)는 청색 광 방출을 담당하고, 제2 서브 화소(PXS2)는 녹색 광 방출을 담당하며, 제3 서브 화소(PXS3)는 적색 광 방출을 담당할 수 있다.
각 화소(PX)의 서브 화소(PXS1, PXS2, PXS3) 각각은 발광 소자(EMD), 복수의 트랜지스터(T1, T2, T3), 및 유지 커패시터(CST, Storage capacitor)를 포함한다. 각 화소(PX)의 회로에는 데이터 신호, 스캔 신호, 센싱 신호, 제1 전원 전압, 제2 전원 전압, 및 초기화 전압이 인가된다.
발광 소자(EMD)는 제1 전극(또는, 애노드 전극) 및 제2 전극(또는, 캐소드 전극)을 포함한다. 유지 커패시터(CST)는 제1 전극 및 제2 전극을 포함한다.
발광 소자(EMD)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다. 발광 소자(EMD)의 애노드 전극은 제1 트랜지스터(T1)의 제2 소스 전극에 연결되고, 캐소드 전극은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
복수의 트랜지스터는 제1 내지 제3 트랜지스터(T1~T3)를 포함할 수 있다. 각 트랜지스터(T1~T3)는 게이트 전극, 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 포함한다. 각 트랜지스터(T1~T3)의 제1 소스/드레인 전극과 제2 소스/드레인 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T3)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터이며, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 스위칭 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다. 각 트랜지스터(T1~T3)는 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1~T3) 중 적어도 어느 하나는 P 타입 MOSFET으로 형성될 수도 있다.
제1 트랜지스터(T1)는 게이트 전극과 제2 소스/드레인 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 제1 트랜지스터(T1)의 게이트 전극은 유지 커패시터(CST)의 제1 전극 및 제2 트랜지스터(T2)의 제2 소스/드레인 전극에 연결된다. 제1 트랜지스터(T1)의 제1 소스/드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결되며, 제2 소스/드레인 전극은 발광 소자(EMD)의 애노드 전극에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 데이터 라인(DL)에 연결되며, 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다. 데이터 라인(DL)은 제1 내지 제3 서브 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 각 서브 데이터 라인(DL1)은 각 서브 화소(PXS1, PXS2, PXS3)의 제2 트랜지스터(T2)와 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 제1 트랜지스터(T1)의 제2 소스/드레인 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 제2 소스/드레인 전극에 연결될 수 있다.
유지 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 소스/드레인 전극 사이에 배치된다. 유지 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전압과 제2 소스/드레인 전압의 차전압을 저장한다.
이어, 리페어 회로(DP)에 대해 설명한다.
리페어 회로(DP)는 복수로 제공될 수 있다. 복수의 리페어 회로(DP) 각각은 서로 인접하는 두 화소(PX) 사이에 배치될 수 있으나, 이에 제한되는 것은 아니다. 리페어 회로(DP)는 제1 리페어 트랜지스터(DT1), 제2 리페어 트랜지스터(DT2), 및 리페어 커패시터(DCST)를 포함할 수 있다. 제1 리페어 트랜지스터(DT1)는 구동 트랜지스터이고, 제2 리페어 트랜지스터(DT2)는 스위칭 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
제1 리페어 트랜지스터(DT1) 및 제2 리페어 트랜지스터(DT2) 각각은 게이트 전극, 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 포함한다. 각 리페어 트랜지스터(DT1, DT2)의 제1 소스/드레인 전극과 제2 소스/드레인 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다. 리페어 커패시터(DCST)는 제1 전극 및 제2 전극을 포함한다.
제1 리페어 트랜지스터(DT1)의 게이트 전극은 리페어 커패시터(CST)의 제1 전극 및 제2 리페어 트랜지스터(DT2)의 제2 소스/드레인 전극에 연결된다. 제1 리페어 트랜지스터(DT1)의 제1 소스/드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결되며, 제2 소스/드레인 전극은 리페어 커패시터(DCST)의 제2 전극에 연결될 수 있다. 후술하겠으나, 리페어(repair)가 진행되는 경우, 제1 리페어 트랜지스터(DT1)의 제2 소스/드레인 전극은 발광 소자(EMD)의 애노드 전극과 연결될 수 있다. 이에 대한 자세한 설명은 후술한다.
제2 리페어 트랜지스터(DT2)의 게이트 전극은 스캔 라인(SCL)에 연결된다. 제2 리페어 트랜지스터(DT2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다. 후술하겠으나, 리페어(repair)가 진행되는 경우, 제2 리페어 트랜지스터(DT2)의 제1 소스/드레인 전극은 데이터 라인(DL)에 연결될 수 있다. 이에 대한 자세한 설명은 후술한다.
리페어 커패시터(DCST)는 제1 리페어 트랜지스터(DT1)의 게이트 전극과 제1 리페어 트랜지스터(DT1)의 제2 소스/드레인 전극 사이에 배치된다. 리페어 커패시터(DCST)는 제1 리페어 트랜지스터(DT1)의 게이트 전압과 제2 소스/드레인 전압의 차전압을 저장한다.
리페어 회로(DP)의 제1 리페어 트랜지스터(DT1)는 각 서브 화소(PXS1, PXS2, PXS3)의 제1 트랜지스터(T1)와 실질적으로 동일한 구성을 포함하며, 실질적으로 동일한 구조를 포함할 수 있다. 리페어 회로(DP)의 제2 리페어 트랜지스터(DT2)는 각 서브 화소(PXS1, PXS2, PXS3)의 제2 트랜지스터(T2)와 실질적으로 동일한 구성을 포함하며, 실질적으로 동일한 구조를 포함할 수 있다. 리페어 회로(DP)의 리페어 커패시터(DCST)는 각 서브 화소(PXS1, PXS2, PXS3)의 유지 커패시터(CST)와 실질적으로 동일한 구성을 포함하며, 실질적으로 동일한 구조를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 리페어 회로(DP)의 제1 리페어 트랜지스터(DT1), 제2 리페어 트랜지스터(DT2) 및 리페어 커패시터(DCST)의 연결 관계는 각 서브 화소(PXS1, PXS2, PXS3)의 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 유지 커패시터(CST)의 연결 관계와 실질적으로 동일할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 3은 일 실시예에 따른 일 화소의 제1 도전층 및 반도체층의 레이아웃도이다. 도 4는 일 실시예에 따른 일 화소의 제1 도전층, 반도체층 및 제2 도전층의 레이아웃도이다. 도 5는 일 실시예에 따른 일 화소의 제1 도전층, 반도체층, 제2 도전층, 및 제3 도전층의 레이아웃도이다. 도 6은 도 5의 A 영역을 확대한 확대도이다. 도 7은 일 실시예에 따른 일 화소의 제1 도전층, 반도체층, 제2 도전층, 제3 도전층, 및 제4 도전층의 레이아웃도이다. 도 8은 도 7의 VIII-VIII' 선을 따라 자른 단면도이다.
도 2 내지 도 8을 참조하여, 표시 장치(1, 도 1 참조)는 상부의 구성들을 지지하는 역할을 수행하는 기판(SUB)을 포함하며, 기판(SUB) 상에 배치된 반도체층(SC), 복수의 도전층 및 복수의 절연층을 포함한다. 복수의 도전층은 제1 도전층(100), 제2 도전층(200), 제3 도전층(300) 및 제4 도전층(400)을 포함할 수 있다. 복수의 절연층은 버퍼층(101), 게이트 절연막(102), 층간 절연막(103), 패시베이션막(Passivation, 104), 및 비아층(Via, 105)을 포함할 수 있다.
이하에서, 설명의 편의를 위해 도 2와 실질적인 구성에 대해 새로운 도면 부호를 부여하였다.
우선, 일 화소(PX)에 대해 설명한다.
기판(SUB)은 절연 기판이며, 투명한 물질을 포함할 수 있다.
제1 도전층(100)은 기판(SUB) 상에 배치된다. 제1 도전층(100)은 제1 도전층(100)은 제1 내지 제3 하부 차광 패턴(111, 112, 113), 제1 전원 라인(120, 도 2의 'ELVDL'), 제1 내지 제3 데이터 라인(131, 132, 133, 도 2의 'DL1, DL2, DL3'), 기준 전압 라인(140, 도 2의 'RVL') 및 제2 전압 라인(150, 도 2의 'ELVSL')을 포함할 수 있다. 제1 도전층(100)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 하부 차광 패턴(111), 제2 하부 차광 패턴(112) 및 제3 하부 차광 패턴(113)은 외광으로부터 반도체층(SC)을 보호하는 역할을 수행할 수 있다. 제1 하부 차광 패턴(111), 제2 하부 차광 패턴(112) 및 제3 하부 차광 패턴(113)은 패턴화된 형상을 갖는다. 제1 하부 차광 패턴(111), 제2 하부 차광 패턴(112) 및 제3 하부 차광 패턴(113)은 하부에서 적어도 상부의 반도체층(SC)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 반도체층(SC) 전체를 커버하도록 배치될 수 있다.
제1 전원 라인(120)은 각 서브 화소(PXS1, PXS2, PXS3)에 제1 전원 전압을 전달할 수 있다. 제1 전원 라인(120)은 화소(PX)의 중심부를 기준으로 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(120)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 제1 전원 라인(120)은 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)과 중첩할 수 있으나, 이에 제한되는 것은 아니다.
제1 전원 라인(120)은 제4 내지 제6 데이터 도전 패턴(344, 345, 346)을 통해 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3) 각각과 전기적으로 연결될 수 있다. 이에 따라, 각 서브 화소(PXS1, PXS2, PXS3)의 제1 트랜지스터(T1)에 제1 전원 전압을 전달할 수 있다.
제1 내지 제3 데이터 라인(131, 132, 133)들은 각 서브 화소(PXS1, PXS2, PXS3)에 데이터 신호를 전달할 수 있다. 제1 데이터 라인(131, 132, 133)들은 화소(PX)의 중심부를 기준으로 제1 방향(DR1)의 일 측, 예컨대 우측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제1 데이터 라인(131, 132, 133)들은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
제1 데이터 라인(131)은 제1 컨택 패턴(CE1)을 통해 제4 반도체 패턴(ACT4)과 전기적으로 연결될 수 있다. 이에 따라, 제1 서브 화소(PXS1)의 제2 트랜지스터(T2)에 데이터 신호를 전달할 수 있다. 제2 데이터 라인(132)은 제2 컨택 패턴(CE2)을 통해 제5 반도체 패턴(ACT5)과 전기적으로 연결될 수 있다. 이에 따라, 제2 서브 화소(PXS2)의 제2 트랜지스터(T2)에 데이터 신호를 전달할 수 있다. 제3 데이터 라인(133)은 제3 컨택 패턴(CE3)을 통해 제6 반도체 패턴(ACT6)과 전기적으로 연결될 수 있다. 이에 따라, 제3 서브 화소(PXS3)의 제3 트랜지스터(T3)에 데이터 신호를 전달할 수 있다.
기준 전압 라인(140)은 각 서브 화소(PXS1, PXS2, PXS3)에 기준 전압을 전달할 수 있다. 기준 전압 라인(140)은 제1 전원 라인(120)의 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 기준 전압 라인(140)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
기준 전압 라인(140)은 제7 컨택 패턴(CE7)을 통해 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9) 각각과 전기적으로 연결될 수 있다. 이에 따라, 각 서브 화소(PXS1, PXS2, PXS3)의 제3 트랜지스터(T3)에 기준 전압을 전달할 수 있다.
제2 전압 라인(150)은 각 서브 화소(PXS1, PXS2, PXS3)에 제2 전원 전압을 전달할 수 있다. 제2 전압 라인(150)은 기준 전압 라인(140)의 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제2 전압 라인(150)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
제1 도전층(100) 상에는 버퍼층(101)이 배치된다. 버퍼층(101)은 제1 도전층(100)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(101)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 일 실시예에서, 버퍼층(101)은 SiNx/SiOx의 이중막을 포함할 수 있다.
버퍼층(101) 상에는 반도체층(SC)이 배치된다. 반도체층(SC)은 반도체층(SC)은 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9)을 포함할 수 있다.
제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)은 일 화소(PX)에 포함된 제1 트랜지스터(T1)의 활성층이고, 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)은 제2 트랜지스터(T2)의 활성층, 제3 반도체 패턴(ACT7, ACT8, ACT9)은 제3 트랜지스터(T3)의 활성층일 수 있다.
제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9)은 제1 방향(DR1), 즉 도면 상 가로 방향으로 연장되고, 직사각형 형상을 갖거나 양 측 단부들이 더 넓은 폭을 갖도록 확장된 형상을 가질 수 있다. 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9) 각각은 게이트 전극과 두께 방향(제3 방향(DR3))으로 중첩 배치된 채널 영역 및 상기 채널 영역의 일측 및 타측에 위치하는 도체화 영역을 포함할 수 있다. 상기 도체화 영역은 상기 채널 영역보다 도전성이 크고, 전기적인 저항이 낮을 수 있다. 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9) 각각의 상기 도체화 영역은 제3 도전층(300)과 중첩하는 영역에서 각 트랜지스터들의 소스 전극 및 드레인 전극(또는, 제1 소스/드레인 전극 및 제2 소스/드레인 전극)을 포함할 수 있다.
제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)은 일 화소(PX) 내에서 제1 방향(DR1)을 기준으로 중심 부근에 위치할 수 있다. 제1 반도체 패턴(ACT1)은 제2 방향(DR2)을 기준으로 제2 반도체 패턴(ACT2) 및 제3 반도체 패턴(ACT3)보다 도면상 상측에 위치할 수 있으며, 제2 반도체 패턴(ACT2)은 제3 반도체 패턴(ACT3)보다 제2 방향(DR2) 도면상 상측에 위치할 수 있다. 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3) 각각은 제1 내지 제3 서브 화소(PXS1, PXS2, PXS3) 각각의 제1 트랜지스터(T1)의 활성층일 수 있다.
제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)은 일 화소(PX) 내에서 제1 방향(DR1)을 기준으로 도면상 우측에 위치할 수 있다. 제4 반도체 패턴(ACT4)은 제2 방향(DR2)을 기준으로 제5 반도체 패턴(ACT5) 및 제6 반도체 패턴(ACT6)보다 도면상 상측에 위치할 수 있으며, 제5 반도체 패턴(ACT5)은 제6 반도체 패턴(ACT6)보다 제2 방향(DR2) 도면상 상측에 위치할 수 있다. 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6) 각각은 제1 서브 화소(PXS1, PXS2, PXS3) 각각의 제2 트랜지스터(T2)의 활성층일 수 있다.
제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)은 일 화소(PX) 내에서 제1 방향(DR1)을 기준으로 도면상 좌측에 위치할 수 있다. 제7 반도체 패턴(ACT7)은 제2 방향(DR2)을 기준으로 제8 반도체 패턴(ACT8) 및 제9 반도체 패턴(ACT9)보다 도면상 상측에 위치할 수 있으며, 제8 반도체 패턴(ACT8)은 제9 반도체 패턴(ACT9)보다 제2 방향(DR2) 도면상 상측에 위치할 수 있다. 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)은 제1 서브 화소(PXS1, PXS2, PXS3) 각각의 제3 트랜지스터(T3)의 활성층일 수 있다.
반도체층(SC)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Galium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 반도체층(SC)은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘(amorphous silicon) 등으로 이루어질 수도 있다.
반도체층(SC) 상에는 게이트 절연막(102)이 배치된다. 평면상 게이트 절연막(102)은 제2 도전층(200)과 실질적으로 동일한 패턴을 포함할 수 있다. 다시 말해서, 게이트 절연막(102)은 제2 도전층(200)의 패턴에 상응하는 패턴을 포함할 수 있다. 게이트 절연막(102)의 패턴은 제2 도전층(200)의 패턴과 실질적으로 동일한 패턴을 포함하되, 게이트 절연막(102)의 패턴은 제2 도전층(200)의 패턴으로부터 확대된 형상을 가질 수 있다. 이 경우, 제2 도전층(200)은 전 영역이 게이트 절연막(102)에 완전히 중첩하되, 게이트 절연막(102)은 일부 영역만이 제2 도전층(200)과 중첩할 수 있다.
게이트 절연막(102)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연막(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
게이트 절연막(102) 상에는 제2 도전층(200)이 배치된다. 제2 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(200)은 단일막 또는 다층막일 수 있다.
제2 도전층(200)은 제1 내지 제5 게이트 도전 패턴(211, 212, 213, 214, 215) 및 제1 내지 제6 중첩 도전 패턴(221, 222, 223, 224, 225, 226)을 포함할 수 있다.
제1 내지 제5 게이트 도전 패턴(211, 212, 213, 214, 215) 각각은 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9)과 부분적으로 중첩할 수 있다. 제1 내지 제5 게이트 도전 패턴(211, 212, 213, 214, 215)은 상기 중첩 영역에서 각 서브 화소(PXS1, PXS2, PXS3)의 각 트랜지스터들의 게이트 전극을 포함할 수 있다.
다시 말해서, 제1 게이트 도전 패턴(211)은 제1 반도체 패턴(ACT1)의 일부 영역과 중첩하여 제1 서브 화소(PXS1)의 제1 트랜지스터(T1)의 게이트 전극을 포함할 수 있다. 제1 게이트 도전 패턴(211)은 적어도 제1 반도체 패턴(ACT1)의 채널 영역과 중첩할 수 있다. 이와 유사하게, 제2 게이트 도전 패턴(212)은 제2 반도체 패턴(ACT2)의 일부 영역, 제3 게이트 도전 패턴(213)은 제3 반도체 패턴(ACT3)의 일부 영역과 중첩할 수 있다. 이들은 각각 제2 서브 화소(PXS2)의 제1 트랜지스터(T1)의 게이트 전극 및 제3 서브 화소(PXS3)의 제1 트랜지스터(T1)의 게이트 전극을 포함할 수 있다.
제1 내지 제3 게이트 도전 패턴(211, 212, 213) 각각은 제1 내지 제3 데이터 도전 패턴(341, 342, 343)과 중첩하며, 상기 중첩 영역에서 각 서브 화소(PXS1, PXS2, PXS3)의 유지 커패시터(CST)의 제1 전극을 포함할 수 있다. 각 서브 화소(PXS1, PXS2, PXS3)의 유지 커패시터(CST)의 제1 전극은 제1 내지 제3 게이트 도전 패턴(211, 212, 213) 각각의 자체로 이루어지거나, 각 트랜지스터(T1, T2, T3)의 게이트 전극으로부터 연장된 부위로 이루어질 수 있다.
제4 게이트 도전 패턴(214)은 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6) 각각의 일부 영역과 중첩하여, 제1 내지 제3 서브 화소(PXS1, PXS2, PXS3) 각각의 제2 트랜지스터(T2)의 게이트 전극을 포함할 수 있다. 제4 게이트 도전 패턴(214)은 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6) 각각의 채널 영역과 중첩할 수 있다. 제4 게이트 도전 패턴(214)은 스캔 라인(310)과 전기적으로 연결될 수 있다.
제5 게이트 도전 패턴(215)은 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9) 각각의 일부 영역과 중첩하여, 제1 내지 제3 서브 화소(PXS1, PXS2, PXS3) 각각의 제3 트랜지스터(T3)의 게이트 전극을 포함할 수 있다. 제5 게이트 도전 패턴(215)은 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9) 각각의 채널 영역과 중첩할 수 있다. 제5 게이트 도전 패턴(215)은 센싱 라인(320)과 전기적으로 연결될 수 있다.
제1 내지 제6 중첩 도전 패턴(221, 222, 223, 224, 225, 226)은 제1 전원 라인(120), 제2 전원 라인(150), 스캔 라인(310) 및 센싱 라인(320) 중 적어도 어느 하나와 중첩하며, 컨택홀 등을 통해 전기적으로 연결될 수 있다. 이에 따라, 각 배선의 전기적 저항이 감소하며, 신호 및 전압 등이 보다 원활히 전달될 수 있다. 예를 들어, 제1 내지 제3 중첩 도전 패턴(221, 222, 223)은 제1 전원 라인(120)과 중첩하며, 제1 전원 라인(120)과 컨택홀 등을 통해 전기적으로 연결될 수 있다. 제4 중첩 도전 패턴(224)은 제2 전원 라인(150)과 중첩하며, 제2 전원 라인(150)과 컨택홀 등을 통해 전기적으로 연결될 수 있다. 제5 중첩 도전 패턴(225)은 스캔 라인(310)과 중첩하며, 스캔 라인(310)과 컨택홀을 통해 전기적으로 연결될 수 있다. 제6 중첩 도전 패턴(225)은 센싱 라인(320)과 중첩하며, 센싱 라인(320)과 컨택홀 등을 통해 전기적으로 연결될 수 있다.
제2 도전층(200) 상에는 층간 절연막(103)이 배치된다. 층간 절연막(103)은 제2 도전층(200)이 형성된 층간 절연막(103)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
층간 절연막(103) 상에는 제3 도전층(300)이 배치된다. 제3 도전층(300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(300)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(300)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조를 포함할 수 있다.
제3 도전층(300)은 스캔 라인(310, 도 2의 'SCL'), 센싱 라인(320, 도 2의 'SSL'), 서브 제1 전원 라인(330), 제1 내지 제6 데이터 도전 패턴(341, 342, 343, 344, 345, 346), 및 제1 내지 제7 컨택 패턴(CE1, CE2, CE3, CE4, CE5, CE6, CE7)을 포함할 수 있다.
스캔 라인(310)은 각 서브 화소(PXS1, PXS2, PXS3)의 제2 트랜지스터(T2)의 게이트 전극에 스캔 신호를 전달할 수 있다. 스캔 라인(310)은 도면상 일 화소(PX)의 상측에 위치하여, 제1 방향(DR1)으로 연장된다. 스캔 라인(310)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
스캔 라인(310)은 제4 게이트 도전 패턴(214)과 적어도 일부 영역에서 중첩할 수 있다. 상기 중첩 영역에서 층간 절연막(103)을 관통하여 제4 게이트 도전 패턴(214)을 노출하는 컨택홀(CNT1)을 통해, 스캔 라인(310)은 제4 게이트 도전 패턴(214)과 전기적으로 연결될 수 있다.
센싱 라인(320)은 각 서브 화소(PXS1, PXS2, PXS3)의 제3 트랜지스터(T3)에 센싱 신호를 전달할 수 있다. 센싱 라인(320)은 도면상 일 화소(PX)의 하측에 위치하여, 제1 방향(DR1)으로 연장된다. 센싱 라인(320)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
센싱 라인(320)은 제5 게이트 도전 패턴(215)과 적어도 일부 영역에서 중첩할 수 있다. 상기 중첩 영역에서 층간 절연막(103)을 관통하여 제5 게이트 도전 패턴(215)을 노출하는 컨택홀(CNT2)을 통해, 센싱 라인(320)은 제5 게이트 도전 패턴(215)과 전기적으로 연결될 수 있다.
제1 방향(DR1)으로 연장된 스캔 라인(310)과 센싱 라인(320)은 제2 방향(DR2)으로 연장되는 제1 내지 제3 데이터 라인(131, 132, 133) 및 기준 전압 라인(140)와 교차하는 영역에서 양 갈래로 갈라져 제1 방향(DR1)으로 연장될 수 있다. 다시 말해서, 스캔 라인(310)과 센싱 라인(320)은 제1 내지 제3 데이터 라인(131, 132, 133) 및 기준 전압 라인(140)의 제1 방향(DR1) 일측 및 타측에서 하나의 배선으로 제1 방향(DR1)으로 연장되고, 제1 내지 제3 데이터 라인(131, 132, 133) 및 기준 전압 라인(140)과 교차하는 영역에서 양 갈래로 갈라져 제1 방향(DR1)으로 연장될 수 있다.
서브 제1 전원 라인(330)은 제1 방향(DR1)으로 연장되며, 제1 전원 전압이 인가될 수 있다. 서브 제1 전원 라인(330)는 스캔 라인(310)과 센싱 라인(320) 사이에 배치될 수 있다. 서브 제1 전원 라인(330)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
서브 제1 전원 라인(330)은 제1 전원 라인(120)과 함께 메쉬 구조를 이룰 수 있으며, 층간 절연막(103) 및 버퍼층(101)을 두께 방향(제3 방향(DR3))으로 관통하여 제1 전원 라인(120)의 일부를 노출하는 컨택홀(CNT3)을 통해 제1 전원 라인(120)과 전기적으로 연결될 수 있다.
제1 내지 제6 데이터 도전 패턴(341, 342, 343, 344, 345, 346)은 제1 전원 라인(120)과 제1 내지 제3 데이터 라인(131, 132, 133) 사이에 배치될 수 있다. 제4 내지 제6 데이터 도전 패턴(344, 345, 346)은 제1 내지 제3 데이터 도전 패턴(341, 342, 343)의 제1 방향(DR1) 일측(예를 들어, 좌측)에 배치될 수 있다.
제1 내지 제3 데이터 도전 패턴(341, 342, 343)은 각각 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 데이터 도전 패턴(341, 342, 343) 각각은 층간 절연막(103)을 관통하여 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)의 일부를 노출하는 컨택홀(CNT4, CNT5, CNT6)을 통하여 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)와 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 도전 패턴(341, 342, 343)은 각 서브 화소(PXS1, PXS2, PXS3)의 제1 트랜지스터(T1)의 제2 소스/드레인 전극을 포함할 수 있다.
제1 내지 제3 데이터 도전 패턴(341, 342, 343)은 적어도 일부 영역에서 제1 방향(DR1)으로 돌출된 영역을 포함할 수 있다. 상기 돌출된 영역은 제1 전원 라인(120)을 가로지르며 제1 방향(DR1) 일측(예를 들어, 좌측)으로 연장될 수 있다. 이 경우, 상기 돌출된 영역은 적어도 일부 영역에서 제1 전원 라인(120)과 중첩하며, 상기 중첩 영역에서 버퍼층(101) 및 층간 절연막(103)에 의해 제1 전원 라인(120)과 절연될 수 있다.
제1 데이터 도전 패턴(341)의 상기 돌출 영역은 제4 데이터 도전 패턴(344)의 제2 방향(DR2) 일측에 위치하며, 제4 데이터 도전 패턴(344)과 스캔 라인(310) 사이에 배치될 수 있다. 제2 데이터 도전 패턴(342)의 상기 돌출 영역은 제4 데이터 도전 패턴(344)과 제5 데이터 도전 패턴(345) 사이에 배치될 수 있다. 제3 데이터 도전 패턴(343)의 상기 돌출 영역은 제5 데이터 도전 패턴(345)과 제6 데이터 도전 패턴(346) 사이에 배치될 수 있다.
제1 내지 제3 데이터 도전 패턴(341, 342, 343) 각각의 상기 돌출 영역에서 제1 내지 제3 데이터 도전 패턴(341, 342, 343) 각각은 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 데이터 도전 패턴(341, 342, 343) 각각은 층간 절연막(103)을 관통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)의 일부를 노출하는 컨택홀(CNT7, CNT8, CNT9)을 통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)와 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 도전 패턴(341, 342, 343)은 각 서브 화소(PXS1, PXS2, PXS3)의 제3 트랜지스터(T3)의 제2 소스/드레인 전극을 포함할 수 있다.
제1 내지 제3 데이터 도전 패턴(341, 342, 343) 각각은 제1 내지 제3 게이트 도전 패턴(211, 212, 213) 각각과 중첩할 수 있고, 상기 중첩 영역에서 제1 내지 제3 데이터 도전 패턴(341, 342, 343) 각각은 각 서브 화소(PXS1, PXS2, PXS3)의 유지 커패시터(CST)의 제2 전극을 포함할 수 있다. 즉, 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)과 비중첩하며 제1 내지 제3 게이트 도전 패턴(211, 212, 213)과 중첩하는 부분에서, 제1 내지 제3 데이터 도전 패턴(341, 342, 343) 각각은 각 서브 화소(PXS1, PXS2, PXS3)의 유지 커패시터(CST)의 제2 전극을 포함할 수 있다.
제4 내지 제6 데이터 도전 패턴(344, 345, 346)은 각각 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)과 중첩할 수 있다. 상기 중첩 영역에서 제4 내지 제6 데이터 도전 패턴(344, 345, 346) 각각은 층간 절연막(103)을 관통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)의 일부를 노출하는 컨택홀(CNT10, CNT11, CNT12)을 통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)와 전기적으로 연결될 수 있다. 제4 내지 제6 데이터 도전 패턴(344, 345, 346)은 각 서브 화소(PXS1, PXS2, PXS3)의 제1 트랜지스터(T1)의 제1 소스/드레인 전극을 포함할 수 있다.
제4 내지 제6 데이터 도전 패턴(344, 345, 346) 각각은 제1 내지 제3 중첩 패턴(221, 222, 223)과 중첩하며, 상기 중첩 영역에서 컨택홀을 통해 전기적으로 연결될 수 있다.
제4 내지 제6 데이터 도전 패턴(344, 345, 346) 각각은 제1 전원 라인(120)과 중첩할 수 있으며, 상기 중첩 영역에서 층간 절연막(103) 및 버퍼층(101)을 관통하여 제1 전원 라인(120)을 노출하는 컨택홀(CNT25, CNT26, CNT27)을 통해 제1 전원 라인(120)과 전기적으로 연결될 수 있다.
즉, 제4 내지 제6 데이터 도전 패턴(344, 345, 346)을 통해 제1 전원 라인(120)과 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)이 전기적으로 연결될 수 있다.
제1 내지 제3 컨택 패턴(CE1, CE2, CE3) 각각은 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 컨택 패턴(CE1, CE2, CE3) 각각은 층간 절연막(103)을 관통하여 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)의 일부를 노출하는 컨택홀(CNT13, CNT14, CNT15)을 통하여 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)과 전기적으로 연결될 수 있다. 제1 내지 제3 컨택 패턴(CE1, CE2, CE3) 각각은 각 서브 화소(PXS1, PXS2, PXS3)의 제2 트랜지스터(T2)의 제1 소스/드레인 전극을 포함할 수 있다.
제1 내지 제3 컨택 패턴(CE1, CE2, CE3) 각각은 제1 내지 제3 데이터 라인(131, 132, 133)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 컨택 패턴(CE1, CE2, CE3) 각각은 층간 절연막(103) 및 버퍼층(101)을 관통하여 제1 내지 제3 데이터 라인(131, 132, 133)의 일부를 노출하는 컨택홀(CNT16, CNT17, CNT18)을 통하여 제1 내지 제3 데이터 라인(131, 132, 133)과 전기적으로 연결될 수 있다.
즉, 제1 내지 제3 컨택 패턴(CE1, CE2, CE3)을 통해 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)과 제1 내지 제3 데이터 라인(131, 132, 133)이 전기적으로 연결될 수 있다.
제2 컨택 패턴(CE2)은 제1 데이터 라인(131)을 가로지르며, 제3 컨택 패턴(CE3)은 제1 데이터 라인(131) 및 제2 데이터 라인(132)을 가로지를 수 있다. 제2 컨택 패턴(CE2)이 제1 데이터 라인(131)과 중첩하는 영역과, 제3 컨택 패턴(CE3)이 제1 데이터 라인(131) 및 제2 데이터 라인(132)과 중첩하는 영역에는 버퍼층(101) 및 층간 절연막(103)이 배치되어 제2 컨택 패턴(CE2)은 제1 데이터 라인(131)과 절연되며, 제3 컨택 패턴(CE3)은 제1 데이터 라인(131) 및 제2 데이터 라인(132)과 절연될 수 있다.
제4 내지 제6 컨택 패턴(CE4, CE5, CE6) 각각은 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 컨택 패턴(CE1, CE2, CE3) 각각은 층간 절연막(103)을 관통하여 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)의 일부를 노출하는 컨택홀(CNT19, CNT20, CNT21)을 통하여 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)과 전기적으로 연결될 수 있다.
제4 내지 제6 컨택 패턴(CE4, CE5, CE6) 각각은 제1 내지 제3 게이트 도전 패턴(211, 212, 213)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 컨택 패턴(CE1, CE2, CE3) 각각은 층간 절연막(103)을 관통하여 제1 내지 제3 게이트 도전 패턴(211, 212, 213)의 일부를 노출하는 컨택홀(CNT22, CNT23, CNT24)을 통하여 제1 내지 제3 게이트 도전 패턴(211, 212, 213)과 전기적으로 연결될 수 있다.
즉, 제4 내지 제6 컨택 패턴(CE4, CE5, CE6)을 통해 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)과 제1 내지 제3 게이트 도전 패턴(211, 212, 213)이 전기적으로 연결될 수 있다. 제4 내지 제6 컨택 패턴(CE4, CE5, CE6)은 각 서브 화소(PXS1, PXS2, PXS3)의 제2 트랜지스터(T2)의 제2 소스/드레인 전극을 포함할 수 있다.
제7 컨택 패턴(CE7)은 기준 전압 라인(140)과 중첩할 수 있다. 상기 중첩 영역에서 제7 컨택 패턴(CE7)은 층간 절연막(103) 및 버퍼층(101)을 관통하여 기준 전압 라인(140)의 일부를 노출하는 컨택홀(CNT28)을 통하여 기준 전압 라인(140)과 전기적으로 연결될 수 있다.
제7 컨택 패턴(CE7)은 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9) 각각과 중첩할 수 있다. 상기 중첩 영역에서 제7 컨택 패턴(CE7)은 층간 절연막(103)을 관통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)의 일부를 노출하는 컨택홀(CNT29, CNT30, CNT31)을 통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)와 전기적으로 연결될 수 있다. 제 제7 컨택 패턴(CE7)은 각 서브 화소(PXS1, PXS2, PXS3)의 제3 트랜지스터(T3)의 제1 소스/드레인 전극을 포함할 수 있다.
즉, 제7 컨택 패턴(CE7)을 통해 기준 전압 라인(140)과 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)이 전기적으로 연결될 수 있다.
제3 도전층(300) 상에는 패시베이션막(104)이 배치될 수 있다. 패시베이션막(104)은 제3 도전층(300)을 덮어 보호하는 역할을 한다. 패시베이션막(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
패시베이션막(104) 상에는 비아층(105)이 배치된다. 비아층(105)은 제4 도전층(400)이 배치된 패시베이션막(104)의 상면을 완전히 덮을 수 있다. 비아층(105)이 유기막으로 이루어지는 경우, 하부의 단차에도 불구하고 그 상면은 평탄할 수 있다. 비아층(105)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
비아층(105) 상에는 제4 도전층(400)이 배치될 수 있다. 제4 도전층(400)은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2) 및 제3 화소 전극(PXE3)을 포함할 수 있다. 제1 화소 전극(PXE1)은 제1 서브 화소(PXS1)의 발광 소자(EMD)의 애노드 전극을 포함하고, 제2 화소 전극(PXE2)은 제2 서브 화소(PXS2)의 발광 소자(EMD)의 애노드 전극을 포함하며, 제3 화소 전극(PXE3)은 제3 서브 화소(PXS3)의 발광 소자(EMD)의 애노드 전극을 포함할 수 있다.
제1 화소 전극(PXE1)은 화소(PX)의 중심부를 기준으로 우측에 인접하여 배치될 수 있다. 제1 화소 전극(PXE1)은 제1 내지 제3 데이터 라인(131, 132, 133)과 중첩하는 위치에 배치될 수 있다. 제2 화소 전극(PXE2)은 화소(PX)의 중심 부근에 배치될 수 있다. 제2 화소 전극(PXE2)은 제1 내지 제3 데이터 도전 패턴(341, 342, 343)과 중첩하도록 배치될 수 있다. 제3 화소 전극(PXE3)은 화소(PX)의 중심부를 기준으로 좌측에 배치될 수 있다. 제3 화소 전극(PXE3)은 제1 전원 라인(120), 기준 전압 라인(140), 및 제2 전원 라인(136)과 중첩하도록 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 내지 제3 화소 전극(PXE1, PXE2, PXE3) 각각은 제1 내지 제3 데이터 도전 패턴(341, 342, 343)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3) 각각은 비아층(105) 및 패시베이션막(104)을 관통하여 제1 내지 제3 데이터 도전 패턴(341, 342, 343)의 일부를 노출하는 컨택홀(CNT32, CNT33, CNT34)을 통하여 제1 내지 제3 데이터 도전 패턴(341, 342, 343)과 전기적으로 연결될 수 있다.
제4 도전층(400) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)에 의해 정의되는 복수의 개구가 위치할 수 있다. 복수의 개구 각각은 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3) 중 어느 하나의 일부를 노출할 수 있다.
화소 정의막(PDL)이 노출하는 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3) 및 화소 정의막(PDL) 상에는 발광층(EML)이 배치된다. 발광층(EML)은 유기 물질을 포함하는 유기층을 포함할 수 있다. 상기 유기층은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층(EML) 상에는 공통 전극(CME, 또는 캐소드 전극)이 배치될 수 있다. 공통 전극(CME)은 각 화소(PX) 및 각 서브 화소(PXS1, PXS2, PXS3)의 구별없이 연결되어 있을 수 있다. 공통 전극(CME)은 화소(PX) 및 서브 화소(PXS1, PXS2, PXS3)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(CME)은 발광 소자(도 4의 'EMD' 참조)의 제2 전극, 예컨대 캐소드 전극일 수 있다.
화소 전극(PXE1, PXE2, PXE3), 발광층(EML) 및 공통 전극(CME)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(EML)에서 발광한 빛은 공통 전극(CME)을 통해 상측 방향으로 출사될 수 있다.
공통 전극(CME) 상부에는 봉지막이 더 배치될 수 있다. 봉지막은 적어도 하나의 봉지층을 포함할 수 있다. 예를 들어, 봉지층은 제1 무기막, 유기막 및 제2 무기막을 포함할 수 있다.
이어, 리페어 회로(DP)에 대해 설명한다.
제1 도전층(100)은 리페어 하부 차광 패턴(160), 리페어 제1 전원 패턴(170) 및 리페어 연결 패턴(180)을 더 포함할 수 있다. 리페어 하부 차광 패턴(160), 리페어 제1 전원 패턴(170) 및 리페어 연결 패턴(180)은 서로 인접하는 두 화소(PX)의 데이터 라인(131, 132, 133) 사이에 배치될 수 있다. 리페어 하부 차광 패턴(160), 리페어 제1 전원 패턴(170) 및 리페어 연결 패턴(180)은 표시 영역(DA)에 배치되되, 각 서브 화소(PXS1, PXS2, PXS)의 애노드 전극(PXE1, PXE2, PXE3)과 비중첩할 수 있다.
리페어 하부 차광 패턴(160)은 외광으로부터 제1 리페어 반도체 패턴(DACT1)을 보호하는 역할을 수행할 수 있다. 리페어 하부 차광 패턴(160)은 패턴화된 형상을 갖는다. 리페어 하부 차광 패턴(160)은 제1 리페어 반도체 패턴(DACT1)의 채널 영역을 커버하도록 배치될 수 있고, 나아가, 제1 리페어 반도체 패턴(DACT1)의 전체를 커버하도록 배치될 수도 있다.
리페어 하부 차광 패턴(160)은 리페어 회로(DP)의 중심부에 배치될 수 있다. 다시 말해서, 리페어 하부 차광 패턴(160)은 제2 방향(DR2)을 기준으로 리페어 회로(DP)의 중심부에 위치할 수 있다.
리페어 제1 전원 패턴(170)은 리페어 하부 차광 패턴(160)의 제2 방향(DR2) 타측(하측)에 위치할 수 있다. 리페어 제1 전원 패턴(170)은 리페어 회로(DP)의 하부에 배치될 수 있다. 리페어 제1 전원 패턴(170)은 제1 리페어 반도체 패턴(DACT1)와 중첩할 수 있으나, 이에 제한되는 것은 아니다.
리페어 제1 전원 패턴(170)은 평면상 스캔 라인(310), 센싱 라인(320) 및 서브 제1 전원 라인(330)과 중첩하며 교차할 수 있다. 상기 중첩 영역에서 리페어 제1 전원 패턴(170)과 스캔 라인(310), 센싱 라인(320) 및 서브 제1 전원 라인(330) 사이에는 버퍼층(101)과 층간 절연막(103)이 배치되어 각 구성들을 절연할 수 있다.
리페어 제1 전원 패턴(170)은 서브 제1 전원 라인(330)과 중첩할 수 있다. 리페어 제1 전원 패턴(170)은 상기 중첩 영역에서 층간 절연막(103) 및 버퍼층(101)을 관통하여 리페어 제1 전원 패턴(170)을 노출하는 컨택홀(CNT35)에 의해 서브 제1 전원 라인(330)과 전기적으로 연결될 수 있다. 즉, 리페어 제1 전원 패턴(170)은 서브 제1 전원 라인(330)을 통해 제1 전원 라인(120)과 전기적으로 연결될 수 있다.
리페어 연결 패턴(180)은 리페어 하부 차광 패턴(160)의 제2 방향(DR2) 일측(상측)에 위치할 수 있다. 리페어 연결 패턴(180)이 배치됨에 따라, 서로 인접하는 두 화소(PX)의 제1 리페어 컨택 패턴(DCE1)이 분리 이격될 수 있다. 이에 따라, 서로 인접하는 두 화소(PX) 중 어느 하나와 보다 원활하게 전기적으로 연결되는 동시에 나머지 하나와 전기적으로 절연될 수 있다.
반도체층(SC)은 제1 리페어 반도체 패턴(DACT1) 및 제2 리페어 반도체 패턴(DACT2)을 더 포함할 수 있다. 제1 리페어 반도체 패턴(DACT1) 및 제2 리페어 반도체 패턴(DACT2)은 표시 영역(DA)에 배치되되, 각 서브 화소(PXS1, PXS2, PXS)의 애노드 전극(PXE1, PXE2, PXE3)과 비중첩할 수 있다.
제1 리페어 반도체 패턴(DACT1)은 제1 리페어 트랜지스터(DT1)의 활성층이며, 제2 리페어 반도체 패턴(DACT2)은 제2 리페어 트랜지스터(DT2)의 활성층일 수 있다. 제1 리페어 반도체 패턴(DACT1) 및 제2 리페어 반도체 패턴(DACT2)은 표시 영역(DA)에 배치되되, 각 서브 화소(PXS1, PXS2, PXS)의 애노드 전극(PXE1, PXE2, PXE3)과 비중첩할 수 있다.
제1 리페어 반도체 패턴(DACT1) 및 제2 리페어 반도체 패턴(DACT2)은 각각은 게이트 전극과 두께 방향(제3 방향(DR3))으로 중첩 배치된 채널 영역 및 상기 채널 영역의 일측 및 타측에 위치하는 도체화 영역을 포함할 수 있다. 상기 도체화 영역은 상기 채널 영역보다 도전성이 크고, 전기적인 저항이 낮을 수 있다. 제1 리페어 반도체 패턴(DACT1) 및 제2 리페어 반도체 패턴(DACT2) 각각의 상기 도체화 영역은 제3 도전층(300)과 중첩하는 영역에서 각 트랜지스터들(DT1, DT2)의 소스 전극 및 드레인 전극(또는, 제1 소스/드레인 전극 및 제2 소스/드레인 전극)을 포함할 수 있다.
제1 리페어 반도체 패턴(DACT1) 및 제2 리페어 반도체 패턴(DACT2)은 리페어 회로(DP)에서 제2 방향(DR2) 타측(하측) 및 일측(상측)에 각각 배치될 수 있다.
제2 도전층(200)은 제1 리페어 게이트 도전 패턴(231) 및 제2 리페어 게이트 도전 패턴(232)을 더 포함할 수 있다. 제1 리페어 게이트 도전 패턴(231) 및 제2 리페어 게이트 도전 패턴(232)은 표시 영역(DA)에 배치되되, 각 서브 화소(PXS1, PXS2, PXS)의 애노드 전극(PXE1, PXE2, PXE3)과 비중첩할 수 있다.
제1 리페어 게이트 도전 패턴(231)은 리페어 회로(DP)의 중심부에 배치될 수 있다. 다시 말해서, 제1 리페어 게이트 도전 패턴(231)은 제2 방향(DR2)을 기준으로 리페어 회로(DP)의 중심부에 위치할 수 있다.
제1 리페어 게이트 도전 패턴(231) 및 제2 리페어 게이트 도전 패턴(232) 각각은 제1 리페어 반도체 패턴(DACT1) 및 제2 리페어 반도체 패턴(DACT2)과 부분적으로 중첩할 수 있다. 제1 리페어 게이트 도전 패턴(231) 및 제2 리페어 게이트 도전 패턴(232) 각각은 상기 중첩 영역에서, 제1 리페어 트랜지스터(DT1) 및 제2 리페어 트랜지스터(DT2)의 게이트 전극을 포함할 수 있다.
다시 말해서, 제1 리페어 게이트 도전 패턴(231)은 제1 리페어 반도체 패턴(DACT1)의 일부 영역과 중첩하여 상기 중첩 영역에서 제1 리페어 트랜지스터(DT1)의 게이트 전극을 포함할 수 있다. 제1 리페어 게이트 도전 패턴(231)은 적어도 제1 리페어 반도체 패턴(DACT1)의 채널 영역과 중첩할 수 있다.
제1 리페어 게이트 도전 패턴(231)은 리페어 데이터 도전 패턴(350)과 중첩하며, 상기 중첩 영역에서 리페어 커패시터(DCST)의 제1 전극을 포함할 수 있다. 즉, 리페어 커패시터(DCST)의 제1 전극은 제1 리페어 게이트 도전 패턴(231) 자체로 이루어지거나, 제1 리페어 트랜지스터(DT1)의 게이트 전극으로부터 연장된 부위로 이루어질 수 있다.
제1 리페어 게이트 도전 패턴(231)은 리페어 데이터 도전 패턴(350)과 중첩하는 영역으로부터 제2 방향(DR2)으로 돌출된 영역을 포함할 수 있다. 상기 돌출 영역은 제1 리페어 컨택 패턴(DCE1)과 중첩할 수 있고, 전기적으로 연결될 수 있다. 즉, 제1 리페어 게이트 도전 패턴(231)은 제1 리페어 컨택 패턴(DCE1)을 통해 제2 리페어 반도체 패턴(DACT2)과 전기적으로 연결될 수 있다.
제2 리페어 게이트 도전 패턴(232)은 제1 리페어 게이트 도전 패턴(231)의 제2 방향(DR2) 일측에 배치될 수 있다. 제2 리페어 게이트 도전 패턴(232)은 리페어 회로(DP)의 제2 방향(DR2) 일측(상측)에 배치될 수 있다.
제2 리페어 게이트 도전 패턴(232)은 스캔 라인(310)과 중첩할 수 있다. 상기 중첩 영역에서 제2 리페어 게이트 도전 패턴(232)은 층간 절연막(103)을 관통하여 제2 리페어 게이트 도전 패턴(232)을 노출하는 컨택홀(CNT36)을 통해 스캔 라인(310)과 전기적으로 연결될 수 있다.
제2 리페어 게이트 도전 패턴(232)은 스캔 라인(310)과 중첩하는 영역으로부터 제2 방향(DR2) 타측으로 연장될 수 있고, 리페어 연결 패턴(180)을 가로질러 제2 리페어 반도체 패턴(DACT2)와 적어도 일부 중첩할 수 있다. 제2 리페어 게이트 도전 패턴(232)은 상기 중첩 영역에서 제2 리페어 트랜지스터(DT2)의 게이트 전극을 포함할 수 있다. 제2 리페어 게이트 도전 패턴(232)은 적어도 제2 리페어 반도체 패턴(DACT2)의 채널 영역과 중첩할 수 있다.
제3 도전층(300)은 리페어 데이터 도전 패턴(350), 및 제1 내지 제4 리페어 컨택 패턴(DCE1, DCE2, DCE3, DCE4)를 더 포함할 수 있다. 리페어 데이터 도전 패턴(350), 및 제1 내지 제4 리페어 컨택 패턴(DCE1, DCE2, DCE3, DCE4)은 표시 영역(DA)에 배치되되, 각 서브 화소(PXS1, PXS2, PXS)의 애노드 전극(PXE1, PXE2, PXE3)과 비중첩할 수 있다.
리페어 데이터 도전 패턴(350)은 제1 리페어 반도체 패턴(DACT1)과 중첩할 수 있다. 상기 중첩 영역에서 리페어 데이터 도전 패턴(350)은 층간 절연막(103)을 관통하여 제1 리페어 반도체 패턴(DACT1)의 일부를 노출하는 컨택홀(CNT37)을 통하여 제1 리페어 반도체 패턴(DACT1)과 전기적으로 연결될 수 있다. 리페어 데이터 도전 패턴(350)은 리페어 회로(DP)의 제2 리페어 트랜지스터(DT2)의 제2 소스/드레인 전극을 포함할 수 있다.
리페어 데이터 도전 패턴(350)은 제1 리페어 게이트 도전 패턴(231)과 중첩할 수 있고, 상기 중첩 영역에서 리페어 데이터 도전 패턴(350)은 리페어 커패시터(DCST)의 제2 전극을 포함할 수 있다. 즉, 제1 리페어 반도체 패턴(DACT1)과 비중첩하며 제1 리페어 게이트 도전 패턴(231)과 중첩하는 부분에서, 리페어 데이터 도전 패턴(350)은 리페어 커패시터(DCST)의 제2 전극을 포함할 수 있다.
리페어 데이터 도전 패턴(350)은 제1 리페어 게이트 도전 패턴(231)와 중첩하는 영역으로부터 제2 방향(DR2)으로 돌출될 수 있다. 상기 돌출 영역은 리페어 회로 연결 패턴(410)과 중첩할 수 있고, 상기 중첩 영역에는 제4 리세스 패턴(RC4)이 배치될 수 있다. 이에 대한 자세한 설명은 후술한다.
제1 리페어 컨택 패턴(DCE1)은 리페어 데이터 도전 패턴(250)의 제2 방향(DR2) 일측에 배치될 수 있다. 제1 리페어 컨택 패턴(DCE1)은 제2 리페어 반도체 패턴(DACT2)과 중첩할 수 있다. 상기 중첩 영역에서 제1 리페어 컨택 패턴(DCE1)은 층간 절연막(103)을 관통하여 제2 리페어 반도체 패턴(DACT2)를 노출하는 컨택홀(CNT38)을 통해 제2 리페어 반도체 패턴(DACT2)과 컨택할 수 있다. 또한, 제1 리페어 컨택 패턴(DCE1)은 제1 리페어 게이트 도전 패턴(231)과 중첩할 수 있다. 상기 중첩 영역에서 제1 리페어 컨택 패턴(DCE1)은 층간 절연막(103)을 관통하여 제1 리페어 게이트 도전 패턴(231)를 노출하는 컨택홀(CNT39)을 통해 제1 리페어 게이트 도전 패턴(231)과 컨택할 수 있다.
즉, 제1 리페어 컨택 패턴(DCE1)을 통해 제2 리페어 반도체 패턴(DACT2)은 제1 리페어 게이트 도전 패턴(231)과 전기적으로 연결될 수 있다. 제1 리페어 컨택 패턴(DCE1)은 제2 리페어 트랜지스터(DT2)의 제2 소스/드레인 전극을 포함할 수 있다.
제2 리페어 컨택 패턴(DCE2)은 제1 리페어 컨택 패턴(DCE1)의 제1 방향(DR1) 타측(우측)에 배치될 수 있다. 제2 리페어 컨택 패턴(DCE2)은 제2 리페어 게이트 도전 패턴(232)을 사이에 두고 제1 리페어 컨택 패턴(DCE1)의 제1 방향(DR1) 타측에 배치될 수 있다. 제2 리페어 컨택 패턴(DCE2)은 제2 리페어 반도체 패턴(DACT2)과 중첩할 수 있다. 상기 중첩 영역에서 제2 리페어 컨택 패턴(DCE2)은 층간 절연막(103)을 관통하여 제2 리페어 반도체 패턴(DACT2)를 노출하는 컨택홀(CNT40)을 통해 제2 리페어 반도체 패턴(DACT2)과 컨택할 수 있다. 또한, 제2 리페어 컨택 패턴(DCE2)은 리페어 연결 패턴(180)과 중첩할 수 있다. 상기 중첩 영역에서 제1 리페어 컨택 패턴(DCE1)은 층간 절연막(103) 및 버퍼층(101)을 관통하여 리페어 연결 패턴(180)를 노출하는 컨택홀(CNT41)을 통해 제1 리페어 게이트 도전 패턴(231)과 컨택할 수 있다.
즉, 제2 리페어 컨택 패턴(DCE2)을 통해 제2 리페어 반도체 패턴(DACT2)은 리페어 연결 패턴(180)과 전기적으로 연결될 수 있다. 제2 리페어 컨택 패턴(DCE2)은 제2 리페어 트랜지스터(DT2)의 제1 소스/드레인 전극을 포함할 수 있다.
제3 리페어 컨택 패턴(DCE3, 또는 제2 리페어 회로 연결 패턴)은 제1 리페어 컨택 패턴(DCE1)의 제2 방향(DR2) 일측에 배치될 수 있다. 제3 리페어 컨택 패턴(DCE3)은 리페어 연결 패턴(180)과 중첩할 수 있다. 상기 중첩 영역에서 제3 리페어 컨택 패턴(DCE3)은 층간 절연막(103) 및 버퍼층(101)을 관통하여 리페어 연결 패턴(180)를 노출하는 컨택홀(CNT42)을 통해 제1 리페어 게이트 도전 패턴(231)과 컨택할 수 있다.
제3 리페어 컨택 패턴(DCE3)은 리페어 연결 패턴(180)과 컨택하는 부분에서 제1 방향(DR1) 일측으로 연장되며, 리페어 회로(DP)의 제1 방향(DR1) 일측에 배치된 화소(PX)의 제1 내지 제3 데이터 라인(131, 132, 133)을 가로지를 수 있다. 제3 리페어 컨택 패턴(DCE3)은 제1 내지 제3 데이터 라인(131, 132, 133)과 중첩할 수 있고, 상기 중첩 영역 각각에서 제1 내지 제3 리세스 패턴(RC1, RC2, RC3)가 배치될 수 있다.
제1 내지 제3 리세스 패턴(RC1, RC2, RC3)에 대해 보다 자세히 설명하기 위해 도 9가 더 참조된다.
도 9는 일 실시예에 따른 제1 내지 제3 리세스 패턴이 배치된 영역의 단면도이다.
도 9를 더 참조하면, 제1 내지 제3 리세스 패턴(RC1, RC2, RC3)은 제1 내지 제3 데이터 라인(131, 132, 133) 각각과 제3 리페어 컨택 패턴(DCE3) 사이에 배치되는 절연막의 적어도 일부를 제거하여 정의될 수 있다. 예를 들어, 제1 내지 제3 리세스 패턴(RC1, RC2, RC3)은 층간 절연막(103)을 제거하여 정의될 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 내지 제3 리세스 패턴(RC1, RC2, RC3)은 층간 절연막(103)이 아닌 버퍼층(101)이 제거되어 정의되거나, 층간 절연막(103)과 버퍼층(101) 상부 일부가 제거되어 정의될 수도 있다.
아울러, 제1 내지 제3 리세스 패턴(RC1, RC2, RC3)은 층간 절연막(103)을 두께 방향으로 관통하는 관통홀인 것으로 도시하였으나, 이에 제한되는 것은 아니고, 제1 내지 제3 리세스 패턴(RC1, RC2, RC3)은 층간 절연막(103) 상부의 일부가 제거되어, 홈(groove) 형상을 포함할 수도 있다.
제1 내지 제3 리세스 패턴(RC1, RC2, RC3) 내에는 제3 리페어 컨택 패턴(DCE3)가 배치될 수 있다. 제1 내지 제3 리세스 패턴(RC1, RC2, RC3)을 배치함에 따라, 제3 리페어 컨택 패턴(DCE3)과 제1 내지 제3 데이터 라인(131, 132, 133) 각각 사이의 두께 방향(제3 방향(DR3)) 거리가 감소할 수 있다. 이에 따라, 후술하는 표시 장치를 리페어하는 과정에서 제3 리페어 컨택 패턴(DCE3)과 제1 내지 제3 데이터 라인(131, 132, 133) 사이의 웰딩(welding, 또는 용접)이 보다 원활할 수 있다.
웰딩이 진행되기 전, 제3 리페어 컨택 패턴(DCE3)이 제1 내지 제3 데이터 라인(131, 132, 133) 각각과 중첩하는 영역에서 제3 리페어 컨택 패턴(DCE3)과 제1 내지 제3 데이터 라인(131, 132, 133) 각각은 사이에 배치된 적어도 하나의 절연막에 의해 전기적으로 절연될 수 있다.
다시 도 2 내지 도 8을 참조하면, 제4 리페어 컨택 패턴(DCE4)은 리페어 데이터 도전 패턴(350)의 제2 방향(DR2) 타측(하측)에 배치될 수 있다. 제4 리페어 컨택 패턴(DCE4)은 리페어 제1 전원 패턴(170)과 중첩할 수 있다. 상기 중첩 영역에서 제4 리페어 컨택 패턴(DCE4)은 층간 절연막(103) 및 버퍼층(101)을 관통하여 리페어 제1 전원 패턴(170)을 노출하는 컨택홀(CNT43)을 통해 리페어 제1 전원 패턴(170)과 컨택할 수 있다.
즉, 리페어 제1 전원 패턴(170)과 제1 리페어 반도체 패턴(DACT1)은 제4 리페어 컨택 패턴(DCE4)에 의해 전기적으로 연결될 수 있다. 제4 리페어 컨택 패턴(DCE4)은 제1 리페어 트랜지스터(DT1)의 제1 소스/드레인 전극을 포함할 수 있다.
제4 도전층(400)은 리페어 회로 연결 패턴(410, 또는 제1 리페어 회로 연결 패턴)을 더 포함할 수 있다. 리페어 회로 연결 패턴(410)은 제1 내지 제3 서브 화소(PXS1, PXS2, PXS3) 각각의 제1 트랜지스터(T1)의 제2 소스/드레인 전극과 중첩하며, 제1 리페어 트랜지스터(DT1)의 제2 소스/드레인 전극과 중첩할 수 있다.
리페어 회로 연결 패턴(410)은 리페어 데이터 도전 패턴(350)과 중첩할 수 있다. 다시 말해서, 리페어 데이터 도전 패턴(350)은 게이트 도전 패턴(231)과 중첩하는 영역으로부터 제2 방향(DR2) 일측으로 돌출된 돌출 영역을 포함할 수 있고, 리페어 회로 연결 패턴(410)은 게이트 도전 패턴(231)의 상기 돌출 영역과 중첩할 수 있다.
상기 중첩 영역에는 제4 리세스 패턴(RC4)이 배치될 수 있다.
제4 리세스 패턴(RC4)에 대해 보다 자세히 설명하기 위해 도 10이 더 참조된다.
도 10은 일 실시예에 따른 제4 리세스 패턴이 배치된 영역의 단면도이다.
도 10을 더 참조하면, 제4 리세스 패턴(RC4)은 리페어 데이터 도전 패턴(350)과 리페어 회로 연결 패턴(410) 사이에 배치되는 절연막의 적어도 일부를 제거하여 정의될 수 있다. 예를 들어, 제4 리세스 패턴(RC4)은 비아층(105)을 제거하여 정의될 수 있다. 다만, 이에 제한되는 것은 아니고, 제4 리세스 패턴(RC4)은 비아층(105)이 아닌 패시베이션막(104)이 제거되어 정의되거나, 비아층(105)과 패시베이션막(104)의 상부 일부가 제거되어 정의될 수도 있다.
아울러, 제4 리세스 패턴(RC4)은 비아층(105)을 두께 방향으로 관통하는 관통홀인 것으로 도시하였으나, 이에 제한되는 것은 아니고, 제4 리세스 패턴(RC4)은 비아층(105) 상부의 일부가 제거되어, 홈(groove) 형상을 포함할 수도 있다.
제4 리세스 패턴(RC4) 내에는 리페어 회로 연결 패턴(410)이 배치될 수 있다. 제4 리세스 패턴(RC4)을 배치함에 따라, 리페어 회로 연결 패턴(410)과 리페어 데이터 도전 패턴(350) 사이의 두께 방향(제3 방향(DR3)) 거리가 감소할 수 있다. 이에 따라, 후술하는 표시 장치를 리페어하는 과정에서 리페어 회로 연결 패턴(410)과 리페어 데이터 도전 패턴(350) 사이의 웰딩이 보다 원활할 수 있다.
웰딩이 진행되기 전, 리페어 회로 연결 패턴(410)과 리페어 데이터 도전 패턴(350)이 중첩하는 영역에서 리페어 회로 연결 패턴(410)과 리페어 데이터 도전 패턴(350)은 사이에 배치된 적어도 하나의 절연막에 의해 전기적으로 절연될 수 있다.
다시 도 2 내지 도 8을 참조하면, 리페어 회로 연결 패턴(410)은 제4 리세스 패턴(RC4)이 배치된 영역으로부터 제1 방향(DR1) 일측 내지 타측을 향해 연장될 수 있다. 리페어 회로 연결 패턴(410)은 리페어 회로(DP)의 제1 방향(DR1) 일측 및 타측에 배치된 화소(PX) 각각을 향해 연장될 수 있다. 리페어 회로 연결 패턴(410)은 제1 내지 제3 데이터 라인(131, 132, 133)을 가로지르며 연장될 수 있다. 리페어 회로 연결 패턴(410)은 제1 내지 제3 데이터 라인(131, 132, 133)과 중첩할 수 있고, 상기 중첩 영역에서 리페어 회로 연결 패턴(410)과 제1 내지 제3 데이터 라인(131, 132, 133)은 비아층(105), 패시베이션막(104), 층간 절연막(103) 및 버퍼층(101)에 의해 상호 절연될 수 있다.
리페어 회로 연결 패턴(410)은 화소(PX) 내에서 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3)과 중첩하지 않으며, 제4 내지 제6 데이터 도전 패턴(344, 345, 346)과 중첩할 수 있다. 다시 말해서, 리페어 회로 연결 패턴(410)은 리세스 패턴(RC4)이 배치된 영역으로부터 제1 및 제2 화소 전극(PXE1, PXE2)을 우회하여 연장되며, 제2 화소 전극(PXE2)과 제3 화소 전극(PXE3) 사이까지 연장될 수 있다. 리페어 회로 연결 패턴(410)은 제1 및 제2 화소 전극(PXE1, PXE2)의 제2 방향(DR2) 일측(상측)으로 제1 및 제2 화소 전극(PXE1, PXE2)을 우회할 수 있으나, 이에 제한되는 것은 아니다. 또한, 제2 화소 전극(PXE2)과 제3 화소 전극(PXE3) 사이에서 리페어 회로 연결 패턴(410)은 제4 내지 제6 데이터 도전 패턴(344, 345, 346) 각각의 돌출 영역과 중첩할 수 있으나, 이에 제한되는 것은 아니다.
리페어 회로 연결 패턴(410)과 제4 내지 제6 데이터 도전 패턴(344, 345, 346)이 중첩하는 영역에서 제5 내지 제7 리세스 패턴(RC5, RC6, RC7)이 배치될 수 있다.
제5 내지 제7 리세스 패턴(RC5, RC6, RC7)에 대해 보다 자세히 설명하기 위해 도 11이 더 참조된다.
도 11은 일 실시예에 따른 제5 내지 제7 리세스 패턴이 배치된 영역의 단면도이다.
도 11을 더 참조하면, 제5 내지 제7 리세스 패턴(RC5, RC6, RC7)은 제4 내지 제6 데이터 도전 패턴(344, 345, 346) 각각과 리페어 회로 연결 패턴(410) 사이에 배치되는 절연막의 적어도 일부를 제거하여 정의될 수 있다. 예를 들어, 제5 내지 제7 리세스 패턴(RC5, RC6, RC7)은 비아층(105)을 제거하여 정의될 수 있다. 다만, 이에 제한되는 것은 아니고, 제5 내지 제7 리세스 패턴(RC5, RC6, RC7)은 비아층(105)이 아닌 패시베이션막(104)이 제거되어 정의되거나, 비아층(105)과 패시베이션막(104)의 상부 일부가 제거되어 정의될 수도 있다.
아울러, 제5 내지 제7 리세스 패턴(RC5, RC6, RC7)은 비아층(105)을 두께 방향으로 관통하는 관통홀인 것으로 도시하였으나, 이에 제한되는 것은 아니고, 제5 내지 제7 리세스 패턴(RC5, RC6, RC7)은 비아층(105) 상부의 일부가 제거되어, 홈(groove) 형상을 포함할 수도 있다.
제5 내지 제7 리세스 패턴(RC5, RC6, RC7) 내에는 리페어 회로 연결 패턴(410)이 배치될 수 있다. 제5 내지 제7 리세스 패턴(RC5, RC6, RC7)을 배치함에 따라, 리페어 회로 연결 패턴(410)과 제4 내지 제6 데이터 도전 패턴(344, 345, 346) 사이의 두께 방향(제3 방향(DR3)) 거리가 감소할 수 있다. 이에 따라, 후술하는 표시 장치를 리페어하는 과정에서 리페어 회로 연결 패턴(410)과 제4 내지 제6 데이터 도전 패턴(344, 345, 346) 사이의 웰딩이 보다 원활할 수 있다.
웰딩이 진행되기 전, 리페어 회로 연결 패턴(410)이 제4 내지 제6 데이터 도전 패턴(344, 345, 346) 각각과 중첩하는 영역에서 리페어 회로 연결 패턴(410)과 제4 내지 제6 데이터 도전 패턴(344, 345, 346) 각각은 사이에 배치된 적어도 하나의 절연막에 의해 전기적으로 절연될 수 있다.
다시 도 2 내지 도 8을 참조하면, 리페어 회로 연결 패턴(410)은 제4 리세스 패턴(RC4)을 기준으로 제1 방향(DR1) 일측 및 타측으로 연장된 형상은 실질적으로 상호 대칭일 수 있다. 다시 말해서, 제4 리세스 패턴(RC4)으로부터 제1 방향(DR1) 일측으로 연장된 리페어 회로 연결 패턴(410)의 일부와 제1 방향(DR2) 타측으로 연장된 리페어 회로 연결 패턴(410)의 나머지는 제1 방향(DR1)으로 상호 대칭일 수 있다. 즉, 평면상 제4 리세스 패턴(RC4)으로부터 제1 방향(DR1) 일측으로 연장된 리페어 회로 연결 패턴(410)의 일부와 제1 방향(DR2) 타측으로 연장된 리페어 회로 연결 패턴(410)의 나머지는 제4 리세스 패턴(RC4)으로부터 제2 방향(DR2)으로 연장된 가상의 선을 기준으로 상호 대칭일 수 있다.
리페어 회로(DP)를 사이에 두고 서로 인접하는 화소(PX)는 서로 대칭으로 배치될 수 있다. 예를 들어, 리페어 회로(DP)를 사이에 두고 제1 방향(DR1)으로 인접하는 두 화소(PX)는 평면상 제2 방향(DR2)으로 연장되는 가상의 선을 기준으로 제1 방향(DR1)으로 대칭일 수 있다. 즉, 상기 두 화소(PX) 각각의 반도체층(SC) 및 각 도전층(100, 200, 300, 400)의 배치는 상호 대칭일 수 있다. 리페어 회로(DP) 및 이를 사이에 두고 서로 인접하는 두 화소(PX)는 최소 반복 단위를 이룰 수 있다. 즉, 평면상 리페어 회로(DP) 및 이를 사이에 두고 서로 인접하는 두 화소(PX)는 제1 방향(DR1) 및 제2 방향(DR2)으로 반복 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
리페어 회로(DP)를 서로 인접하는 화소(PX) 사이에 배치함에 따라, 리페어 회로(DP)는 리페어 회로(DP)와 인접하는 두 화소(PX) 중 어느 하나에서 불량이 발생하더라도, 불량이 발생한 화소(PX)를 리페어할 수 있다. 따라서, 리페어 회로(DP)는 각 화소(PX) 사이에 배치되지 않을 수 있고, 리페어 회로(DP)가 배치되는 영역을 최소화할 수 있어, 표시 장치의 동일한 면적에 보다 많은 화소(PX)를 배치할 수 있다. 나아가, 표시 장치의 고해상도를 구현할 수 있다.
또한, 리페어 회로(DP)를 표시 영역(DA)에 배치함에 따라, 가장 인접한 화소(PX)를 리페어할 수 있고, 리페어 회로(DP)와 리페어된 화소를 연결하는 배선의 길이를 최소화할 수 있다. 이에 따라, 리페어 회로(DP)와 리페어된 화소를 연결하는 배선의 길이에 의한 RC 딜레이(delay)를 억제 또는 방지할 수 있다.
이하에서, 도 12 내지 도 17을 참조하여, 일 실시예에 따른 표시 장치의 리페어 방법에 대해 설명한다. 도 12 내지 도 17은 예시적으로, 일 화소(PX)의 제1 서브 화소(PXS1)의 제1 트랜지스터(T1) 또는 유지 커패시터(CST)에 불량이 발생한 경우, 이를 리페어하는 방법을 도시한다. 다만, 이에 제한되는 것은 아니고, 이하에서 서술하는 설명은 제1 서브 화소(PXS1)에만 적용되는 것은 아니고, 제2 서브 화소(PXS2) 및 제3 서브 화소(PXS3)에도 적용될 수 있다.
도 12는 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 등가 회로도이다.
도 12를 참조하면, 제1 서브 화소(PXS1)의 제1 트랜지스터(T1) 또는 유지 커패시터(CST)에 불량이 발생한 경우, 제1 트랜지스터(T1)와 제1 전원 라인(ELVDL)을 단절(Cut)시키며, 제2 트랜지스터(T2)와 유지 커패시터(CST, 또는 제1 트랜지스터(T1)의 게이트 전극)을 단절시킬 수 있다. 이에 따라, 제1 서브 화소(PXS1)의 발광 소자(EMD)는 불량이 발생한 제1 서브 화소(PXS1)의 제1 트랜지스터(T1) 또는 유지 커패시터(CST)에 영향을 받지 않을 수 있다.
이 경우, 리페어 회로(DP)의 제1 리페어 트랜지스터(DT1) 및 리페어 커패시터(DCST)를 제1 서브 화소(PXS1)의 발광 소자(EMD)의 애노드 전극과 전기적으로 연결시킬 수 있다. 리페어 회로(DP)의 제2 리페어 트랜지스터(DT2)를 제1 데이터 라인(DL1)과 전기적으로 연결시킬 수 있다.
제1 리페어 트랜지스터(DT1)에 인가된 제1 전원 전압은 제1 리페어 트랜지스터(DT1)를 통과하여 제1 서브 화소(PXS)의 발광 소자(EMD)로 전달될 수 있다. 제2 리페어 트랜지스터(DT2)는 제1 데이터 라인(DL1)으로부터 데이터 신호를 전달받아 제1 리페어 트랜지스터(DT1)의 게이트 전극으로 전달할 수 있다. 따라서, 제1 서브 화소(PXS1)의 제1 트랜지스터(T1) 및 유지 커패시터(CST) 중 적어도 어느 하나에 불량이 발생하더라도, 제1 서브 화소(PXS1)의 발광 소자(EMD)는 리페어 회로(DP)의 제1 리페어 트랜지스터(DT1), 제2 리페어 트랜지스터(DT2) 및 리페어 커패시터(DST)와 제1 서브 화소(PXS1)의 제3 트랜지스터(T3)를 통해 원활히 작동할 수 있다.
화소(PX) 내에 불량이 발생하더라도, 리페어 회로(DP)를 통해 이를 리페어할 수 있고, 이에 따라, 표시 장치의 양품 수율이 향상될 수 있으며, 공정 비용이 감소할 수 있다.
도 13은 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 레이아웃도이다. 도 14는 도 13의 B 영역을 확대한 확대도이다.
도 12 내지 도 14를 참조하면, 화소(PX)의 제1 반도체 패턴(ACT1) 및 제1 게이트 도전 패턴(211) 각각은 적어도 두 부분으로 절단되고, 절단된 각 부분은 서로 분리 이격되어, 전기적으로 단절될 수 있다.
구체적으로 설명하면, 제1 반도체 패턴(ACT1)은 적어도 두 부분으로 절단될 수 있다. 제1 반도체 패턴(ACT1)은 제1 데이터 도전 패턴(341)과 중첩하는 제1 영역(ACT1a)과 제4 데이터 도전 패턴(344)과 중첩하는 제2 영역(ACT1b)으로 나눠질 수 있다. 상기 제1 영역(ACT1a)과 상기 제2 영역(ACT1b)은 서로 분리 이격되어 전기적으로 단절될 수 있다.
제1 반도체 패턴(ACT1)이 제1 영역(ACT1a)과 제2 영역(ACT1b)으로 단절되는 부분에는 평면상 다른 구성이 배치되지 않을 수 있다. 이 경우, 제1 반도체 패턴(ACT1)의 절단이 레이저 등에 의해 진행되는 경우, 제1 반도체 패턴(ACT1)에 조사되는 레이저에 의한 다른 구성의 손상 등을 억제 또는 방지할 수 있다.
제1 게이트 도전 패턴(211)은 적어도 두 부분으로 절단될 수 있다. 제1 게이트 도전 패턴(211)은 제1 데이터 도전 패턴(341)과 중첩하는 제1 영역(211a)과 제4 컨택 패턴(CE4)과 중첩하는 제2 영역(211b)으로 나눠질 수 있다. 상기 제1 영역(211a)과 상기 제2 영역(211b)은 서로 분리 이격되어 전기적으로 단절될 수 있다.
제1 게이트 도전 패턴(211)이 제1 영역(211a)과 제2 영역(211b)으로 단절되는 부분에는 평면상 다른 구성이 배치되지 않을 수 있다. 이 경우, 제1 게이트 도전 패턴(211)의 절단이 레이저 등에 의해 진행되는 경우, 제1 게이트 도전 패턴(211)에 조사되는 레이저에 의한 다른 구성의 손상 등을 억제 또는 방지할 수 있다.
이에 따라, 제1 전원 라인(120)과 제1 반도체 패턴(ACT1)의 제2 영역(ACT1b)은 서로 전기적으로 단절되며, 제1 데이터 라인(131)과 제1 게이트 도전 패턴(211)의 제1 영역(211a)은 서로 전기적으로 단절될 수 있다.
제1 전원 라인(120)은 제1 리페어 트랜지스터(DT1)와 전기적으로 연결되고, 제1 리페어 트랜지스터(DT1)는 리페어 회로 연결 패턴(410)을 통해 제1 데이터 도전 패턴(341)과 전기적으로 연결될 수 있다. 또한, 제1 데이터 라인(131)은 제3 리페어 컨택 패턴(DCE3)을 통해 제2 리페어 트랜지스터(DT2)와 전기적으로 연결될 수 있다.
이에 대해 보다 자세히 설명하기 위해 도 15 내지 도 17이 더 참조된다.
도 15는 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 제1 내지 제3 리세스 패턴이 배치된 영역의 단면도이다. 도 16은 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 제4 리세스 패턴이 배치된 영역의 단면도이다. 도 17은 일 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 제5 내지 제7 리세스 패턴이 배치된 영역의 단면도이다.
도 12 내지 도 17을 참조하면, 리페어 데이터 도전 패턴(350)은 리페어 회로 연결 패턴(410)과 전기적으로 연결될 수 있다. 제4 리세스 패턴(RC4)이 배치된 위치에서, 웰딩이 진행될 수 있다. 상기 웰딩은 레이저(laser)를 통해 진행될 수 있으나, 이에 제한되는 것은 아니다. 웰딩이 레이저에 의해 진행되는 경우, 레이저가 조사되는 영역은 제4 리세스 패턴(RC4)이 배치된 위치와 중첩할 수 있다. 다시 말해서, 제4 리세스 패턴(RC4)이 배치된 영역에서, 리페어 데이터 도전 패턴(350)과 리페어 회로 연결 패턴(410) 사이에 배치되는 절연막(예를 들어, 패시베이션막(104))에 레이저가 조사될 수 있다. 웰딩이 완료된 후, 리페어 데이터 도전 패턴(350)과 리페어 회로 연결 패턴(410)은 컨택할 수 있고, 상호 물리적 및/또는 전기적으로 연결될 수 있다. 리페어 데이터 도전 패턴(350)과 리페어 회로 연결 패턴(410)이 컨택하는 영역은 제4 리세스 패턴(RC4)이 형성된 영역과 적어도 일부 중첩할 수 있다.
예를 들어, 웰딩이 완료된 후, 리페어 데이터 도전 패턴(350)과 리페어 회로 연결 패턴(410)은, 리페어 데이터 도전 패턴(350)과 리페어 회로 연결 패턴(410) 사이에 배치된 절연막(예를 들어, 패시베이션막(104))을 관통하여, 리페어 데이터 도전 패턴(350)을 노출하는 컨택홀을 통해 상호 컨택할 수 있으나, 이에 제한되는 것은 아니다. 아울러, 상기 컨택홀은 제4 리세스 패턴(RC4)과 적어도 일부 중첩할 수 있다.
제1 게이트 도전 패턴(211)은 리페어 회로 연결 패턴(410)과 전기적으로 연결될 수 있다. 제5 리세스 패턴(RC5)이 배치된 위치에서, 웰딩이 진행될 수 있다. 상기 웰딩은 레이저(laser)를 통해 진행될 수 있으나, 이에 제한되는 것은 아니다. 웰딩이 레이저에 의해 진행되는 경우, 레이저가 조사되는 영역은 제5 리세스 패턴(RC5)이 배치된 위치와 중첩할 수 있다. 다시 말해서, 제5 리세스 패턴(RC5)이 배치된 영역에서, 제1 게이트 도전 패턴(211)과 리페어 회로 연결 패턴(410) 사이에 배치되는 절연막(예를 들어, 패시베이션막(104))에 레이저가 조사될 수 있다. 웰딩이 완료된 후, 제1 게이트 도전 패턴(211)과 리페어 회로 연결 패턴(410)은 컨택할 수 있고, 상호 물리적 및/또는 전기적으로 연결될 수 있다. 제1 게이트 도전 패턴(211)과 리페어 회로 연결 패턴(410)이 컨택하는 영역은 제5 리세스 패턴(RC5)이 형성된 영역과 적어도 일부 중첩할 수 있다.
예를 들어, 웰딩이 완료된 후, 제1 게이트 도전 패턴(211)과 리페어 회로 연결 패턴(410)은, 제1 게이트 도전 패턴(211)과 리페어 회로 연결 패턴(410) 사이에 배치된 절연막(예를 들어, 패시베이션막(104))을 관통하여, 제1 게이트 도전 패턴(211)을 노출하는 컨택홀을 통해 상호 컨택할 수 있으나, 이에 제한되는 것은 아니다. 아울러, 상기 컨택홀은 제5 리세스 패턴(RC5)과 적어도 일부 중첩할 수 있다.
이에 따라, 리페어 회로 연결 패턴(410)을 통해, 리페어 데이터 도전 패턴(350)은 제1 게이트 도전 패턴(211)과 전기적으로 연결될 수 있으며, 제1 리페어 트랜지스터(DT1)와 제1 서브 화소(PXS1)의 제1 화소 전극(PXE1)이 전기적으로 연결될 수 있다.
제3 리페어 컨택 패턴(DCE3)은 제1 데이터 라인(131)과 전기적으로 연결될 수 있다. 제1 리세스 패턴(RC1)이 배치된 위치에서, 웰딩이 진행될 수 있다. 상기 웰딩은 레이저(laser)를 통해 진행될 수 있으나, 이에 제한되는 것은 아니다. 웰딩이 레이저에 의해 진행되는 경우, 레이저가 조사되는 영역은 제1 리세스 패턴(RC1)이 배치된 위치와 중첩할 수 있다. 다시 말해서, 제1 리세스 패턴(RC1)이 배치된 영역에서, 제3 리페어 컨택 패턴(DCE3)과 제1 데이터 라인(131) 사이에 배치되는 절연막(예를 들어, 버퍼층(101))에 레이저가 조사될 수 있다. 웰딩이 완료된 후, 제3 리페어 컨택 패턴(DCE3)과 제1 데이터 라인(131)은 컨택할 수 있고, 상호 물리적 및/또는 전기적으로 연결될 수 있다. 제3 리페어 컨택 패턴(DCE3)과 제1 데이터 라인(131)이 컨택하는 영역은 제1 리세스 패턴(RC1)이 형성된 영역과 적어도 일부 중첩할 수 있다.
예를 들어, 웰딩이 완료된 후, 제3 리페어 컨택 패턴(DCE3)과 제1 데이터 라인(131)은, 제3 리페어 컨택 패턴(DCE3)과 제1 데이터 라인(131) 사이에 배치된 절연막(예를 들어, 버퍼층(101))을 관통하여, 제1 데이터 라인(131)을 노출하는 컨택홀을 통해 상호 컨택할 수 있으나, 이에 제한되는 것은 아니다. 아울러, 상기 컨택홀은 리세스 패턴(RC1)과 적어도 일부 중첩할 수 있다.
이에 따라, 제3 리페어 컨택 패턴(DCE3)을 통해, 리페어 연결 패턴(180)은 제1 데이터 라인(131)과 전기적으로 연결될 수 있으며, 제2 리페어 트랜지스터(DT2)와 제1 데이터 라인(131)이 전기적으로 연결될 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 18은 다른 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 등가 회로도이다. 도 19는 다른 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 레이아웃도이다. 도 20은 도 19의 C 영역을 확대한 확대도이다.
도 18 내지 도 20을 참조하면, 본 실시예에 따른 표시 장치의 리페어 방법은 각 서브 화소(PXS1, PXS2, PXS3) 중 어느 하나의 제2 트랜지스터(T2)가 불량인 경우, 이를 리페어하는 방법이라는 점에서 도 12 내지 도 17의 실시예와 차이가 있다. 도 18 내지 도 20은 예시적으로, 일 화소(PX)의 제1 서브 화소(PXS1)의 제2 트랜지스터(T2)에 불량이 발생한 경우, 이를 리페어하는 방법을 도시한다.
구체적으로 설명하면, 화소(PX)의 제1 서브 화소(PXS1)의 제2 트랜지스터(T2)가 불량인 경우, 제2 트랜지스터(T2)와 제1 데이터 라인(131)을 더 단절시킬 수 있다. 이에 따라, 제1 서브 화소(PXS1)의 발광 소자(EMD)는 불량이 발생한 제1 서브 화소(PXS1)의 제2 트랜지스터(T2)에 영향을 받지 않을 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 트랜지스터(T2)와 제1 데이터 라인(131)을 단절시키는 경우, 제2 트랜지스터(T2)와 유지 커패시터(CST, 또는 제1 트랜지스터(T1)의 게이트 전극)는 단절시키지 않을 수도 있다.
이 경우, 화소(PX)의 제1 컨택 패턴(CE1)은 적어도 두 부분으로 절단되고, 절단된 각 부분은 서로 분리 이격되어, 전기적으로 단절될 수 있다. 다시 말해서, 제1 컨택 패턴(CE1)은 적어도 두 부분으로 절단될 수 있다. 제1 컨택 패턴(CE1)은 제4 반도체 패턴(ACT4)과 중첩하는 제1 영역(CE1a)과 제1 데이터 라인(131)과 중첩하는 제2 영역(CE1b)으로 나눠질 수 있다. 상기 제1 영역(CE1a)과 상기 제2 영역(CE1b)은 서로 분리 이격되어 전기적으로 단절될 수 있다. 이에 따라, 제4 반도체 패턴(ACT4)과 제1 데이터 라인(131)은 전기적으로 단절될 수 있다.
제1 컨택 패턴(CE1)이 제1 영역(CE1a)과 제2 영역(CE1b)으로 단절되는 부분에는 평면상 다른 구성이 배치되지 않을 수 있다. 이 경우, 제1 컨택 패턴(CE1)의 절단이 레이저 등에 의해 진행되는 경우, 제1 컨택 패턴(CE1)에 조사되는 레이저에 의한 다른 구성의 손상 등을 억제 또는 방지할 수 있다.
이 경우에도, 제1 트랜지스터(T1) 또는 유지 커패시터(CST)가 불량이더라도 이를 리페어할 수 있다. 아울러, 본 실시예의 경우, 제2 트랜지스터(T2)가 불량인 경우, 이를 리페어할 수 있고, 양품 수율이 보다 증가할 수 있으며, 공정 비용이 보다 감소할 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치를 리페어하는 방법을 설명하기 위한 화소 및 리페어 회로의 레이아웃도이다.
도 21을 참조하면, 본 실시예에 따른 리페어 회로 연결 패턴(420_2)은 서로 다른 두 부분으로 분리되어 전기적으로 단절된다는 점에서 도 13의 실시예와 차이가 있다.
구체적으로 설명하면, 리페어 회로(DP)가 리페어 회로(DP)의 제1 방향(DR1) 일측에 배치된 화소(PX)의 제1 서브 화소(PXS1)의 발광 소자(EMD)와 전기적으로 연결된 경우, 리페어 회로 연결 패턴(420_2)은 리페어 데이터 도전 패턴(350)과 중첩하는 부분으로부터 제1 방향(DR1) 일측으로 연장되는 제1 영역(420a), 및 상기 제1 영역(420a)과 분리되며, 상기 제1 영역(420a)의 제1 방향(DR1) 타측에 배치되는 제2 영역(420b)을 포함할 수 있다. 리페어 회로 연결 패턴(420_2)의 제1 영역(420a)은 리페어 회로(DP)의 제1 방향(DR1) 일측에 배치된 화소(PX)로 연장되며, 제2 영역(420b)은 리페어 회로(DP)의 제1 방향(DR1) 타측에 배치된 화소(PX)로 연장될 수 있다.
리페어 회로 연결 패턴(420_2)의 제1 영역(420a)은 리페어 데이터 도전 패턴(350)과 전기적으로 연결되나, 리페어 회로 연결 패턴(420_2)의 제2 영역(420b)은 리페어 데이터 도전 패턴(350)과 전기적으로 단절될 수 있다. 리페어 회로 연결 패턴(420_2)의 제1 영역(420a)과 제2 영역(420b)은 일체로 형성된 리페어 회로 연결 패턴(420_2)이 절단되어 형성될 수 있으나, 이에 제한되는 것은 아니다.
이 경우에도, 제1 트랜지스터(T1) 또는 유지 커패시터(CST)가 불량이더라도 이를 리페어할 수 있고, 양품 수율이 증가할 수 있으며, 공정 비용이 감소할 수 있다. 아울러, 리페어 회로 연결 패턴(420_2)을 절단시킴으로써, 리페어 회로(DP)와 인접하되 전기적으로 연결되지 않은 화소(PX)가 리페어 회로(DP)에 의해 영향을 받는 것을 억제 또는 방지할 수 있다. 나아가, 표시 장치의 각 화소(PX)의 신뢰성이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 기판 100: 제1 도전층
SC: 반도체층 ACT: 반도체 패턴
101: 버퍼층 200: 제2 도전층
102: 게이트 절연막 300: 제3 도전층
103: 층간 절연막 104: 패시베이션막
105: 비아층 400: 제4 도전층
PX: 화소 DP: 리페어 회로
410: 제1 리페어 회로 연결 패턴
DCE3: 제2 리페어 회로 연결 패턴

Claims (20)

  1. 서로 다른 색의 빛을 방출하는 제1 서브 화소와 제2 서브 화소, 및 상기 제1 서브 화소 및 상기 제2 서브 화소와 전기적으로 연결되어 상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 제1 전원 전압을 인가하는 제1 전원 라인을 포함하는 화소;
    상기 화소와 인접하게 배치되는 리페어 회로; 및
    상기 화소 및 상기 리페어 회로에 걸쳐 연장되는 제1 리페어 회로 연결 패턴을 포함하되,
    상기 제1 서브 화소 및 상기 제2 서브 화소 각각은 발광 소자, 상기 발광 소자와 연결된 제1 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 연결된 제2 트랜지스터를 포함하며,
    상기 리페어 회로는 제1 리페어 트랜지스터, 상기 제1 리페어 트랜지스터의 게이트 전극과 연결된 제2 리페어 트랜지스터를 포함하고,
    상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되고, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극은 각각 상기 제1 리페어 회로 연결 패턴과 중첩하며,
    상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되고, 상기 제1 리페어 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는 순차 적층된 애노드 전극, 발광층 및 캐소드 전극을 포함하고,
    상기 제1 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극, 및 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극은 제1 도전층으로 이루어지고,
    상기 제1 리페어 회로 연결 패턴 및 상기 발광 소자의 상기 애노드 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어지는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 도전층 상에 배치되는 비아층을 더 포함하되,
    상기 비아층은 상기 제1 도전층과 상기 제2 도전층 사이에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 비아층은 두께 방향으로 적어도 일부 제거되어 정의되는 제1 리세스 패턴 및 제2 리세스 패턴을 포함하고,
    상기 제1 리세스 패턴은 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 상기 제2 소스/드레인 전극과 상기 제1 리페어 회로 연결 패턴이 중첩하는 영역에 배치되며,
    상기 제2 리세스 패턴은 상기 리페어 회로의 상기 제1 트랜지스터의 상기 제2 소스/드레인 전극과 상기 제1 리페어 회로 연결 패턴이 중첩하는 영역에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 리페어 회로 연결 패턴은 적어도 일부가 상기 제1 리세스 패턴 및 상기 제2 리세스 패턴 중 적어도 어느 하나의 내부에 배치되는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 전원 라인은 상기 제1 도전층 및 상기 제2 도전층과 상이한 제3 도전층을 이루며, 상기 제1 도전층 및 상기 제2 도전층 하부에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 도전층, 제2 도전층 및 제3 도전층과 상이한 제4 도전층을 더 포함하되,
    상기 제4 도전층은 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극과, 상기 제1 리페어 트랜지스터 및 상기 제2 리페어 트랜지스터의 게이트 전극을 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극 각각이 상기 제1 리페어 회로 연결 패턴과 중첩하는 영역에서, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극 각각과 상기 제1 리페어 회로 연결 패턴 사이에는 적어도 하나의 절연막이 적어도 부분적으로 배치되어, 상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극 각각과 상기 제1 리페어 회로 연결 패턴은 상호 전기적으로 절연된 표시 장치.
  9. 제1 항에 있어서,
    서로 인접하여 동일한 방향으로 연장되는 제1 데이터 라인과 제2 데이터 라인, 및 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 가로지르며 연장되고 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하는 제2 리페어 회로 연결 패턴을 더 포함하되,
    상기 제1 서브 화소의 상기 제2 트랜지스터는 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제2 서브 화소의 상기 제2 트랜지스터는 상기 제2 데이터 라인과 전기적으로 연결되고,
    상기 제2 리페어 트랜지스터는 상기 제2 리페어 회로 연결 패턴과 전기적으로 연결되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 데이터 라인, 상기 제2 데이터 라인 및 상기 제1 전원 라인은 제1 도전층으로 이루어지고,
    상기 제2 리페어 회로 연결 패턴, 상기 제1 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극, 및 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어지는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 도전층과 상기 제2 도전층 사이에 배치되며, 적어도 일부를 제거하여 정의되는 제1 리세스 패턴 및 제2 리세스 패턴을 포함하는 절연막을 더 포함하되,
    상기 제1 리세스 패턴은 상기 제2 리페어 회로 연결 패턴과 상기 제1 데이터 라인이 중첩하는 영역에 배치되며, 상기 제2 리세스 패턴은 상기 제2 리페어 회로 연결 패턴과 상기 제2 데이터 라인이 중첩하는 영역에 배치되는 표시 장치.
  12. 제11 항에 있어서,
    상기 절연막은 순차 적층된 버퍼층 및 층간 절연막을 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 화소 및 상기 리페어 회로는 각각 복수로 제공되며,
    상기 복수의 리페어 회로 각각은 상기 복수의 화소 중 서로 인접하는 두 화소 사이에 배치되고,
    상기 리페어 회로와 인접한 상기 두 화소는 상호 대칭인 형상을 각각 포함하는 표시 장치.
  14. 제13 항에 있어서,
    화면을 표시하는 표시 영역 및 상기 표시 영역 주변에 배치되는 비표시 영역을 더 포함하고,
    상기 복수의 화소 및 상기 복수의 리페어 회로는 상기 표시 영역 내에 배치되는 표시 장치.
  15. 서로 다른 색의 빛을 방출하는 제1 서브 화소와 제2 서브 화소, 및 상기 제1 서브 화소 및 상기 제2 서브 화소 중 적어도 어느 하나와 전기적으로 연결되는 제1 전원 라인을 포함하는 화소;
    상기 화소와 인접하게 배치되며, 제1 리페어 트랜지스터, 상기 제1 리페어 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 리페어 트랜지스터를 포함하는 리페어 회로; 및
    상기 화소 및 상기 리페어 회로에 걸쳐 연장되는 제1 리페어 회로 연결 패턴을 포함하되,
    상기 제1 서브 화소는 제1 발광 소자와 전기적으로 연결된 제1 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 트랜지스터를 포함하며,
    상기 제2 서브 화소는 상기 제1 발광 소자와 상이한 제2 발광 소자를 포함하고,
    상기 제1 서브 화소의 상기 제1 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되며, 상기 제1 서브 화소의 상기 제1 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩하되 전기적으로 절연되고,
    상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극은 상기 제1 전원 라인과 전기적으로 연결되며, 상기 제1 리페어 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩하고, 제1 리페어 트랜지스터의 제2 소스/드레인 전극은 상기 제1 리페어 회로 연결 패턴과 중첩하는 영역에서 상기 제1 리페어 회로 연결 패턴과 전기적으로 연결된 표시 장치.
  16. 제15 항에 있어서,
    상기 발광 소자는 순차 적층된 애노드 전극, 발광층 및 캐소드 전극을 포함하고,
    상기 제1 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극, 및 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극은 제1 도전층으로 이루어지고,
    상기 제1 리페어 회로 연결 패턴 및 상기 발광 소자의 상기 애노드 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어지는 표시 장치.
  17. 제15 항에 있어서,
    서로 인접하여 동일한 방향으로 연장되는 제1 데이터 라인과 제2 데이터 라인, 및 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하고, 상기 제2 리페어 트랜지스터와 전기적으로 연결된 제2 리페어 회로 연결 패턴을 더 포함하되,
    상기 제2 리페어 회로 연결 패턴은 상기 제1 데이터 라인과 전기적으로 절연되며, 상기 제2 리페어 회로 연결 패턴은 상기 제2 데이터 라인과 중첩하는 영역에서 상기 제2 데이터 라인과 전기적으로 연결되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 데이터 라인, 상기 제2 데이터 라인 및 상기 제1 전원 라인은 제1 도전층으로 이루어지고,
    상기 제2 리페어 회로 연결 패턴, 상기 제1 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극, 상기 제1 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극, 및 상기 제2 리페어 트랜지스터의 제1 소스/드레인 전극과 상기 제2 소스 드레인 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어지는 표시 장치.
  19. 제15 항에 있어서,
    웰딩(welding)에 의해, 상기 제1 리페어 회로 연결 패턴과 상기 제1 리페어 트랜지스터의 상기 제2 소스/드레인 전극이 중첩하는 영역에서, 상기 제1 리페어 트랜지스터의 상기 제2 소스/드레인 전극이 전기적으로 연결되는 표시 장치.
  20. 제15 항에 있어서,
    상기 제2 서브 화소는 상기 제2 발광 소자와 전기적으로 연결되고 상기 제1 전원 라인과 전기적으로 단절된 상기 제2 서브 화소의 제1 트랜지스터를 더 포함하는 표시 장치.
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