KR20220136153A - 검출 장치 및 검출 장치의 제조 방법 - Google Patents

검출 장치 및 검출 장치의 제조 방법 Download PDF

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KR20220136153A
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에츠지 하야카와
타케토모 나카네
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미쓰미덴기가부시기가이샤
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Abstract

(과제)
외부 도출 리드의 본딩 와이어를 접속할 수 있는 범위를 넓게 확보할 수 있고, 또한 확실하게 센서칩의 검출면을 노출시킬 수 있는 검출 장치 및 검출 장치의 제조 방법을 제공한다.
(해결 수단)
검출 장치는 외부 도출 리드를 가지는 리드 프레임과, 리드 프레임 상에, 탄성을 가지는 제1 절연막을 개재시켜 설치된 반도체 집적회로칩과, 외부 도출 리드와 반도체 집적회로칩을 전기적으로 접속하는 제1 본딩 와이어와, 제1면과, 제1면과는 반대측의 제2면을 가지고, 제2면에 검출부가 설치되고, 제1면을 반도체 집적회로칩에 대향시켜 반도체 집적회로칩 상에 설치된 센서칩과, 리드 프레임, 반도체 집적회로칩, 센서칩 및 제1 본딩 와이어를 밀봉하는 몰드 수지를 가지고, 센서칩은 반도체 집적회로칩에 전기적으로 접속되고, 몰드 수지에는 검출부가 노출되는 개구부가 형성되어 있다.

Description

검출 장치 및 검출 장치의 제조 방법{DETECTING DIVICE AND METHOD FOR MANUFACTURING DETECTING DIVICE}
본 개시는 검출 장치 및 검출 장치의 제조 방법에 관한 것이다.
습도 센서나 온도 센서와 같이, 검출면인 센서칩 표면을 노출시킬 필요가 있는 검출 장치에 있어서는, 검출 신호를 처리하여 외부로 출력하기 위해서, ASIC(Application Specific Integrated Circuit)칩과 함께 원패키지로 되어 있는 검출 장치가 제안되어 있다. 최근, 검출 장치의 추가적인 소형화를 도모하기 위해서, ASIC칩 상에 센서칩이 설치되고, ASIC칩의 측방에 리드 단자가 설치되어, 이들이 몰드 수지에 의해 밀봉되고, 센서칩 상의 몰드 수지가 개구되어, 검출면을 노출시킨 검출 장치가 제안되어 있다.
일본 특개 2016-18979호 공보 일본 특개 2020-85498호 공보
종래의 기술에서는 검출 장치를 소형화하거나, 검출 장치 내의 ASIC칩을 크게 하거나 하고자 하면, 외부 도출 리드인 리드 단자가 작아진다. 리드 단자가 작아지면, 본딩 와이어를 접속할 수 있는 범위가 좁아져, 본딩 와이어의 압착 면적이 부족하기 때문에, 본딩 불량이 생길 우려가 있다.
또 종래부터 센서칩 상의 개구부는 몰드 금형에 개구부에 대응하는 철형 형상을 형성함으로써, 몰드시에 개구부를 형성시키는 방식을 취하고 있는데, ASIC칩과 센서칩을 적층시킨 경우에, 두께 방향으로 각각의 불균일이 발생하기 때문에, 검출 장치를 소망하는 두께로 하고자 하면, 불균일이 두께 방향으로 큰 경우에는 금형의 철형 부분에 의해 센서칩에 대미지를 줄 우려가 있고, 또 반대로 불균일이 두께 방향으로 작은 경우에는 금형의 철형 부분이 센서칩에 접촉되지 않아, 금형의 철형 부분과 센서칩의 검출면 사이에 몰드 수지가 들어가, 센서칩의 검출면이 몰드 수지에 의해 덮여버릴 우려가 있다.
본 개시의 목적은 외부 도출 리드의 본딩 와이어를 접속할 수 있는 범위를 넓게 확보할 수 있고, 또한 확실하게 센서칩의 검출면을 노출시키는 검출 장치 및 검출 장치의 제조 방법을 제공하는 것에 있다.
본 개시의 하나의 형태에 따른 검출 장치는, 외부 도출 리드를 가지는 리드 프레임과, 상기 리드 프레임 상에, 탄성을 가지는 제1 절연막을 개재시켜 설치된 반도체 집적회로칩과, 상기 외부 도출 리드와 상기 반도체 집적회로칩을 전기적으로 접속하는 제1 본딩 와이어와, 제1면과, 상기 제1면과는 반대측의 제2면을 가지고, 상기 제2면에 검출부가 설치되고, 상기 제1면을 상기 반도체 집적회로칩에 대향시켜 상기 반도체 집적회로칩 상에 설치된 센서칩과, 상기 리드 프레임, 상기 반도체 집적회로칩, 상기 센서칩 및 상기 제1 본딩 와이어를 밀봉하는 몰드 수지를 가지고, 상기 센서칩은 상기 반도체 집적회로칩에 전기적으로 접속되고, 상기 몰드 수지에는 상기 검출부가 노출되는 개구부가 형성되어 있다.
본 개시에 의하면, 외부 도출 리드의 본딩 와이어를 접속할 수 있는 범위를 넓게 확보할 수 있고, 또한 확실하게 센서칩의 검출면을 노출시킬 수 있다.
도 1은 제1 실시형태에 따른 검출 장치의 구성을 나타내는 단면도이다.
도 2는 몰드 수지를 제거한 상태에 있어서의 검출 장치(10)를 나타내는 평면도이다.
도 3은 제1 실시형태에 있어서의 센서칩의 제조 방법을 나타내는 플로우차트(제1)이다.
도 4는 제1 실시형태에 있어서의 센서칩의 제조 방법을 나타내는 플로우차트(제2)이다.
도 5는 제1 실시형태에 있어서의 센서칩의 제조 방법을 나타내는 평면도(제1)이다.
도 6은 제1 실시형태에 있어서의 센서칩의 제조 방법을 나타내는 평면도(제2)이다.
도 7은 제1 실시형태에 있어서의 센서칩(20)의 제조 방법을 나타내는 단면도(제1)이다.
도 8은 제1 실시형태에 있어서의 센서칩(20)의 제조 방법을 나타내는 단면도(제2)이다.
도 9는 제1 실시형태에 있어서의 센서칩(20)의 제조 방법을 나타내는 단면도(제3)이다.
도 10은 제1 실시형태에 있어서의 센서칩(20)의 제조 방법을 나타내는 단면도(제4)이다.
도 11은 제1 실시형태에 따른 검출 장치의 제조 방법을 나타내는 단면도(제1)이다.
도 12는 제1 실시형태에 따른 검출 장치의 제조 방법을 나타내는 단면도(제2)이다.
도 13은 제1 실시형태에 따른 검출 장치의 제조 방법을 나타내는 단면도(제3)이다.
도 14는 제1 실시형태에 따른 검출 장치의 제조 방법을 나타내는 단면도(제4)이다.
도 15는 제2 실시형태에 따른 검출 장치의 구성을 나타내는 단면도이다.
도 16은 제3 실시형태에 따른 검출 장치의 구성을 나타내는 단면도이다.
도 17은 제3 실시형태에 따른 검출 장치의 제조 방법을 나타내는 단면도이다.
도 18은 제4 실시형태에 따른 검출 장치의 구성을 나타내는 단면도이다.
도 19는 제4 실시형태에 따른 검출 장치의 제조 방법을 나타내는 단면도이다.
이하, 본 개시의 실시형태에 대해 첨부의 도면을 참조하면서 구체적으로 설명한다. 또한 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 가지는 구성 요소에 대해서는 동일한 부호를 붙임으로써 중복된 설명을 생략하는 일이 있다.
(제1 실시형태)
우선, 제1 실시형태에 대해 설명한다. 도 1은 제1 실시형태에 따른 검출 장치의 구성을 나타내는 단면도이다.
제1 실시형태에 따른 검출 장치(10)는 평면 형상이 대략 직사각형 형상으로서, 대향하는 2세트의 2변의 일방이 X방향에 평행하며, 타방이 Y방향에 평행하다. X 방향과 Y방향은 서로 직교한다. 또 검출 장치(10)는 X방향 및 Y방향에 직교하는 Z방향으로 두께를 가진다. 또한 검출 장치(10)의 평면 형상은 직사각형 형상에 한정되지 않고, 원형, 타원, 다각형 등이어도 된다.
검출 장치(10)는 제1 반도체칩으로서의 센서칩(20)과, 제2 반도체칩으로서의 ASIC(Application Specific Integrated Circuit)칩(30)과, 몰드 수지(40)와, 리드 프레임(60)을 가진다.
리드 프레임(60)은 다이 패드(61)와 복수의 리드 단자(62)를 가진다. 리드 프레임(60)의 두께는 예를 들면 100μm~200μm이다. 복수의 리드 단자(62)는 다이 패드(61)의 주위에 배치되어 있다. 리드 단자(62)는 「외부 도출 리드」의 일례이다.
ASIC칩(30)은 다이 패드(61) 상에 제1 DAF(Die Attach Film)(45)를 개재시켜 적층되어 있다. ASIC칩(30)은 리드 단자(62)의 내측의 선단부 상에도 제1 DAF(45)를 개재시켜 적층되어 있다. 센서칩(20)은 ASIC칩(30) 상에 제2 DAF(42)를 개재시켜 적층되어 있다. 즉, 센서칩(20)과 ASIC칩(30)은 ASIC칩(30)이 센서칩(20)을 적층한 스택 구조로 되어 있다. 센서칩(20)은 하면을 ASIC칩(30)에 대향시켜 ASIC칩(30) 상에 제2 DAF(42)를 개재시켜 설치되어 있다. 센서칩(20)의 두께는 예를 들면 200μm~400μm이다. ASIC(30)의 두께는 예를 들면 100μm~150μm이다. 제1 DAF(45) 및 제2 DAF(42)의 두께는 예를 들면 10μm~30μm이다.
예를 들면 제1 DAF(45) 및 제2 DAF(42)의 25℃에 있어서의 복합 탄성률은 1000MPa~3000MPa이다. 또 제1 DAF(45) 및 제2 DAF(42)의 180℃에 있어서의 복합 탄성률은 30MPa~50MPa이다. 제1 DAF(45)의 복합 탄성률 및 제2 DAF(42)의 복합 탄성률은 ASIC칩(30)의 탄성률 및 센서칩(20)의 탄성률보다 작다. 제1 DAF(45)의 복합 탄성률 및 제2 DAF(42)의 복합 탄성률은 ASIC칩(30)의 탄성률 및 센서칩(20)의 탄성률의 바람직하게는 1/10 이하이며, 보다 바람직하게는 1/50 이하이며, 더욱 바람직하게는 1/100 이하이다. 제1 DAF(45) 및 제2 DAF(42)는 두께 방향으로 압축되어 탄성 변형되어 있다. 즉, 제1 DAF(45) 및 제2 DAF(42)는 탄성을 가지고 있다. 제1 DAF(45)는 「제1 절연막」의 일례이며, 제2 DAF(42)는 「제2 절연막」의 일례이다.
ASIC칩(30)과 복수의 리드 단자(62)는 복수의 제1 본딩 와이어(44)에 의해 전기적으로 접속되어 있다. 센서칩(20)과 ASIC칩(30)은 복수의 제2 본딩 와이어(43)에 의해 전기적으로 접속되어 있다. 예를 들면 제2 본딩 와이어(43)는 제1 패드(35) 상에서 볼 본딩되고, 패드(24) 상에서 웨지 본딩되어 있다. 즉, 제2 본딩 와이어(43)는 제1 패드(35) 상에 와이어 범프(43A)를 가진다. 예를 들면 제1 본딩 와이어(44)는 리드 단자(62) 상에서 볼 본딩되고, 제2 패드(36) 상에서 웨지 본딩되어 있다. 즉, 제1 본딩 와이어(44)는 리드 단자(62) 상에 와이어 범프(44A)를 가진다.
이와 같이 적층화된 센서칩(20) 및 ASIC칩(30)과, 복수의 제1 본딩 와이어(44)와, 복수의 제2 본딩 와이어(43)와, 리드 프레임(60)은 밀봉 부재로서의 몰드 수지(40)에 의해 밀봉되어 패키지화되어 있다. 검출 장치(10)의 하면에는 다이 패드(61)와 복수의 리드 단자(62)가 노출되어 있다. 또 몰드 수지(40)의 일부는 다이 패드(61)와 리드 단자(62) 단자 사이에 있고, 이 부분도 검출 장치(10)의 하면에 노출되어 있다. 제1 DAF(45)의 하면은 리드 프레임(60) 및 몰드 수지(40)에 의해 덮여 있어, 검출 장치(10)의 하면에 노출되어 있지 않다. 몰드 수지(40)의 센서칩(20)의 상면보다 위의 부분의 두께는 예를 들면 50μm~500μm이며, 바람직하게는 100μm~250μm이다. 센서칩(20)의 상면을 기준으로 하여, 몰드 수지(40)의 상면의 높이는 제2 본딩 와이어(43)의 정부의 높이보다 높다. 검출 장치(10)의 두께는 예를 들면 500μm~1000μm이다.
리드 프레임(60)은 니켈이나 구리에 의해 형성되어 있다. 제1 DAF(45) 및 제2 DAF(42)는 각각 수지와 실리카 등의 혼합물로 이루어지는 절연 재료로 형성되어 있다. 몰드 수지(40)는 카본블랙이나 실리카 등의 혼합물을 포함하는 에폭시 수지 등의 차광성을 가지는 흑색계의 수지이다.
검출 장치(10)의 상면측에는 센서칩(20)의 일부를 몰드 수지(40)로부터 노출시키는 개구부(50)가 형성되어 있다. 예를 들면 개구부(50)의 평면 형상은 대략 직사각형 형상으로서, X방향에 평행한 2변과, Y방향에 평행한 2변을 가진다. 각 변의 길이는 400μm~600μm이다. 개구부(50)의 벽면은 센서칩(20)의 상면에 대략 수직인 면인데, 반드시 수직일 필요는 없고, 경사를 가지는 면이라도 허용 가능하다.
도 2는 몰드 수지(40)를 제거한 상태에 있어서의 검출 장치(10)를 나타내는 평면도이다. 도 2에 나타내는 바와 같이, 센서칩(20)과 ASIC칩(30)은 각각 평면 형상이 대략 직사각형 형상으로서, X방향에 평행한 2변과, Y방향에 평행한 2변을 가진다. 센서칩(20)은 ASIC칩(30)보다 작고, ASIC칩(30)의 상면 상에 제2 DAF(42)를 개재시켜 적층되어 있다.
센서칩(20)에는 상면의 개구부(50)로부터 노출되는 영역에, 습도검출부(21)와, 온도검출부(도시하지 않음)와, 가열부(도시하지 않음)가 설치되어 있다. 가열부는 습도검출부(21)의 하면측에, 습도검출부(21)의 형성 영역을 덮도록 형성되어 있다. 즉, 가열부의 면적은 습도검출부(21)보다 크다. 이와 같이, 밀봉 부재로서의 몰드 수지(40)는 습도검출부(21) 및 온도검출부를 노출시킨 상태에서 센서칩(20) 등을 밀봉하고 있다. 습도검출부(21)는 「검출부」의 일례이다. 센서칩(20)의 하면은 「제1면」의 일례이며, 센서칩(20)의 상면은 「제2면」의 일례이다.
또 센서칩(20)의 단부에는 복수의 본딩 패드(이하, 간단히 「패드」라고 하는 일이 있다)(24)가 형성되어 있다. 패드(24)는 예를 들면 알루미늄이나 알루미늄실리콘 합금(AlSi)에 의해 형성되어 있다.
ASIC칩(30)은 신호 처리 및 제어용의 반도체칩으로서, 예를 들면 습도 계측 처리부, 온도 계측 처리부, 가열 제어부 및 고장 판정부를 포함한다. ASIC칩(30)은 「반도체 집적회로칩」의 일례이다.
또 ASIC칩(30)의 상면에 있어서 센서칩(20)으로 덮여 있지 않은 영역에는 복수의 제1 패드(35)와 복수의 제2 패드(36)가 설치되어 있다. 제1 패드(35) 및 제2 패드(36)는 예를 들면 알루미늄이나 알루미늄실리콘 합금(AlSi)에 의해 형성되어 있다.
제1 패드(35)는 제2 본딩 와이어(43)를 개재시켜 센서칩(20)의 대응하는 패드(24)에 접속되어 있다. 제2 패드(36)는 제1 본딩 와이어(44)를 개재시켜 대응하는 리드 단자(62)에 접속되어 있다.
제조시에 있어서, ASIC칩(30)의 실장 위치는 리드 단자(62)를 기준으로 하여 결정된다. 센서칩(20)의 ASIC칩(30) 상의 실장 위치는 ASIC칩(30)의 위치 또는 리드 단자(62) 중 어느 하나를 기준으로 하여 결정된다.
검출 장치(10)는 센서칩(20) 상에 있어서의 습도검출부(21) 및 온도검출부의 형성 허용 영역(25)을 가진다. 형성 허용 영역(25)은 실장시에 ASIC칩(30), 센서칩(20) 및 금형 사이에 위치 어긋남이 가장 크게 발생한 경우라도, 개구부(50)로부터 확실하게 노출되도록 개구부(50)의 형성 영역 내에 설정되어 있다. 습도검출부(21) 및 온도검출부는 형성 허용 영역(25) 내에 형성되어 있으면, 상기 위치 어긋남에 관계없이 개구부(50)로부터 확실하게 노출된다.
제1 실시형태에 따른 검출 장치(10)는 상기한 구성을 갖춘다.
본 실시형태에서는 ASIC칩(30)이 제1 DAF(45)를 개재시켜 리드 프레임(60) 상에 설치되고, 센서칩(20)이 제2 DAF(42)를 개재시켜 ASIC칩(30) 상에 설치되어 있다. 즉, 검출 장치(10)의 두께 방향에 있어서, 리드 단자(62)와 ASIC칩(30) 및 센서칩(20)이 상이한 위치에 배치되고, 또한 리드 프레임(60)과 ASIC칩(30) 사이에 제1 DAF(45)가 개재되어 있다. 이 때문에, 리드 단자(62)를 크게 해도, 리드 단자(62)와 ASIC칩(30) 사이의 단락을 방지할 수 있다. 따라서, 리드 단자(62)의 제1 본딩 와이어(44)를 접속할 수 있는 범위를 넓게 확보할 수 있다.
또 ASIC칩(30)의 하면에 설치된 제1 DAF(45)의 하면은 리드 프레임(60) 및 몰드 수지(40)에 의해 덮여 있어, 검출 장치(10)의 하면에 노출되어 있지 않다. 이 때문에, ASIC칩(30) 및 센서칩(20)에 대한 검출 장치(10)의 하면으로부터 내부로의 수분의 침입을 억제하기 쉬워, 센서칩(20)에 대해서는 개구부(50) 이외로부터 침입한 수분에 의한 영향이 없어지기 때문에, 습도 계측시의 정밀도를 향상시킬 수 있다.
이어서 제1 실시형태에 따른 검출 장치(10)의 제조 방법에 대해 설명한다. 여기서는, 우선, 센서칩(20)을 제조하는 프로세스에 대해 설명한다. 도 3~도 4는 제1 실시형태에 있어서의 센서칩(20)의 제조 방법을 나타내는 플로우차트이다. 도 5~도 6은 제1 실시형태에 있어서의 센서칩(20)의 제조 방법을 나타내는 평면도이다. 도 7~도 10은 제1 실시형태에 있어서의 센서칩(20)의 제조 방법을 나타내는 단면도이다.
우선, 도 5(A)에 나타내는 바와 같이, 복수의 칩 영역(209)을 갖춘 웨이퍼(200)을 준비한다(스텝 S101). 웨이퍼(200)는 복수의 칩 영역(209)이 집합한 디바이스 영역(201)과, 그 주위의 주변 영역(202)을 가지는 1개의 칩 영역(209)으로부터 1개의 센서칩(20)이 얻어진다. 각 칩 영역(209)은 습도검출부(21), 온도검출부, 가열부, 전극, 배선 등을 웨이퍼(200)의 일방의 면(표면(200A))에 포함한다. 웨이퍼(200)는 오리엔테이션 플랫(208)이 형성되어 있다. 웨이퍼(200)의 두께(T0)는 센서칩(20)의 두께보다 크고, 예를 들면 550μm~650μm이다. 웨이퍼(200)의 직경은 예를 들면 6인치(15.24cm)이다. 칩 영역(209)은 대략 직사각형 형상의 평면 형상을 가지고, X방향에 평행한 2변과, Y방향에 평행한 2변을 가진다. 예를 들면 X방향에 평행한 2변의 길이는 900μm~1100μm이며, Y방향에 평행한 2변의 길이는 600μm~800μm이다. 웨이퍼(200)의 재료는 예를 들면 실리콘(Si), 탄화실리콘(SiC), 질화알루미늄(AIN), 알루미나(A1203), 질화갈륨(GaN), 비화갈륨(GaAs) 등이다.
이어서 웨이퍼(200)에 포함되는 수분을 제거하기 위한 베이크를 행한다(스텝 S102). 예를 들면 베이크의 온도는 100℃~150℃이며, 시간은 1분간~3분간이다.
이어서 개구부(50)를 형성할 위치에 희생층이 되는 보호층을 형성하는 공정에 들어간다. 우선, 도 7(A)에 나타내는 바와 같이, 회전 도포에 의해, 웨이퍼(200)의 표면(200A)에 보호층을 형성하기 위한 감광성 레지스트막(211)을 형성한다(스텝 S103). 감광성 레지스트막(211)은 예를 들면 300rpm~600rpm의 회전 속도로 형성한다. 감광성 레지스트막(211)의 두께는 예를 들면 50μm~100um이다. 감광성 레지스트막(211)의 형성 후에 웨이퍼(200)의 에지 린스를 행한다. 감광성 레지스트막(211)이 웨이퍼(200) 이면으로 크게 들어간 경우, 필요에 따라 백 린스도 행한다.
이어서 감광성 레지스트막(211)의 프리베이크를 행한다(스텝 S104). 예를 들면 프리베이크의 온도는 100℃~150℃이며, 시간은 5분간~10분간이다. 이 프리베이크에 의해, 감광성 레지스트막(211)에 포함되는 용매가 제거된다.
또한 본 실시형태에서는 나중에 센서칩(20)이 되는 영역의 개구부(50)의 주위에 와이어 본딩을 행하기 위해서, 와이어 높이를 넘는 두께의 수지 두께가 필요하며, 개구부(50)의 높이도 동등한 높이로 할 필요가 있다. 그러나, 한번의 도포로는 그 높이를 얻는 것이 곤란하기 때문에, 도 7(B)에 나타내는 바와 같이 재차 회전 도포에 의해 감광성 레지스트막(211) 상에 감광성 레지스트막(212)을 형성한다(스텝 S105). 감광성 레지스트막(212)은 예를 들면 300rpm~600rpm의 회전 속도로 형성한다. 감광성 레지스트막(212)의 두께는 예를 들면 50μm~100μm이며, 감광성 레지스트막(211)의 두께와 합하면 예를 들면 100μm~200mm가 된다. 감광성 레지스트막(212)의 형성 후에 웨이퍼(200)의 에지 린스를 행한다.
이어서 감광성 레지스트막(212)의 프리베이크를 행한다(스텝 S106). 예를 들면 프리베이크의 온도는 100℃~150℃이며, 시간은 5분간~10분간이다. 이 프리베이크에 의해, 감광성 레지스트막(212)에 포함되는 용매가 제거된다.
이어서 웨이퍼(200)의 에지 린스를 행한다(스텝 S107). 스텝 S106의 프리베이크 후에 에지 린스를 행함으로써, 중심으로부터 이동하는 레지스트를 없앤 상태에서 에지의 레지스트를 제거할 수 있기 때문이다.
이어서 웨이퍼(200)의 프리베이크를 행한다(스텝 S108). 예를 들면 프리베이크의 온도는 100℃~150℃이고, 린스액을 날릴 목적을 위한 것이며, 시간은 1분~2분정도이면 된다.
이어서 감광성 레지스트막(211 및 212)의 노광을 행한다(스텝 S109). 노광은 센서칩(20) 상에 형성되는 개구부(50)에 대응하도록 행한다. 즉, 노광은 센서칩(20)의 상면에 설치되어 있는 습도검출부(21) 및 온도검출부를 포함하는 영역에 대응하도록 행한다. 예를 들면 노광에는 i선, g선 또는 h선을 사용할 수 있고, 에너지는 500mJ-550mJ로 한다.
이어서 감광성 레지스트막(211 및 212)의 현상을 행한다(스텝 S110). 이 결과, 도 5(B) 및 도 8(A)에 나타내는 바와 같이 감광성 레지스트의 보호층(210)이 각 칩 영역(209)에 형성된다. 보호층(210)은 습도검출부(21) 및 온도검출부를 덮는다. 예를 들면 보호층(210)은 정사각형 형상의 평면 형상을 가지고, 각 변의 길이는 400μm~600μm이다. 보호층(210)의 높이는 상기 처리에서는 100μm~200μm로 하고 있지만, 예를 들면 50μm~500μm의 범위에서 적절하게 설정 가능하다.
보호층(210)의 재료로서는 본 실시형태에서는 노볼락계나 아크릴계, 폴리이미드계 등 온도를 가해가면 연화 변형하는 성질을 가지는 재료를 사용한다. 보호층(210)의 복합 탄성률은 25℃에서 4000MPa~6000MPa, 몰드시의 160℃~200℃에 있어서는 1MPa~10MPa이며, ASIC칩(30)의 탄성률 및 센서칩(20)의 탄성률보다 작고, 각 칩의 불균일을 흡수할 수 있다. 보호층(210)의 탄성률은 ASIC칩(30)의 탄성률 및 센서칩(20)의 탄성률의 바람직하게는 1/10 이하이며, 보다 바람직하게는 1/50 이하이며, 더욱 바람직하게는 1/100 이하이다.
감광성 레지스트막(211 및 212)의 두께는 리드 프레임(60), 제1 DAF(45), ASIC칩(30), 제2 DAF(42), 센서칩(20) 및 보호층(210)의 총 두께가 후술하는 하형(322)의 상면과 상형(321)의 하면 사이의 거리(L0)보다 크게 되는 두께로 한다.
이어서 웨이퍼(200)의 수세 및 건조를 행한다(스텝 S111). 수세에는 예를 들면 순수를 사용한다. 건조에는 예를 들면 스핀 드라이어를 사용한다. 예를 들면 회전 속도는 800rpm~1200rpm으로 하고, 시간은 8분간~12분간으로 한다.
이어서 웨이퍼(200)의 하드베이크를 행한다(스텝 S112). 예를 들면 하드베이크의 온도는 150℃~200℃이며, 시간은 15분간~25분간이다. 이 하드베이크에 의해, 웨이퍼(200)에 잔존하고 있는 수분 및 보호층(210)에 잔존하고 있는 용매가 제거된다.
이와 같이 하여, 표면(200A)에 복수의 보호층(210)을 갖춘 웨이퍼(200)가 얻어진다. 복수의 보호층(210)은 디바이스 영역(201) 내에 형성되어 있다.
이어서 웨이퍼(200)의 타방의 면(이면(200B))에 다이싱 테이프를 첩부하여, 가공 장치에 부착한다(스텝 S113). 가공 장치로서는 예를 들면 가부시키가이샤 디스코의 DFD6361을 사용할 수 있다.
이어서 도 6(A) 및 도 8(B)에 나타내는 바와 같이, 주변 영역(202) 내에서 웨이퍼(200)를 환 형상으로 절단한다(스텝 S114). 이 결과, 주변 영역(202)이 웨이퍼(200)의 반경 방향에서 이분된다. 절단 후의 외측의 부분은 제거된다. 이 절단에서는 절단 후의 웨이퍼(200)의 가장자리의 접선이 오리엔테이션 플랫(208)과 일치하도록 해도 된다. 즉, 절단 후의 웨이퍼(200)의 가장자리가 오리엔테이션 플랫(208) 상에 위치하도록 해도 된다. 또 절단 후의 웨이퍼(200)의 가장자리가 오리엔테이션 플랫(208)보다 웨이퍼(200)의 중심측에 위치하도록 해도 된다.
이어서 다이싱 테이프에 자외선을 조사함으로써 접착력을 저하시켜, 웨이퍼(200)를 가공 장치로부터 취출한다(스텝 S115). 이 결과, 도 6(B) 및 도 9에 나타내는 바와 같이, 주변 영역(202)의 일부가 제거된 웨이퍼(200)가 얻어진다.
이어서 웨이퍼(200)의 표면(200A)에 복수의 보호층(210) 상으로부터 복수의 보호층(210)을 덮도록 BG 테이프(220)를 첩부한다(스텝 S116). 이 때, BG 테이프(220)는 웨이퍼(200)의 전체 둘레에 걸쳐 주변 영역(202)에 접촉시킨다. BG 테이프(220)와 주변 영역(202) 사이에 간극이 있으면, 이면 연삭(Back Grinding)시에 절삭수가 웨이퍼(200)의 표면(200A)에 침입할 우려가 있다. BG 테이프(220)는 보호층의 일례이다.
이어서 도 10에 나타내는 바와 같이, BG 테이프(220)를 스테이지(230)측을 향하게 하여, 웨이퍼(200)를 스테이지(230)에 고정시키고, 연삭 장치(240)를 사용하여 웨이퍼(200)의 이면(200B)을 연삭한다(스텝 S117). 이 이면 연삭은 연삭 장치(240)를 웨이퍼(200)에 누르면서 행한다. 웨이퍼(200)의 연삭 후의 두께(T1)는 센서칩(20)의 두께와 동등하며, 예를 들면 200μm~400μm이다.
스텝 S114에 있어서 주변 영역(202)의 일부가 제거되어 있기 때문에, 스텝 S117의 이면 연삭에서는 웨이퍼(200)의 휨이 억제된다. 이 때문에, 연삭 장치(240)로부터 웨이퍼(200)에 작용하는 압력이 면 내에서 대략 균일하게 된다. 따라서, 이면(200B)의 연삭 후의 웨이퍼(200)의 두께는 우수한 면내 균일성을 가진다.
이어서 BG 테이프(220)에 자외선을 조사함으로써 접착력을 저하시켜, 웨이퍼(200)로부터 BG 테이프(220)를 벗겨낸다(스텝 S118).
이어서 웨이퍼(200)를 복수의 칩 영역(209)으로 개편화한다(스텝 S119).
이와 같이 하여, 복수의 보호층(210)을 갖춘 센서칩(20)이 제조된다.
이어서 보호층(210)을 갖춘 센서칩(20)과 ASIC칩(30)을 사용하여 검출 장치(10)를 제조하는 프로세스에 대해 설명한다. 도 11~도 14는 제1 실시형태에 따른 검출 장치(10)의 제조 방법을 나타내는 단면도이다.
우선, 도 11(A)에 나타내는 바와 같이, 다이 패드(61) 및 복수의 리드 단자(62)를 갖춘 리드 프레임(60)을 준비한다. 리드 프레임(60)은 복수의 칩 탑재 영역(63)을 갖추고 있고, 칩 탑재 영역(63)마다 다이 패드(61) 및 복수의 리드 단자(62)가 설치되어 있다. 이어서 칩 탑재 영역(63)마다, 다이 패드(61)와, 리드 단자(62)의 내측의 선단부 상에, 제1 DAF(45)를 개재시켜 ASIC칩(30)을 고착한다. 또한 실제로는 다수의 칩 탑재 영역(63)이 리드 프레임(60)에 설치되고, 다수의 ASIC칩(30)이 다이 패드(61) 상에 고착되지만, 도 11(A)에서는 간략화를 위해 2개의 칩 탑재 영역(63) 및 센서칩(20)만을 나타내고 있다. ASIC칩(30)은 센서칩(20)과는 별개로 제조해둔다. 예를 들면 ASIC칩(30)의 하면에 제1 DAF(45)를 첩부해두고, 제1 DAF(45)를 다이 패드(61)와, 리드 단자(62)의 내측의 선단부에 접착한다.
이어서 도 11(B)에 나타내는 바와 같이, 각 ASIC칩(30)의 상면 상에 습도검출부(21) 및 온도검출부를 덮는 보호층(210)을 갖춘 센서칩(20)을 제2 DAF(42)를 개재시켜 고착한다. 즉, 칩 탑재 영역(63)마다, 보호층(210)이 설치된 센서칩(20)을 하면을 ASIC칩(30)에 대향시켜 ASIC칩(30) 상에 제2 DAF(42)를 개재시켜 설치한다. 예를 들면 센서칩(20)의 하면에 제2 DAF(42)를 첩부해두고, 제2 DAF(42)를 ASIC칩(30)에 접착한다. 그리고, 오븐 등을 사용하여 제1 DAF(45) 및 제2 DAF(42)를 가열하여 경화시킨다.
이어서 도 12(A)에 나타내는 바와 같이, 칩 탑재 영역(63)마다, 각 ASIC칩(30) 상의 제2 패드(36)와 리드 단자(62) 사이를 제1 본딩 와이어(44)로 접속하고, 각 센서칩(20) 상의 패드(24)와 ASIC칩(30) 상의 제1 패드(35) 사이를 제2 본딩 와이어(43)로 접속한다. 예를 들면 제1 본딩 와이어(44)는 리드 단자(62) 상에서 볼 본딩한 후, 제2 패드(36) 상에서 웨지 본딩한다. 리드 단자(62) 상에 제1 본딩 와이어(44)의 와이어 범프(44A)가 형성된다. 또 예를 들면 제2 본딩 와이어(43)는 제1 패드(35) 상에서 볼 본딩한 후, 패드(24) 상에서 웨지 본딩한다. 제1 패드(35) 상에 제2 본딩 와이어(43)의 와이어 범프(43A)가 형성된다. 이와 같은 순서로 와이어 본딩을 행함으로써, ASIC칩(30)의 상면을 기준으로 한 제1 본딩 와이어(44)의 정부의 높이를 낮게 억제할 수 있고, 센서칩(20)의 상면을 기준으로 한 제2 본딩 와이어(43)의 정부의 높이를 낮게 억제할 수 있다. 이하, 도 12(A)에 나타내는 구성을 피성형품(310)이라고 하는 일이 있다.
이어서 도 12(B)에 나타내는 바와 같이, 상형(321)과 하형(322)으로 이루어지는 금형(320)을 준비하고, 하형(322) 상에 피성형품(310)을 재치한다. 금형(320)은 트랜스퍼 몰드법에 의한 수지 밀봉용의 금형이다. 상형(321)의 내면에 이형 필름(330)이 설치되어 있다. 이형 필름(330)은 상형(321)의 내면 전체를 덮는 면적을 가진다. 또 이형 필름(330)은 수지 성형시의 가열 온도에 견딜 수 있는 내열성과, 몰드 수지(40) 및 금형(320)으로부터 용이하게 박리하는 것이 가능한 박리성을 가진다. 이형 필름(330)은 예를 들면 ETFE(에틸렌-테트라플로로에틸렌)에 의해 형성되어 있다. 이형 필름(330)의 25℃에 있어서의 저장탄성률은 700MPa~900MPa이며, 손실탄성률은 10MPa~30MPa이다. 이형 필름(330)의 180℃에 있어서의 저장탄성률은 10MPa~30MPa이며, 손실탄성률은 1.0MPa~3.0MPa이다.
이어서 도 13(A)에 나타내는 바와 같이, 상형(321)을 이형 필름(330)을 개재시켜 하형(322)에 맞닿게 한다. 이 때, 하형(322)의 상면과 상형(321)의 하면 사이의 거리(L0)는 검출 장치(10)의 두께로 미리 설정되어 있다. 이 때, 이형 필름(330)이 보호층(210)에 접촉하고, 상형(321)과 하형(322)에 의해 피성형품(310)이 두께 방향으로 압압된다. 이 결과, 리드 프레임(60), ASIC칩(30) 및 센서칩(20)보다 탄성률이 낮은 제1 DAF(45), 제2 DAF(42) 및 보호층(210)이 압축 방향으로 탄성 변형한다.
이와 같이 상형(321)과 하형(322)을 이형 필름(330)을 개재시켜 닫은 상태로 하여, 금형(320)을 가열하고, 금형(320)의 내부 공간으로 화살표(331)로 나타내는 바와 같이 공급로를 통하여 몰드 수지(40)를 흘려넣는다. 이것에 의해 센서칩(20), ASIC칩(30), 제2 본딩 와이어(43), 제1 본딩 와이어(44) 및 리드 프레임(60)이 몰드 수지(40)로 밀봉된다. 즉, 피성형품(310)을 두께 방향에서 압압하면서 금형(320) 내의 공간에 수지를 주입하여, 복수의 칩 탑재 영역(63)에 대하여 일괄적으로 몰드 수지(40)를 형성한다. 금형(320)의 가열 온도는 예를 들면 160℃~200℃로 한다.
몰드 수지(40)가 고화한 후, 도 13(B)에 나타내는 바와 같이 상형(321)을 하형(322)으로부터 분리한다. 상형(321)이 하형(322)으로부터 분리되면, 보호층(210)의 압축이 풀어진다. 한편, 몰드 수지(40)가 고화하고 있기 때문에, 상형(321)이 하형(322)으로부터 분리되어도, 제1 DAF(45) 및 제2 DAF(42)는 압축된 그대로이다. 즉, 제1 DAF(45) 및 제2 DAF(42)는 탄성 변형한 그대로이다. 그리고, 금형(320)으로부터, 몰드 수지(40)에 의해 밀봉된, 보호층(210)을 갖춘 센서칩(20), ASIC칩(30), 제2 본딩 와이어(43), 제1 본딩 와이어(44) 및 리드 프레임(60)을 취출한다. 또한 이형 필름(330)을 몰드 수지(40) 및 보호층(210)으로부터 박리한다.
이어서 도 14(A)에 나타내는 바와 같이 보호층(210)을 제거한다. 보호층(210)은 예를 들면 애싱에 의해 제거할 수 있다. 보호층(210)이 배치되어 있던 부분에, 습도검출부(21) 및 온도검출부가 노출되는 개구부(50)가 칩 탑재 영역(63)마다 형성된다. 애싱 이외에도 보호층(210)의 재료에 따라 액제를 사용한 제거도 가능하다.
그리고, 도 14(B)에 나타내는 바와 같이 몰드 수지(40) 및 리드 프레임(60)을 절단한다. 즉, 몰드 수지(40) 및 리드 프레임(60)을 칩 탑재 영역(63)마다 개편화한다.
이와 같이 하여, 복수의 검출 장치(10)가 제조된다.
본 실시형태에서는 금형(320)에 의해 제1 DAF(45), 제2 DAF(42) 및 보호층(210)이 두께 방향에서 압축된다. 그리고, 이 상태에서 금형(320)의 내부 공간에 수지를 주입하여, 몰드 수지(40)를 형성한다. 이 때문에, 리드 프레임(60), ASIC칩(30) 및 센서칩(20)의 두께가 설계값으로부터 벗어나 있었다고 해도, 제1 DAF(45), 제2 DAF(42) 및 보호층(210)이 완충재로서 기능하여, 불균일(두께의 어긋남)을 흡수하고, 검출 장치의 두께를 설계값대로로 하면서, ASIC칩(30) 및 센서칩(20)에 작용하는 압축응력을 억제할 수 있다. 따라서, 리드 프레임(60), ASIC칩(30) 및 센서칩(20)의 두께의 설계값으로부터 어긋남이 중첩되었다고 해도, 트랜스퍼 몰드법에 의한 밀봉시의 ASIC칩(30) 및 센서칩(20)의 깨짐을 억제할 수 있다.
(제2 실시형태)
이어서 제2 실시형태에 대해 설명한다. 도 15는 제2 실시형태에 따른 검출 장치의 구성을 나타내는 단면도이다.
제2 실시형태에 따른 검출 장치(12)는 리드 프레임(60) 대신에 리드 프레임(70)을 가진다. 리드 프레임(70)은 다이 패드를 포함하지 않고, 복수의 리드 단자(72)를 가진다. 리드 단자(72)는 제1 실시형태에 있어서의 리드 단자(62)보다 검출 장치(12)의 내측을 향하여 길게 형성되어 있다. 또 리드 단자(72)의 내측의 선단부에는 리드 단자(72)의 상측의 부분이 하측의 부분보다 내측으로 돌출되도록 단차가 형성되어 있다.
그 밖의 구성은 제1 실시형태와 마찬가지이다.
제2 실시형태에 의해서도 제1 실시형태와 마찬가지의 효과가 얻어진다. 또 검출 장치(12)의 하면에 있어서의 리드 프레임(70)과 몰드 수지(40)의 경계의 총 길이가 제1 실시형태에 따른 검출 장치(10)의 하면에 있어서의 리드 프레임(60)과 몰드 수지(40)의 경계의 총 길이보다 짧다. 이 때문에, 경계를 통한 수분의 침입을 보다 저감할 수 있다.
(제3 실시형태)
이어서 제3 실시형태에 대해 설명한다. 도 16은 제3 실시형태에 따른 검출 장치의 구성을 나타내는 단면도이다.
제3 실시형태에 따른 검출 장치(13)에서는 몰드 수지(40)에 개구부(50) 대신에 개구부(80)가 형성되어 있다. 개구부(80)는 벽면이 센서칩(20)의 상면에 대략 수직인 제1 개구부(81)와, 개구 면적이 하방을 향함에 따라서 작아지는 테이퍼 형상의 제2 개구부(82)를 가진다. 제1 개구부(81)는 제2 개구부(82)보다 센서칩(20)측에 있고, 제1 개구부(81)의 하단이 센서칩(20)의 상면에 위치한다. 제2 개구부(82)의 하단은 제1 개구부(81)의 상단에 연속된다.
그 밖의 구성은 제1 실시형태와 마찬가지이다.
제3 실시형태에 의해서도 제1 실시형태와 마찬가지의 효과가 얻어진다.
이어서 제3 실시형태에 따른 검출 장치(13)의 제조 방법에 대해 설명한다. 검출 장치(13)의 제조 방법은 주로 보호층의 형성 방법과, 상형(321)의 구성의 점에서 검출 장치(10)의 제조 방법과 상위하다. 도 17은 제3 실시형태에 따른 검출 장치(13)의 제조 방법을 나타내는 단면도이다.
제3 실시형태에 따른 검출 장치(13)의 제조 방법에서는, 센서칩(20)을 제조할 때, 감광성 레지스트막(212)을 형성하지 않고, 감광성 레지스트막(211)만으로 보호층을 형성한다. 즉, 도 3에 있어서의 스텝 S105의 감광성 레지스트막(212)의 형성과, 스텝 S106의 감광성 레지스트막(212)의 프리베이크를 생략한다. 이 결과, 도 17(A)에 나타내는 바와 같이, 제1 실시형태에서 형성되는 보호층(210)보다 낮은 보호층(213)에 의해 습도검출부(21) 및 온도검출부가 덮인 센서칩(20)이 얻어진다.
또 검출 장치(13)를 제조할 때는 도 17(A)에 나타내는 바와 같이 몰드 수지(40)에 칩 탑재 영역(63)마다 제2 개구부(82)을 형성하기 위한 복수의 볼록부(323)를 가지는 상형(321)이 사용된다. 볼록부(323)의 단면 형상은 사다리꼴 형상이다. 그리고, 도 17(B)에 나타내는 바와 같이, 제1 실시형태와 마찬가지로, 상형(321)과 하형(322)을 이형 필름(330)을 개재시켜 닫은 상태로 하여, 금형(320)을 가열하고, 금형(320)의 내부 공간으로 화살표(331)로 나타내는 바와 같이 공급로를 통하여 몰드 수지(40)를 흘려넣는다.
그 밖의 처리는 제1 실시형태에 따른 검출 장치(10)의 제조 방법과 마찬가지이다.
제3 실시형태에서는 감광성 레지스트막(212)의 형성 및 프리베이크를 생략할 수 있기 때문에, 프로세스의 전체적인 구성을 간략화할 수 있다.
(제4 실시형태)
이어서 제4 실시형태에 대해 설명한다. 도 18은 제4 실시형태에 따른 검출 장치의 구성을 나타내는 단면도이다.
제4 실시형태에 따른 검출 장치(14)에서는 ASIC칩(30)에 제1 패드(35)가 설치되어 있지 않고, ASIC칩(30)의 상면의 평면시에 있어서 센서칩(20)과 겹치는 영역에 센서칩(20)과의 접속용의 제3 패드가 설치되어 있다. 또 센서칩(20)에 와이어 본딩용의 패드(24)가 설치되어 있지 않고, 센서칩(20)의 하면에 ASIC칩(30)과의 접속용의 제4 패드가 설치되어 있다. 그리고, 제3 패드와 제4 패드가 금 범프나 땜납 범프 등의 접속 부재(37)에 의해 서로 접속되어 있다.
또 몰드 수지(40)의 센서칩(20)의 상면보다 위의 부분의 두께는 제1 실시형태의 절반정도이다. 예를 들면 몰드 수지(40)의 센서칩(20)의 상면보다 위의 부분의 두께는 제3 실시형태에 있어서의 제1 개구부(81)의 깊이와 동일한 정도이다.
그 밖의 구성은 제1 실시형태와 마찬가지이다.
제4 실시형태에 의해서도 제1 실시형태와 마찬가지의 효과가 얻어진다. 또 제2 본딩 와이어(43)가 불필요하게 되기 때문에, 검출 장치(10)보다 박형화할 수 있다.
이어서 제4 실시형태에 따른 검출 장치(14)의 제조 방법에 대해 설명한다. 검출 장치(14)의 제조 방법은 주로 센서칩(20)의 실장 방법과, 보호층의 형성 방법과, 하형(322)의 상면과 상형(321)의 하면 사이의 거리의 점에서 검출 장치(10)의 제조 방법과 상위하다. 도 19는 제4 실시형태에 따른 검출 장치(14)의 제조 방법을 나타내는 단면도이다.
제4 실시형태에 따른 검출 장치(14)의 제조 방법에서는, 제3 실시형태와 마찬가지로, 센서칩(20)을 제조할 때, 감광성 레지스트막(212)을 형성하지 않고, 감광성 레지스트막(211)만으로 보호층을 형성한다. 즉, 도 3에 있어서의 스텝 S105의 감광성 레지스트막(212)의 형성과, 스텝 S106의 감광성 레지스트막(212)의 프리베이크를 생략한다. 이 결과, 도 19(A)에 나타내는 바와 같이, 제1 실시형태에서 형성되는 보호층(210)보다 낮은 보호층(213)에 의해 습도검출부(21) 및 온도검출부가 덮인 센서칩(20)이 얻어진다.
또 센서칩(20)은 제2 DAF(42)를 사용하지 않고, ASIC칩(30)의 제3 패드와 센서칩(20)의 제4 패드 사이에 땜납 등의 접속 부재(37)를 설치하고, 리플로우 등을 행함으로써, ASIC칩(30)에 플립 칩 실장한다. 이 때문에, 제2 본딩 와이어(43)에 의한 접속은 행하지 않는다.
또한 도 19(B)에 나타내는 바와 같이, 상형(321)의 하면은 평탄하며, 이형 필름(330)을 개재시켜 상형(321)을 하형(322)에 맞닿게 했을 때의, 하형(322)의 상면과 상형(321)의 하면 사이의 거리(L1)는 제1 실시형태에 있어서의 거리(L0)보다 작다. 예를 들면 거리(L1)는 보호층(210)과 보호층(213)의 높이의 차의 분만큼 거리(L0)보다 작다.
그 밖의 처리는 제1 실시형태에 따른 검출 장치(10)의 제조 방법과 마찬가지이다.
제4 실시형태에서도 감광성 레지스트막(212)의 형성 및 프리베이크를 생략할 수 있기 때문에, 프로세스의 전체적인 구성을 간략화할 수 있다.
또한 감광성 레지스트막(211 및 212)의 재료는 예를 들면 노볼락계 수지, 아크릴계 수지 또는 폴리이미드계 수지이다. 즉, 보호층(210)의 재료는 예를 들면 노볼락계 수지, 아크릴계 수지 또는 폴리이미드계 수지이다. 또 액체의 레지스트의 회전 도포 대신에, 막상의 레지스트의 첩부를 행해도 된다.
보호층(210, 213)의 평면 형상은 직사각형 형상에 한정되지 않고, 다른 다각 형상, 원 형상 또는 타원 형상 등이어도 된다.
또한 보호층(210, 213)의 재료는 감광성 레지스트에 한정되지 않는다. 예를 들면 보호층(210, 213)의 재료는 셀룰로오스 등의 비감광성의 재료여도 된다. 예를 들면 셀룰로오스의 용매로서 아세톤을 사용하고, 셀룰로오스의 아세톤 용액을 스핀 코트에 의해 도포하고, 베이크에 의해 아세톤을 제거한다. 이 도포 및 베이크를 반복함으로써, 소망하는 두께를 가지는 셀룰로오스의 막을 형성한다. 그 후, 일반적인 노볼락계의 감광성 레지스트 등의 도포, 노광 및 현상에 의해, 보호층(210, 213)을 형성하는 영역을 덮고, 다른 영역을 노출시키는 레지스트 마스크를 형성한다. 그리고, 셀룰로오스의 막의 레지스트 마스크로부터 노출되어 있는 부분을 아세톤에 의해 제거하거나, 또는 반응성 이온 에칭(Reactive Ion Etching:RIE)에 의해 제거한다. 그 후, 아세트산부틸을 사용하여 레지스트 마스크를 제거한다. 이와 같이 하여, 비감광성 막의 보호층(210, 213)을 형성할 수 있다.
이상, 바람직한 실시형태에 대해 설명했는데, 상기 서술한 실시형태에 제한되지 않으며, 특허청구범위에 기재된 범위를 일탈하지 않고, 상기 서술한 실시형태에 각종의 변형 및 치환을 가할 수 있다.
10, 12, 13, 14:검출 장치
20:센서칩
21:습도검출부
30:ASIC칩
40:몰드 수지
42, 45:DAF
43, 44:본딩 와이어
50:개구부
60:리드 프레임
61:다이 패드
62:리드 단자
63:칩 탑재 영역
210, 213:보호층
211, 212:감광성 레지스트 막

Claims (16)

  1. 외부 도출 리드를 가지는 리드 프레임과,
    상기 리드 프레임 상에, 탄성을 가지는 제1 절연막을 개재시켜 설치된 반도체 집적회로칩과,
    상기 외부 도출 리드와 상기 반도체 집적회로칩을 전기적으로 접속하는 제1 본딩 와이어와,
    제1면과, 상기 제1면과는 반대측의 제2면을 가지고, 상기 제2면에 검출부가 설치되고, 상기 제1면을 상기 반도체 집적회로칩에 대향시켜 상기 반도체 집적회로칩 상에 설치된 센서칩과,
    상기 리드 프레임, 상기 반도체 집적회로칩, 상기 센서칩 및 상기 제1 본딩 와이어를 밀봉하는 몰드 수지
    를 가지고,
    상기 센서칩은 상기 반도체 집적회로칩에 전기적으로 접속되고,
    상기 몰드 수지에는 상기 검출부가 노출되는 개구부가 형성되어 있는 검출 장치.
  2. 제1항에 있어서, 상기 반도체 집적회로칩은 적어도 상기 외부 도출 리드 상에 상기 제1 절연막을 개재시켜 설치되어 있는 것을 특징으로 하는 검출 장치.
  3. 제2항에 있어서, 상기 반도체 집적회로칩은 상기 외부 도출 리드 상에 상기 제1 절연막을 개재시켜 설치되어 있는 것을 특징으로 하는 검출 장치.
  4. 제2항에 있어서, 상기 리드 프레임은 다이 패드를 가지고, 상기 반도체 집적회로칩은 상기 다이 패드 상에 설치되어 있는 것을 특징으로 하는 검출 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 센서칩은 제2 절연막을 개재시켜 상기 반도체 집적회로칩 상에 설치되어 있고,
    상기 반도체 집적회로칩과 상기 센서칩을 전기적으로 접속하고, 상기 몰드 수지에 의해 밀봉된 제2 본딩 와이어를 가지는 것을 특징으로 하는 검출 장치.
  6. 제5항에 있어서, 상기 제2면을 기준으로 하여, 상기 몰드 수지의 상면의 높이는 상기 제2 본딩 와이어의 정부의 높이보다 높은 것을 특징으로 하는 검출 장치.
  7. 제5항에 있어서, 상기 제2 절연막의 탄성률은 상기 반도체 집적회로칩의 탄성률 및 상기 센서칩의 탄성률보다 작은 것을 특징으로 하는 검출 장치.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 절연막의 탄성률은 상기 반도체 집적회로칩의 탄성률 및 상기 센서칩의 탄성률보다 작은 것을 특징으로 하는 검출 장치.
  9. 외부 도출 리드를 가지는 리드 프레임 상에, 제1 절연막을 개재시켜 반도체 집적회로칩을 설치하는 공정과,
    제1면과, 상기 제1면과는 반대측의 제2면을 가지고, 상기 제2면에 검출부가 설치되고, 상기 검출부를 덮는 보호층이 형성된 센서칩을, 상기 제1면을 상기 반도체 집적회로칩에 대향시켜 상기 반도체 집적회로칩 상에 설치하는 공정과,
    상기 외부 도출 리드와 상기 반도체 집적회로칩을 제1 본딩 와이어에 의해 전기적으로 접속하는 공정과,
    금형에 의해 상기 보호층을 압압하면서 상기 금형 내의 공간에 수지를 주입하여, 상기 리드 프레임, 상기 반도체 집적회로칩, 상기 센서칩 및 상기 제1 본딩 와이어를 밀봉하는 몰드 수지를 형성하는 공정과,
    상기 몰드 수지를 형성한 후에, 상기 보호층을 제거하여, 상기 몰드 수지에 상기 검출부가 노출되는 개구부를 형성하는 공정
    을 가지는 검출 장치의 제조 방법.
  10. 복수의 칩 탑재 영역을 갖추고, 상기 칩 탑재 영역마다 외부 도출 리드를 가지는 리드 프레임을 준비하는 공정과,
    상기 칩 탑재 영역마다, 상기 리드 프레임 상에, 제1 절연막을 개재시켜 반도체 집적회로칩을 설치하는 공정과,
    상기 칩 탑재 영역마다, 제1면과, 상기 제1면과는 반대측의 제2면을 가지고, 상기 제2면에 검출부가 설치되고, 상기 검출부를 덮는 보호층이 형성된 센서칩을, 상기 제1면을 상기 반도체 집적회로칩에 대향시켜 상기 반도체 집적회로칩 상에 설치하는 공정과,
    상기 칩 탑재 영역마다, 상기 외부 도출 리드와 상기 반도체 집적회로칩을 제1 본딩 와이어에 의해 전기적으로 접속하는 공정과,
    상기 복수의 칩 탑재 영역에 대하여 일괄적으로 금형에 의해 상기 보호층을 압압하면서 상기 금형 내의 공간에 수지를 주입하여, 상기 리드 프레임, 상기 반도체 집적회로칩, 상기 센서칩 및 상기 제1 본딩 와이어를 밀봉하는 몰드 수지를 형성하는 공정과,
    상기 몰드 수지를 형성한 후에, 상기 칩 탑재 영역마다, 상기 보호층을 제거하여, 상기 몰드 수지에 상기 검출부가 노출되는 개구부를 형성하는 공정과,
    상기 개구부를 형성한 후에, 상기 리드 프레임 및 상기 몰드 수지를 상기 칩 탑재 영역마다 개편화하는 공정
    을 가지는 검출 장치의 제조 방법.
  11. 제9항 또는 제10항에 있어서, 상기 보호층의 탄성률은 상기 반도체 집적회로칩의 탄성률 및 상기 센서칩의 탄성률보다 작은 것을 특징으로 하는 검출 장치의 제조 방법.
  12. 제9항 또는 제10항에 있어서, 상기 반도체 집적회로칩은 적어도 상기 외부 도출 리드 상에 상기 제1 절연막을 개재시켜 설치되는 것을 특징으로 하는 검출 장치의 제조 방법.
  13. 제12항에 있어서, 상기 리드 프레임은 다이 패드를 가지고,
    상기 반도체 집적회로칩은 상기 외부 도출 리드 및 상기 다이 패드 상에 상기 제1 절연막을 개재시켜 설치되는 것을 특징으로 하는 검출 장치의 제조 방법.
  14. 제9항 또는 제10항에 있어서, 상기 센서칩은 제2 절연막을 개재시켜 상기 반도체 집적회로칩 상에 설치되고,
    상기 센서칩을 설치하는 공정과 상기 몰드 수지를 형성하는 공정 사이에, 상기 칩 탑재 영역마다, 상기 반도체 집적회로칩과 상기 센서칩을 제2 본딩 와이어에 의해 전기적으로 접속하는 공정을 가지고,
    상기 제2 본딩 와이어는 상기 몰드 수지에 의해 밀봉되는 것을 특징으로 하는 검출 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제2 절연막의 탄성률은 상기 반도체 집적회로칩의 탄성률 및 상기 센서칩(20)의 탄성률보다 작은 것을 특징으로 하는 검출 장치의 제조 방법.
  16. 제9항 또는 제10항에 있어서, 상기 제1 절연막의 탄성률은 상기 반도체 집적회로칩의 탄성률 및 상기 센서칩(20)의 탄성률보다 작은 것을 특징으로 하는 검출 장치의 제조 방법.
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