KR20220135548A - 엘이디 모듈 및 이의 제조 방법 - Google Patents

엘이디 모듈 및 이의 제조 방법 Download PDF

Info

Publication number
KR20220135548A
KR20220135548A KR1020210041364A KR20210041364A KR20220135548A KR 20220135548 A KR20220135548 A KR 20220135548A KR 1020210041364 A KR1020210041364 A KR 1020210041364A KR 20210041364 A KR20210041364 A KR 20210041364A KR 20220135548 A KR20220135548 A KR 20220135548A
Authority
KR
South Korea
Prior art keywords
circuit board
led module
conductive pattern
insulating layer
connecting circuit
Prior art date
Application number
KR1020210041364A
Other languages
English (en)
Inventor
조성식
김평국
박현정
Original Assignee
주식회사 루멘스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 루멘스 filed Critical 주식회사 루멘스
Priority to KR1020210041364A priority Critical patent/KR20220135548A/ko
Publication of KR20220135548A publication Critical patent/KR20220135548A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/145—Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10106—Light emitting diode [LED]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Led Device Packages (AREA)

Abstract

본 발명의 일 실시예에 따른 엘이디 모듈은 베이스 기판 상에 제1 도전성 패턴, 제2 도전성 패턴 및 상기 제1 도전성 패턴과 상기 제2 도전성 패턴 사이에 개재되는 절연층을 포함하는 회로 기판, 상기 회로 기판의 상기 제2 도전성 패턴의 상측에 배치되며, 상기 제2 도전성 패턴과 전기적으로 연결되는 복수의 엘이디 칩, 및 상기 제1 도전성 패턴과 접합되는 커넥팅 회로기판을 포함하고, 상기 커넥팅 회로기판은 상기 회로 기판에 적어도 일부가 삽입되어 형성될 수 있다.

Description

엘이디 모듈 및 이의 제조 방법{LED module and method for manufacturing the same}
본 발명의 실시예들은, 엘이디 모듈 및 이의 제조 방법에 관한 것이다.
엘이디 모듈을 구동하기 위해서, 구동 보드와 엘이디 모듈을 연결하기 위한 커넥터가 필요하다. 이를 위해 엘이디 모듈 기판의 상부 또는 하부에 커넥터 접합을 하였다. 그런데 엘이디 모듈 기판의 외부에 커넥터를 둘 경우, 커넥터의 두께와 면적으로 인해 디스플레이에 불필요한 PCB 영역이 발생하게 되며, 슬림한 디스플레이를 만드는 데 한계가 생긴다. 또한, 커넥터의 본딩 구간이 외부에 노출되어 있어 물리적인 힘에 의해 파손이 일어날 수 있다.
또한 기판의 상부에 접합된 커넥터의 두께로 인해, 엘이디 칩에서 발생하는 광에 대하여 쉐이딩(shading) 또는 광간섭이 발생하는 문제가 있다.
또한, 제1 엘이디 모듈과 제2 엘이디 모듈을 조립하는 경우, 커넥터가 차지하는 공간으로 인해 제1 엘이디 모듈에 포함된 엘이디 칩들과 제2 엘이디 모듈에 포함된 엘이디 칩들이 심리스(seamless)하게 배치되지 않는 문제가 있다. 즉, 커넥터가 차지하는 공간으로 인해 제1 엘이디 모듈과 제2 엘이디 모듈의 경계에서 엘이디 칩 간의 간격이 넓어져서, 상기 경계가 표시나게 되는 문제가 있다.
본 발명은, 상기와 같은 문제점을 개선하기 위해 안출된 것으로, 외부의 커넥터 및 커넥터 단자를 제거할 수 있는 엘이디 모듈 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 엘이디 모듈 조립체는 서로 나란히 배치되는 제1 엘이디 모듈 및 제2 엘이디 모듈을 포함하며, 상기 제1 엘이디 모듈 및 상기 제2 엘이디 모듈 각각은, 베이스 기판 상에 제1 도전성 패턴, 제2 도전성 패턴 및 상기 제1 도전성 패턴과 상기 제2 도전성 패턴 사이에 개재되는 절연층을 포함하는 회로 기판; 상기 회로 기판의 상기 제2 도전성 패턴의 상측에 배치되며, 상기 제2 도전성 패턴과 전기적으로 연결되는 복수의 엘이디 칩; 및 상기 절연층에 적어도 일부가 삽입되어 상기 제1 도전성 패턴과 접합되는 커넥팅 회로기판;를 포함하고, 상기 절연층에는 상기 제1 도전성 패턴과 상기 제2 도전성 패턴을 전기적으로 연결하기 위해 상기 절연층을 관통하는 복수의 비아홀 및 상기 제1 도전성 패턴과 상기 커넥팅 회로기판을 전기적으로 연결하기 위해 상기 제1 도전성 패턴의 일부를 노출시키는 삽입부가 형성되고, 상기 커넥팅 회로기판은 상기 삽입부에 형성되어 벤딩될 수 있다.
일 실시예에 따르면, 상기 커넥팅 회로기판의 일부는 상기 절연층에 삽입되며, 상기 커넥팅 회로기판의 나머지 일부는 외부로 노출되어, 구동 보드와 연결될 수 있다.
일 실시예에 따르면, 상기 제1 엘이디 모듈 및 상기 제2 엘이디 모듈 각각의 상기 커넥팅 회로기판은 상기 제1 엘이디 모듈 및 상기 제2 엘이디 모듈이 맞닿는 경계 부분에 형성될 수 있다.
일 실시예에 따르면, 상기 제1 엘이디 모듈에서 상기 커넥팅 회로기판에 인접한 엘이디 칩과 상기 경계 부분 간의 간격은, 상기 제1 엘이디 모듈 내에서 엘이디 칩들 간의 간격보다 작으며, 상기 제2 엘이디 모듈에서 상기 커넥팅 회로기판에 인접한 엘이디 칩과 상기 경계 부분 간의 간격은, 상기 제2 엘이디 모듈 내에서 엘이디 칩들 간의 간격보다 작은 것을 특징으로 할 수 있다.
일 실시예에 따르면, 상기 제1 엘이디 모듈 내에서 엘이디 칩들 간의 간격과 상기 제2 엘이디 모듈 내에서 엘이디 칩들 간의 간격은 동일한 것을 특징으로 할 수 있다.
일 실시예에 따르면, 상기 제1 엘이디 모듈 및 상기 제2 엘이디 모듈이 맞닿는 경계 부분에서 상기 베이스 기판에 오목부가 형성될 수 있다.
일 실시예에 따르면, 상기 오목부는, 상기 삽입부가 형성되는 영역 중 적어도 일부 영역에 중첩되게 형성될 수 있다.
일 실시예에 따르면, 상기 베이스 기판의 상기 오목부가 형성된 일측에서 반대측까지의 길이는 상기 절연층의 일측에서 반대측까지의 길이보다 짧은 것을 특징으로 할 수 있다.
일 실시예에 따르면, 상기 삽입부가 형성된 영역에서의 상기 베이스 기판의 두께는 상기 삽입부가 형성되지 않은 영역에서의 상기 베이스 기판의 두께보다 얇을 수 있다.
일 실시예에 따르면, 상기 복수의 엘이디 칩은 제1 엘이디 칩, 제2 엘이디 칩, 및 제3 엘이디 칩을 포함하고, 상기 회로 기판은, 상기 제1 엘이디 칩을 구동하기 위한 제1 커넥팅 회로기판이 적어도 일부 삽입된 제1 절연층, 상기 제2 엘이디 칩을 구동하기 위한 제2 커넥팅 회로기판이 일부 삽입된 제2 절연층, 상기 제3 엘이디 칩을 구동하기 위한 제3 커넥팅 회로기판이 일부 삽입된 제3 절연층을 포함하고, 상기 제1 커넥팅 회로기판은 상기 제1 절연층의 저면에 형성된 도전성 패턴과 접합되고, 상기 제2 커넥팅 회로기판은 상기 제2 절연층의 저면에 형성된 도전성 패턴과 접합되고, 상기 제3 커넥팅 회로기판은 상기 제3 절연층의 저면에 형성된 도전성 패턴과 접합될 수 있다.
본 발명의 일 실시예에 따른 엘이디 모듈은, 베이스 기판 상에 제1 도전성 패턴, 제2 도전성 패턴 및 상기 제1 도전성 패턴과 상기 제2 도전성 패턴 사이에 개재되는 절연층을 포함하는 회로 기판; 상기 회로 기판의 상기 제2 도전성 패턴의 상측에 배치되며, 상기 제2 도전성 패턴과 전기적으로 연결되는 복수의 엘이디 칩; 및 상기 제1 도전성 패턴과 접합되는 커넥팅 회로기판;을 포함하고, 상기 커넥팅 회로기판은 상기 회로 기판에 적어도 일부가 삽입되어 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 상기 절연층과 상기 제1 도전성 패턴 사이에 삽입부가 형성되고, 상기 삽입부에 상기 커넥팅 회로기판의 적어도 일부가 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 상기 삽입부의 상부에 형성된 절연층의 두께는 상기 제1 도전성 패턴 상부에 형성된 절연층의 두께보다 얇은 것을 특징으로 할 수 있다.
일 실시예에 따르면, 상기 커넥팅 회로기판은 연성 회로 기판으로 이루어지고, 상기 커넥팅 회로기판은 벤딩되어 상기 베이스 기판에 형성된 오목부를 통해 상기 회로 기판의 하부로 노출될 수 있다.
일 실시예에 따르면, 상기 베이스 기판의 상부에는 식각부가 형성되고, 상기 제1 도전성 패턴 상부에는 상기 식각부에 대응하는 위치에 삽입부가 형성되고, 상기 삽입부에 상기 커넥팅 회로기판의 적어도 일부가 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 상기 커넥팅 회로기판의 상부에 형성된 절연층의 두께와 상기 제1 도전성 패턴의 상부에 형성된 절연층의 두께는 동일할 수 있다.
일 실시예에 따르면, 상기 커넥팅 회로기판의 일부는 상기 절연층에 삽입되며, 상기 커넥팅 회로기판의 나머지 일부는 외부로 노출되어, 구동 보드와 연결될 수 있다.
일 실시예에 따르면, 상기 베이스 기판의 가장자리에 상기 커넥팅 회로기판을 수용하기 위한 오목부가 형성될 수 있다.
일 실시예에 따르면, 상기 오목부는, 상기 삽입부에 중첩되는 영역 중 적어도 일부 영역에 형성될 수 있다.
일 실시예에 따르면, 상기 절연층의 내부를 관통하는 삽입부가 형성되고, 상기 커넥팅 회로기판의 적어도 일부분은 상기 삽입부에 형성되는 것을 특징으로 할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상술한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 엘이디 모듈의 외부로 노출되는 커넥터 및 커넥터 단자를 제거할 수 있어, 디스플레이에 불필요한 공간을 획기적으로 줄일 수 있다.
또한 커넥터의 두께로 인해 발생하던 쉐이딩 및 광간섭을 제거할 수 있으며, 슬림한 디스플레이를 구현할 수 있다.
또한 커넥터가 엘이디 모듈의 내부에 삽입되므로, 내구성이 증가할 수 있다.
물론 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일반적인 엘이디 모듈을 설명하기 위한 도면이다.
도 2는 일반적인 엘이디 모듈을 설명하기 위한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 엘이디 모듈의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 엘이디 모듈을 설명하기 위한 평면도이다.
도 5는 본 발명의 다른 일 실시예에 따른 엘이디 모듈(100-3)의 개략도이다.
도 6은 본 발명의 다른 일 실시예에 따른 엘이디 모듈(200)의 개략도이다.
도 7은 본 발명의 일 실시예에 따른 제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2)의 조립체의 개략도이다.
도 8은 도 7에 도시된 제1 엘이디 모듈(100-1)과 제2 엘이디 모듈(100-2)이 맞닿는 부분의 확대도이다.
도 9는 도 7에 도시된 제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2)을 설명하기 위한 평면도이다.
도 10은 도 7에 도시된 제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2)의 베이스 기판(110)을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 엘이디 모듈의 제조 방법의 일 예를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 엘이디 모듈의 제조 방법의 다른 예를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 엘이디 모듈의 제조 방법의 또 다른 예를 설명하기 위한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 영역, 구성 요소, 부, 블록, 모듈 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 영역, 구성 요소, 부, 블록, 모듈 등이 개재되어 있는 경우도 포함한다.
이하의 실시예에서, 영역, 구성 요소, 부, 블록, 모듈 등이 연결되었다고 할 때, 영역, 구성 요소, 부, 블록, 모듈들이 직접적으로 연결된 경우뿐만 아니라 영역, 구성요소, 부, 블록, 모듈들 중간에 다른 영역, 구성 요소, 부, 블록, 모듈들이 개재되어 간접적으로 연결된 경우도 포함한다.
도 1은 일반적인 엘이디 모듈(10)을 설명하기 위한 도면이다. 도 2는 일반적인 엘이디 모듈(10)을 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 일반적으로 엘이디 모듈(10)은 기판(11) 상에 절연층(13)을 사이에 둔 금속 패턴층(12, 14)이 형성될 수 있으며, 절연층(13)에는 상하부의 금속 패턴층(12, 14)을 전기적으로 연결하기 위한 비아홀(18)이 형성될 수 있다. 상부의 금속 패턴층(14) 상에는 엘이디 칩(15)이 실장되어, 엘이디 칩(15)은 금속 패턴층(14)과 전기적으로 연결될 수 있다.
일반적인 엘이디 모듈(10)에서, 구동 보드와 연결되기 위한 커넥터(16, 17)가 엘이디 모듈(10) 기판의 상부에 접합된다. 이러한 상기 기판(11) 상부에 위치하는 커넥터(16, 17)의 면적으로 인해, 엘이디 모듈(10) 및 디스플레이에 불필요한 영역이 넓어지는 단점이 존재한다. 또한 엘이디 칩(15)에서 조사되는 광은 커넥터(16, 17)의 두께로 인해 간섭이 생겨 쉐이딩(shading) 문제가 발생한다. 또한 커넥터(16, 17)의 본딩 구간이 외부에 노출되어, 물리적인 힘에 의해 파손의 가능성이 높다는 문제점이 있다.
따라서 본 발명은, 이러한 문제점을 개선하기 위해 안출되었다.
도 3은 본 발명의 일 실시예에 따른 엘이디 모듈(100)의 개략도이다. 도 4는 본 발명의 일 실시예에 따른 엘이디 모듈(100)을 설명하기 위한 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 엘이디 모듈(100)은, 회로 기판(101), 복수의 엘이디 칩(150) 및 커넥팅 회로기판(160)을 포함한다. 이때, 본 발명의 일 실시예는 별도의 커넥터(connector) 없이 커넥팅 회로기판(160)이 회로 기판(101)에 삽입되어 직접 신호를 전달하는 것을 특징으로 한다.
회로 기판(101)은 베이스 기판(110) 상에 제1 도전성 패턴(121), 제2 도전성 패턴(122) 및 제1 도전성 패턴(121)과 제2 도전성 패턴(122) 사이에 개지되는 절연층(130)을 포함할 수 있다.
베이스 기판(110)은 유리 기판뿐만 아니라, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 기판 등으로 형성될 수 있다.
제1 도전성 패턴(121)과 제2 도전성 패턴(122)은 사이에 절연층(130)을 개재한 상태로 전기적으로 연결될 수 있다. 제1 도전성 패턴(121)은 커넥팅 회로기판(160)과 전기적으로 연결되고, 제2 도전성 패턴(122)은 제2 도전성 패턴(122) 상에 실장되는 복수의 엘이디 칩(150)과 전기적으로 연결되는 것에 의해, 커넥팅 회로기판(160)으로부터 제공되는 신호에 따라 복수의 엘이디 칩(150)을 구동할 수 있다.
제1 도전성 패턴(121)과 제2 도전성 패턴(122)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 형성될 수 있다.
절연층(130)은 에폭시(epoxy) 또는 PI와 같이 절연 가능한 물질로 이루어질 수 있다. 이때, 절연층(130)에는 제1 도전성 패턴(121)과 제2 도전성 패턴(122)을 전기적으로 연결하기 위해 절연층(130)을 관통하는 복수의 비아홀(140)이 형성될 수 있다. 또한, 절연층(130)에는 제1 도전성 패턴(121)과 커넥팅 회로기판(160)을 전기적으로 연결하기 위해 제1 도전성 패턴(121)의 일부를 노출시키는 삽입부(133)가 형성될 수 있다.
삽입부(133)는 제1 도전성 패턴(121)의 일부를 노출시켜 커넥팅 회로기판(160)과 접합되는 부분으로, 엘이디 모듈(100)의 가장자리에서 엘이디 모듈(100)의 내측 방향으로 소정의 폭을 갖도록 형성될 수 있다. 또한, 삽입부(133)는 커넥팅 회로기판(160)의 일부분에 대응되는 형상으로 형성될 수 있다.
다른 실시예로서, 삽입부(133)는 엘이디 모듈(100)의 가장자리에서 소정의 폭으로 형성되지 않고, 가장자리로부터 이격된 엘이디 모듈(100)의 내부에 형성될 수도 있다. 이 경우 베이스 기판(110)은 삽입부(133)에 대응되는 부분에 관통홀이 형성되어, 커넥팅 회로기판(160)의 일부가 엘이디 모듈(100) 내부에 배치되는 삽입부(133)에 위치할 수 있다.
삽입부(133)는 복수의 비아홀(140)을 절연층(130)에 형성하기 위한 동일한 마스크를 이용하여 형성될 수도 있으나, 본 발명은 반드시 이에 제한되는 것은 아니다. 다른 실시예로서, 삽입부(133)는 상기 제1 도전성 패턴(121) 상에 절연층(130)을 형성하기 전 커넥팅 회로기판(160)의 일부분을 미리 상기 제1 도전성 패턴(121)에 접합시킴으로써 마련될 수도 있다. 보다 구체적인 설명은 후술하기로 한다.
한편, 절연층(130)의 상면은 커넥팅 회로기판(160)이 삽입된 상태에서도 평탄할 수 있다. 다시 말해, 삽입부(133)가 형성된 영역에서의 제1 도전성 패턴(121)으로부터 절연층(130)의 상면까지의 높이는 삽입부가 형성되지 않은 영역에서의 제1 도전성 패턴(121)으로부터 절연층(130)의 상면까지의 높이가 동일할 수 있다.
일 실시예로서, 절연층(130)의 상면은 절연층(130)에 비아홀(140) 및 삽입부(133)를 형성하는 과정에서 평탄화가 이루어질 수 있다. 다른 실시예로서, 삽입부(133)가 형성된 영역에서의 베이스 기판(110)의 두께를 삽입부(133)가 형성되지 않은 영역에서의 베이스 기판(110)의 두께보다 얇게 형성함으로써, 절연층(130)의 상면은 평탄화가 이루어질 수 있다. 도 5는 본 발명의 다른 일 실시예에 따른 엘이디 모듈(100-3)의 개략도이다. 본 발명의 다른 일 실시예에 따르면, 커넥팅 회로기판(160)을 엘이디 모듈(100-3)의 일 측에 삽입하기 위하여, 삽입부(133)가 형성된 영역에서의 베이스 기판(110)의 두께를, 삽입부(133)가 형성되지 않은 영역에서의 베이스 기판(110)의 두께보다 얇게 형성할 수 있다. 이를 위해, 삽입부(133)가 형성될 영역에서의 베이스 기판(110)은 커넥팅 회로기판(160)의 두께만큼 식각되어, 나머지 영역에서의 베이스 기판(110)의 두께보다 두께가 얇아질 수 있다. 도 5를 참조하면, 엘이디 모듈(100-3)에서 커넥팅 회로기판(160)이 삽입되는 삽입부(133)가 형성되는 영역에서, 베이스 기판(110)의 상면에 식각부(111)가 형성될 수 있다. 베이스 기판(110)의 상면에서 상기 식각부(111)가 식각되는 두께는, 커넥팅 회로기판(160)의 두께에 상응할 수 있다.
복수의 엘이디 칩(150)은 서로 파장의 광을 발하는 제1 엘이디 칩(150R), 제2 엘이디 칩(150G), 및 제3 엘이디 칩(150B)을 포함한다. 예를 들면 제1, 제2 및 제3 엘이디 칩(150R, 150G, 150B; 통칭하여 150)은 각각 적색 엘이디 칩(150R), 녹색 엘이디 칩(150G) 및 청색 엘이디 칩(150B)로 구성될 수 있다. 하지만 이에 한정되지 않으며, 실시예에 따라 제1, 제2 및 제3 엘이디 칩(150)은 모두 동일한 파장대의 엘이디 칩으로 구성될 수도 있다.
도 3에서는 복수의 엘이디 칩(150)을 하나의 커넥팅 회로기판(160)을 이용하여 구동하는 경우를 도시한 것이나, 제1 엘이디 칩(150R), 제2 엘이디 칩(150G), 제3 엘이디 칩(150B)은 각각의 커넥팅 회로기판(160)을 이용하여 개별구동할 수도 있다. 이 경우, 회로 기판(101)은 복수의 도전성 패턴과 복수의 절연층이 다층으로 적층된 구조를 이룰 수 있고, 각각의 절연층에 커넥팅 회로기판(160)이 삽입되어 제1 엘이디 칩(150R), 제2 엘이디 칩(150G), 제3 엘이디 칩(150B)을 개별 구동할 수도 있다.
도 6은 본 발명의 다른 일 실시예에 따른 엘이디 모듈(200)의 개략도이다. 도 6의 실시예에 따른 엘이디 모듈(200)은, 복수의 도전성 패턴과 복수의 절연층이 다층으로 적층된 구조일 수 있다. 이 실시예에 따르면, 제1 절연층(210)에 제1 커넥팅 회로기판(261)이 삽입되어 제1 엘이디 칩(250R)을 구동할 수 있고, 제2 절연층(220)에 제2 커넥팅 회로기판(262)이 삽입되어 제2 엘이디 칩(250G)을 구동할 수 있고, 제3 절연층(230)에 제3 커넥팅 회로기판(263)이 삽입되어 제3 엘이디 칩(250B)을 구동할 수 있다.
예를 들어 엘이디 모듈(200)은, 제1 엘이디 픽셀(2a) 및 제2 엘이디 픽셀(2b) 각각에 대하여 제1 엘이디 칩(250R), 제2 엘이디 칩(250G), 제3 엘이디 칩(250B)이 실장될 수 있다. 엘이디 모듈(200)은 전극 패드 및 도전성 패턴들이 형성된 복수개의 절연층(210, 220, 230, 240, 250)들이 적층되어 이루어진 다층 구조로 이루어질 수 있다. 상기 다층 구조는 제1 절연층(210), 제2 절연층(220), 제3 절연층(230), 제4 절연층(240) 및 제5 절연층(250)을 포함한다.
제1 절연층(210)의 상면에는 엘이디 칩(250R, 250G, 250B)들의 전극 패드(4)들에 대응되는 전극 패턴(201)들을 포함하는 전극 패턴들이 형성된다. 또한, 제1 절연층(210)을 관통하도록 다수의 비아홀(212)이 형성되며, 상기 다수의 비아홀(212) 각각에는 제1 도전성 연결 패드(214)가 형성된다. 상기 제1 도전성 연결 패드(214)는 비아홀(212)을 전체적으로 채우거나 또는 중앙이 비어 있는 연결 패드일 수 있다.
또한, 제2 절연층(220), 제3 절연층(230), 제4 절연층(240) 및 제5 절연층(250) 각각에도 상단에서 하단까지 제2, 제3, 제4 및 제5 비아홀(222, 232, 242, 252)들이 형성되고, 상기 제2, 제3, 제4 및 제5 비아홀(222, 232, 242, 252)들 각각에는 제2, 제3, 제4 및 제5 도전성 연결 패드(224, 234, 244, 254)들이 형성된다.
제1 절연층(210)과 제2 절연층(220) 사이에는 제1 도전성 패턴(203)이 제1 절연층(210)의 하면과 제2 절연층(220)의 상면에 접하여 형성되고, 제2 절연층(220)의 하면과 제3 절연층(230)의 상면에 접하여 제2 도전성 패턴(204)이 형성되고, 제3 절연층(230)의 하면과 제4 절연층(240)의 상면에 접하여 제3 도전성 패턴(205)이 형성되고, 제4 절연층(240)의 하면과 제5 절연층(250)의 상면에 접하여 제4 도전성 패턴(206)이 형성된다.
제1 도전성 패턴(203)은 제1 절연층(210)과 제2 절연층(220) 사이에서 제1 도전성 연결 패드(214)들 중 적어도 하나와 제2 도전성 연결 패드(224)들 중 적어도 하나를 연결하고, 제2 도전성 패턴(204)은 제2 절연층(220)과 제3 절연층(230) 사이에서 제2 도전성 연결 패드(224)들 중 적어도 하나와 제3 도전성 연결 패드(234)들 중 적어도 하나를 연결하고, 제3 도전성 패턴(205)은 제3 절연층(230)과 제4 절연층(240) 사이에서 제3 도전성 연결 패드(234)들 중 적어도 하나와 제4 도전성 연결 패드(244)들 중 적어도 하나를 연결하고, 제4 도전성 패턴(206)은 제4 절연층(240)과 제5 절연층(250) 사이에서 제4 도전성 연결 패드(244)들 중 적어도 하나와 제5 도전성 연결 패드(254)들 중 적어도 하나를 연결한다. 제5 절연층(250)의 저면에는 입력 단자와 출력 단자를 구성하는 도전성 패턴이 형성될 수 있다.
일 실시예에 따르면, 서로 다른 엘이디 픽셀(2a, 2b)들에 포함된 제1 엘이디 칩(250R, 250R)들의 대응 전극 패드들(4)이 솔더 범프(3)들에 의해 대응 전극 패턴(201)들과 연결되고 상기 대응 전극 패턴(201)들이 대응 제1 도전성 패턴(203)과 연결된 대응 제1 연결 패드(214)들과 연결되고, 대응 제1 도전성 패턴(203)이 대응 제2 연결 패드(224), 제3 연결 패드(234), 제4 연결 패드(244), 제5 연결 패드(254)를 포함하는 배선을 거쳐 제5 도전성 패턴의 일부인 단자(71)와 연결될 수 있다.
본 발명의 일 실시예에 따르면, 제1 엘이디 칩(250R), 제2 엘이디 칩(250G), 제3 엘이디 칩(250B)은 각각의 커넥팅 회로기판(261, 262, 263)을 이용하여 개별구동될 수 있다. 이 경우, 제1 커넥팅 회로기판(261)은 제1 절연층(210)에 적어도 일부가 삽입되어 제1 도전성 패턴(203)과 접합될 수 있고, 제1 엘이디 칩(250R)과 전기적으로 연결될 수 있다. 또한 제2 커넥팅 회로기판(262)은, 제2 절연층(220)에 적어도 일부가 삽입되어 제2 도전성 패턴(204)과 접합될 수 있고, 제2 엘이디 칩(250G)과 전기적으로 연결될 수 있다. 또한 제3 커넥팅 회로기판(263)은 제3 절연층(230)에 적어도 일부가 삽입되어 제3 도전성 패턴(205)과 접합될 수 있고, 제3 엘이디 칩(250B)과 전기적으로 연결될 수 있다.
제1 절연층(210)에 제1 커넥팅 회로기판(261)이 삽입되어 제1 엘이디 칩(250R)을 구동할 수 있고, 제2 절연층(220)에 제2 커넥팅 회로기판(262)이 삽입되어 제2 엘이디 칩(250G)을 구동할 수 있고, 제3 절연층(230)에 제3 커넥팅 회로기판(263)이 삽입되어 제3 엘이디 칩(250B)을 구동할 수 있다.
전술한 바와 같은 다양한 실시예들에서 엘이디 칩(150, 250R, 250G, 250B)은 예를 들면 적어도 한 변의 길이가 100㎛ 이하인 플립칩형 마이크로 엘이디 칩일 수도 있고, 미니 엘이디 칩일 수도 있으나, 이에 한정되는 것은 아니다.
다시 도 3을 참조하면, 커넥팅 회로기판(160)의 적어도 일부는 절연층(130)에 삽입되도록 형성되며, 커넥팅 회로기판(160)의 나머지 일부는 외부로 노출되어, 구동 보드와 연결될 수 있다. 커넥팅 회로기판(160)은 엘이디 모듈(100)과 구동 보드를 연결하는 PCB일 수 있다.
일 실시예에 따르면, 커넥팅 회로기판(160)은 연성 회로 기판으로, 유연한 재질로 형성될 수 있다. 다른 실시예에 따르면 커넥팅 회로기판(160)은 단단한 재질의 PCB일 수도 있다.
절연층(130) 및 커넥팅 회로기판(160)에 대한 설명은, 도 6에 도시된 실시예의 절연층(210, 220, 230) 및 커넥팅 회로기판(261, 262, 263)에 대해서도 마찬가지로 적용됨은 물론이다.
전술한 구조를 갖는 엘이디 모듈(100)은 커넥팅 회로기판(160)의 일부가 절연층(130)에 삽입되고 나머지가 외부로 노출된 상태이므로, 복수의 엘이디 모듈(100)을 배열하여 조립하는 경우 가장자리에서 간섭현상이 발생될 수 있다. 이러한 간섭현상을 최소화하기 위해, 도시하지 않았지만 다른 실시예로서, 엘이디 모듈(100)은 커넥팅 회로기판(160)이 삽입되는 영역의 베이스 기판(110)의 일정 영역을 제거하여, 커넥팅 회로기판(160)의 삽입되지 않은 나머지 부분이 엘이디 모듈(100)의 가장자리 밖으로 노출되지 않는 구조로 형성할 수도 있다.
도 7은 본 발명의 일 실시예에 따른 제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2)의 조립체의 개략도이다. 도 8은 도 7에 도시된 제1 엘이디 모듈(100-1)과 제2 엘이디 모듈(100-2)이 맞닿는 부분의 확대도이다. 도 9는 도 7에 도시된 제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2)을 설명하기 위한 평면도이다. 도 10은 도 7에 도시된 제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2)의 베이스 기판(110)을 설명하기 위한 도면이다.
도 7을 참조하면, 제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2) 각각은 전술한 엘이디 모듈(100)에 상응한다.
제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2)의 커넥팅 회로기판(160)은, 제1 엘이디 모듈(100-1) 및 제2 엘이디 모듈(100-2)이 맞닿는 경계 부분에 각각 형성될 수 있다.
복수의 엘이디 모듈(100-1, 100-2)을 배열하여 조립하는 경우, 커넥팅 회로기판(160) 간의 간섭을 제거하기 위해, 베이스 기판(110)의 가장자리에 커넥팅 회로기판(160)을 수용하기 위한 오목부(112)를 형성할 수 있다. 예를 들면 베이스 기판(110)의 가장자리의 일부분을 상면에서 하면까지 식각하여, 베이스 기판(110)의 가장자리의 일부분에 오목부(112)를 형성할 수 있다.
커넥팅 회로기판(160)의 일부분은 상기 오목부(112) 주변부에 형성된 제1 도전성 패턴(121)의 상면에 접합되고, 커넥팅 회로기판(160)의 나머지 부분은 오목부(112)를 통해 회로 기판의 하부로 벤딩될 수 있다. 이를 위해 커넥팅 회로기판(160)은 연성 회로 기판으로, 유연한 재질로 형성될 수 있다. 베이스 기판(110)의 오목부(112)에는 벤딩된 커넥팅 회로기판(160)이 수용될 수 있다. 따라서 제1 엘이디 모듈(100-1)과 제2 엘이디 모듈(100-2) 사이에서 커넥팅 회로기판(160) 간의 간섭이 없이, 심리스(seamless)하게 배치될 수 있다.
베이스 기판(110)에 형성된 오목부(112)의 존재로 인해, 제1 엘이디 모듈(100-1)의 베이스 기판(110)의 오목부(112)가 형성된 일측에서 반대측까지의 길이(A)는 제1 엘이디 모듈(100-1)의 절연층(130)의 일측에서 반대측까지의 길이(B)보다 짧을 수 있다. 이는 제2 엘이디 모듈(100-2)에서도 마찬가지이다.
제1 엘이디 모듈(100-1)에 실장되는 엘이디 칩(150)들과 제2 엘이디 모듈(100-2)에 실장되는 엘이디 칩(150)들은 심리스(seamless)하게 배치되기 위해, 모두 동일한 간격(L1)으로 배치될 수 있다.
따라서 제1 엘이디 모듈(100-1)에서 가장자리에 위치한 엘이디 칩(150)과 회로 기판(101)의 경계 사이의 간격(L2)은, 엘이디 칩(150)들 간의 간격(L1)보다 작게 형성된다. 제2 엘이디 모듈(100-2)에서도 마찬가지이다.
다시 말하면, 제1 엘이디 모듈(100-1)의 가장자리에 위치한 엘이디 칩과 제2 엘이디 모듈(100-2)의 가장자리에 위치한 엘이디 칩 사이의 간격(L1)은, 제1 엘이디 모듈(100-1) 내에서 엘이디 칩(150)들 간의 간격(L1) 및 제2 엘이디 모듈(100-1) 내에서 엘이디 칩(150)들 간의 간격(L1)과 동일할 수 있다.
도 11은 본 발명의 일 실시예에 따른 엘이디 모듈(100)의 제조 방법의 일 예를 설명하기 위한 도면이다.
도 11을 참조하면 (a)에서 먼저 베이스 기판(110) 상에 제1 도전성 패턴(121)을 형성하고, 제1 도전성 패턴(121) 상에 제1 절연층(130-1)을 형성할 수 있다. 이 때 제1 절연층(130-1)의 두께는 커넥팅 회로기판(160)의 두께에 상응하도록 형성할 수 있다.
(b)에서 제1 절연층(130-1)을 식각하여 제1 도전성 패턴의 일부를 노출시키는 제1 비아홀(141) 및 커넥팅 회로기판(160)이 삽입될 삽입부(133)를 형성할 수 있다. 삽입부(133)는 제1 도전성 패턴(121)의 일부를 노출시켜 커넥팅 회로기판(160)과 접합되는 부분으로, 엘이디 모듈(100)의 가장자리에서 엘이디 모듈(100)의 내측 방향으로 소정의 폭을 갖도록 형성될 수 있다. 또한, 삽입부(133)는 커넥팅 회로기판(160)의 일부분에 대응되는 형상으로 형성될 수 있다.
(c)에서 상기 삽입부(133)에, 커넥팅 회로기판(160)을 제1 도전성 패턴(121)과 본딩 또는 접합시킬 수 있다. 이 때 커넥팅 회로기판(160)의 상면의 높이는, 제1 절연층(130-1)의 상면의 높이에 상응할 수 있다. 이를 통해, 후술하는 제2 절연층(130-2)을 적층하더라도, 커넥팅 회로기판(160)과 중첩되는 영역의 절연층(130)의 상면은 평탄성을 유지할 수 있다.
(d)에서 상기 제1 절연층(130-1) 상에 제2 절연층(130-2)을 적층 형성할 수 있다. 제2 절연층(130-2)은 커넥팅 회로기판(160)의 상면을 일부 덮도록 적층될 수 있다. 제1 절연층(130-1)과 제2 절연층(130-2)은, 도 3에 도시된 절연층(130)을 구성할 수 있다.
(e)에서 상기 제2 절연층(130-2)에 제2 비아홀(142)을 형성할 수 있다. 제2 비아홀(142)은, 상기 제1 절연층(130-1)에 형성된 제1 비아홀(141)에 대응하게 형성될 수 있다. 제1 절연층(130-1)에 형성된 제1 비아홀(141)과 제2 절연층(130-2)에 형성된 제2 비아홀(142)은, 도 3에 도시된 비아홀(140)을 구성할 수 있다.
(f)에서 비아홀(140)에 전도성 물질을 형성하며 절연층(130) 상에 제2 도전성 패턴(122)을 형성하고, 제2 도전성 패턴(122)의 상부에 엘이디 칩(150)을 실장한다. 엘이디 칩(150)은 제2 도전성 패턴(122)과 전기적으로 연결된다.
도 12는 본 발명의 일 실시예에 따른 엘이디 모듈(100)의 제조 방법의 다른 예를 설명하기 위한 도면이다.
도 12를 참조하면, (a)에서 먼저 베이스 기판(110) 상에 제1 도전성 패턴(121)을 형성하고, 제1 도전성 패턴(121)의 일부 영역 상에 커넥팅 회로기판(160)을 접합 또는 본딩시킬 수 있다.
(b)에서 커넥팅 회로기판(160)이 접합된 제1 도전성 패턴(121) 상에 절연층(130)을 적층시킬 수 있다. 이 때 절연층(130)은 커넥팅 회로기판(160)의 일부를 커버하도록 적층될 수 있다. 따라서 절연층(130)에 커넥팅 회로기판(160)이 삽입된 것에 상응할 수 있다. 이경우, 커넥팅 회로기판(160) 바로 위의 절연층(130)의 상면은, 제1 도전성 패턴(121) 바로 위의 절연층(130)의 상면보다, 커넥팅 회로기판(160)의 높이만큼 더 높게 형성될 수 있다. 일 실시예로서 절연층(130)에 비아홀(140)을 형성하는 공정을 이용하여 상기 절연층(130)의 상면을 평탄화시킬 수 있다.
(c)에서 엘이디 모듈(100)의 제조 방법은 절연층(130)을 식각하여 제1 도전성 패턴(121)을 노출시키는 복수의 비아홀(140)을 형성할 수 있다. 이때, 복수의 비아홀(140)은 비아홀(140)에 대응되는 전투과영역을 포함하는 마스크를 이용하여 형성되며, 마스크는 커넥팅 회로기판(160)의 일부분에 대응되는 반투과영역을 포함하는 하프톤 마스크일 수 있다. 커넥팅 회로기판(160)에 대응되는 절연층(130)은 하프톤 마스크의 반투과 영역으로 일정 정도의 두께만 제거되므로, 절연층(130)의 상면은 전체적으로 평탄해질 수 있다.
(d)에서 비아홀(140)에 전도성 물질을 형성하며 절연층(130) 상에 제2 도전성 패턴(122)을 형성하고, 제2 도전성 패턴(122)의 상부에 엘이디 칩(150)을 실장한다. 엘이디 칩(150)은 제2 도전성 패턴(122)과 전기적으로 연결된다.
도 13은 본 발명의 일 실시예에 따른 엘이디 모듈(100-3)의 제조 방법의 또 다른 예를 설명하기 위한 도면이다.
도 13을 참조하면, (a)에서 베이스 기판(110)의 일측의 일부분을 소정 깊이만큼만 식각하여 식각부(111)를 형성할 수 있다. 상기 식각부(111)는 이후에 커넥팅 회로기판(160)이 삽입될 영역에 상응한다.
구체적으로, 커넥팅 회로기판(160)과 중첩되는 중첩영역에서의 베이스 기판(110)의 두께는 커넥팅 회로기판과 비중첩되는 비중첩영역에서의 베이스 기판(110)의 두께보다 얇을 수 있다. 이때, 중첩영역과 비중첩영역의 두께 차이는 커넥팅 회로기판(160)의 두께와 동일할 수 있다.
이후 베이스 기판(110) 상에 제1 도전성 패턴(121)을 형성할 수 있다. 베이스 기판(110)의 식각부(111)의 상면이 일정 깊이만큼 낮으므로, 이 영역에서 제1 도전성 패턴(121)의 상면도 낮게 형성된다.
상기 제1 도전성 패턴(121)의 상면이 낮게 형성된 일부 영역(즉, 식각부(111)에 대응하는 영역)에, 커넥팅 회로기판(160)을 접합 또는 본딩시킬 수 있다. 커넥팅 회로기판(160)의 상면의 높이는 제1 도전성 패턴(121)의 상면의 높이에 상응할 수 있다.
(b)에서 커넥팅 회로기판(160)이 접합된 제1 도전성 패턴(121) 상에 절연층(130)을 적층시킬 수 있다. 이 때 절연층(130)은 커넥팅 회로기판(160)의 일부를 커버하도록 적층될 수 있다. 절연층(130)에 제1 도전성 패턴(121)을 노출시키는 비아홀(140)을 형성할 수 있다.
(c)에서 비아홀(140)에 전도성 물질을 형성하며 절연층(130) 상에 제2 도전성 패턴(122)을 형성하고, 제2 도전성 패턴(122)의 상부에 엘이디 칩(150)을 실장한다. 엘이디 칩(150)은 제2 도전성 패턴(122)과 전기적으로 연결된다.
전술한 바와 같이, 본 발명의 실시예들에 따른 엘이디 모듈은 엘이디 모듈의 외부로 노출되는 커넥터 및 커넥터 단자를 제거할 수 있어, 디스플레이에 불필요한 공간을 획기적으로 줄일 수 있다. 또한, 본 발명의 실시예들에 따른 엘이디 모듈은 커넥터의 두께로 인해 발생하던 쉐이딩 및 광간섭을 제거할 수 있으며, 슬림한 디스플레이를 구현할 수 있다. 또한, 엘이디 모듈은 커넥터가 엘이디 모듈의 내부에 삽입되므로, 내구성이 증가할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나, 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 엘이디 모듈
110: 기판
121, 122: 제1, 제2 도전성 패턴
130: 절연층
140: 비아홀
150, 150R, 150G, 150B: 엘이디 칩
160: 커넥팅 회로기판

Claims (20)

  1. 서로 나란히 배치되는 제1 엘이디 모듈 및 제2 엘이디 모듈을 포함하며,
    상기 제1 엘이디 모듈 및 상기 제2 엘이디 모듈 각각은,
    베이스 기판 상에 제1 도전성 패턴, 제2 도전성 패턴 및 상기 제1 도전성 패턴과 상기 제2 도전성 패턴 사이에 개재되는 절연층을 포함하는 회로 기판;
    상기 회로 기판의 상기 제2 도전성 패턴의 상측에 배치되며, 상기 제2 도전성 패턴과 전기적으로 연결되는 복수의 엘이디 칩; 및
    상기 절연층에 적어도 일부가 삽입되어 상기 제1 도전성 패턴과 접합되는 커넥팅 회로기판;를 포함하고,
    상기 절연층에는 상기 제1 도전성 패턴과 상기 제2 도전성 패턴을 전기적으로 연결하기 위해 상기 절연층을 관통하는 복수의 비아홀 및 상기 제1 도전성 패턴과 상기 커넥팅 회로기판을 전기적으로 연결하기 위해 상기 제1 도전성 패턴의 일부를 노출시키는 삽입부가 형성되고,
    상기 커넥팅 회로기판은 상기 삽입부에 형성되어 벤딩되는 것을 특징으로 하는 엘이디 모듈 조립체.
  2. 제1 항에 있어서, 상기 커넥팅 회로기판의 일부는 상기 절연층에 삽입되며,
    상기 커넥팅 회로기판의 나머지 일부는 외부로 노출되어, 구동 보드와 연결되는, 엘이디 모듈 조립체.
  3. 제1 항에 있어서, 상기 제1 엘이디 모듈 및 상기 제2 엘이디 모듈 각각의 상기 커넥팅 회로기판은 상기 제1 엘이디 모듈 및 상기 제2 엘이디 모듈이 맞닿는 경계 부분에 형성되는 것을 특징으로 하는 엘이디 모듈 조립체.
  4. 제3 항에 있어서, 상기 제1 엘이디 모듈에서 상기 커넥팅 회로기판에 인접한 엘이디 칩과 상기 경계 부분 간의 간격은, 상기 제1 엘이디 모듈 내에서 엘이디 칩들 간의 간격보다 작으며,
    상기 제2 엘이디 모듈에서 상기 커넥팅 회로기판에 인접한 엘이디 칩과 상기 경계 부분 간의 간격은, 상기 제2 엘이디 모듈 내에서 엘이디 칩들 간의 간격보다 작은 것을 특징으로 하는 엘이디 모듈 조립체.
  5. 제1 항에 있어서, 상기 제1 엘이디 모듈 내에서 엘이디 칩들 간의 간격과 상기 제2 엘이디 모듈 내에서 엘이디 칩들 간의 간격은 동일한 것을 특징으로 하는 엘이디 모듈 조립체.
  6. 제1 항에 있어서,
    상기 제1 엘이디 모듈 및 상기 제2 엘이디 모듈이 맞닿는 경계 부분에서 상기 베이스 기판에 오목부가 형성된, 엘이디 모듈 조립체.
  7. 제6 항에 있어서, 상기 오목부는, 상기 삽입부가 형성되는 영역 중 적어도 일부 영역에 중첩되게 형성되는, 엘이디 모듈 조립체.
  8. 제6 항에 있어서, 상기 베이스 기판의 상기 오목부가 형성된 일측에서 반대측까지의 길이는 상기 절연층의 일측에서 반대측까지의 길이보다 짧은 것을 특징으로 하는 엘이디 모듈 조립체.
  9. 제1 항에 있어서,
    상기 삽입부가 형성된 영역에서의 상기 베이스 기판의 두께는 상기 삽입부가 형성되지 않은 영역에서의 상기 베이스 기판의 두께보다 얇은, 엘이디 모듈 조립체.
  10. 제1 항에 있어서, 상기 복수의 엘이디 칩은 제1 엘이디 칩, 제2 엘이디 칩, 및 제3 엘이디 칩을 포함하고,
    상기 회로 기판은,
    상기 제1 엘이디 칩을 구동하기 위한 제1 커넥팅 회로기판이 적어도 일부 삽입된 제1 절연층,
    상기 제2 엘이디 칩을 구동하기 위한 제2 커넥팅 회로기판이 일부 삽입된 제2 절연층,
    상기 제3 엘이디 칩을 구동하기 위한 제3 커넥팅 회로기판이 일부 삽입된 제3 절연층을 포함하고,
    상기 제1 커넥팅 회로기판은 상기 제1 절연층의 저면에 형성된 도전성 패턴과 접합되고,
    상기 제2 커넥팅 회로기판은 상기 제2 절연층의 저면에 형성된 도전성 패턴과 접합되고,
    상기 제3 커넥팅 회로기판은 상기 제3 절연층의 저면에 형성된 도전성 패턴과 접합되는, 엘이디 모듈 조립체.
  11. 베이스 기판 상에 제1 도전성 패턴, 제2 도전성 패턴 및 상기 제1 도전성 패턴과 상기 제2 도전성 패턴 사이에 개재되는 절연층을 포함하는 회로 기판;
    상기 회로 기판의 상기 제2 도전성 패턴의 상측에 배치되며, 상기 제2 도전성 패턴과 전기적으로 연결되는 복수의 엘이디 칩; 및
    상기 제1 도전성 패턴과 접합되는 커넥팅 회로기판;을 포함하고,
    상기 커넥팅 회로기판은 상기 회로 기판에 적어도 일부가 삽입되어 형성되는 것을 특징으로 하는 엘이디 모듈.
  12. 제11 항에 있어서,
    상기 절연층과 상기 제1 도전성 패턴 사이에 삽입부가 형성되고,
    상기 삽입부에 상기 커넥팅 회로기판의 적어도 일부가 형성되는 것을 특징으로 하는 엘이디 모듈.
  13. 제12 항에 있어서,
    상기 삽입부의 상부에 형성된 절연층의 두께는 상기 제1 도전성 패턴 상부에 형성된 절연층의 두께보다 얇은 것을 특징으로 하는 엘이디 모듈.
  14. 제12 항에 있어서,
    상기 커넥팅 회로기판은 연성 회로 기판으로 이루어지고,
    상기 커넥팅 회로기판은 벤딩되어 상기 베이스 기판에 형성된 오목부를 통해 상기 회로 기판의 하부로 노출되는, 엘이디 모듈.
  15. 제11 항에 있어서,
    상기 베이스 기판의 상부에는 식각부가 형성되고,
    상기 제1 도전성 패턴 상부에는 상기 식각부에 대응하는 위치에 삽입부가 형성되고,
    상기 삽입부에 상기 커넥팅 회로기판의 적어도 일부가 형성되는 것을 특징으로 하는 엘이디 모듈.
  16. 제15 항에 있어서,
    상기 커넥팅 회로기판의 상부에 형성된 절연층의 두께와 상기 제1 도전성 패턴의 상부에 형성된 절연층의 두께는 동일한 것을 특징으로 하는 엘이디 모듈.
  17. 제11 항에 있어서,
    상기 커넥팅 회로기판의 일부는 상기 절연층에 삽입되며,
    상기 커넥팅 회로기판의 나머지 일부는 외부로 노출되어, 구동 보드와 연결되는, 엘이디 모듈.
  18. 제12 항에 있어서,
    상기 베이스 기판의 가장자리에 상기 커넥팅 회로기판을 수용하기 위한 오목부가 형성된, 엘이디 모듈.
  19. 제18 항에 있어서, 상기 오목부는, 상기 삽입부에 중첩되는 영역 중 적어도 일부 영역에 형성되는, 엘이디 모듈.
  20. 제11 항에 있어서, 상기 절연층의 내부를 관통하는 삽입부가 형성되고,
    상기 커넥팅 회로기판의 적어도 일부분은 상기 삽입부에 형성되는 것을 특징으로 하는 엘이디 모듈.
KR1020210041364A 2021-03-30 2021-03-30 엘이디 모듈 및 이의 제조 방법 KR20220135548A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210041364A KR20220135548A (ko) 2021-03-30 2021-03-30 엘이디 모듈 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210041364A KR20220135548A (ko) 2021-03-30 2021-03-30 엘이디 모듈 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220135548A true KR20220135548A (ko) 2022-10-07

Family

ID=83595881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210041364A KR20220135548A (ko) 2021-03-30 2021-03-30 엘이디 모듈 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR20220135548A (ko)

Similar Documents

Publication Publication Date Title
CN112530926B (zh) 拼接式微型发光二极管显示面板
TWI505249B (zh) 像素晶片，顯示面板，發光面板，顯示單元及發光單元
WO2014087938A1 (ja) Ｌｅｄモジュール
KR102582388B1 (ko) 접합 마이크로 발광 다이오드 디스플레이 패널
KR20170106548A (ko) 반도체 디바이스
TWI635470B (zh) 發光模組及顯示裝置
CN109216525B (zh) 发光模块及显示装置
US20100103651A1 (en) Led module and backlight unit having the same
JPH11307886A (ja) フリップチップ接合ランドうねり防止パターン
KR100744906B1 (ko) 분리형 기판 및 분리형 기판을 이용한 발광 장치 모듈
US7667143B2 (en) Circuit board module and forming method thereof
US9543279B2 (en) Method of manufacturing a single light-emitting structure
JP2006237320A (ja) フレキシブル実装基板
JP2010040894A (ja) 半導体装置および半導体装置の製造方法
KR20220135548A (ko) 엘이디 모듈 및 이의 제조 방법
US7741648B2 (en) Penetrating hole type LED chip package structure using a ceramic material as a substrate and method for manufacturing the same
KR102667735B1 (ko) 플렉서블 엘이디 디스플레이 모듈 및 이를 포함하는 엘이디 디스플레이 패널
KR102617455B1 (ko) 플렉서블 엘이디 디스플레이 모듈 및 이의 제조 방법
CN114361144A (zh) 基板、集成封装器件及集成封装器件的制作方法
KR102378493B1 (ko) 패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법
CN111106097B (zh) 膜上芯片封装件
KR102555243B1 (ko) 다층 연성 회로 기판을 갖는 마이크로 엘이디 모듈
JP4370994B2 (ja) 実装基板、および表示装置
CN115360286A (zh) 发光显示单元及显示设备
CN116884986A (zh) 显示面板及显示装置