KR20220124783A - 부식 억제 특징부를 포함하는 마이크로 전자 디바이스, 관련 전자 시스템 및 방법 - Google Patents

부식 억제 특징부를 포함하는 마이크로 전자 디바이스, 관련 전자 시스템 및 방법 Download PDF

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KR20220124783A
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슈앙치앙 루오
인드라 브이. 차리
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마이크론 테크놀로지, 인크
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Abstract

비-계단 영역, 계단 영역 및 어레이 영역을 포함하는 스택 구조를 포함하는 마이크로 전자 디바이스. 비-계단 영역, 계단 영역 및 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어를 포함한다. 하나 이상의 필러는 비-계단 영역 및 어레이 영역에 있고, 하나 이상의 지지체는 계단 영역에 있다. 전도성 재료는 각각의 비-계단 영역, 계단 영역 및 어레이 영역에 존재하며, 티어에 인접한 소스 내로 수직으로 연장한다. 소스는 소스 내의 전도성 재료에 인접하여 각각의 비-계단 영역, 계단 영역 및 어레이 영역 내에 부식 억제 특징부를 포함한다. 추가 마이크로 전자 디바이스, 전자 시스템 및 방법이 또한 개시된다.

Description

부식 억제 특징부를 포함하는 마이크로 전자 디바이스, 관련 전자 시스템 및 방법
[우선권 주장]
본 출원은, "MICROELECTRONIC DEVICES INCLUDING CORROSION CONTAINMENT FEATURES, AND RELATED ELECTRONIC SYSTEMS AND METHODS"를 위한 2020년 1월 15일에 출원된 미국 특허출원 제16/743,342호의 출원일의 이익을 주장한다.
본 개시는 다양한 실시형태에서 일반적으로 마이크로 전자 디바이스 설계 및 제조 분야에 관한 것이다. 보다 구체적으로, 본 개시는 부식을 억제하기 위한 특징부를 포함하는 마이크로 전자 디바이스 구조, 및 관련 마이크로 전자 디바이스, 전자 시스템, 및 방법에 관한 것이다.
마이크로 전자 산업의 지속적인 목표는 비휘발성 메모리 디바이스(예를 들어, NAND 플래시 메모리 디바이스)와 같은 메모리 디바이스의 메모리 밀도(예를 들어, 메모리 다이당 메모리 셀의 수)를 증가시키는 것이었다. 비휘발성 메모리 디바이스에서 메모리 밀도를 증가시키는 하나의 방법은 수직 메모리 어레이("3차원(3D) 메모리 어레이"라고도 지칭됨) 아키텍처를 이용하는 것이다. 종래의 수직 메모리 어레이는 교번하는 전도성 재료와 유전성 재료의 티어(tier)를 포함하는 하나 이상의 데크(예를 들어, 스택 구조)를 통해 연장하는 트랜지스터/메모리-셀 필러를 포함한다. 티어의 수직으로 배향된 전도성 재료는, 예를 들어 워드 라인 또는 제어 게이트로서 구성되고, 유전성 재료는 메모리-셀 필러와 전도성 재료의 각 접합부에 있다. 이 구성은 트랜지스터의 통상적인 평면(예를 들어, 2차원) 배열을 갖는 구조와 비교하여, 다이 상에 어레이를 상방으로(예를 들어, 종으로, 수직으로) 구축함으로써 단위 다이 영역 내에 더 많은 수의 트랜지스터가 위치될 수 있게 한다. 이러한 구성은 트랜지스터의 통상적인 평면(예를 들어, 2차원) 배열을 갖는 구조와 비교하여, 다이 상에 어레이를 상방으로(예를 들어, 수직으로) 구축함으로써 단위 다이 영역(즉, 소모되는 활성 표면의 길이 및 폭)에 더 많은 수의 스위칭 디바이스(예를 들어, 트랜지스터)가 위치될 수 있게 한다.
3D NAND 플래시 메모리 디바이스를 형성하기 위해, 교번하는 유전성 재료와 질화물 재료를 포함하는 티어는 교번하는 유전성 재료 및 전도성 재료를 포함하는 티어가 되는, 소위 "대체 게이트(replacement gate)" 프로세스가 사용될 수 있다. 티어의 질화물 재료는 전도성 재료로 대체되어, 교번하는 전도성 재료와 유전성 재료의 티어를 생성한다. 대체 게이트 프로세스 중에, 재료 제거 프로세스(예를 들어, 에칭 프로세스)가 티어 내에 소위 "슬릿"을 형성하기 위해 수행되며, 슬릿은 최상부 티어의 상면으로부터 최하부 티어의 하면으로 연장한다. 그 후, 티어의 질화물 재료가 슬릿을 통해 제거되고 전도성 재료로 대체된다. 슬릿은 계단 영역(staircase region), 어레이 영역, 또는 계단 영역 외부의 영역과 같은 3D NAND 플래시 메모리 디바이스의 다른 부분에 존재할 수 있다. 슬릿의 형성 중에, 티어 재료의 오버에칭이 발생하여, 슬릿이 컨택트 재료를 통해 어레이 영역 내의 티어 아래에 있는 소스 재료로 그리고 비-계단 영역(non-staircase region) 아래에 있는 소스 재료로 연장된다. 따라서, 슬릿은 어레이 영역 및 비-계단 영역 내의 소스 재료 내로 연장한다. 마찬가지로, 계단 영역에 슬릿을 형성할 때, 슬릿이 충전 재료를 통해 계단 영역 내의 소스 재료 내로 연장하도록 충전 재료가 오버에칭될 수 있다. 에칭 프로세스의 조건(예를 들어, 에칭 화학물질, 에칭 시간)에 노출되면, 계단 영역, 어레이 영역 또는 비-계단 영역에서 소스 재료 및 컨택트 재료의 부식이 발생할 수 있다. 부식은 어레이 영역 내의 티어 및 계단 영역 내의 계단의 리프팅을 초래하여, 부식을 억제하는 3D NAND 플래시 메모리 디바이스에서 아킹(arcing) 및 기타 성능 문제를 유발할 수 있다.
마이크로 전자 디바이스가 개시되며, 비-계단 영역, 계단 영역 및 어레이 영역을 포함하는 스택 구조를 포함한다. 비-계단 영역, 계단 영역 및 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어를 포함한다. 하나 이상의 필러는 비-계단 영역 및 어레이 영역에 있고, 하나 이상의 지지체는 계단 영역에 있다. 전도성 재료는 각각의 비-계단 영역, 계단 영역 및 어레이 영역에 존재하며, 티어에 인접한 소스 내로 수직으로 연장한다. 소스는 소스 내의 전도성 재료에 인접하여 각각의 비-계단 영역, 계단 영역 및 어레이 영역 내에 부식 억제 특징부(corrosion containment features)를 포함한다.
마이크로 전자 디바이스가 또한 개시되며, 비-계단 영역, 계단 영역 및 어레이 영역을 포함하는 스택 구조를 포함한다. 비-계단 영역, 계단 영역 및 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어를 포함한다. 소스는 스택 구조에 인접해 있고, 소스 내의 부식 억제 특징부에 의해 분리된 부분을 포함한다. 소스는 어레이 영역 내의 소스의 인접한 부분 사이에 브리지를 포함한다. 다른 전도성 재료는 티어의 상면으로부터 소스 내로 수직으로 연장한다.
마이크로 전자 디바이스를 형성하는 방법이 추가로 개시된다. 방법은 내부에 부식 억제 특징부를 포함하는 소스를 형성하는 단계를 포함한다. 교번하는 질화물 재료와 유전성 재료의 티어가 소스에 인접하여 형성된다. 하나 이상의 슬릿이 형성되고 티어의 최상부 티어로부터 소스 내로 연장한다. 부식 억제 특징부는 소스 내의 하나 이상의 슬릿에 인접해 있다. 티어의 질화물 재료는 티어의 인접한 유전성 재료 사이에 공극을 형성하기 위해 하나 이상의 슬릿을 통해 제거된다. 공극 및 슬릿 내에 전도성 재료가 형성된다.
입력 디바이스, 출력 디바이스, 입력 디바이스와 출력 디바이스에 작동 가능하게 결합된 프로세서 디바이스, 및 프로세서 디바이스에 작동 가능하게 결합된 메모리 디바이스를 포함하는 전자 시스템이 또한 개시된다. 메모리 디바이스는 비-계단 영역, 계단 영역, 및 어레이 영역 내에 교번하는 전도성 재료와 유전성 재료의 티어를 포함하는 스택 구조를 포함하는 적어도 하나의 마이크로 전자 디바이스를 포함한다. 소스는 스택 구조에 인접해 있고, 부식 억제 특징부에 의해 분리된 부분을 포함한다. 소스 및 부식 억제 특징부의 상면은 실질적으로 서로 동일 평면이다. 다른 전도성 재료는 티어의 상면으로부터 소스 내로 수직으로 연장한다.
도 1a는 본 개시의 실시형태에 따른, 마이크로 전자 디바이스 구조를 프로세싱하는 초기 단계에서의 마이크로 전자 디바이스 구조의 비-계단 영역의 단순화된 부분 평면도이고, 도 1b는 도 1a의 마이크로 전자 디바이스 구조의 단순화된 부분 단면도이다.
도 2a는 본 개시의 실시형태에 따른, 마이크로 전자 디바이스 구조를 프로세싱하는 초기 단계에서의 마이크로 전자 디바이스 구조의 어레이 영역의 단순화된 부분 평면도이고, 도 2b는 도 2a의 마이크로 전자 디바이스 구조의 A-A선을 따른 단순화된 부분 단면도이고, 도 2c는 도 2a의 마이크로 전자 디바이스 구조의 B-B선을 따른 단순화된 부분 단면도이다.
도 3a는 본 개시의 실시형태에 따른, 마이크로 전자 디바이스 구조를 프로세싱하는 초기 단계에서의 마이크로 전자 디바이스 구조의 계단 영역의 단순화된 부분 평면도이고, 도 3b는 도 3a의 마이크로 전자 디바이스 구조의 단순화된 부분 단면도이다.
도 4 내지 도 7은 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조를 형성하는 프로세스를 도시한다.
도 8은 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조를 포함하는 마이크로 전자 디바이스의 부분 절개 사시도이다.
도 9는 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조를 포함하는 전자 시스템을 도시하는 개략 블록도이다.
마이크로 전자 디바이스에서 부식의 영향을 감소시키거나 실질적으로 제거하기 위한 특징부(예를 들어, 부식 억제 특징부)가 개시된다. 마이크로 전자 디바이스는 마이크로 전자 디바이스의 형성 중에 수행되는 재료 제거 동작 동안 부식(예를 들어, 산화)에 민감한 하나 이상의 재료(예를 들어, 소스 재료, 컨택트 재료)를 포함하는 마이크로 전자 디바이스 구조를 포함한다. 부식 억제 특징부 및 부식에 민감한 재료는 계단 영역 내, 어레이 영역 내, 또는 계단 영역의 근위(예를 들어, 외부)를 포함하는 마이크로 전자 디바이스 구조의 하나 이상의 영역(예를 들어, 비-계단 영역) 내에 존재한다. 부식 억제 특징부는 마이크로 전자 디바이스에서 부식의 영향을 감소시키거나 실질적으로 제거한다. 마이크로 전자 디바이스 구조의 소스 내에 부식 억제 특징부를 형성함으로써, 부식에 민감한 재료의 부식은 마이크로 전자 디바이스 구조의 작은 영역으로 억제되고 부식의 영향은 마이크로 전자 디바이스 구조의 다른 영역에 미치지 않는다. 부식 억제 특징부는 마이크로 전자 디바이스 구조의 다른 영역으로부터 부식에 의해 영향을 받는 영역을 격리(예를 들어, 전기적으로 격리)한다. 소스 재료의 브리지는 마이크로 전자 디바이스 구조의 어레이 영역에서 소스의 인접한 부분을 결합(예를 들어, 연결)한다. 부식 억제 특징부 및 브리지를 포함하는 마이크로 전자 디바이스 구조를 형성하는 방법이 또한 개시되며, 부식 억제 특징부 및 브리지를 포함하는 마이크로 전자 디바이스 및 전자 시스템도 개시된다.
이하의 설명은 본 개시의 실시형태에 대한 완전한 설명을 제공하기 위해 재료 조성, 형상 및 크기와 같은 특정 세부사항을 제공한다. 그러나, 당업자는 본 개시의 실시형태가 이러한 특정 세부사항을 사용하지 않고 실시될 수 있음을 이해할 것이다. 실제로, 본 개시의 실시형태는 산업계에서 사용되는 종래의 마이크로 전자 디바이스 제조 기술과 함께 실시될 수 있다. 또한, 이하에 제공되는 설명은 마이크로 전자 디바이스(예를 들어, 3D NAND 플래시 메모리 디바이스와 같은 메모리 디바이스)를 제조하기 위한 완전한 프로세스 흐름을 형성하지 않는다. 이하에 설명되는 구조는 완전한 마이크로 전자 디바이스를 형성하지 않는다. 본 개시의 실시형태를 이해하는 데 필요한 해당 프로세스 동작 및 구조에 대해서만 이하에서 상세히 설명한다. 그 구조로부터 완전한 마이크로 전자 디바이스를 형성하기 위한 추가 동작은 종래의 제조 기술에 의해 수행될 수 있다.
본 명세서에 제시된 도면은 예시만을 위한 것이며, 특정 재료, 구성요소, 구조, 디바이스 또는 시스템의 실제 보기를 의미하지 않는다. 예를 들어, 제조 기술 및/또는 허용오차의 결과로서 도면에 묘사된 형상으로부터의 변형이 예상된다. 따라서, 본 명세서에 설명된 실시형태는 도시된 바와 같은 특정 형상 또는 영역에 한정되는 것으로 해석되지 않아야 하며, 예를 들어 제조로부터 초래되는 형상의 편차를 포함한다. 예를 들어, 박스 형상으로 도시되거나 설명된 영역은 개략적인 및/또는 비선형의 특징부를 가질 수 있고, 원형으로 도시되거나 설명된 영역은 약간 개략적인 및/또는 선형의 특징부를 포함할 수 있다. 또한, 도시되어 있는 예각은 원형일 수 있고, 그 반대의 경우도 마찬가지이다. 따라서, 도면에 도시된 영역은 본질적으로 개략적이며, 그 형상은 영역의 정확한 형상을 도시하는 것을 의도하지 않으며, 본 청구범위의 범위를 한정하지 않는다. 도면이 반드시 축척대로 된 것은 아니다. 또한, 도면들 간에 공통인 요소는 동일한 숫자 지정을 유지할 수 있다.
본 명세서에 사용된 바와 같이, "메모리 디바이스"는 메모리 기능을 나타내지만 이에 한정되지 않는 마이크로 전자 디바이스를 의미하고 이를 포함한다.
본 명세서에 사용된 바와 같이, 용어 "수직", "종", "수평" 및 "횡"은 구조의 주 평면을 언급하며, 반드시 지구의 중력장에 의해 정의되는 것은 아니다. "수평" 또는 "횡" 방향은 구조의 주 평면에 실질적으로 평행한 방향인 한편, "수직" 또는 "종" 방향은 구조의 주 평면에 실질적으로 수직인 방향이다. 구조의 주 평면은 구조의 다른 표면에 비해 비교적 큰 면적을 갖는 구조의 표면에 의해 획정된다.
본 명세서에 사용된 바와 같이, "수직으로 이웃하는" 또는 "종으로 이웃하는" 특징부(예를 들어, 영역, 구조, 디바이스)는 서로 가장 수직으로 근접하게(예를 들어, 수직으로 가장 가깝게) 위치된 특징부를 의미하고 이를 포함한다. 또한, 본 명세서에 사용된 바와 같이, "수평으로 이웃하는" 또는 "횡으로 이웃하는" 특징부(예를 들어, 영역, 구조, 디바이스)는 서로 가장 수평으로 근접하게(예를 들어, 수평으로 가장 가깝게) 위치된 특징부를 의미하고 이를 포함한다.
본 명세서에 사용된 바와 같이, "밑", "아래", "하부", "저부", "위", "상부", "최상부", "앞", "뒤", "좌", "우" 등과 같은 공간적으로 상대적인 용어는 용이한 설명을 위해 도면에 도시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징의 관계를 설명하는 데 사용될 수 있다. 달리 명시되지 않는 한, 공간적으로 상대적인 용어는 도면에 묘사된 배향 이외에 재료의 다른 배향을 포함하는 것으로 의도되어 있다. 예를 들어, 도면에서의 재료가 반전된 경우에는, 다른 요소 또는 특징부 "아래" 또는 "밑" 또는 "하부" 또는 "그 저부 상에 있는 것"으로서 설명되는 요소는 다른 요소 또는 특징부 "위에" 또는 "그의 최상부에" 배향될 것이다. 따라서, 용어 "아래"는 용어가 사용되는 문맥에 따라 위와 아래의 배향 모두를 포함할 수 있으며, 이는 당업자에게 자명할 것이다. 재료는 다르게 배향(예를 들어, 90도 회전, 반전, 플립)될 수 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 상대적인 기술어가 해석될 수 있다.
본 명세서에 사용된 바와 같이, 단수 형태("a", "an" 및 "the")는 문맥상 달리 나타내지 않는 한 복수 형태도 포함하는 것으로 의도되어 있다.
본 명세서에 사용된 바와 같이, "및/또는"은 관련된 열거 아이템 중 하나 이상의 임의 및 모든 조합을 포함한다.
본 명세서에 사용된 바와 같이, 용어 "구성된"은, 적어도 하나의 구조 및 적어도 하나의 장치 중 하나 이상의 크기, 형상, 재료, 조성, 배향 및 배열이 미리 정해진 방식으로 구조 및 장치 중 하나 이상의 동작을 용이하게 하는 것을 지칭한다.
본 명세서에 사용된 바와 같이, 문구 "에 결합된(coupled to)"은, 구조가 직접 오믹 연결을 통해 또는 간접 연결을 통해(예를 들어, 다른 구조를 통해) 전기적으로 연결된 것과 같은 서로 작동 가능하게 연결된 것을 지칭한다.
본 명세서에 사용된 바와 같이, 제공된 파라미터, 특성 또는 조건과 관련하여 용어 "실질적으로"는, 제공된 파라미터, 특성 또는 조건이 허용 가능한 허용오차 이내와 같은 어느 정도의 변동을 충족한다는 것을 당업자가 이해할 수 있는 정도를 의미하고 이를 포함한다. 예로서, 실질적으로 충족되는 특정 파라미터, 속성 또는 조건에 따라, 파라미터, 속성 또는 조건은 적어도 90.0% 충족, 적어도 95.0% 충족, 적어도 99.0% 충족, 적어도 99.9% 충족, 또는 심지어 100.0% 충족될 수 있다.
본 명세서에 사용된 바와 같이, 특정 파라미터에 대한 수치와 관련하여 "약" 또는 "대략"은 수치를 포함하며, 당업자가 이해할 수 있는 수치로부터의 변동 정도는 특정 파라미터에 대한 허용 가능한 허용오차 이내이다. 예를 들어, 수치와 관련하여 "약" 또는 "대략"은 수치의 90.0% 내지 110.0% 범위 내, 예를 들어, 수치의 95.0% 내지 105.0% 범위 내, 수치의 97.5% 내지 102.5% 범위 내, 수치의 99.0% 내지 101.0% 범위 내, 수치의 99.5% 내지 100.5% 범위 내, 또는 수치의 99.9% 내지 100.1% 범위 내의 추가 수치를 포함할 수 있다.
도 1a 및 도 1b는 각각 마이크로 전자 디바이스를 형성하는 초기 프로세싱 단계에서의 마이크로 전자 디바이스(예를 들어, 반도체 디바이스, 메모리 디바이스, 예를 들어 3D NAND 플래시 메모리 디바이스)의 마이크로 전자 디바이스 구조(100)의 비-계단 영역(105)의 단순화된 평면도 및 단순화된 부분 단면도이다. 비-계단 영역(105)은 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조(100)의 어레이 영역(110)(도 2a 내지 도 2c) 및 계단 영역(115)(도 3a 및 도 3b)의 외부에 있다. 비-계단 영역(105)은 계단 영역(115)의 에지에 근접하게 그리고 계단 영역(115)의 계단 구조에 멀리 위치될 수 있다. 마이크로 전자 디바이스 구조(100)는, 예를 들어 메모리 디바이스(예를 들어, 듀얼 데크 3D NAND 플래시 메모리 디바이스와 같은 다중 데크 3D NAND 플래시 메모리 디바이스)의 일부를 포함할 수 있다.
마이크로 전자 디바이스 구조(100)의 비-계단 영역(105)은 교번하는 유전성 재료(125)와 질화물 재료(130)의 티어(120), 슬릿(135), 소스(140), 필러(145), 셀 재료(들)(150), 플러그 재료(155), 및 부식 억제 특징부(160)를 포함한다. 티어(120)는 스택 구조(165)를 형성한다. 비-계단 영역(105) 내의 소스(140)의 하나 이상의 재료는, 수직으로 교번하는 유전성 재료(125)와 전도성 재료(170)의 티어(120')를 형성하는(도 7 참조), 후속 프로세스 동작(예를 들어, 재료 제거 동작, 대체 게이트 프로세스 동작) 중에 질화물 재료(130)를 전도성 재료(170)로 대체하는 동안 부식에 민감할 수 있다. 소스(140)는 베이스 재료(도시되지 않음)에 인접하고(예를 들어, 그 위에 있거나, 그에 수직으로 인접하고), 교번하는 유전성 재료(125)와 질화물 재료(130)의 티어(120)는 소스(140)에 인접한다(예를 들어, 위에 있거나, 그에 수직으로 인접한다). 소스(140) 및 티어(120)는 x 방향으로 연장한다. 슬릿(135) 및 필러(145)는 z 방향으로 연장하며, 셀 재료(들)(150)는 필러(145) 및 필러(145)에 인접한(예를 들어, 그 위에 있는) 플러그 재료(155)를 둘러싼다. 티어(120) 및 소스(140)는 슬릿(135) 및 필러(145)에 수직으로 배향된다.
소스(140) 및 슬릿(135)은, 슬릿(135)이 소스(140) 위에 중첩된 상태로 도 1a의 평면도에 조합되어 도시되어 있다. 부식 억제 특징부(160)는 도 1a의 원근도에서 부분적으로 보일 수 있다. 도 1a에 도시된 비-계단 영역(105)에서, 소스(140)의 인접한 부분은 슬릿(135)에 의해 서로로부터 격리(예를 들어, 전기적으로 격리)된다. 슬릿(135)은 x 및 y 방향으로 소위 "T자 형상"을 형성하고, 소스(140)의 인접한 부분은 슬릿(135)에 의해 서로로부터 분리된다. 도 1a의 원근도에서, 슬릿(135)이 소스(140)와 접촉(예를 들어, 연결)되는 것으로 보이지 않는다는 점에서 슬릿(135)은 소위 "플로팅(floating)"인 것으로 보인다. 그러나, 소스(140)의 브리지(180)(도 2a)는 후술하는 바와 같이 소스(140)의 인접한 부분을 서로 연결한다.
슬릿(135)(예를 들어, 트렌치, 개구)은 티어(120)를 통해 수직으로(예를 들어, Z 방향으로) 연장하고 소스(140) 내로 연장할 수 있다. 슬릿(135)은 티어(120)의 유전성 재료(125) 및 질화물 재료(130)의 수평 연속성을 방해할 수 있다. 슬릿(135)은 약 10:1 내지 약 200:1 범위 내의 종횡비(aspect ratio)를 갖는 것과 같은 높은 종횡비의 개구일 수 있다. 슬릿(135)의 종횡비는 마이크로 전자 디바이스 구조(100) 내의 티어(120)의 수에 의존할 수 있다. 단지 예로서, 마이크로 전자 디바이스 구조(100)는 10개 이상의 티어(120), 25개 이상의 티어(120), 50개 이상의 티어(120), 100개 이상의 티어(120), 150개 이상의 티어(120), 또는 200개 이상의 티어(120)를 가질 수 있다. 슬릿(135)의 상부 부분의 임계 치수(critical dimension: CD)(예를 들어, 직경)는 슬릿(135)의 하부 부분의 CD보다 클 수 있다. 도 1b에 도시된 바와 같이, 제1 슬릿(135A)은 티어(120)를 통해 소스(140) 내로 연장하고, 제2 슬릿(135B)은 티어(120)를 통해 소스(140)의 상면으로 연장한다. 소스(140) 내로 연장하는 슬릿(135A)은, 후속 프로세싱 동작 중에 부식(예를 들어, 산화)에 민감한 소스(140)의 하나 이상의 재료를 노출시킬 수 있다. 도 1b는 비-계단 영역(105) 내에 2개의 슬릿(135)을 도시하지만, 2개보다 많은 슬릿(135)이 존재할 수 있다.
소스(140)는 베이스 재료 상에 형성된 하나 이상의 전도성 재료를 포함한다. 전도성 재료는 마이크로 전자 디바이스 구조(100)의 형성 중에 수행되는 대체 게이트 프로세스 동작 동안 부식(예를 들어, 산화)에 민감할 수 있다. 전도성 재료는 폴리실리콘, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐, 다른 전도성 재료, 이들의 조합, 또는 부식에 민감한 다른 전도성 재료를 포함할 수 있지만 이에 한정되지 않는다. 도 1b는 소스(140)가 2개의 수직으로 인접한 재료(140A, 140B)를 포함하는 것으로 도시하고 있지만, 단일 재료 또는 2개보다 많은 재료가 소스(140)로서 사용될 수 있다. 본 개시의 실시형태는 소스(140)가 텅스텐 실리사이드(140A) 위에 폴리실리콘(140B)을 포함하는 것으로 설명하고 있지만, 소스(140)는 대체 게이트 프로세스 동작이 수행될 때 부식에 민감한 다른 전도성 재료(들)를 포함할 수 있다. 일부 실시형태에서, 소스(140)는 텅스텐 실리사이드(140A) 상에 폴리실리콘(140B)을 포함한다. 소스(140)의 두께는 마이크로 전자 디바이스 구조(100)를 포함하는 마이크로 전자 디바이스의 전류 및 전압 요구사항에 따라 변할 수 있다.
티어(120)의 유전성 재료(125)는, 유전성 산화물 재료(예를 들어, 산화규소(SiOx), 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 산화알루미늄(AlOx), 산화하프늄(HfOx), 산화니오븀(NbOx), 산화티타늄(TiOx), 산화지르코늄(ZrOx), 산화탄탈륨(TaOx), 및 산화마그네슘(MgOx)), 적어도 하나의 유전성 질화물 재료(예를 들어, 질화규소(SiNy)), 적어도 하나의 유전성 산질화물 재료(예를 들어, 산질화규소(SiOxNy)), 및 적어도 하나의 유전성 카르복시질화물 재료(예를 들어, 실리콘 카르복시질화물(SiOxCzNy)) 중 하나 이상과 같은 적어도 하나의 전기 절연 재료를 형성하고 이를 포함할 수 있다. 본 명세서에서 "x", "y" 및 "z" 중 하나 이상을 포함하는 화학식(예를 들어, SiOx, AlOx, HfOx, NbOx, TiOx, SiNy, SiOxNy, SiOxCzNy)은, 하나의 원소의 "x" 원자, 다른 원소의 "y" 원자, 및 다른 원소(예를 들어, Si, Al, Hf, Nb, Ti)의 모든 하나의 원자에 대한 추가 원소의 "z" 원자(임의의 경우)의 평균 비율을 함유하는 재료를 나타낸다. 화학식이 엄격한 화학 구조가 아닌 상대 원자 비율을 나타내므로, 유전성 재료(125)는 하나 이상의 화학량론 화합물 및/또는 하나 이상의 비화학량론 화합물을 포함할 수 있고, "x", "y" 및 "z"(임의의 경우)의 값은 정수일 수 있거나 정수가 아닐 수도 있다. 본 명세서에 사용된 바와 같이, 용어 "비화학량론 화합물(non-stoichiometric compound)"은, 잘 정의된 자연수의 비율로 나타낼 수 없고 한정된 비율의 법칙을 위반하는 원소 조성을 갖는 화합물을 의미하고 이를 포함한다. 일부 실시형태에서, 유전성 재료(125)는 산화규소(예를 들어, SiO2)로 형성되고 이를 포함한다. 스택 구조(165)의 티어(120) 각각의 유전성 재료(125)는 각각 실질적으로 평면일 수 있고, 각각 개별적으로 원하는 두께를 나타낼 수 있다.
티어(120)의 질화물 재료(130)는 SiNy(예를 들어, Si3N4)와 같은 유전성 질화물 재료로 형성되고 이를 포함할 수 있다. 티어(120)의 질화물 재료(130)는 티어(120)의 유전성 재료(125)에 대해 선택적으로 에칭 가능하다. 본 명세서에 사용된 바와 같이, 재료가 다른 재료의 에칭 속도보다 적어도 약 5배 더 큰, 예를 들어 약 10배, 약 20배, 또는 약 40배 더 큰 에칭 속도를 나타내는 경우에 다른 재료에 대해 "선택적으로 에칭 가능하다". 스택 구조(165)의 티어(120) 각각의 질화물 재료(130)는 각각 실질적으로 평면일 수 있고, 각각 개별적으로 원하는 두께를 나타낼 수 있다. 선택된 유전성 재료가 유전성 재료(125)에 대해 원하는 에칭 선택도를 나타내는 한 유전성 질화물 재료 이외의 재료가 사용될 수 있다.
필러(145), 셀 재료(들)(150), 및 플러그 재료(155)는 상이한 재료로 형성되고 이를 포함할 수 있다. 필러(145)는 비-계단 영역(105)의 티어(120)를 통해 소스(140)의 상면으로 연장한다. 필러(145)는 필러(145)를 형성하기 위해 사용된 재료에 따라 마이크로 전자 디바이스 구조(100)에서 기계적 지지(예를 들어, 구조적 지지) 또는 전기적 결합(예를 들어, 전기적 연결) 중 하나 이상을 제공할 수 있다. 일부 실시형태에서, 필러(145)는 전도성 재료로 형성된다. 다른 실시형태에서, 필러(145)는 유전성 재료로 형성된다. 또 다른 실시형태에서, 필러(145)는 채널 재료로 형성된다. 필러(145)는 소스(140)의 상면과 접촉(예를 들어, 물리적 접촉, 전기적 연결)한다. 필러(145)의 전도성 재료는, 금속(예를 들어, W, Ti, Mo, Nb, V, Hf, Ta, Cr, Zr, Fe, Ru, Os, Co, Rh, Ir, Ni, Pa, Pt, Cu, Ag, Au, Al), 합금(예를 들어, Co계 합금, Fe계 합금, Ni계 합금, Fe 및 Ni계 합금, Co 및 Ni계 합금, Fe 및 Co계 합금, Co 및 Ni 및 Fe계 합금, Al계 합금, Cu계 합금, Mg계 합금, Ti계 합금, 강, 저탄소강, 스테인리스강), 전도성 금속 함유 재료(예를 들어, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 탄화물, 전도성 금속 산화물), 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 Si, 전도성으로 도핑된 Ge, 전도성으로 도핑된 SiGe) 중 하나 이상을 포함할 수 있지만 이에 한정되지 않는다.
셀 재료(들)(150)는 필러(145)의 측벽 상에 필러(145)와 티어(120) 사이에 존재하며, 유전성 재료, 전도성 재료 등일 수 있다. 셀 재료(들)(150)는 산화물 재료, 저장 재료, 터널 유전성 재료, 또는 당업계에 공지된 채널 재료 중 하나 이상을 포함할 수 있다. 셀 재료(들)(150)는 필러(145) 각각의 측벽을 실질적으로 둘러싼다(예를 들어, 실질적으로 수평 및 수직으로 덮는다). 플러그 재료(155)는 필러(145)의 상부 부분에(예를 들어, 필러(145) 위에) 존재하며, 전도성 재료로 형성될 수 있다. 플러그 재료(155)는 마이크로 전자 디바이스 구조(100)의 다른 전도성 재료에 전기적으로 연결될 수 있다.
부식 억제 특징부(160)는 소스(140) 내에(예를 들어, 내부에) 존재하고 마이크로 전자 디바이스 구조(100)의 비-계단 영역(105) 내의 슬릿(135A) 중 하나 이상에 인접해 있다. 도 1b에 나타낸 바와 같이, 부식 억제 특징부(160)는, 소스(140) 내로 연장하는 슬릿(135A)에 인접(예를 들어, 측방향으로 인접)하지만, 소스(140) 내로 연장하지 않는 슬릿(135B)에 인접하지 않는다. 부식 억제 특징부(160)는 슬릿(135A)의 하부 부분(예를 들어, 소스(140) 내의 슬릿(135A)의 부분)을 실질적으로 둘러쌀 수 있고, 소스(140)의 두께에 실질적으로 대응하는 높이(H)를 나타낼 수 있다. 따라서, 부식 억제 특징부(160)의 상면 및 하면은 소스(140)의 상면 및 하면과 실질적으로 동일 평면일 수 있다. 부식 억제 특징부(160)는 슬릿(135A)의 하부와 같이 부식이 발생하는 슬릿(135A)의 부분에 인접하게(예를 들어, 측방향으로 인접하여) 위치된다. 부식 억제 특징부(160)는 소스(140)의 상면으로부터 소스(140)의 하면으로 연장할 수 있다. 어떤 이론에도 구속되지 않고, 부식 억제 특징부(160)는, 부식 억제 특징부(160)가 존재하지 않는 경우에 발생하는 것보다 더 작은 영역으로 소스(140) 내의 재료(들)의 부식(175)을 제한(예를 들어, 억제)한다고 여겨진다. 부식 억제 특징부(160)는 티어(120)의 질화물 재료(130)를 제거하는 데 사용되는 대체 게이트 프로세스 동작 중에 실질적으로 제거되지 않는 유전성 산화물 재료와 같은 유전성 재료로 형성된다. 다시 말해, 티어(120)의 질화물 재료(130)는 부식 억제 특징부(160)의 재료 및 티어(120)의 유전성 재료(125)에 대해 선택적으로 에칭 가능하다. 일부 실시형태에서, 부식 억제 특징부(160)는 이산화규소와 같은 산화규소로 형성된다. 그러나, 다른 선택적으로 에칭 가능한 유전성 재료가 또한 사용될 수 있다.
부식 억제 특징부(160)의 치수는 마이크로 전자 디바이스 구조(100)를 포함하는 마이크로 전자 디바이스의 전기장 및 전압 요구사항에 기초하여 선택될 수 있다. 부식 억제 특징부(160)의 높이(H)는 소스(140)의 두께에 대응할 수 있고, 부식 억제 특징부(160)의 폭(W)은 약 20nm 내지 약 100nm일 수 있다. 단지 예로서, 마이크로 전자 디바이스의 원하는 항복 전압은 부식 억제 특징부(160)의 치수에 영향을 미칠 수 있다. 비-계단 영역(105), 계단 영역(115), 및 어레이 영역(110) 중 하나 이상에서의 부식 억제 특징부(160) 각각은 동일한 크기 또는 상이한 크기를 나타낼 수 있다.
도 2a는 초기 프로세싱 단계에서의 마이크로 전자 디바이스 구조(100)의 어레이 영역(110)의 단순화된 평면도이고, 소스(140) 위에 중첩된 슬릿(135)을 포함한다. 도 2b 및 2c는 각각 도 2a의 A-A선 및 B-B선을 따른 초기 프로세싱 단계에서의 어레이 영역(110)의 단순화된 부분 단면도이다. 어레이 영역(110)에서, 교번하는 유전성 재료(125)와 질화물 재료(130)의 티어(120), 슬릿(135), 소스(140), 필러(145), 셀 재료(들)(150), 플러그 재료(155), 및 부식 억제 특징부(160)는 도 1a 및 도 1b를 참조하여 전술한 바와 같다. 마이크로 전자 디바이스 구조(100)의 어레이 영역(110)은, 도 2a의 원근도에 나타낸 바와 같이, 소스(140)의 소위 "브리지"(180)가 소스(140)의 인접한 부분을 서로 연결한다는 점에서 비-계단 영역(105) 및 계단 영역(115)과 다르다. 소스(140)의 인접한 부분은 부식 억제 특징부(160)에 의해 마이크로 전자 디바이스 구조(100)의 비-계단 영역(105)(도 1a)에서 서로로부터 격리되는 한편, 어레이 영역(110) 내의 소스(140)의 부분은 브리지(180)에 의해 서로 연결(예를 들어, 전기적으로 연결)된다. 브리지(180)는 어레이 영역(110) 내의 소스(140)에 전압이 인가될 수 있도록 한다. 비-계단 영역(105) 및 계단 영역(115)에 전압이 인가되지 않으므로, 마이크로 전자 디바이스의 이들 영역 내의 소스(140)의 부분은, 예를 들어 부식 억제 특징부(160)에 의해 서로로부터 격리될 수 있다. 어레이 영역(110) 내에 브리지(180)가 없으면, 소스(140)의 부분은 서로로부터 그리고 마이크로 전자 디바이스의 다른 구성요소로부터 실질적으로 격리될 것이다. 소스(140) 내의 부식 억제 특징부(160)가 소스(140)의 일부 부분을 서로 격리하는 한편, 소스(140)의 다른 부분은 어레이 영역(110) 내의 브리지(180)에 의해 서로 연결된다. 따라서, 브리지(180)는 부식 억제 특징부(160)에 의해 격리되는 소스(140)의 부분을 우회하도록 기능한다. 인접한 브리지(180) 사이의 원하는 간격은 소스(140)의 저항 및 마이크로 전자 디바이스의 스트링 전류 요구사항에 의해 결정될 수 있다.
도 2b에 나타낸 바와 같이, 부식 억제 특징부(160)는 소스(140) 내로 연장하는 2개의 슬릿(135A)에 인접한 마이크로 전자 디바이스 구조(100)의 어레이 영역(110)에 존재한다. 부식 억제 특징부(160)는 슬릿(135A)의 하부 부분(예를 들어, 소스(140) 내의 슬릿(135A)의 부분)을 실질적으로 둘러싸고 높이(H)를 나타낸다. 2개의 슬릿(135A)이 도 2b에 도시되어 있지만, 추가 슬릿(135A)이 존재할 수 있고, 부식 억제 특징부(160)가 슬릿(135A)에 인접해 있다(예를 들어, 이를 둘러싼다). 도 2b는 슬릿(135A)이 소스(140) 내로 동일한 양만큼 연장하는 것으로 도시하지만, 슬릿(135A) 중 하나 이상은 소스(140) 내로 상이한 거리로 연장할 수 있다. 단순화를 위해 도 2b에 도시되지 않았지만, 어레이 영역(110)은 또한 소스(140)에 대한 전기적 결합(예를 들어, 전기적 연결)을 제공하는, 필러(145)의 하부 부분에서 소스(140)에 근접한 컨택트 구조(도시되지 않음)를 포함한다.
도 2c의 원근도에 나타내 바와 같이, 소스(140)는 도 2a의 B-B선을 따라 볼 때 부식 억제 특징부(160)를 포함하지 않는다. 오히려, 소스(140)는 실질적으로 연속적이며, 부식 억제 특징부(160)에 의해 세그먼트로 분리되지 않는다.
도 3a 및 도 3b는 각각 초기 프로세싱 단계에서의 마이크로 전자 디바이스 구조(100)의 계단 영역(115)의 단순화된 평면도 및 단순화된 부분 단면도이다. 계단 영역(115)에서, 교번하는 유전성 재료(125)와 질화물 재료(130), 슬릿(135), 소스(140), 및 부식 억제 특징부(160)의 티어(120)는 도 1a 및 도 1b를 참조하여 전술한 바와 같다. 계단 영역(115)은 또한 마이크로 전자 디바이스 구조(100)의 계단 영역(115) 내의 계단 구조(도시되지 않음)에 대한 기계적 지지 또는 전기적 연결 중 하나 이상을 제공할 수 있는 지지체(185)를 포함한다. 계단 구조는 계단 영역(115)의 중앙 부분에 위치될 수 있고 계단 영역(115)의 도시된 에지에 근접하지 않을 수 있다. 지지체(185)는 소스(140)와 물리적으로 접촉하거나 전기적으로 접촉할 수 있다. 계단 영역(115)은 티어(120)의 에지에 의해 획정된 단차(예를 들어, 컨택트 영역)(도 3a 및 3b의 원근도에 도시되지 않음)를 포함한다. 컨택트(도시되지 않음)는 마이크로 전자 디바이스 구조(100)의 소스(140)에 대한 전기적 액세스를 제공하기 위해 계단 영역(115)의 단차와 물리적 및 전기적으로 접촉할 수 있다.
마이크로 전자 디바이스 구조(100)의 계단 영역(115)은, 소스(140) 위에 중첩되는 슬릿(135)을 포함하는, 도 3a에 나타낸 바와 같이, 계단 영역(115)의 슬릿(135)이 T자 형상을 형성하지 않는다는 점에서 비-계단 영역(105)과 다르다. 대신에, 계단 영역(115)의 슬릿(135)은 서로에 대해 실질적으로 평행하게 진행한다. 마이크로 전자 디바이스 구조(100)의 계단 영역(115)은 또한 소스(140)의 인접한 부분을 연결하기 위한 브리지(180)가 존재하지 않는다는 점에서 어레이 영역(110)과 다르다. 전술한 바와 같이, 소스(140)의 브리지(180)는 어레이 영역(110)에만 존재한다.
도 3b에 나타낸 바와 같이, 부식 억제 특징부(160)는 소스(140) 내로 연장하는 4개의 슬릿(135A)에 인접한 마이크로 전자 디바이스 구조(100)의 계단 영역(115)에 존재한다. 부식 억제 특징부(160)는 슬릿(135A)의 하부 부분을 실질적으로 둘러싸고 높이(H)를 나타낸다. 4개의 슬릿(135A)이 도 3b에 도시되어 있지만, 더 적은 수의 슬릿(135A) 또는 더 많은 수의 슬릿(135A)이 존재할 수 있고, 부식 억제 특징부(160)가 슬릿(135A)에 인접한다. 도 3b는 슬릿(135A)이 소스(140) 내로 동일한 양만큼 연장하는 것으로 도시하지만, 슬릿(135A) 중 하나 이상은 소스(140) 내로 상이한 거리로 연장할 수 있다.
도 1a 내지 도 3b에 나타낸 마이크로 전자 디바이스 구조(100)를 형성하기 위해, 소스(140)는 베이스 재료(도시되지 않음)에 인접하게(예를 들어, 그 위에) 형성되고 패터닝되어, 궁극적으로 부식 억제 특징부(160)가 형성될 위치에 개구(도시되지 않음)를 형성한다. 개구는 소스(140) 내로 적어도 부분적으로 연장한다. 소스(140)는 베이스 재료에 인접하게(예를 들어, 그 위에) 형성된 하나 이상의 전도성 재료를 포함할 수 있다. 소스(140)는 종래 기술에 의해 형성되고 패터닝된다. 부식 억제 특징부(160)의 유전성 재료(예를 들어, 산화물 재료)는 도 4에 나타낸 바와 같이 종래 기술에 의해 개구 내에 형성될 수 있다. 부식 억제 특징부(160)의 상면 및 하면은 소스(140)의 상면 및 하면과 실질적으로 동일 평면이다. 부식 억제 특징부(160)는 궁극적으로 형성될 슬릿(135)(예를 들어, 135A)의 위치에 근접한 소스(140)의 위치에 형성된다.
그 후, 교번하는 유전성 재료(125)와 질화물 재료(130)가 종래 기술에 의해 소스(140)에 인접하게(예를 들어, 그 위에) 형성되고 패터닝되어 추가 개구(도시되지 않음)를 형성하고, 여기서 필러(145), 셀 재료(들)(150) 및 플러그 재료(155)가 비-계단 영역(105) 및 어레이 영역(110)에 형성되고 지지체(185)가 계단 영역(115)에 형성된다. 계단 영역(115)은 또한 인접한 지지체(185) 사이에 충전 재료(190)를 포함할 수 있다. 단순화를 위해, 도 4는 개별 영역이 수직 파선으로 분리된 상태로 단일 도면에 조합된 비-계단 영역(105), 계단 영역(115) 및 어레이 영역(110)을 포함한다. 티어(120)의 패터닝, 충전 재료(190)의 형성, 및 필러(145), 셀 재료(들)(150), 플러그 재료(155), 및 지지체(185)의 형성은 본 명세서에서 상세히 설명되지 않는 종래의 프로세스(예를 들어, 종래의 재료 증착 프로세스, 종래의 포토리소그래피 프로세스, 종래의 재료 제거 프로세스) 및 종래의 프로세싱 장비에 의해 수행될 수 있다.
도 5에 나타낸 바와 같이, 슬릿(135)(예를 들어, 135A, 135B)은, 비-계단 영역(105) 및 어레이 영역(110) 내의 교번하는 유전성 재료(125)와 질화물 재료(130)의 부분 및 계단 영역(115) 내의 충전 재료(190)의 부분을 제거하는 재료 제거 프로세스(예를 들어, 에칭 프로세스)에 티어(120) 및 충전 재료(190)를 노출시킴으로써 계단 영역(115), 어레이 영역(110) 및 비-계단 영역(105)에 형성된다. 종래의 에칭 화학물질이 슬릿(135)을 형성하는 데 사용될 수 있다. 재료 제거 프로세스의 에칭 조건(예를 들어, 에칭 화학물질, 에칭 시간)은 다른 노출된 재료를 실질적으로 제거하지 않으면서 티어(120) 및 충전 재료(190)의 원하는 부분을 제거하도록 선택될 수 있다. 그러나, 소스(140)의 일부는 사용된 에칭 조건에 따라 제거될 수 있어, 슬롯(135) 중 하나 이상을 소스(140)의 적어도 일부로 연장하여 하나 이상의 슬릿(135A)을 형성한다. 상기한 바와 같이, 부식 억제 특징부(160)는 슬릿(135A)에 인접한 소스(140)에 위치된다. 재료 제거 프로세스는 최상부 티어(120)로부터 소스(140)의 상면으로 연장하는 슬릿(135)을 형성할 수 있고, 소스(140) 내로의 선택적 오버에칭이 발생하여 슬릿(135A)을 형성한다. 소스(140)의 하나 이상의 재료로의 오버에칭은 에칭 조건에 노출되어 있는 마이크로 전자 디바이스 구조(100)의 재료들 간의 에칭 선택성의 차이로 인해 발생할 수 있다.
슬릿(135, 135A)을 형성한 후, 티어(120)의 질화물 재료(130)는 도 6에 나타낸 바와 같이 제거되어 공극(195)을 형성하고, 도 7에 나타낸 바와 같이 전도성 재료(170)로 대체되어 수직으로 교번하는 유전성 재료(125)와 전도성 재료(170)의 티어(120')를 형성할 수 있다. 스택 구조(165)의 티어(120')의 전도성 재료(170)는, 금속(예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 탄탈륨(Ta), 크롬(Cr), 지르코늄(Zr), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 팔라듐(Pa), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al)), 합금(예를 들어, Co계 합금, Fe계 합금, Ni계 합금, Fe 및 Ni계 합금, Co 및 Ni계 합금, Fe 및 Co계 합금, Co 및 Ni 및 Fe계 합금, Al계 합금, Cu계 합금, 마그네슘(Mg)계 합금, Ti계 합금, 강, 저탄소강, 스테인리스강), 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 폴리실리콘, 전도성으로 도핑된 게르마늄(Ge), 전도성으로 도핑된 실리콘 게르마늄(SiGe)), 전도성 금속 함유 재료(예를 들어, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 탄화물, 전도성 금속 산화물), 또는 이들의 조합과 같은 적어도 하나의 전도성 재료로 형성되고 이를 포함할 수 있다. 일부 실시형태에서, 전도성 재료(170)는 텅스텐으로 형성되고 이를 포함한다. 슬릿(135, 135A)은 또한 티어(120')의 상면으로부터 소스(140)의 상면으로 또는 소스(140) 내로 연장하는 전도성 재료(170)를 포함할 수 있다. 전도성 재료(170)는 궁극적으로 슬릿(135, 135A)으로부터 제거되고 유전성 재료로 대체될 수 있다.
질화물 재료(130)의 제거 및 인접한 유전성 재료(125) 사이의 공극(195) 내의 전도성 재료(170)의 형성은 질화물 재료(130)에 대해 선택적인 재료 제거 프로세스(예를 들어, 대체 게이트 프로세스)를 사용하여 슬릿(135, 135A)을 통해 수행될 수 있다. 대체 게이트 프로세스 동작은 질화물 재료(130)를 제거하여 공극(195)을 형성하는 한편, 유전성 재료(125), 필러(145), 셀 재료(들)(150), 플러그 재료(155), 지지체(185) 또는 충전 재료(190)와 같은 다른 노출된 재료는 대체 게이트 프로세스 동작의 에칭 조건에 실질적으로 영향을 받지 않는다. 대체 게이트 프로세스 동작 중에, 지지체(185)는 계단 영역(115) 내의 스택 구조(165)에 기계적 강도를 제공할 수 있는 한편, 필러(145)는 비-계단 영역(105) 및 어레이 영역(110) 내의 스택 구조(165)에 기계적 강도를 제공할 수 있다.
소스(140)로서 사용된 재료 및 질화물 재료(130)를 제거하는 데 사용된 에칭 조건(예를 들어, 에칭 화학물질, 에칭 시간)에 따라, 계단 영역(115), 어레이 영역(110), 또는 비-계단 영역(105) 중 하나 이상에서의 소스(140)는 부식(175)에 민감할 수 있다. 일부 실시형태에서, 소스(140) 및 지지체(185)의 부식은 계단 영역(115), 어레이 영역(110) 및 비-계단 영역(105)에서 발생할 수 있다. 소스(140) 내의 부식(175)의 정도는 소스(140)로의 재료(들)의 오버에칭의 정도에 따라 다를 수 있다. 단지 예로서, 소스(140)가 폴리실리콘(140B) 및 텅스텐 실리사이드(140A)를 포함하는 경우, 대체 게이트 프로세스 동작은 질화물 재료(130)가 인계 습식 에칭 화학물질에 노출되는 습식 에칭 프로세스 동작을 포함할 수 있다. 인계 습식 에칭 화학물질은 소스(140)의 이러한 재료를 부식(예를 들어, 산화)시켜 슬릿(135)을 소스(140A, 140B)의 하나 이상의 재료 내로 연장할 수 있다. 슬릿(135A)의 하부 부분에 인접한 부식 억제 특징부(160)에 의해, 대체 게이트 프로세스 동작 중에 발생하는 임의의 부식(175)은 부식 억제 특징부(160)의 측벽에 의해 획정된 소스(140)의 작은 영역 내로 억제(그에 한정)될 수 있다. 슬릿(135A)이 부식 억제 특징부(160)에 의해 둘러싸여 있기 때문에, 소스(140)의 재료(들)의 부식(175)은 소스(140) 전체에 전파(예를 들어, 확산)하지 않는다. 따라서, 마이크로 전자 디바이스의 사용 및 작동 중에 부식(175)의 임의의 바람직하지 않은 영향은 부식 억제 특징부(160)에 의해 획정되는 소스(140)의 영역으로 한정된다. 따라서, 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조(100)를 포함하는 마이크로 전자 디바이스의 성능 특성이 유지될 수 있다. 그 후, 전도성 재료(170)는 슬릿(135, 135A) 내에 그리고 질화물 재료(130)에 의해 이전에 점유되었던 위치에 형성되어, 공극(195)을 전도성 재료(170)로 충전하는 것에 추가하여 티어(120')의 전도성 재료(170)를 형성할 수 있다. 공극(195) 내의 전도성 재료(170)는, 예를 들어 소스(140) 및 이에 연결된 추가 구성요소(예를 들어, 전도성 상호접속부, 전도성 라우팅 구조)를 마이크로 전자 디바이스 구조(100)를 포함하는 마이크로 전자 디바이스의 다른 구성요소(예를 들어, 스택 구조(165) 위에 수직으로 있는 추가 구성 요소)에 전기적으로 결합하기 위한 상호접속부로서 기능할 수 있다.
그 후, 마이크로 전자 디바이스 구조(100)를 포함하는 마이크로 전자 디바이스를 형성하기 위해 종래 기술에 의해 추가적인 프로세싱 동작이 수행될 수 있다. 단지 예로서, 액세스 라인 구조(예를 들어, 워드 라인 구조), 선택 라인, 및 데이터 라인(예를 들어, 비트 라인)과 같은 전도성 구조가 스택 구조(165) 위에 형성되고 소스(140)에 전기적으로 결합(예를 들어, 전기적으로 연결)될 수 있다. 그 후, 마이크로 전자 디바이스 구조(100)와 유사한 하나 이상의 추가 마이크로 전자 디바이스 구조(도시되지 않음)가 마이크로 전자 디바이스 구조(100) 위에 형성되어 듀얼 데크 3D NAND 플래시 메모리 디바이스와 같은 다중 데크 메모리 디바이스를 형성할 수 있다.
본 개시의 실시형태에 따른 부식 억제 특징부(160)는, 시간 소모적이고 고가의 프로세스 동작을 추가하지 않으면서 마이크로 전자 디바이스의 무결성에 영향을 미치지 않고 형성될 수 있다. 부식 억제 특징부(160)가 마이크로 전자 디바이스 구조(100)의 형성 중에 소스(140)에 쉽게 형성되기 때문에, 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조(100)는 광범위한 프로세스 변경 없이 형성될 수 있다. 예를 들어, 마이크로 전자 디바이스 구조(100)의 형성에 이미 이용된 포토레지스트 재료(도시되지 않음)는 부식 억제 특징부(160)가 궁극적으로 형성되는 개구를 형성하기 위해 소스(140)를 패터닝하는 데 사용될 수 있다. 따라서, 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조(100)를 생산하기 위한 추가 비용이 거의 없다.
또한, 마이크로 전자 디바이스 구조(100)를 포함하는 마이크로 전자 디바이스에 대한 부식(175)의 영향(예를 들어, 리프팅, 아킹)을 감소시킴으로써, 본 개시의 실시형태에 따라 형성된 마이크로 전자 디바이스의 수율은 부식 억제 특징부(160)가 존재하지 않는 종래의 마이크로 전자 디바이스의 수율에 비해 증가될 수 있다. 예를 들어, 티어(120')의 리프팅 정도를 감소시킴으로써, 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조(100)를 포함하는 마이크로 전자 디바이스 내의 아킹이 감소될 수 있다. 티어(120')의 감소된 리프팅은 또한 후속적으로 수행되는 프로세스와 함께 대체 게이트 프로세스 동작에 사용되는 에칭 화학물질의 임의의 교차 오염을 감소시킨다.
따라서, 마이크로 전자 디바이스의 실시형태가 개시되며, 비-계단 영역, 계단 영역 및 어레이 영역을 포함하는 스택 구조를 포함한다. 비-계단 영역, 계단 영역 및 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어를 포함한다. 하나 이상의 필러는 비-계단 영역 및 어레이 영역에 있고, 하나 이상의 지지체는 계단 영역에 있다. 전도성 재료는 각각의 비-계단 영역, 계단 영역 및 어레이 영역에 존재하며, 티어에 인접한 소스 내로 수직으로 연장한다. 소스는 소스 내의 전도성 재료에 인접하여 각각의 비-계단 영역, 계단 영역 및 어레이 영역 내에 부식 억제 특징부를 포함한다.
따라서, 다른 실시형태에서는, 마이크로 전자 디바이스가 개시되며, 비-계단 영역, 계단 영역 및 어레이 영역을 포함하는 스택 구조를 포함한다. 비-계단 영역, 계단 영역 및 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어를 포함한다. 소스는 스택 구조에 인접해 있고, 소스 내의 부식 억제 특징부에 의해 분리된 부분을 포함한다. 소스는 어레이 영역 내의 소스의 인접한 부분 사이에 브리지를 포함한다. 다른 전도성 재료는 티어의 상면으로부터 소스 내로 수직으로 연장한다.
따라서, 마이크로 전자 디바이스를 형성하는 방법의 실시형태가 개시된다. 방법은 내부에 부식 억제 특징부를 포함하는 소스를 형성하는 단계를 포함한다. 교번하는 질화물 재료와 유전성 재료의 티어가 소스에 인접하여 형성된다. 하나 이상의 슬릿이 형성되고 티어의 최상부 티어로부터 소스 내로 연장한다. 부식 억제 특징부는 소스 내의 하나 이상의 슬릿에 인접해 있다. 티어의 질화물 재료는 티어의 인접한 유전성 재료 사이에 공극을 형성하기 위해 하나 이상의 슬릿을 통해 제거된다. 공극 및 슬릿 내에 전도성 재료가 형성된다.
도 8은 본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조(100)를 포함하는 마이크로 전자 디바이스(800)(예를 들어, 듀얼 데크 3D NAND 플래시 메모리 디바이스와 같은 메모리 디바이스)의 일부의 부분 절개 사시도를 도시한다. 마이크로 전자 디바이스 구조(100)는 도 1 내지 도 7을 참조하여 전술한 마이크로 전자 디바이스 구조(100)와 실질적으로 유사할 수 있다. 예를 들어, 도 8에 나타낸 바와 같이, 마이크로 전자 디바이스 구조(100)는 전도성 재료(170) 및 유전성 재료(125)의 티어(808)를 포함하는 스택 구조(802), 티어(808)의 에지에 의해 획정된 단차(812)를 갖는 계단 구조(810), 계단 구조(810)의 단차(812)에 전기적으로 연결된 전도성 컨택트 구조(814), 스택 구조(802) 아래에 수직으로 놓인 소스(140), 및 스택 구조(802)를 통해 소스(140)로 수직으로 연장하는 전도성 필러 구조(824)를 포함할 수 있다. 스택 구조(802), 티어(808), 및 소스(140)는 각각 도 1a 내지 도 7을 참조하여 전술한 스택 구조(165), 티어(120), 및 소스(140)와 실질적으로 유사할 수 있다. 계단 구조(802), 단차(812), 및 전도성 컨택트 구조(814)는 종래 기술에 의해 형성될 수 있다.
도 8에 나타낸 바와 같이, 마이크로 전자 디바이스(800)는 직렬로 서로 수직으로 결합된 메모리 셀(832)의 스트링(830), 데이터 라인(834)(예를 들어, 비트 라인), 액세스 라인(836), 및 선택 라인(838)을 더 포함할 수 있다. 메모리 셀(832)의 스트링(830)은 마이크로 전자 디바이스(800)의 전도성 라인 및 티어(예를 들어, 데이터 라인(834), 소스(140), 스택 구조(802)의 티어(808), 액세스 라인(836), 선택 라인(838))에 수직으로 직교하여 연장하고, 전도성 컨택트 구조(814)는 나타낸 바와 같이 구성요소를 서로(예를 들어, 액세스 라인(836) 및 선택 라인(838)을 마이크로 전자 디바이스(800)의 스택 구조(802)의 티어(808)에) 전기적으로 결합할 수 있다.
도 8을 계속 참조하면, 마이크로 전자 디바이스(800)는 또한, 스트링 드라이버 회로, 패스 게이트, 게이트를 선택하기 위한 회로, 전도성 라인(예를 들어, 데이터 라인(834), 액세스 라인(836), 선택 라인(838), 추가 데이터 라인, 추가 액세스 라인, 추가 선택 라인)을 선택하기 위한 회로, 신호를 증폭하기 위한 회로, 및 신호를 감지하기 위한 회로 중 하나 이상을 포함할 수 있는 메모리 셀(832)의 스트링(830) 아래에 수직으로 위치된 제어 유닛(840)(예를 들어, 제어 디바이스)을 포함할 수 있다. 일부 실시형태에서, 제어 유닛(840)은 메모리 셀(832)의 스트링(830)에 의해 점유되는 수평 영역의 수평 경계 내에(예를 들어, X 방향 및 Y 방향으로) 적어도 부분적으로(예를 들어, 실질적으로) 위치된다. 제어 유닛(840)은, 예를 들어 데이터 라인(834), 소스(140), 액세스 라인(836), 및 선택 라인(838)에 전기적으로 결합될 수 있다. 일부 실시형태에서, 제어 유닛(840)은 CMOS(complementary metal-oxide-semiconductor) 회로를 포함한다. 이러한 실시형태에서, 제어 유닛(840)은 "CMOS under Array"("CuA") 구성을 갖는 것을 특징으로 할 수 있다.
본 개시의 실시형태에 따른 마이크로 전자 디바이스 구조(예를 들어, 도 1 내지 도 7을 참조하여 설명된 마이크로 전자 디바이스 구조(100)) 및 마이크로 전자 디바이스(예를 들어, 도 8을 참조하여 전술한 마이크로 전자 디바이스(800))는 본 개시의 실시형태에 따른 전자 시스템에서 사용될 수 있다. 도 9는 본 개시의 실시형태에 따른 예시적인 전자 시스템(900)의 블록도이다. 전자 시스템(900)은, 예를 들어 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 다른 네트워킹 하드웨어 구성요소, 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기(PDA), 휴대용 미디어(예를 들어, 음악) 플레이어, 예를 들어, iPad® 또는 SURFACE® 태블릿과 같은 Wi-Fi 또는 셀룰러 지원 태블릿, 전자 책, 내비게이션 디바이스 등을 포함할 수 있다. 전자 시스템(900)은 적어도 하나의 메모리 디바이스(902)를 포함한다. 메모리 디바이스(902)는, 예를 들어 본 명세서에 전술된 마이크로 전자 디바이스 구조(예를 들어, 도 1 내지 도 7을 참조하여 설명된 마이크로 전자 디바이스 구조(100)) 및 마이크로 전자 디바이스(예를 들어, 도 8을 참조하여 설명된 마이크로 전자 디바이스(800)) 중 하나 이상의 실시형태를 포함할 수 있다. 전자 시스템(900)은 적어도 하나의 전자 신호 프로세서 디바이스(904)(종종 "마이크로프로세서"라고 지칭됨)를 더 포함할 수 있다. 전자 신호 프로세서 디바이스(904)는 선택적으로 마이크로 전자 디바이스 구조(예를 들어, 도 1 내지 도 7을 참조하여 설명된 마이크로 전자 디바이스 구조(100)) 및 마이크로 전자 디바이스(예를 들어, 도 8을 참조하여 설명된 마이크로 전자 디바이스(800)) 중 하나 이상의 실시형태를 포함할 수 있다. 메모리 디바이스(902) 및 전자 신호 프로세서 디바이스(904)가 도 9에 2개의 개별 디바이스로서 도시되어 있지만, 추가 실시예에서는, 메모리 디바이스(902) 및 전자 신호 프로세서 디바이스(904)의 기능을 갖는 단일(예를 들어, 단 하나의) 메모리/프로세서 디바이스가 전자 시스템(900)에 포함된다. 이러한 실시형태에서, 메모리/프로세서 디바이스는 본 명세서에 전술된 마이크로 전자 디바이스 구조(예를 들어, 도 1 내지 도 7을 참조하여 설명된 마이크로 전자 디바이스 구조(100)) 및 마이크로 전자 디바이스(예를 들어, 도 8을 참조하여 설명된 마이크로 전자 디바이스(800)) 중 하나 이상을 포함할 수 있다. 전자 시스템(900)은 사용자에 의해 전자 시스템(900)에 정보를 입력하기 위한 하나 이상의 입력 디바이스(906), 예를 들어 마우스 또는 다른 포인팅 디바이스, 키보드, 터치패드, 버튼 또는 컨트롤 패널을 더 포함할 수 있다. 전자 시스템(900)은, 예를 들어 모니터, 디스플레이, 프린터, 오디오 출력 잭, 스피커 등과 같은 사용자에게 정보를 출력(예를 들어, 시각 또는 청각 출력)하기 위한 하나 이상의 출력 디바이스(908)를 더 포함할 수 있다. 일부 실시형태에서, 입력 디바이스(906) 및 출력 디바이스(908)는 전자 시스템(900)에 정보를 입력하고 사용자에게 시각 정보를 출력하는 데 모두 사용될 수 있는 단일 터치스크린 디바이스를 포함할 수 있다. 입력 디바이스(906) 및 출력 디바이스(908)는 메모리 디바이스(902) 및 전자 신호 프로세서 디바이스(904) 중 하나 이상과 전기적으로 통신할 수 있다.
따라서, 전자 시스템의 실시형태가 개시되며, 입력 디바이스, 출력 디바이스, 입력 디바이스 및 출력 디바이스에 작동 가능하게 결합된 프로세서 디바이스, 및 프로세서 디바이스에 작동 가능하게 결합된 메모리 디바이스를 포함한다. 메모리 디바이스는 비-계단 영역, 계단 영역, 및 어레이 영역 내에 교번하는 전도성 재료와 유전성 재료의 티어를 포함하는 스택 구조를 포함하는 적어도 하나의 마이크로 전자 디바이스를 포함한다. 소스는 스택 구조에 인접해 있고, 부식 억제 특징부에 의해 분리된 부분을 포함한다. 소스 및 부식 억제 특징부의 상면은 실질적으로 서로 동일 평면이다. 다른 전도성 재료는 티어의 상면으로부터 소스 내로 수직으로 연장한다.
본 개시의 추가적인 비한정의 예시적인 실시형태가 이하에 제시된다.
실시형태 1. 마이크로 전자 디바이스로서, 비-계단 영역, 계단 영역 및 어레이 영역을 포함하는 스택 구조 - 비-계단 영역, 계단 영역, 및 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어를 포함함 -; 비-계단 영역 및 어레이 영역 내의 하나 이상의 필러; 계단 영역 내의 하나 이상의 지지체; 및 각각의 비-계단 영역, 계단 영역, 및 어레이 영역 내에 있고 티어에 인접한 소스 내로 수직으로 연장하는 전도성 재료를 포함하고, 소스는 각각의 비-계단 영역, 계단 영역 및 어레이 영역 내에 있고 소스 내의 전도성 재료에 인접한 부식 억제 특징부를 포함한다.
실시형태 2. 실시형태 1의 마이크로 전자 디바이스에 있어서, 소스는 베이스 재료에 인접한 텅스텐 실리사이드 및 텅스텐 실리사이드에 인접한 폴리실리콘을 포함한다.
실시형태 3. 실시형태 1 또는 실시형태 2의 마이크로 전자 디바이스에 있어서, 전도성 재료는 티어의 상면으로부터 소스의 상부 부분으로 수직으로 연장한다.
실시형태 4. 실시형태 1 또는 실시형태 2의 마이크로 전자 디바이스에 있어서, 전도성 재료는 티어의 상면으로부터 소스의 하부 부분으로 수직으로 연장한다.
실시형태 5. 실시형태 1 내지 실시형태 4 중 어느 하나의 마이크로 전자 디바이스에 있어서, 부식 억제 특징부는 유전성 재료를 포함한다.
실시형태 6. 실시형태 1 내지 실시형태 5 중 어느 하나의 마이크로 전자 디바이스에 있어서, 부식 억제 특징부는 산화규소 재료를 포함한다.
실시형태 7. 실시형태 1 내지 실시형태 6 중 어느 하나의 마이크로 전자 디바이스에 있어서, 부식 억제 특징부는 소스 내의 전도성 재료를 측방향으로 둘러싼다.
실시형태 8. 실시형태 1 내지 실시형태 7 중 어느 하나의 마이크로 전자 디바이스에 있어서, 부식 억제 특징부의 높이는 소스의 두께와 실질적으로 동일하다.
실시형태 9. 실시형태 1 내지 실시형태 8 중 어느 하나의 마이크로 전자 디바이스에 있어서, 소스 및 필러는 계단 영역 및 비-계단 영역에서 전기적으로 연결된다.
실시형태 10. 실시형태 1 내지 실시형태 9 중 어느 하나의 마이크로 전자 디바이스에 있어서, 어레이 영역 내의 소스의 인접한 부분은 브리지에 의해 전기적으로 연결된다.
실시형태 11. 실시형태 1 내지 실시형태 10 중 어느 하나의 마이크로 전자 디바이스에 있어서, 비-계단 영역 내의 소스의 인접한 부분은 서로로부터 전기적으로 격리된다.
실시형태 12. 마이크로 전자 디바이스로서, 비-계단 영역, 계단 영역, 및 어레이 영역을 포함하는 스택 구조 - 비-계단 영역, 계단 영역 및 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어를 포함함 -; 스택 구조에 인접하고 소스 내의 부식 억제 특징부에 의해 분리된 부분 - 소스는 어레이 영역 내의 소스의 인접한 부분 사이에 브리지를 포함함 -; 및 티어의 상면으로부터 소스 내로 수직으로 연장하는 다른 전도성 재료를 포함한다.
실시형태 13. 실시형태 12의 마이크로 전자 디바이스에 있어서, 어레이 영역만이 소스의 인접한 부분 사이에 브리지를 포함한다.
실시형태 14. 실시형태 12 또는 실시형태 13의 마이크로 전자 디바이스에 있어서, 부식 억제 특징부는 소스 내의 다른 전도성 재료에 측방향으로 인접한다.
실시형태 15. 실시형태 12 내지 실시형태 14 중 어느 하나의 마이크로 전자 디바이스에 있어서, 부식 억제 특징부는 비-계단 영역 및 계단 영역으로부터 소스의 부분을 전기적으로 격리하도록 구성된다.
실시형태 16. 전자 시스템으로서, 입력 디바이스; 출력 디바이스; 입력 디바이스 및 출력 디바이스에 작동 가능하게 결합된 프로세서 디바이스; 프로세서 디바이스에 작동 가능하게 결합되고 적어도 하나의 마이크로 전자 디바이스를 포함하는 메모리 디바이스를 포함하며, 적어도 하나의 마이크로 전자 디바이스는, 비-계단 영역, 계단 영역, 및 어레이 영역 내에 교번하는 전도성 재료와 유전성 재료의 티어를 포함하는 스택 구조; 스택 구조에 인접하고 부식 억제 특징부에 의해 분리된 부분을 포함하는 소스 - 소스 및 부식 억제 특징부의 상면은 서로 실질적으로 동일 평면임 -; 및 티어의 상면으로부터 소스 내로 수직으로 연장하는 다른 전도성 재료를 포함한다.
실시형태 17. 마이크로 전자 디바이스를 형성하는 방법으로서, 내부에 부식 억제 특징부를 포함하는 소스를 형성하는 단계; 소스에 인접하여 교번하는 질화물 재료와 유전성 재료의 티어를 형성하는 단계; 티어의 최상부 티어로부터 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계 - 부식 억제 특징부는 소스 내의 하나 이상의 슬릿에 인접함 -; 티어의 인접한 유전성 재료 사이에 공극을 형성하기 위해 하나 이상의 슬릿을 통해 티어의 질화물 재료를 제거하는 단계; 및 공극 및 슬릿 내에 전도성 재료를 형성하는 단계를 포함한다.
실시형태 18. 실시형태 17의 방법에 있어서, 내부에 부식 억제 특징부를 포함하는 소스를 형성하는 단계는 소스를 패터닝하는 단계 및 소스의 부분들 사이의 개구 내에 유전성 재료를 형성하는 단계를 포함한다.
실시형태 19. 실시형태 17 또는 실시형태 18의 방법에 있어서, 티어의 최상부 티어로부터 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 소스의 하부 부분 내로 연장하는 하나 이상의 슬릿을 형성하는 단계를 포함한다.
실시형태 20. 실시형태 17 또는 실시형태 18의 방법에 있어서, 티어의 최상부 티어로부터 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 소스의 상부 부분 내로 연장하는 하나 이상의 슬릿을 형성하는 단계를 포함한다.
실시형태 21. 실시형태 1 내지 실시형태 20 중 어느 하나의 방법에 있어서, 티어의 최상부 티어로부터 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 마이크로 전자 디바이스의 비-계단 영역, 계단 영역, 또는 어레이 영역 중 하나 이상에 하나 이상의 슬릿을 형성하는 단계를 포함한다.
실시형태 22. 실시형태 1 내지 실시형태 21 중 어느 하나의 방법에 있어서, 티어의 최상부 티어로부터 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 하나 이상의 슬릿의 상부 부분에서의 더 넓은 직경과 하나 이상의 슬릿의 하부 부분에서의 더 좁은 직경을 포함하는 하나 이상의 슬릿을 형성하는 단계를 포함한다.
실시형태 23. 실시형태 1 내지 실시형태 22 중 어느 하나의 방법에 있어서, 티어의 최상부 티어로부터 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 소스 내의 부식 억제 특징부에 측방향으로 인접한 하나 이상의 슬릿의 일부를 형성하는 단계를 포함한다.
실시형태 24. 실시형태 1 내지 실시형태 23 중 어느 하나의 방법에 있어서, 하나 이상의 슬릿을 통해 티어의 질화물 재료를 제거하는 단계는 하나 이상의 슬릿을 소스 내로 더 연장하는 단계를 포함한다.
실시형태 25. 실시형태 1 내지 실시형태 24 중 어느 하나의 방법에 있어서, 공극 및 슬릿 내에 전도성 재료를 형성하는 단계는 소스 내의 부식 억제 특징부에 의해 둘러싸인 전도성 재료를 형성하는 단계를 포함한다.
본 개시는 다양한 수정 및 대체 형태가 용이할 수 있지만, 구체적인 실시형태가 예시로서 도면에 도시되고 본 명세서에 상세히 설명되어 있다. 그러나, 본 개시는 개시된 특정 형태에 한정되지 않는다. 오히려, 본 개시는 이하의 첨부된 청구범위 및 이들의 법적 균등물의 범위 내에 속하는 모든 수정, 균등물 및 대체안을 포괄하는 것이다.

Claims (25)

  1. 마이크로 전자 디바이스로서,
    비-계단 영역, 계단 영역 및 어레이 영역을 포함하는 스택 구조 - 상기 비-계단 영역, 상기 계단 영역, 및 상기 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어(tier)를 포함함 -;
    상기 비-계단 영역 및 상기 어레이 영역 내의 하나 이상의 필러;
    상기 계단 영역 내의 하나 이상의 지지체; 및
    각각의 상기 비-계단 영역, 상기 계단 영역, 및 상기 어레이 영역 내에 있고 상기 티어에 인접한 소스 내로 수직으로 연장하는 전도성 재료를 포함하고, 상기 소스는 각각의 상기 비-계단 영역, 상기 계단 영역, 및 상기 어레이 영역 내에 있고 상기 소스 내의 상기 전도성 재료에 인접한 부식 억제 특징부를 포함하는, 마이크로 전자 디바이스.
  2. 제1항에 있어서, 상기 소스는 베이스 재료에 인접한 텅스텐 실리사이드 및 상기 텅스텐 실리사이드에 인접한 폴리실리콘을 포함하는, 마이크로 전자 디바이스.
  3. 제1항에 있어서, 상기 전도성 재료는 상기 티어의 상면으로부터 상기 소스의 상부 부분으로 수직으로 연장하는, 마이크로 전자 디바이스.
  4. 제1항에 있어서, 상기 전도성 재료는 상기 티어의 상면으로부터 상기 소스의 하부 부분으로 수직으로 연장하는, 마이크로 전자 디바이스.
  5. 제1항에 있어서, 상기 부식 억제 특징부는 유전성 재료를 포함하는, 마이크로 전자 디바이스.
  6. 제1항에 있어서, 상기 부식 억제 특징부는 산화규소 재료를 포함하는, 마이크로 전자 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 부식 억제 특징부는 상기 소스 내의 상기 전도성 재료를 측방향으로 둘러싸는, 마이크로 전자 디바이스.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 부식 억제 특징부의 높이는 상기 소스의 두께와 실질적으로 동일한, 마이크로 전자 디바이스.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 소스 및 상기 필러는 상기 계단 영역 및 상기 비-계단 영역에서 전기적으로 연결되는, 마이크로 전자 디바이스.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 어레이 영역 내의 상기 소스의 인접한 부분은 브리지에 의해 전기적으로 연결되는, 마이크로 전자 디바이스.
  11. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 비-계단 영역 내의 상기 소스의 인접한 부분은 서로로부터 전기적으로 격리되는, 마이크로 전자 디바이스.
  12. 마이크로 전자 디바이스로서,
    비-계단 영역, 계단 영역 및 어레이 영역을 포함하는 스택 구조 - 상기 비-계단 영역, 상기 계단 영역, 및 상기 어레이 영역 각각은 교번하는 전도성 재료와 유전성 재료의 티어(tier)를 포함함 -;
    상기 스택 구조에 인접하고, 소스 내의 부식 억제 특징부에 의해 분리된 부분을 포함하는 상기 소스 - 상기 소스는 상기 어레이 영역에서 상기 소스의 인접한 부분 사이에 브리지를 포함함; 및
    상기 티어의 상면으로부터 상기 소스 내로 수직으로 연장하는 다른 전도성 재료를 포함하는, 마이크로 전자 디바이스.
  13. 제12항에 있어서, 상기 어레이 영역만이 상기 소스의 인접한 부분 사이에 브리지를 포함하는, 마이크로 전자 디바이스.
  14. 제12항 또는 제13항에 있어서, 상기 부식 억제 특징부는 상기 소스 내의 상기 다른 전도성 재료에 측방향으로 인접하는, 마이크로 전자 디바이스.
  15. 제12항 또는 제13항에 있어서, 상기 부식 억제 특징부는 상기 비-계단 영역 및 상기 계단 영역으로부터 상기 소스의 부분을 전기적으로 격리하도록 구성되는, 마이크로 전자 디바이스.
  16. 전자 시스템으로서,
    입력 디바이스;
    출력 디바이스;
    상기 입력 디바이스 및 상기 출력 디바이스에 작동 가능하게 결합된 프로세서 디바이스; 및
    상기 프로세서 디바이스에 작동 가능하게 결합되고 적어도 하나의 마이크로 전자 디바이스를 포함하는 메모리 디바이스를 포함하고, 상기 적어도 하나의 마이크로 전자 디바이스는,
    비-계단 영역, 계단 영역, 및 어레이 영역 내에 교번하는 전도성 재료와 유전성 재료의 티어를 포함하는 스택 구조;
    상기 스택 구조에 인접해 있고, 부식 억제 특징부에 의해 분리된 부분을 포함하는 소스 - 상기 소스 및 상기 부식 억제 특징부의 상면은 서로 실질적으로 동일 평면임 -; 및
    상기 티어의 상면으로부터 상기 소스 내로 수직으로 연장하는 다른 전도성 재료를 포함하는, 전자 시스템.
  17. 마이크로 전자 디바이스를 형성하는 방법으로서,
    내부에 부식 억제 특징부를 포함하는 소스를 형성하는 단계;
    상기 소스에 인접하여 교번하는 질화물 재료와 유전성 재료의 티어를 형성하는 단계;
    상기 티어의 최상부 티어로부터 상기 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계 - 상기 부식 억제 특징부는 상기 소스 내의 하나 이상의 슬릿에 인접함 -;
    상기 티어의 인접한 유전성 재료 사이에 공극을 형성하기 위해 상기 하나 이상의 슬릿을 통해 상기 티어의 상기 질화물 재료를 제거하는 단계; 및
    상기 공극 및 슬릿 내에 전도성 재료를 형성하는 단계를 포함하는, 방법.
  18. 제17항에 있어서, 내부에 부식 억제 특징부를 포함하는 소스를 형성하는 단계는 상기 소스를 패터닝하는 단계 및 상기 소스의 부분들 사이의 개구 내에 유전성 재료를 형성하는 단계를 포함하는, 방법.
  19. 제17항에 있어서, 상기 티어의 최상부 티어로부터 상기 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 상기 소스의 하부 부분 내로 연장하는 상기 하나 이상의 슬릿을 형성하는 단계를 포함하는, 방법.
  20. 제17항에 있어서, 상기 티어의 최상부 티어로부터 상기 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 상기 소스의 상부 부분 내로 연장하는 상기 하나 이상의 슬릿을 형성하는 단계를 포함하는, 방법.
  21. 제17항에 있어서, 상기 티어의 최상부 티어로부터 상기 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 상기 마이크로 전자 디바이스의 비-계단 영역, 계단 영역, 또는 어레이 영역 중 하나 이상에 상기 하나 이상의 슬릿을 형성하는 단계를 포함하는, 방법.
  22. 제17항에 있어서, 상기 티어의 최상부 티어로부터 상기 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 상기 하나 이상의 슬릿의 상부 부분에서의 더 넓은 직경과 상기 하나 이상의 슬릿의 하부 부분에서의 더 좁은 직경을 포함하는 상기 하나 이상의 슬릿을 형성하는 단계를 포함하는, 방법.
  23. 제17항에 있어서, 상기 티어의 최상부 티어로부터 상기 소스 내로 연장하는 하나 이상의 슬릿을 형성하는 단계는 상기 소스 내의 상기 부식 억제 특징부에 측방향으로 인접한 상기 하나 이상의 슬릿의 일부를 형성하는 단계를 포함하는, 방법.
  24. 제17항 내지 제23항 중 어느 한 항에 있어서, 상기 하나 이상의 슬릿을 통해 상기 티어의 상기 질화물 재료를 제거하는 단계는 상기 하나 이상의 슬릿을 상기 소스 내로 더 연장하는 단계를 포함하는, 방법.
  25. 제17항 내지 제23항 중 어느 한 항에 있어서, 상기 공극 및 상기 슬릿 내에 전도성 재료를 형성하는 단계는 상기 소스 내의 상기 부식 억제 특징부에 의해 둘러싸인 상기 전도성 재료를 형성하는 단계를 포함하는, 방법.
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