TW202220144A - 包含腐蝕抑制特徵的微電子裝置以及相關的電子系統及方法 - Google Patents

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Abstract

本發明提供一種包括一堆疊結構之微電子裝置，該堆疊結構包括一非階梯區、一階梯區及一陣列區。該非階梯區、該階梯區及該陣列區中之每一者包括具有交錯之導電材料與介電材料的層級。一或多個柱位於該非階梯區及該陣列區中，且一或多個支撐件位於該階梯區中。一導電材料位於該非階梯區、該階梯區及該陣列區中之每一者中，且豎直延伸至鄰近於該等層級之一源極中。該源極在該非階梯區、該階梯區及該陣列區中之每一者中鄰近於該源極中之該導電材料處包括腐蝕抑制特徵。本發明亦揭示額外微電子裝置、電子系統及方法。

Description

包含腐蝕抑制特徵的微電子裝置以及相關的電子系統及方法
在各種實施例中，本發明大體上係關於微電子裝置設計及製造之領域。更特定言之，本發明係關於包含容納腐蝕之特徵的微電子裝置結構，且係關於相關微電子裝置、電子系統及方法。
微電子行業之持續目標在於增大諸如非揮發性記憶體裝置(例如反及閘快閃記憶體裝置)之記憶體裝置的記憶體密度(例如，每記憶體晶粒記憶體胞元之數目)。增大非揮發性記憶體裝置中之記憶體密度的一種方式係利用豎直記憶體陣列(亦被稱作「三維(3D)記憶體陣列」)架構。習知豎直記憶體陣列包含電晶體/記憶體胞元柱，該等柱延伸穿過包含交錯之導電材料與介電材料之層級的一或多個層(例如，堆疊結構)。該等層級的經豎直定向之導電材料經組態(例如)為字線或控制閘極，且介電材料位於記憶體胞元柱與導電材料之每一接面處。相較於運用習知平坦(例如，二維)電晶體配置之結構，此組態藉由在晶粒上向上(例如，縱向地、豎直地)建構陣列來准許較大數目個電晶體被定位在一單位晶粒區域中。相較於運用習知平坦(例如，二維)電晶體配置之結構，此組態藉由在晶粒上向上(例如，豎直地)建構陣列來准許較大數目個開關裝置(例如，電晶體)被定位在一單位晶粒區域中(亦即，所消耗的活性表面之長度及寬度)。
為形成3D NAND快閃記憶體裝置，可使用所謂的「替換閘極」程序，其中包含交錯之介電材料與氮化物材料的層級變為包含交錯之介電材料與導電材料的層級。層級之氮化物材料替換為導電材料，產生具有交錯之導電材料與介電材料之層級。在替換閘極程序期間，進行材料移除程序(例如，蝕刻程序)以在層級中形成所謂的「縫隙」，其中該等縫隙自最上層之上表面延伸至最下層之下表面。層級之氮化物材料隨後經由縫隙移除並替換為導電材料。縫隙可存在於3D NAND快閃記憶體裝置之不同部分中，諸如存在於階梯區、陣列區，或階梯區之外的區中。在縫隙形成期間，可能出現層材料之過度蝕刻，從而延伸縫隙而穿過接觸材料，且延伸至位於陣列區中之層級底層的源材料中，且延伸至位於非階梯區底層的源材料中。因此，縫隙延伸至陣列區及非階梯區中之源材料中。類似地，當在階梯區中形成縫隙時，填充材料可能經過度蝕刻，使得縫隙延伸穿過填充材料，且延伸至階梯區中之源材料中。當曝光至蝕刻程序之條件(例如，蝕刻化學反應、蝕刻時間)時，在階梯區、陣列區或非階梯區中可能出現源材料及接觸材料之腐蝕。腐蝕可能造成陣列區中之層級及階梯區中之階梯隆起，導致含有腐蝕之3D NAND快閃記憶體裝置中出現電弧作用及其他性能問題。
揭示一種微電子裝置且其包括一堆疊結構，該堆疊結構包括一非階梯區、一階梯區及一陣列區。該非階梯區、該階梯區及該陣列區中之每一者包括具有交錯之導電材料與介電材料的層級。一或多個柱位於該非階梯區中及該陣列區中，且一或多個支撐件位於該階梯區中。一導電材料位於該非階梯區、該階梯區及該陣列區中之每一者中，且豎直延伸至鄰近於該等層級之一源極中。該源極在該非階梯區、該階梯區及該陣列區中之每一者中鄰近於該源極中之該導電材料處包括腐蝕抑制特徵。
亦揭示一種微電子裝置且其包括一堆疊結構，該堆疊結構包括一非階梯區、一階梯區及一陣列區。該非階梯區、該階梯區及該陣列區中之每一者包括具有交錯之導電材料與介電材料的層級。一源極鄰近於該堆疊結構，且在該源極內包括由腐蝕抑制特徵分開之部分。該源極在該陣列區中包括介於該源極之鄰近部分之間的橋接器。另一導電材料自該等層級之一上表面豎直延伸且延伸至該源極中。
進一步揭示一種形成一微電子裝置之方法。該方法包括形成一源極，其中包括腐蝕抑制特徵。鄰近於該源極形成具有交錯之氮化物材料與介電材料之層級。形成一或多個縫隙且其自該等層級中之一最上層級延伸且延伸至該源極中。該等腐蝕抑制特徵鄰近於該源極中之該一或多個縫隙。經由該一或多個縫隙移除該等層級之該等氮化物材料以在該等層級之鄰近介電材料之間形成空隙。在該等空隙及該等縫隙中形成一導電材料。
亦揭示一種電子系統，其包括一輸入裝置、一輸出裝置、可操作地耦接至該輸入裝置及該輸出裝置之一處理器裝置，及可操作地耦接至該處理器裝置之一記憶體裝置。該記憶體裝置包括至少一個微電子裝置，其包括一堆疊結構，該堆疊結構在一非階梯區、一階梯區及一陣列區中包括具有交錯之導電材料及介電材料的層級。一源極鄰近於該堆疊結構，且包括由腐蝕抑制特徵分開之部分。該源極及該等腐蝕抑制特徵之一上表面大體上彼此共面。另一導電材料自該等層級之一上表面豎直延伸且延伸至該源極中。
優先權主張
本申請案主張2020年1月15日申請的美國專利申請案第16/743,342號「Microelectronic Devices Including Corrosion Containment Features, and Related Electronic Systems and Methods」之申請日的權益。
揭示用於減少或實質上消除微電子裝置中腐蝕之影響的特徵(例如，腐蝕抑制特徵)。微電子裝置包含微電子裝置結構，其含有在微電子裝置之形成期間所進行的材料移除動作期間易受腐蝕(例如，氧化)的一或多種材料(例如，源材料、接觸材料)。腐蝕抑制特徵及易受腐蝕之材料存在於微電子裝置結構之一或多個區中，包含於階梯區中、陣列區中，或接近階梯區(例如，位於階梯區外)(例如，非階梯區)。腐蝕抑制特徵減少或實質上消除微電子裝置中腐蝕之影響。藉由在微電子裝置結構之源極內形成腐蝕抑制特徵，微電子裝置結構之小區域中含有易受腐蝕之材料的腐蝕，且腐蝕之影響不會波及微電子裝置結構之其他區域。腐蝕抑制特徵將受腐蝕影響之區域與微電子裝置結構之其他區域隔開(例如，電隔離)。源極之材料的橋接器在微電子裝置結構之陣列區中耦接(例如，連接)源極之鄰近部分。亦揭示形成包含腐蝕抑制特徵及橋接器之微電子裝置結構之方法，正如包含腐蝕抑制特徵及橋接器之微電子裝置及電子系統。
下文描述提供諸如材料組成、形狀及大小之特定細節，以便提供本發明之實施例的充分描述。然而，一般熟習此項技術者將理解可在不採用此等特定細節的情況下實踐本發明之實施例。實際上，本發明之實施例可結合行業中採用之習知微電子裝置製造技術而實踐。另外，下文提供之描述未形成用於製造微電子裝置(例如，記憶體裝置、諸如3D NAND快閃記憶體裝置)之完整製程流程。下文描述之結構未形成完整微電子裝置。下文僅詳細地描述瞭解本發明之實施例所必需的彼等製程動作及結構。可藉由習知製造技術執行額外動作以自結構形成完整微電子裝置。
本文中呈現之圖式僅出於說明之目的，且並不意圖為任何特定材料、組件、結構、裝置或系統的實際視圖。預期圖式的形狀因(例如)製造技術及/或公差所致的變化。因此，本文中所描述之實施例不應解釋為限於如所說明之特定形狀或區，但包含由於例如製造造成的形狀偏差。舉例而言，經說明或描述為盒狀的區可具有粗略及/或非線性特徵，且經說明或描述為圓形的區可包含一些粗略及/或線性特徵。此外，所說明之銳角可圓化，且反之亦然。因此，圖中所說明之區在本質上係示意性的，且其形狀並不意欲說明區之精確形狀，且並不限制本申請專利範圍之範疇。圖式未必按比例。另外，圖之間共同之元件可保持相同數字名稱。
如本文所使用，「記憶體裝置」意謂且包含呈現(但不限於)記憶體功能性之微電子裝置。
如本文所使用，術語「豎直」、「縱向」、「水平」及「側向」參考結構之主要平面，且未必由地球之重力場界定。「水平」或「側向」方向為實質上平行於結構之主要平面的方向，而「豎直」或「縱向」方向為實質上垂直於結構之主要平面的方向。結構之主要平面係由與結構之其他表面相比具有相對較大面積的結構之表面界定。
如本文所使用，「豎直相鄰」或「縱向相鄰」特徵(例如，區、結構、裝置)意謂且包含經定位在豎直方向最接近彼此(例如，豎直最近)的特徵。另外，如本文所使用，「水平相鄰」或「側向相鄰」特徵(例如，區、結構、裝置)意謂且包含經定位在水平方向最接近彼此(例如，水平最近)的特徵。
如本文所使用，空間相對術語(諸如「在...下方」、「在下方」、「下部」、「底部」、「在上方」、「上部」、「頂部」、「前方」、「後面」、「左側」、「右側」及類似者)為易於描述可用於描述一個元件或特徵與如圖式中所說明之另一(些)元件或特徵的關係。除非另外說明，否則除圖式中所描繪之定向外，空間相對術語意欲涵蓋材料之不同定向。舉例而言，若在圖式中之材料經反轉，則描述為「低於其他元件或特徵」或「在其他元件或特徵下方」或「其他元件或特徵下方」或「在其他元件或特徵底部」的元件接著將「高於其他元件或特徵」或「在其他元件或特徵頂部」而定向。因此，術語「低於」可涵蓋高於及低於之定向兩者，此取決於使用術語之情況，其將為一般熟習此項技術者所顯而易見。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉)且本文中使用之空間相對描述詞相應地進行解譯。
如本文中所使用，除非上下文另外明確地指示，否則單數形式「一(a/an)」及「該」意欲亦包含複數形式。
如本文中所使用，「及/或」包含相關聯所列項目中之一或多者之任何及所有組合。
如本文所使用，術語「經組態」指至少一個結構及至少一個s設備中之一或多者以預定方式促進該結構及該設備中之一或多者之操作的大小、形狀、材料組成、定向及配置。
如本文所使用，片語「耦接至」指結構以操作方式彼此連接，諸如經由直接歐姆連接或經由間接連接(例如，藉助於另一結構)電連接。
如本文所使用，術語「實質上」參考給定參數、性質或條件，意謂且包含一般熟習此項技術者將在一定程度上理解給定參數、性質或條件符合一程度之差異(諸如在可接受的製造公差內)。藉助於實例，取決於實質上滿足的特定參數、屬性或條件，參數、屬性或條件可滿足至少百分之90.0、滿足至少百分之95.0、滿足至少百分之99.0、滿足至少百分之99.9，或滿足甚至百分之100.0。
如本文所使用，指代特定參數之數值的「約」或「大致」包含該數值，且一般熟習此項技術者應瞭解的自該數值的變化程度位於該特定參數之可接受公差內。舉例而言，指代一數值的「約」或「大致」可包含處於自該數值之百分之90.0至百分之110.0之範圍內的額外數值，諸如處於自該數值之百分之95.0至百分之105.0之範圍內、處於自該數值之百分之97.5至百分之102.5之範圍內、處於自該數值之百分之99.0至百分之101.0之範圍內、處於自該數值之百分之99.5至百分之100.5之範圍內，或處於自該數值之百分之99.9至百分之100.1之範圍內。
圖1A及圖1B分別為處於形成微電子裝置之初始處理階段的微電子裝置(例如，半導體裝置、諸如3D NAND快閃記憶體裝置之記憶體裝置)之微電子裝置結構100之非階梯區105的簡化俯視圖及簡化部分橫截面圖。非階梯區105位於根據本發明之實施例的微電子裝置結構100之陣列區110 (圖2A至圖2C)及階梯區115 (圖3A及圖3B)之外。非階梯區105可定位成接近階梯區115之邊緣，且遠離階梯區115之階梯結構。微電子裝置結構100可例如包括記憶體裝置(例如，多層3D NAND快閃記憶體裝置，諸如雙層3D NAND快閃記憶體裝置)之一部分。
微電子裝置結構100之非階梯區105包含具有交錯之介電材料125與氮化物材料130的層級120、縫隙135、源極140、柱145、胞元材料150、插塞材料155及腐蝕抑制特徵160。層級120形成堆疊結構165。在後續製程動作(例如，材料移除動作、替換閘極製程動作)期間，非階梯區105中的源極140之一或多種材料可在用導電材料170替換氮化物材料130從而形成具有豎直交錯之介電材料125與導電材料170的層級120' (參見圖7)期間易受腐蝕。源極140鄰近於基底材料(圖中未示) (例如，位於其上、與其豎直鄰近)，且具有交錯之介電材料125與氮化物材料130的層級120鄰近於源極140 (例如，位於其上、與其豎直鄰近)。源極140及層級120在x方向上延伸。縫隙135及柱145在z方向上延伸，其中胞元材料150圍繞柱145，且插塞材料155鄰近於柱145 (例如，位於其上)。層級120及源極140經定向為垂直於縫隙135及柱145。
源極140及縫隙135在圖1A之俯視圖中以組合說明，其中縫隙135疊置於源極140上方。腐蝕抑制特徵160部分可見於圖1A之視角。在圖1A中所說明之非階梯區105中，源極140之鄰近部分藉由縫隙135彼此隔開(例如，電隔離)。縫隙135在x及y方向上形成所謂的「T型」，且源極140之鄰近部分藉由縫隙135彼此隔開。在圖1A之視角中，縫隙135看起來係所謂「浮動」的，原因在於縫隙135看起來並非接觸(例如，連接至)源極140。然而，源極140之橋接器180 (圖2A)將源極140之鄰近部分彼此連接，如下文所論述。
縫隙135 (例如，溝槽、開口)豎直延伸(例如，在z方向上)穿過層級120，且可延伸至源極140中。縫隙135可能擾亂層級120之介電材料125與氮化物材料130的水平連續性。縫隙135可為高縱橫比開口，諸如具有處於自約10:1至約200:1之一範圍內的縱橫比。縫隙135之縱橫比可取決於微電子裝置結構100中之層級120之數目。僅借助於實例，微電子裝置結構100可具有大於或等於十個層級120、大於或等於二十五個層級120、大於或等於五十個層級120、大於或等於一百個層級120、大於或等於一百五十個層級120，或大於或等於兩百個層級120。縫隙135之上部分的臨界尺寸(CD)(例如，直徑)可大於縫隙135之下部分的CD。如圖1B中所說明，第一縫隙135A延伸穿過層級120且延伸至源極140，且第二縫隙135B延伸穿過層級120且延伸至源極140之上表面。延伸至源極140之縫隙135A可曝光源極140之一或多種材料，該等材料在後續處理動作期間易受腐蝕(例如，氧化)。雖然圖1B在非階梯區105中說明兩個縫隙135，但可存在兩個以上縫隙135。
源極140包含形成於基底材料上之一或多個導電材料。導電材料在微電子裝置結構100之形成期間所進行的替換閘極製程動作期間易受腐蝕(例如，氧化)。導電材料可包含但不限於多晶矽、矽化鎢、矽化鈷、矽化鎳、鎢、其他導電材料、其組合或易受腐蝕之其他導電材料。雖然圖1B將源極140說明為包含兩個豎直鄰近材料140A、140B，但可將單個材料或兩個以上材料用作源極140。雖然本發明之實施例將源極140描述為包括位於矽化鎢140A上之多晶矽140B，但源極140可包含在進行替換閘極製程動作時易受腐蝕之其他導電材料。在一些實施例中，源極140包含位於矽化鎢140A上之多晶矽140B。源極140之厚度可不同，此取決於含有微電子裝置結構100之微電子裝置的電流及電壓要求。
層級120之介電材料125可由至少一個電絕緣材料形成且包含該至少一個電絕緣材料，諸如介電氧化物材料(例如，氧化矽(SiO x)、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽玻璃、氟矽酸鹽玻璃、氧化鋁(AlO x)、氧化鉿(HfO x)、氧化鈮(NbO x)、氧化鈦(TiO x)、氧化鋯(ZrO x)、氧化鉭(TaO x)及氧化鎂(MgO x)中之一或多者)、至少一個介電氮化物材料(例如，氮化矽(SiN y))、至少一個介電氮氧化物材料(例如，氮氧化矽(SiO xN y))，及至少一個介電羧基氮化物材料(例如，羧基氮化矽(SiO xC zN y))中之一或多者。本文中包括「x」、「y」及「z」中之一或多者的化學式(例如SiO x、AlO x、HfO x、NbO x、TiO x、SiN y、SiO xN y、SiO xC zN y)表示含有一個元素之「x」個原子、另一元素之「y」個原子，及針對另一元素之每一原子的額外元素(若存在)之「z」個原子的平均比的材料(例如，Si、Al、Hf、Nb、Ti)。由於化學式表示相對原子比且並非嚴格的化學結構，因此介電材料125可包括一或多個化學計量化合物及/或一或多個非化學計量化合物，且「x」、「y」及「z」(若存在)之值可為整數或可為非整數。如本文所使用，術語「非化學計量化合物」意謂且包含具有不可表示為定義明確的自然數之比，且違反定比定律的元素成分之化合物。在一些實施例中，介電材料125由氧化矽(例如，SiO 2)形成且包含氧化矽。堆疊結構165之層級120中之每一者的介電材料125可各自為實質上平坦的，且可各自個別地展現所要厚度。
層級120之氮化物材料130可由介電氮化物材料形成，且包含介電氮化物材料，諸如SiN y(例如，Si 3N 4)。層級120之氮化物材料130相對於層級120之介電材料125可選擇性地蝕刻。如本文所使用，若材料展現至少大於另一材料之蝕刻速率約五倍的蝕刻速率(諸如約大十倍、約大二十倍或約大四十倍)，則材料相對於另一材料「可選擇性地蝕刻」。堆疊結構165之層級120中之每一者的氮化物材料130可各自為實質上平坦的，且可各自個別地展現所要厚度。可使用除介電氮化物材料之外的材料，只要所選擇介電材料相對於介電材料125展現所要蝕刻選擇性。
柱145、胞元材料150及插塞材料155可由不同材料形成且包含不同材料。柱145延伸穿過非階梯區105之層級120且延伸至源極140之上表面。柱145可視用以形成柱145之材料而定，在微電子裝置結構100中提供機械支撐(例如，結構支撐)或電氣耦接(例如，電連接)中之一或多者。在一些實施例中，柱145由導電材料形成。在其他實施例中，柱145由介電材料形成。在另外其他實施例中，柱145由通道材料形成。柱145接觸(例如，實體上接觸、電連接)源極140之上表面。柱145之導電材料可包含但不限於金屬(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe基及Ni基合金、Co基及Ni基合金、Fe基及Co基合金、Co基及Ni基及Fe基合金、Al基合金、Cu基合金、Mg基合金、Ti基合金、鋼、低碳鋼、不鏽鋼)、含有導電性金屬之材料(例如，導電性金屬氮化物、導電性金屬矽化物、導電性金屬碳化物、導電性金屬氧化物)、導電摻雜半導體材料(例如，導電摻雜Si、導電摻雜Ge、導電摻雜SiGe)中之一或多者。
胞元材料150存在於柱145之側壁上，介於柱145與層級120之間，且可為介電材料、導電材料等。胞元材料150可包含氧化物材料、儲存材料、隧道介電材料或通道材料中之一或多者，如此項技術中已知。胞元材料150實質上圍繞柱145中之每一者之側壁(例如，實質上水平地及豎直地涵蓋)。插塞材料155存在於柱145之上部分處(例如，柱145上方)，且可由導電材料形成。插塞材料155可電連接至微電子裝置結構100之其他導電材料。
腐蝕抑制特徵160存在於源極140中(例如，內)，且鄰近於微電子裝置結構100之非階梯區105中的縫隙135A中之一或多者。如圖1B中所展示，腐蝕抑制特徵160鄰近於(例如，側向鄰近於)延伸至源極140中之隙縫135A，但不鄰近於並非延伸至源極140中的隙縫135B。腐蝕抑制特徵160可實質上圍繞縫隙135A之下部分(例如，位於源極140 內的縫隙135A之部分)，且展現實質上對應於源極140之厚度的高度H。腐蝕抑制特徵160之上表面及下表面可因此與源極140之上表面及下表面大體上共面。腐蝕抑制特徵160經定位鄰近於(例如，側向鄰近於)縫隙135A中出現腐蝕之部分，諸如在縫隙135A之下部分處。腐蝕抑制特徵160可自源極140之上表面延伸至源極140之下表面。在未結合任何理論的情況下，腐蝕抑制特徵160將源極140中的材料之腐蝕175限定(例如，含有)至在不存在腐蝕抑制特徵160的情況下將出現的較小區域。腐蝕抑制特徵160由在用以移除層級120之氮化物材料130的替換閘極製程動作期間實質上未移除的介電材料形成，諸如介電氧化物材料。換言之，層級120之氮化物材料130相對於腐蝕抑制特徵160之材料及層級120之介電材料125可選擇性地蝕刻。在一些實施例中，腐蝕抑制特徵160由氧化矽形成，諸如二氧化矽。然而，亦可使用其他可選擇性地蝕刻之介電材料。
腐蝕抑制特徵160之尺寸可基於含有微電子裝置結構100之微電子裝置之電場及電壓要求進行選擇。腐蝕抑制特徵160之高度H可對應於源極140之厚度，且腐蝕抑制特徵160之寬度W可自約20 nm至約100 nm。僅借助於實例，微電子裝置之所要崩潰電壓可能影響腐蝕抑制特徵160之尺寸。非階梯區105、階梯區115及陣列區110中之一或多者中的腐蝕抑制特徵160中之每一者可展現相同大小或不同大小。
圖2A為處於初始處理階段的微電子裝置結構100之陣列區110的簡化俯視圖，且包含疊置於源極140上方的縫隙135。圖2B及圖2C分別為沿圖2A之A-A線及B-B線的處於初始處理階段的陣列區110之簡化部分橫截面視圖。在陣列區110中，具有交錯之介電材料125與氮化物材料130的層級120、縫隙135、源極140、柱145、胞元材料150、插塞材料155及腐蝕抑制特徵160如上文參看圖1A及圖1B所論述。微電子裝置結構100之陣列區110不同於非階梯區105及階梯區115，原因在於源極140之所謂的「橋接器」180將源極140之鄰近部分連接至彼此，如圖2A之視角所示。雖然源極140之鄰近部分在微電子裝置結構100之非階梯區105 (圖1A)中藉由腐蝕抑制特徵160彼此隔開，但陣列區110中的源極140之部分藉由橋接器180連接至(例如，電連接至)彼此。橋接器180使得電壓得以施加至陣列區110中之源極140。非階梯區105及階梯區115未施加電壓，使得在微電子裝置之此等區域中源極140之部分可諸如藉由腐蝕抑制特徵160彼此隔開。在陣列區110中無橋接器180的情況下，源極140之部分將實質上彼此且與微電子裝置之其他組件隔開。雖然在源極140中腐蝕抑制特徵160將源極140之一些部分彼此隔開，但源極140之其他部分藉由陣列區110中之橋接器180彼此連接。橋接器180因此起到繞過藉由腐蝕抑制特徵160隔開的源極140之部分的功能。鄰近橋接器180之間的所要間距可藉由源極140之電阻及微電子裝置之串電流要求判定。
如圖2B中所展示，腐蝕抑制特徵160存在於微電子裝置結構100之陣列區110中，鄰近於延伸至源極140中之兩個縫隙135A。腐蝕抑制特徵160實質上圍繞縫隙135A之下部分(例如，位於源極140中的縫隙135A之部分)且展現高度H。雖然圖2B中展示兩個縫隙135A，但可存在額外縫隙135A，其中腐蝕抑制特徵160鄰近於(例如，圍繞)縫隙135A。雖然圖2B將縫隙135A說明為延伸至源極140中相同量，但縫隙135A中之一或多者可延伸至源極140中不同距離。雖然為簡單起見未說明於圖2B中，但陣列區110亦包含接觸結構(圖中未示)，其位於柱145之下部分處且接近源極140，從而將電耦接(例如，電連接)提供至源極140。
如圖2C之視角中所示，當沿圖2A之B-B線觀看時，源極140並不包含腐蝕抑制特徵160。更確切些，源極140實質上相連，且未藉由腐蝕抑制特徵160分隔成區段。
圖3A及圖3B分別為處於初始處理階段的微電子裝置結構100之階梯區115的簡化俯視圖及簡化部分橫截面圖。在階梯區115中，具有交錯之介電材料125與氮化物材料130的層級120、縫隙135、源極140及腐蝕抑制特徵160如上文參看圖1A及圖1B所論述。階梯區115亦包含支撐件185，其可將機械支撐或電連接中之一或多者提供至微電子裝置結構100之階梯區115中的階梯結構(圖中未示)。階梯結構可定位於階梯區115之中心部分中，且不接近階梯區115之所說明邊緣。支撐件185可與源極140實體接觸或電接觸。階梯區115包含藉由層級120之邊緣界定的台階(例如，接觸區)(圖3A及圖3B之視角中未示)。接觸(圖中未示)可實體上接觸及電接觸階梯區115中之台階，以將電接入提供至微電子裝置結構100之源極140。
微電子裝置結構100之階梯區115不同於非階梯區105，原因在於階梯區115之縫隙135並不形成T型，如圖3A中所展示，其包含疊置於源極140上方之縫隙135。實情為，階梯區115之縫隙135大體上平行於彼此延展。微電子裝置結構100之階梯區115亦不同於陣列區110，原因在於不存在連接源極140之鄰近部分的橋接器180。如上文所論述，源極140之橋接器180僅存在於陣列區110中。
如圖3B中所展示，腐蝕抑制特徵160存在於微電子裝置結構100之階梯區115中，鄰近於延伸至源極140中之四個縫隙135A。腐蝕抑制特徵160實質上圍繞縫隙135A之下部分且展現高度H。雖然圖3B中展示四個縫隙135A，但可存在較小數目個縫隙135A或較大數目個縫隙135A，其中腐蝕抑制特徵160鄰近於縫隙135A。雖然圖3B將縫隙135A說明為延伸至源極140中相同量，但縫隙135A中之一或多者可延伸至源極140中不同距離。
為形成圖1A至圖3B中所示之微電子裝置結構100，源極140形成為鄰近於基底材料(圖中未示)(例如，位於其上)，且經圖案化以在最終形成腐蝕抑制特徵160的位置中形成開口(圖中未示)。開口至少部分延伸至源極140中。源極140可包含形成為鄰近於基底材料(例如，位於其上)之一或多個導電材料。源極140藉由習知技術形成及圖案化。腐蝕抑制特徵160之介電材料(例如，氧化物材料)可藉由習知技術形成於開口中，如圖4中所展示。腐蝕抑制特徵160之上表面及下表面與源極140之上表面及下表面大體上共面。腐蝕抑制特徵160形成於源極140之位置中，其接近最終將形成的縫隙135 (例如，135A)之位置。
交錯之介電材料125及氮化物材料130隨後藉由習知技術形成為鄰近於源極140 (例如，位於其上)，且經圖案化以形成額外開口(圖中未示)，其中柱145、胞元材料150及插塞材料155形成於非階梯區105及陣列區110中，且其中支撐件185形成於階梯區115中。階梯區115亦可包含介於鄰近支撐件185之間的填充材料190。為簡單起見，圖4包含組合於單個圖式中的非階梯區105、階梯區115及陣列區110，其中個別區藉由豎直虛線分開。層級120之圖案化、填充材料190之形成，及柱145、胞元材料150、插塞材料155及支撐件185之形成可藉由習知製程(例如，習知材料沈積製程、習知光刻製程、習知材料移除製程)及習知處理設備進行，此在本文中未詳細描述。
如圖5中所展示，縫隙135 (例如，135A、135B)藉由將層級120及填充材料190曝光至材料移除製程(例如，蝕刻程序)而形成於階梯區115、陣列區110及非階梯區105中，該材料移除製程移除非階梯區105及陣列區110中的交錯之介電材料125與氮化物材料130之部分及階梯區115中的填充材料190之部分。可使用習知蝕刻化學反應形成縫隙135。可選擇材料移除製程之蝕刻條件(例如，蝕刻化學反應、蝕刻時間)，以在未實質上移除其他經曝光材料的情況下移除層級120及填充材料190之所要部分。然而，源極140可取決於所使用之蝕刻條件而被移除，將縫隙135中之一或多者延伸至源極140之至少一部分中且形成一或多個縫隙135A。如上文所論述，腐蝕抑制特徵160定位於鄰近於縫隙135A之源極140中。材料移除製程可形成自最上部層120延伸至源極140之上表面的縫隙135，其中出現源極140之可選過度蝕刻且形成縫隙135A。源極140之一或多種材料的過度蝕刻可歸因於被曝露至蝕刻條件的微電子裝置結構100之材料之間的蝕刻選擇性之差而出現。
在形成縫隙135、135A之後，層級120之氮化物材料130可被移除(如圖6中所展示)從而形成空隙195，且被替換為導電材料170 (如圖7中所展示)從而形成具有豎直交錯之介電材料125與導電材料170的層級120'。堆疊結構165之層級120'之導電材料170可由至少一個導電材料形成且包含該至少一個導電材料，諸如金屬(例如，鎢(W)、鈦(Ti)、鉬(Mo)、鈮(Nb)、釩(V)、鉿(Hf)、鉭(Ta)、鉻(Cr)、鋯(Zr)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、銠(Rh)、銥(Ir)、鎳(Ni)、鈀(Pa)、鉑(Pt)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、鎂(Mg)基合金、Ti基合金、鋼、低碳鋼、不鏽鋼)、導電摻雜半導體材料(例如，導電摻雜多晶矽、導電摻雜鍺(Ge)、導電摻雜矽鍺(SiGe))、含有導電性金屬之材料(例如，導電性金屬氮化物、導電性金屬矽化物、導電性金屬碳化物、導電性金屬氧化物)，或其組合。在一些實施例中，導電材料170由鎢形成且包含鎢。縫隙135、135A亦可含有導電材料170，其自層級120'之上表面延伸至源極140之上表面且延伸至源極140中。導電材料170可最終自縫隙135、135A移除，且替換為介電材料。
可使用針對氮化物材料130選擇之材料移除製程(例如，替換閘極製程)，穿過縫隙135、135A進行移除氮化物材料130並在介於鄰近介電材料125之間的空隙195中形成導電材料170。替換閘極製程動作移除氮化物材料130，從而形成空隙195，而諸如介電材料125、柱145、胞元材料150、插塞材料155、支撐件185或填充材料190之其他經曝光材料實質上不受替換閘極製程動作之蝕刻條件影響。在替換閘極製程動作期間，支撐件185可在階梯區115中為堆疊結構165提供機械強度，而柱145在非階梯區105及陣列區110中為堆疊結構165提供機械強度。
取決於用作源極140之材料及用以移除氮化物材料130之蝕刻條件(例如，蝕刻化學反應、蝕刻時間)，階梯區115、陣列區110或非階梯區105中之一或多者中的源極140可易受腐蝕175。在一些實施例中，階梯區115、陣列區110及非階梯區105中可能出現源極140及支撐件185之腐蝕。在源極140內腐蝕175之長度可取決於材料至源極140中之過度蝕刻的長度而不同。僅借助於實例，若源極140包含多晶矽140B及矽化鎢140A，則替換閘極製程動作可包含濕式蝕刻製程動作，其中氮化物材料130曝光至基於磷之濕式蝕刻化學反應。基於磷之濕式蝕刻化學反應可使源極140之此等材料腐蝕(例如，氧化)，從而將縫隙135延伸至源極140A、140B之一或多種材料中。在腐蝕抑制特徵160鄰近於縫隙135A之下部分的情況下，在替換閘極製程動作期間出現的任何腐蝕175可包括於(例如，受限於)藉由腐蝕抑制特徵160之側壁界定的源極140之小區域內。由於縫隙135A由腐蝕抑制特徵160包圍，因此源極140之材料之腐蝕175不會擴散(例如，散佈)整個源極140。在微電子裝置之使用及操作期間，腐蝕175之任何非所要影響因此受限於藉由腐蝕抑制特徵160界定的源極140之區域。因此，可維持含有根據本發明之實施例之微電子裝置結構100的微電子裝置的性能性質。導電材料170可接著形成於縫隙135、135A中及先前藉由氮化物材料130佔據之位置中，從而形成層級120'之導電材料170，以及運用導電材料170填充空隙195。空隙195中之導電材料170可例如起到互連件之作用，以將源極140及連接至其上之額外組件(例如，導電互連件、導電佈線結構)電耦接(例如，電連接)至包括微電子裝置結構100之微電子裝置的其他組件(例如，位於堆疊結構165豎直上方之額外組件)。
可接著藉由習知技術進行額外處理動作，以形成包括微電子裝置結構100之微電子裝置。僅借助於實例，諸如接入線結構(例如，字線結構)、選擇線及資料線(例如，位元線)之導電結構可形成於堆疊結構165上方，且電耦接(例如，電連接)至源極140。類似於微電子裝置結構100之一或多個額外微電子裝置結構(圖中未示)可接著形成於微電子裝置結構100上方，以形成多層記憶體裝置，諸如雙層3D NAND快閃記憶體裝置。
可在不添加耗時且昂貴之製程動作，且不影響微電子裝置之整合性的情況下形成根據本發明之實施例的腐蝕抑制特徵160。由於腐蝕抑制特徵160易於在微電子裝置結構100之形成期間形成於源極140中，因此可在無廣泛製程變化的情況下形成根據本發明之實施例的微電子裝置結構100。舉例而言，已用於微電子裝置結構100之形成中的光阻劑材料(圖中未示)可用以將源極140圖案化，以形成其中最終形成腐蝕抑制特徵160的開口。因此，產生根據本發明之實施例的微電子裝置結構100存在極少額外費用。
此外，藉由減少腐蝕175對包括微電子裝置結構100之微電子裝置的影響(例如，隆起、電弧作用)，根據本發明之實施例形成的微電子裝置之產率可相對於其中不存在腐蝕抑制特徵160的習知微電子裝置之產率。舉例而言，藉由減少層級120'隆起的程度，可減少包括根據本發明之實施例之微電子裝置結構100的微電子裝置中的電弧作用。層級120'之經減少隆起亦減小用於將替換閘極製程動作替換為隨後進行之製程的蝕刻化學反應中的任何交叉污染。
因此，微電子裝置之實施例經揭示，且包括堆疊結構，該堆疊結構包括非階梯區、階梯區及陣列區。非階梯區、階梯區及陣列區中之每一者包括具有交錯之導電材料與介電材料的層級。一或多個柱位於該非階梯區中及該陣列區中，且一或多個支撐件位於該階梯區中。一導電材料位於該非階梯區、該階梯區及該陣列區中之每一者中，且豎直延伸至鄰近於該等層級之一源極中。該源極在該非階梯區、該階梯區及該陣列區中之每一者中鄰近於該源極中之該導電材料處包括腐蝕抑制特徵。
因此，在其他實施例中，微電子裝置經揭示且包括堆疊結構，該堆疊結構包括非階梯區、階梯區及陣列區。該非階梯區、該階梯區及該陣列區中之每一者包括具有交錯之導電材料與介電材料的層級。一源極鄰近於該堆疊結構，且在該源極內包括由腐蝕抑制特徵分開之部分。該源極在該陣列區中包括介於該源極之鄰近部分之間的橋接器。另一導電材料自該等層級之一上表面豎直延伸且延伸至該源極中。
因此，揭示一種形成微電子裝置之方法的實施例。該方法包括形成一源極，其中包括腐蝕抑制特徵。鄰近於該源極形成具有交錯之氮化物材料與介電材料之層級。形成一或多個縫隙且其自該等層級中之一最上層級延伸且延伸至該源極中。該等腐蝕抑制特徵鄰近於該源極中之該一或多個縫隙。經由該一或多個縫隙移除該等層級之該等氮化物材料以在該等層級之鄰近介電材料之間形成空隙。在該等空隙及該等縫隙中形成一導電材料。
圖8說明包括根據本發明之實施例之微電子裝置結構100的微電子裝置800之一部分(例如，記憶體裝置，諸如雙層3D NAND快閃記憶體裝置)的部分剖示透視圖。微電子裝置結構100可實質上類似於先前參看圖1至圖7描述之微電子裝置結構100。舉例而言，如圖8中所展示，微電子裝置結構100可包含：包括具有導電材料170與介電材料125之層級808的堆疊結構802、具有藉由層級808之邊緣界定之台階812的階梯結構810、導電連接至階梯結構810之台階812的導電接觸結構814、豎直位於堆疊結構802底層的源極140，及穿過堆疊結構802豎直延伸至源極140的導電柱結構824。堆疊結構802、層級808及源極140可分別實質上類似於先前參看圖1A至圖7描述之堆疊結構165、層級120及源極140。階梯結構802、台階812及導電接觸結構814可藉由習知技術形成。
如圖8中所展示，微電子裝置800可進一步包含彼此串聯豎直耦接的記憶體胞元832之串830、資料線834 (例如，位元線)、存取線836及選擇線838。記憶體胞元832之串830豎直延伸且與微電子裝置800之導電線及層級(例如，資料線834、源極140、堆疊結構802之層級808、存取線836、選擇線838)正交，且導電接觸結構814可將如所示之組件彼此電耦接(例如，將存取線836及選擇線838電耦接至微電子裝置800之堆疊結構802之層級808)。
繼續參看圖8，微電子裝置800亦可包含豎直定位於記憶體胞元832之串830下方的控制單元840 (例如，控制裝置)，其可包含串驅動器電路系統、通過閘、用於選擇閘極之電路系統、用於選擇導電線(例如，資料線834、存取線836、選擇線838、額外資料線、額外存取線、額外選擇線)之電路系統、用於放大信號之電路系統，及用於感測信號之電路系統中之一或多者。在一些實施例中，控制單元840至少部分(例如，實質上)安置於藉由記憶體胞元832之串830佔據之水平區域的水平邊界內(例如，在X方向上及在Y方向上)。控制單元840可例如電耦接至資料線834、源極140、存取線836及選擇線838。在一些實施例中，控制單元840包含CMOS(互補金屬-氧化物-半導體)電路系統。在此等實施例中，控制單元840可表徵為具有「陣列之下CMOS」(「CuA」)組態。
根據本發明之實施例的微電子裝置結構(例如，參看圖1至圖7所描述之微電子裝置結構100)及微電子裝置(例如，先前參看圖8所描述之微電子裝置800)可用於根據本發明之實施例的電子系統中。圖9為根據本發明之實施例的說明性電子系統900之方塊圖。電子系統900可包括例如電腦或電腦硬體組件、伺服器或其他網路連接硬體組件、蜂巢式電話、數位攝影機、個人數位助理(PDA)、攜帶型媒體(例如，音樂)播放器、具Wi-Fi或蜂巢式功能之平板電腦(諸如，iPad®或SURFACE®平板電腦)、電子書、導航裝置等。電子系統900包含至少一個記憶體裝置902。記憶體裝置902可包括例如本文中先前所描述的微電子裝置結構(例如，參看圖1至圖7所描述之微電子裝置結構100)及微電子裝置(例如，參看圖8所描述之微電子裝置800)中之一或多者的實施例。電子系統900可進一步包含至少一個電子信號處理器裝置904 (常被稱作「微處理器」)。電子信號處理器裝置904可視情況包含微電子裝置結構(例如，參看圖1至圖7所描述之微電子裝置結構100)及微電子裝置(例如，參看圖8所描述之微電子裝置800)中之一或多者的實施例。雖然在圖9中將記憶體裝置902及電子信號處理器裝置904描繪為兩(2)個分開的裝置，但在額外實施例中，具有記憶體裝置902及電子信號處理器裝置904之功能性的單個(例如，僅一個)記憶體/處理器裝置包含於電子系統900中。在此等實施例中，記憶體/處理器裝置可包含本文中先前所描述的微電子裝置結構(例如，參看圖1至圖7所描述之微電子裝置結構100)及微電子裝置(例如，參看圖8所描述之微電子裝置800)中之一或多者。電子系統900可進一步包含用於藉由使用者將資訊輸入至電子系統900中之一或多個輸入裝置906，諸如滑鼠或其他指標裝置、鍵盤、觸控板、按鈕或控制面板。電子系統900可進一步包含用於將資訊(例如，視覺或音訊輸出)輸出至使用者之一或多個輸出裝置908，諸如監視器、顯示器、印表機、音訊輸出插口、揚聲器等。在一些實施例中，輸入裝置906及輸出裝置908可包括單個觸控式螢幕裝置，該觸控式螢幕裝置既可用以將資訊輸入至電子系統900，亦可用以將視覺資訊輸出至使用者。輸入裝置906及輸出裝置908可與記憶體裝置902及電子信號處理器裝置904中之一或多者電通信。
因此，電子系統之實施例經揭示且包括輸入裝置、輸出裝置、可操作地耦接至輸入裝置及輸出裝置之處理器裝置，及可操作地耦接至處理器裝置之記憶體裝置。該記憶體裝置包括至少一個微電子裝置，其包括一堆疊結構，該堆疊結構在一非階梯區、一階梯區及一陣列區中包括具有交錯之導電材料及介電材料的層級。一源極鄰近於該堆疊結構，且包括由腐蝕抑制特徵分開之部分。該源極及該等腐蝕抑制特徵之一上表面大體上彼此共面。另一導電材料自該等層級之一上表面豎直延伸且延伸至該源極中。
本發明之額外非限制性實例實施例在下文進行闡述。
實施例1。一種微電子裝置，其包括：一堆疊結構，其包括一非階梯區、一階梯區及一陣列區，該非階梯區、該階梯區及該陣列區中之每一者包括具有交錯之導電材料與介電材料的層級；一或多個柱，其位於該非階梯區及該陣列區中；一或多個支撐件，其位於該階梯區中；及一導電材料，其位於該非階梯區、該階梯區及該陣列區中之每一者中且豎直延伸至鄰近於該等層級之一源極，該源極包括腐蝕抑制特徵，其位於該非階梯區、該階梯區及該陣列區中之每一者中，且鄰近於該源極中之該導電材料。
實施例2。如實施例1之微電子裝置，其中該源極包括鄰近於一基底材料之矽化鎢及鄰近於該矽化鎢之多晶矽。
實施例3。如實施例1或實施例2之微電子裝置，其中該導電材料自該等層級之一上表面豎直延伸且延伸至該源極之一上部分。
實施例4。如實施例1或實施例2之微電子裝置，其中該導電材料自該等層級之一上表面豎直延伸且延伸至該源極之一下部分。
實施例5。如實施例1至4中任一項之微電子裝置，其中該等腐蝕抑制特徵包括一介電材料。
實施例6。如實施例1至5中任一項之微電子裝置，其中該等腐蝕抑制特徵包括一氧化矽材料。
實施例7。如實施例1至6中任一項之微電子裝置，其中該等腐蝕抑制特徵在該源極中側向圍繞該導電材料。
實施例8。如實施例1至7中任一項之微電子裝置，其中該等腐蝕抑制特徵之一高度與該源極之一厚度實質上相同。
實施例9。如實施例1至8中任一項之微電子裝置，其中該源極及該等柱在該階梯區及該非階梯區中電連接。
實施例10。如實施例1至9中任一項之微電子裝置，其中該源極在該陣列區中之鄰近部分藉由橋接器電連接。
實施例11。如實施例1至10中任一項之微電子裝置，其中該源極在該非階梯區中之鄰近部分彼此電隔離。
實施例12。一種微電子裝置，其包括：一堆疊結構，其包括一非階梯區、一階梯區及一陣列區，該非階梯區、該階梯區及該陣列區中之每一者包括具有交錯之導電材料與介電材料的層級；一源極，其鄰近於該堆疊結構且在該源極內包括由腐蝕抑制特徵分開之部分，該源極在該陣列區中包括介於該源極之鄰近部分之間的橋接器；及另一導電材料，其自該等層級之一上表面豎直延伸且延伸至該源極中。
實施例13。如實施例12之微電子裝置，其中僅該陣列區包括介於該源極之鄰近部分之間的該等橋接器。
實施例14。如實施例12或實施例13之微電子裝置，其中該等腐蝕抑制特徵在該源極內側向鄰近於該另一導電材料。
實施例15。如實施例12至14中任一項之微電子裝置，其中該等腐蝕抑制特徵經組態以將該源極之部分與該非階梯區及該階梯區電隔離。
實施例16。一種電子系統，包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦接至該處理器裝置且包括至少一個微電子裝置，該記憶體裝置包括：一堆疊結構，其在一非階梯區、一階梯區及一陣列區中包括具有交錯之導電材料與介電材料之層級；一源極，其鄰近於該堆疊結構且包括由腐蝕抑制特徵分開之部分，該源極及該等腐蝕抑制特徵之一上表面大體上彼此共面；及另一導電材料，其自該等層級之一上表面豎直延伸且延伸至該源極中。
實施例17。一種形成一微電子裝置之方法，該方法包括：形成一源極，在該源極中包括腐蝕抑制特徵；鄰近於該源極形成具有交錯之氮化物材料與介電材料之層級；形成自該等層級中之一最上層級延伸且延伸至該源極中的一或多個縫隙，該等腐蝕抑制特徵鄰近於該源極中之該一或多個縫隙；經由該一或多個縫隙移除該等層級之該等氮化物材料以在該等層級之鄰近介電材料之間形成空隙；及在該等空隙及該等縫隙中形成一導電材料。
實施例18。如實施例17之方法，其中形成其中包括腐蝕抑制特徵之一源極包括將該源極圖案化且在該源極之部分之間的開口中形成一介電材料。
實施例19。如實施例17或實施例18之方法，其中形成自該等層級中之一最上層級延伸且延伸至該源極中的一或多個縫隙包括形成延伸至該源極之一下部分中的該一或多個縫隙。
實施例20。如實施例17或實施例18之方法，其中形成自該等層級中之一最上層級延伸且延伸至該源極中的一或多個縫隙包括形成延伸至該源極之一上部分中的該一或多個縫隙。
實施例21。如實施例1至20中任一項之方法，其中形成自該等層級中之一最上層級延伸且延伸至該源極中的一或多個縫隙包括在該微電子裝置之一非階梯區、一階梯區或一陣列區中之一或多者中形成該一或多個縫隙。
實施例22。如實施例1至21中任一項之方法，其中形成自該等層級中之一最上層級延伸且延伸至該源極中的一或多個縫隙包括形成該一或多個縫隙，使得在該一或多個縫隙之一上部分處包括一較寬直徑且在該一或多個縫隙之一下部分處包括一較窄直徑。
實施例23。如實施例1至22中任一項之方法，其中形成自該等層級中之一最上層級延伸且延伸至該源極中的一或多個縫隙包括在該源極中形成側向鄰近於該等腐蝕抑制特徵的該一或多個縫隙之一部分。
實施例24。如實施例1至23中任一項之方法，其中經由該一或多個縫隙移除該等層級之該等氮化物材料包括使該一或多個縫隙進一步延伸至該源極中。
實施例25。如實施例1至24中任一項之方法，其中在該等空隙及該等縫隙中形成一導電材料包括形成在該源極中藉由該等腐蝕抑制特徵包圍的該導電材料。
雖然本發明易受各種修改及替代形式之影響，但在圖式中以舉例方式展示了特定實施例，且已在本文中對其進行詳細描述。然而，本發明不限於所揭示之特定形式。更確切而言，本發明將涵蓋屬於如由以下所附申請專利範圍及其合法等效物所定義的本發明之範疇內之所有修改、等效物及替代物。
100:微電子裝置結構 105:非階梯區 110:陣列區 115:階梯區 120:層級 120':層級 125:介電材料 130:氮化物材料 135:縫隙 135A:第一縫隙 135B:第二縫隙 140:源極 140A:矽化鎢/源極 140B:多晶矽/源極 145:柱 150:胞元材料 155:插塞材料 160:腐蝕抑制特徵 165:堆疊結構 170:導電材料 175:腐蝕 180:橋接器 185:支撐件 190:填充材料 195:空隙 800:微電子裝置 802:堆疊結構 808:層級 810:階梯結構 812:台階 814:導電接觸結構 824:導電柱結構 830:串 832:記憶體胞元 834:資料線 836:存取線 838:選擇線 840:控制單元 900:電子系統 902:記憶體裝置 904:電子信號處理器裝置 906:輸入裝置 908:輸出裝置 W:寬度 H:高度
圖1A為根據本發明之實施例的微電子裝置結構之非階梯區之簡化部分俯視圖，且處於微電子裝置結構之處理的初始階段，且圖1B為圖1A之微電子裝置結構之簡化部分橫截面圖；
圖2A為根據本發明之實施例的微電子裝置結構之陣列區之簡化部分俯視圖，且處於微電子裝置結構之處理的初始階段，圖2B為沿圖2A之微電子裝置結構之線A-A的簡化部分橫截面圖，且圖2C為沿圖2A之微電子裝置結構之線B-B的簡化部分橫截面圖；
圖3A為根據本發明之實施例的微電子裝置結構之非階梯區之簡化部分俯視圖，且處於微電子裝置結構之處理的初始階段，且圖3B為圖3A之微電子裝置結構之簡化部分橫截面圖；
圖4至圖7說明形成根據本發明之實施例之微電子裝置結構的程序；
圖8為包含根據本發明之實施例之微電子裝置結構的微電子裝置之部分剖示透視圖；及
圖9為說明包含根據本發明之實施例之微電子裝置結構的電子系統之示意性方塊圖。
100:微電子裝置結構
105:非階梯區
110:陣列區
115:階梯區
120:層級
125:介電材料
130:氮化物材料
140:源極
140A:矽化鎢/源極
140B:多晶矽/源極
145:柱
150:胞元材料
155:插塞材料
160:腐蝕抑制特徵
185:支撐件
190:填充材料

Claims (20)

  1. 一種微電子裝置，其包括： 一堆疊結構，其包括一非階梯區、一階梯區及一陣列區，該非階梯區包括腐蝕抑制特徵； 一源極，其鄰近於該堆疊結構，該源極包括由該等腐蝕抑制特徵分開之部分及包括在該陣列區中介於該源極之鄰近部分之間的橋接器；及 一導電材料，其豎直延伸至該源極中。
  2. 如請求項1之微電子裝置，其中在該非階梯區中之該導電材料在橫截面展現一T型。
  3. 如請求項1或2之微電子裝置，其中該導電材料之一部分在該非階梯區之柱、胞元材料、及插塞材料的一或多者之上方或下方豎直延伸。
  4. 一種微電子裝置，其包括： 一堆疊結構，其包括一非階梯區、一階梯區及一陣列區； 一源極，其鄰近於該堆疊結構及包括由在該源極內之腐蝕抑制特徵分開之部分，該源極包括在該陣列區中之該源極之鄰近部分之間的橋接器，該等橋接器將該源極之部分彼此電連接；及 一導電材料，其豎直延伸至該源極中。
  5. 如請求項4之微電子裝置，其中該導電材料包括一上部分，其具有大於一下部分之一之臨界尺寸的一臨界尺寸。
  6. 如請求項4之微電子裝置，其中該等腐蝕抑制特徵之一寬度係自約20 nm至約100 nm。
  7. 如請求項4之微電子裝置，其中該等腐蝕抑制特徵在該陣列區、該階梯區、及該非階梯區之一或多者內。
  8. 如請求項4至7中任一項之微電子裝置，其中該等腐蝕抑制特徵在該陣列區，該階梯區，及該非階梯區之至少兩者內，及該等腐蝕抑制特徵之一或多者在該等至少兩個區之每一者中為相同大小。
  9. 如請求項4至7中任一項之微電子裝置，其中該等腐蝕抑制特徵在該陣列區，該階梯區，及該非階梯區之至少兩者內，及一各別區之該等腐蝕抑制特徵之一或多者相較於另一各別區之該等腐蝕抑制特徵之一或多者在大小上不同。
  10. 如請求項4至7中任一項之微電子裝置，其中該等腐蝕抑制特徵在至少一方向上在該源極內相連。
  11. 如請求項4至7中任一項之微電子裝置，其中該陣列區之該等腐蝕抑制特徵在至少一方向上不相連。
  12. 如請求項4至7中任一項之微電子裝置，其中該源極包括兩個或多個導電材料。
  13. 一種微電子裝置，其包括： 一堆疊結構，其包括一非階梯區、一階梯區及一陣列區； 一源極，其包在該源極內及豎直鄰近該堆疊結構之腐蝕抑制特徵；及一導電材料，其豎直延伸穿過該堆疊結構及接觸該源極。
  14. 如請求項13之微電子裝置，其中該等腐蝕抑制特徵包括一介電材料，其大體上與該源極之上部及下部水平表面共面。
  15. 如請求項13之微電子裝置，其中該導電材料之一部分係直接鄰近該陣列區中之該源極之部分且在該陣列區中之該源極之該等部分內。
  16. 如請求項13至15中任一項之微電子裝置，其中該源極進一步包括橋接器，其電連接在該陣列區中之該源極之部分至在該陣列區中之該源極之其他部分。
  17. 如請求項13至15中任一項之微電子裝置，其中在該階梯區中之該等腐蝕抑制特徵包括在至少一方向上在該源極內大體上相連之一材料。
  18. 如請求項13至15中任一項之微電子裝置，其進一步包括在該階梯區內之支撐件。
  19. 如請求項18之微電子裝置，其中該等支撐件包括延伸穿過該堆疊結構之一第一部分及至少部分延伸至該源極之一第二部分。
  20. 如請求項19之微電子裝置，其中該等支撐件之該第二部分在鄰近於該等腐蝕抑制特徵之該源極材料之一區域內。
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