KR20220123460A

KR20220123460A - 이중 기공 디바이스들을 제조하기 위한 방법들

Info

Publication number: KR20220123460A
Application number: KR1020227027242A
Authority: KR
Inventors: 마크 제이. 샐리; 키넌 나바르 우즈; 조셉 알. 존슨; 바스카르 요티 부얀; 윌리엄 제이. 듀랜드; 마이클 추지크; 라가브 스리니바산; 로저 쿠온
Original assignee: 어플라이드 머티어리얼스, 인코포레이티드
Priority date: 2020-01-09
Filing date: 2020-12-04
Publication date: 2022-09-06
Also published as: US20210215664A1; US11536708B2; WO2021141701A1; JP2023509763A; EP4087680A1; TW202146656A; CN115243791A

Abstract

본 개시내용의 실시예들은 이중 기공 센서들 및 이러한 이중 기공 센서들의 제조 방법들을 제공한다. 이 방법은 2개의 실리콘 층들 및 2개의 멤브레인 층들을 포함하는 막 스택을 형성하는 단계, 다음에 이들 층들을 통해 연장되고 2개의 저장소들 및 2개의 나노기공들을 갖는 채널을 생성하도록 막 스택을 에칭하는 단계를 포함한다. 이 방법은 또한 저장소들 및 나노기공들의 내부면들 상에 산화물 층을 증착하는 단계, 산화물 층 상에 유전체 층을 증착하는 단계, 및 스택의 일부를 통해 연장되는 금속 콘택을 형성하는 단계를 포함한다. 이 방법은 웰들을 형성하도록 유전체 층을 에칭하는 단계, 저장소들의 내부면들 상에 증착된 보호 산화물 층을 드러내도록 제1 실리콘 층을 에칭하는 단계, 및 저장소들 및 나노기공들의 내부면들 상에 증착된 보호 산화물 층을 에칭하는 단계를 더 포함한다.

Description

이중 기공 디바이스들을 제조하기 위한 방법들

[0001] 본원의 실시예들은 고체 상태 나노기공 센서들(solid-state nanopore sensors)과 함께 사용되는 유동 셀들(flow cells) 및 그러한 유동 셀들을 제조하는 방법들에 관한 것이다.

[0002] 고체 상태 나노기공 센서들은 저비용이고 용이하게 이송 가능한 급속 프로세싱 바이오폴리머(biopolymer), 예를 들어 DNA 또는 RNA 시퀀싱 기술로서 부상하고 있다. 바이오폴리머 스트랜드(biopolymer strand)의 고체 상태 나노기공 시퀀싱은 전형적으로 약 100㎚의 직경을 각각 갖는 하나 이상의 나노스케일 크기의 개구들(예를 들어, 나노기공)을 통해 바이오폴리머 스트랜드를 이동시키는 것을 포함한다. 단일 기공 센서에서, 나노기공은 2개의 전도성 유체 저장소들을 분리하는 멤브레인 층(membrane layer)을 통해 배치된다. 시퀀싱될 바이오폴리머 스트랜드, 예를 들어 특징적으로 음으로 하전된 DNA 또는 RNA 스트랜드는 2개의 전도성 유체 저장소들 중 하나에 도입된 후에, 그 사이에 전위를 제공함으로써 나노기공을 통해 흡인된다. 바이오폴리머 스트랜드가 나노기공을 통해 이동할 때, 바이오폴리머 스트랜드의 상이한 모노머 단위들(monomer units), 예를 들어 DNA 또는 RNA 스트랜드의 단백질 염기들은 상이한 백분율의 나노기공을 폐색하여 나노기공을 통한 이온 전류 흐름을 변화시킨다. 생성된 전류 신호 패턴은 DNA 또는 RNA 스트랜드의 단백질들의 시퀀스와 같은 바이오폴리머 스트랜드의 모노머 단위들의 시퀀스를 결정하는 데 사용될 수 있다. 일반적으로, 단일 기공 센서들은 생성된 전류 신호 패턴에 있어서의 신호 대 잡음비를 최적화하기 위해 2개의 저장소들 사이에 충분한 전위를 여전히 제공하면서, 나노기공을 통한 바이오폴리머 스트랜드의 이동 속도를 늦추기 위한 메커니즘이 결여되어 있다.

[0003] 유익하게는, 이중 기공 센서들은 이들의 2개의 나노기공들에서 바이오폴리머 스트랜드를 공동-포획함으로써 바이오폴리머 스트랜드의 이동 속도를 제어하기 위한 메커니즘을 제공한다. 전형적인 이중 기공 센서는 벽에 의해 나란히 분리된 2개의 유체 저장소들, 공통 유체 챔버(common fluid chamber), 및 유체 저장소들 각각으로부터 공통 유체 챔버를 분리하는 멤브레인을 특징으로 하며, 멤브레인 층에는 2개의 나노기공들이 관통 배치되어 있다. 시퀀싱될 바이오폴리머 스트랜드는 제1 유체 저장소로부터 공통 챔버로, 그리고 공통 챔버로부터 제2 나노기공을 통해 제2 유체 저장소로 이동한다. 바람직하게는, 2개의 나노기공들이 바이오폴리머 스트랜드의 공동-포획을 허용하기에 충분히 서로 근접하게 위치결정된다. 바이오폴리머 스트랜드가 나노기공들 둘 모두에 의해 공동-포획될 때, 나노기공들 각각에 걸쳐 경쟁 전위들이 인가되어, 바이오폴리머 스트랜드의 대향 단부들이 반대 이동 방향으로 끌어당겨지는 "줄다리기(tug-of-war)"를 생성한다. 유익하게는, 경쟁 전위들 사이의 차이는 나노기공들을 통한 바이오폴리머 스트랜드의 이동 속도를 제어하고, 따라서 그로부터 생성되는 전기 신호 전류 신호 패턴 또는 패턴들의 해상도를 제어하도록 조정될 수 있다.

[0004] 이중 기공 센서들을 위한 알려진 제조 방법들은 일반적으로 비교적 작은 스케일이며, 따라서 이중 기공 센서들을 공공 시장으로 이동시키는 데 필요한 비용 요건들, 대량 제조, 품질 및 반복성과 양립할 수 없다. 또한, 알려진 제조 방법들은 일반적으로 2개의 나노기공들 사이의 최소 간격을 약 500㎚로 제한하고, 그에 따라 이는 그로부터 형성된 이중 기공 센서들이 비교적 짧은 바이오폴리머 스트랜드들을 시퀀싱하는 능력을 제한한다.

[0005] 따라서, 개선된 이중 기공 센서들 및 이의 형성 방법들에 대한 요구가 있다.

[0006] 본 개시내용의 실시예들은 DNA, RNA 및/또는 다른 바이오폴리머들과 같은 바이오분자 시퀀싱에 사용될 수 있는 고체 상태의 수직으로 정렬된 이중 기공 센서들뿐만 아니라, 이러한 이중 기공 센서들을 제조하는 방법들을 제공한다.

[0007] 하나 이상의 실시예들에서, 이중 기공 센서를 형성하는 방법이 제공되며, 이 방법은, 막 스택(film stack)을 형성하는 단계―막 스택은, 제1 실리콘 층(silicon layer), 제1 실리콘 층 상에 배치된 제1 멤브레인 층, 제1 멤브레인 층 상에 배치된 제2 실리콘 층, 및 제2 실리콘 층 상에 배치된 제2 멤브레인 층을 포함함―, 및 다음에 제1 실리콘 층 내의 제1 저장소, 제1 멤브레인 층 내의 제1 나노기공, 제2 실리콘 층 내의 제2 저장소, 제2 멤브레인 층 내의 제2 나노기공, 및 제1 저장소 및 제2 저장소 그리고 제1 나노기공 및 제2 나노기공과 유체 연통하는 채널(channel)을 생성하도록 막 스택을 에칭하는 단계를 포함한다. 이 방법은 또한, 제2 멤브레인 층, 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 보호 산화물 층을 증착하는 단계, 제2 멤브레인 층 상에 배치된 보호 산화물 층 상에 유전체 층을 증착하고 제2 나노기공을 덮는 단계, 및 유전체 층, 보호 산화물 층 및 제2 멤브레인 층을 관통하여 그리고 적어도 부분적으로 제2 실리콘 층 내로 연장되는 금속 콘택(contact)을 형성하는 단계를 포함한다. 이 방법은, 제2 나노기공 위에 웰을 형성하도록 유전체 층의 적어도 일부를 에칭하는 단계, 제1 저장소의 내부면들 상에 증착된 보호 산화물 층의 적어도 일부를 드러내도록 제1 실리콘 층의 적어도 일부를 에칭하는 단계, 및 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 증착된 보호 산화물 층을 에칭하는 단계를 더 포함한다.

[0008] 다른 실시예들에서, 이중 기공 센서를 형성하는 방법이 제공되며, 이 방법은 막 스택을 형성하는 단계를 포함하고, 막 스택은, 제1 실리콘 층, 제1 실리콘 층 상에 배치된 제1 멤브레인 층, 제1 멤브레인 층 상에 배치된 제2 실리콘 층, 제2 실리콘 층 상에 배치된 제2 멤브레인 층, 제1 실리콘 층 내의 제1 저장소, 제1 멤브레인 층 내의 제1 나노기공, 제2 실리콘 층 내의 제2 저장소, 제2 멤브레인 층 내의 제2 나노기공, 및 제1 저장소 및 제2 저장소 그리고 제1 나노기공 및 제2 나노기공과 유체 연통하는 채널을 포함한다. 이 방법은 또한, 제2 멤브레인 층, 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 보호 산화물 층을 증착하는 단계, 제2 멤브레인 층 상에 배치된 보호 산화물 층 상에 유전체 층을 증착하고 제2 나노기공을 덮는 단계, 및 유전체 층, 보호 산화물 층 및 제2 멤브레인 층을 관통하여 그리고 적어도 부분적으로 제2 실리콘 층 내로 연장되는 금속 콘택을 형성하는 단계를 포함한다. 이 방법은, 제2 나노기공 위에 웰을 형성하도록 유전체 층의 적어도 일부를 에칭하는 단계, 제1 저장소의 내부면들 상에 증착된 보호 산화물 층의 적어도 일부를 드러내도록 제1 실리콘 층의 적어도 일부를 에칭하는 단계, 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 증착된 보호 산화물 층을 에칭하는 단계, 및 적어도 제1 나노기공 및 제2 나노기공의 내부면들 상에 스페이서 층을 증착하는 단계를 더 포함한다.

[0009] 일부 실시예들에서, 이중 기공 센서가 제공되며, 이중 기공 센서는 막 스택을 포함하고, 이 막 스택은, 제1 실리콘 층, 제1 실리콘 층 상에 배치된 제1 멤브레인 층, 제1 멤브레인 층 상에 배치된 제2 실리콘 층, 제2 실리콘 층 상에 배치된 제2 멤브레인 층, 제1 실리콘 층 내의 제1 저장소, 제1 멤브레인 층 내의 제1 나노기공, 제2 실리콘 층 내의 제2 저장소, 제2 멤브레인 층 내의 제2 나노기공, 및 제1 저장소 및 제2 저장소 그리고 제1 나노기공 및 제2 나노기공과 유체 연통하는 채널을 포함하며, 제1 나노기공 및 제2 나노기공 각각은 약 1㎚ 내지 약 50㎚의 직경을 갖는다. 이중 기공 센서는 또한, 제2 멤브레인 층 위에 배치된 유전체 층에 형성된 웰, 및 유전체 층, 제2 멤브레인 층을 관통하여 그리고 제2 실리콘 층 내로 연장되는 금속 콘택을 포함한다.

[0010] 본 개시내용의 상기에 기재된 특징들이 상세하게 이해될 수 있는 방식으로, 상기에서 간략하게 요약된 본 개시내용의 보다 특정한 설명이 실시예들을 참조하여 이루어질 수 있으며, 이 실시예들의 일부가 첨부된 도면들에 도시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 전형적인 실시예들만을 도시한 것이며, 따라서 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 하며, 이는 본 개시내용이 다른 동등하게 효과적인 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1a 내지 도 1d는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 막 스택을 형성하는 상이한 단계들 동안의 워크피스(workpiece)의 개략적인 단면도들을 도시한다.
[0012] 도 2는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 프로세스에 의해 형성된 채널을 갖는 막 스택을 포함하는 워크피스의 개략적인 단면도를 도시한다.
[0013] 도 3은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 프로세스에 의해 형성된 채널을 갖는 막 스택을 포함하는 워크피스의 개략적인 단면도를 도시한다.
[0014] 도 4a는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 프로세스에 의해 형성된 채널을 갖는 막 스택을 포함하는 워크피스의 개략적인 단면도를 도시한다.
[0015] 도 4b는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 도 4a에 도시된 워크피스의 개략적인 평면도를 도시한다.
[0016] 도 5는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 증착 프로세스에 노출된 후의 도 4a에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0017] 도 6은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 증착 프로세스에 노출된 후의 도 5에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0018] 도 7은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 에칭 프로세스에 노출된 후의 도 6에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0019] 도 8은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 금속 증착 프로세스에 노출된 후의 도 7에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0020] 도 9는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 에칭 프로세스에 노출된 후의 도 8에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0021] 도 10a는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 에칭 프로세스에 노출된 후의 도 9에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0022] 도 10b는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 도 10a에 도시된 워크피스의 개략적인 평면도를 도시한다.
[0023] 도 11은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 에칭 프로세스에 노출된 후의 도 10a에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0024] 도 12a는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 에칭 프로세스에 노출된 후의 도 11a에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0025] 도 12b는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 도 12a에 도시된 워크피스의 개략적인 평면도를 도시한다.
[0026] 도 13은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 증착 프로세스에 노출된 후의 도 12a에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0027] 도 14a는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 에칭 프로세스에 노출된 후의 도 13에 도시된 워크피스의 개략적인 단면도를 도시한다.
[0028] 도 14b는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 도 14a에 도시된 워크피스의 개략적인 평면도를 도시한다.
[0029] 도 15는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 이중 기공 센서의 개략적인 단면도를 도시한다.
[0030] 이해를 용이하게 하기 위해, 가능한 경우, 동일한 참조 번호들이 도면들에 공통적인 동일한 요소들을 지정하는 데 사용되었다. 하나 이상의 실시예들의 요소들 및 특징들은 다른 실시예들에 유익하게 통합될 수 있는 것으로 고려된다.

[0031] 본 개시내용의 실시예들은 바이오폴리머 시퀀싱에 사용될 수 있는 고체 상태 이중 기공 센서들, 및 이의 제조 방법들을 제공한다. 일반적으로, 본원에서 설명 및 논의된 이중 기공 센서들은 증착, 리소그래피(lithography) 및 에칭을 위한 다수의 프로세스들의 조합들을 포함하는 전자기기 제조 기술들에 의해 형성된다. 이중 기공 센서들은 적어도 2개의 유체 저장소들을 포함하며, 적어도 2개의 유체 저장소들은 유체 저장소들이 서로 수직으로 정렬되도록 하나가 다른 하나에 놓이는 식으로 배치된다.

[0032] 도 1a 내지 도 1d는 하나 이상의 실시예들에 따른, 막 스택(112)을 형성하는 상이한 단계들 동안의 워크피스(100)의 개략적인 단면도들을 도시한다. 막 스택(112)은 본원에서 설명 및 논의된 바와 같이 이중 기공 센서들을 형성하기 위한 시작 구조체이다. 막 스택(112)은 도 1d에 도시된 바와 같이 서로의 상부에 배치된 2개 이상의 실리콘 층들(104, 108) 및 2개 이상의 멤브레인 층들(106, 110)을 포함한다. 하나 이상의 실시예들에서, 제1 실리콘 층(104)이 기판 또는 웨이퍼이고(도 1a), 제1 실리콘 층(104) 상에 제1 멤브레인 층(106)이 증착되거나, 성장되거나, 아니면 배치되고(도 1b), 제1 멤브레인 층(106) 상에 제2 실리콘 층(108)이 증착되거나, 성장되거나, 아니면 배치되며(도 1c), 제2 실리콘 층(108) 상에 제2 멤브레인 층(110)이 증착되거나, 성장되거나, 아니면 배치된다(도 1d).

[0033] 실리콘 층들(104, 108) 각각은 독립적으로 하나 이상의 실리콘-함유 재료들이거나 이를 포함할 수 있다. 전형적으로, 실리콘 층들(104, 108) 각각은 독립적으로 비정질 실리콘(α-Si) 또는 이의 도펀트 변형물들(dopant variations)이거나 이를 포함할 수 있다. 실리콘 층들(104, 108) 각각은 하나 이상의 증착 또는 코팅 프로세스들, 예컨대 하나 이상의 증기 증착 프로세스, 하나 이상의 스핀-온 코팅들(spin-on coatings), 또는 다른 기술들에 의해 독립적으로 증착되거나 다른 방식으로 형성될 수 있다. 예시적인 기상 증착 프로세스들은 화학 기상 증착(CVD) 또는 플라즈마 강화 CVD(PE-CVD)이거나 이를 포함할 수 있다. 하나 이상의 예들에서, 제1 실리콘 층(104)은 제2 실리콘 층(108)과 동일한 두께 또는 더 큰 두께를 가질 수 있다.

[0034] 하나 이상의 실시예들에서, 실리콘 층(104)은 본원에서 설명 및 논의된 이중 기공 센서들을 형성하는 데 유용한 임의의 유형의 기판일 수 있는 기판이거나 이를 포함할 수 있다. 예시적인 기판들은 N형 또는 P형 도핑된 단결정 실리콘 웨이퍼들, 또는 도핑되지 않은 단결정 실리콘으로 형성된 기판들, 예를 들어 진성 단결정 실리콘 웨이퍼들과 같은 반도체 디바이스 제조에 통상적으로 사용되는 기판들이거나 이들을 포함할 수 있다. 일부 실시예들에서, 실리콘 층(104)은 도핑되지 않은 단결정 실리콘의 에피택셜 층이 상부에 형성된 도핑되거나 도핑되지 않은 실리콘 기판 또는 웨이퍼이다. 다른 실시예들에서, 실리콘 층(104)은 실리콘, 사파이어(sapphire) 또는 실리콘 산화물과 같은 전기 절연 재료, 및 실리콘의 층상 스택(이는 통상적으로 SOI(silicon-on-insulator) 기판 또는 SOI 웨이퍼로 알려짐)을 특징으로 한다. 실리콘 층(104)으로서 사용되는 경우, 도핑되지 않은 실리콘 기판들, 도핑되지 않은 실리콘 에피택셜 층들, 및 SOI 기판들은 유익하게는 도핑된 실리콘 기판으로 형성된 센서와 비교할 때 이들로부터 형성된 이중 기공 센서에서 바람직하지 않은 기생 커패시턴스(parasitic capacitance)를 감소시킨다.

[0035] 제1 실리콘 층(104)은 약 200㎛, 약 250㎛, 약 300㎛, 약 400㎛, 또는 약 500㎛ 내지 약 600㎛, 약 650㎛, 약 700㎛, 약 750㎛, 약 775㎛, 약 800㎛, 약 850㎛, 약 900㎛, 약 1,000㎛, 약 1,200㎛, 약 1,350㎛, 약 1,500㎛, 약 1,650㎛, 약 1,800㎛, 또는 그 초과의 두께를 가질 수 있다. 예를 들어, 제1 실리콘 층(104)은 약 200㎛ 내지 약 1,800㎛, 약 200㎛ 내지 약 1,650㎛, 약 200㎛ 내지 약 1,500㎛, 약 200㎛ 내지 약 1,000㎛, 약 200㎛ 내지 약 850㎛, 약 200㎛ 내지 약 800㎛, 약 200㎛ 내지 약 750㎛, 약 200㎛ 내지 약 700㎛, 약 200㎛ 내지 약 600㎛, 약 200㎛ 내지 약 500㎛, 약 200㎛ 내지 약 350㎛, 약 500㎛ 내지 약 1,800㎛, 약 500㎛ 내지 약 1,650㎛, 약 500㎛ 내지 약 1,500㎛, 약 500㎛ 내지 약 1,000㎛, 약 500㎛ 내지 약 850㎛, 약 500㎛ 내지 약 800㎛, 약 500㎛ 내지 약 775㎛, 약 500㎛ 내지 약 750㎛, 약 500㎛ 내지 약 700㎛, 약 500㎛ 내지 약 600㎛, 약 750㎛ 내지 약 1,800㎛, 약 750㎛ 내지 약 1,650㎛, 약 750㎛ 내지 약 1,500㎛, 약 750㎛ 내지 약 1,000㎛, 약 750㎛ 내지 약 850㎛, 약 750㎛ 내지 약 800㎛, 또는 약 750㎛ 내지 약 775㎛의 두께를 가질 수 있다. 하나 이상의 예들에서, 제1 실리콘 층(104)은 실리콘-함유 웨이퍼 또는 실리콘-함유 기판이고, 약 700㎛ 내지 약 900㎛, 약 725㎛ 내지 약 825㎛, 또는 약 750㎛ 내지 약 800㎛, 예컨대 약 775㎛의 두께를 갖는다.

[0036] 제2 실리콘 층(108)은 약 10㎚, 약 20㎚, 약 30㎚, 약 40㎚, 또는 약 50㎚ 내지 약 60㎚, 약 70㎚, 약 80㎚, 약 90㎚, 약 100㎚, 약 110㎚, 약 120㎚, 약 150㎚, 또는 약 200㎚의 두께를 가질 수 있다. 예를 들어, 제2 실리콘 층(108)은 약 10㎚ 내지 약 200㎚, 약 20㎚ 내지 약 200㎚, 약 20㎚ 내지 약 150㎚, 약 20㎚ 내지 약 120㎚, 약 20㎚ 내지 약 100㎚, 약 20㎚ 내지 약 80㎚, 약 20㎚ 내지 약 50㎚, 약 40㎚ 내지 약 200㎚, 약 40㎚ 내지 약 150㎚, 약 40㎚ 내지 약 120㎚, 약 40㎚ 내지 약 100㎚, 약 40㎚ 내지 약 80㎚, 약 40㎚ 내지 약 50㎚, 약 60㎚ 내지 약 200㎚, 약 60㎚ 내지 약 150㎚, 약 60㎚ 내지 약 120㎚, 약 60㎚ 내지 약 100㎚, 또는 약 60㎚ 내지 약 80㎚의 두께를 가질 수 있다.

[0037] 멤브레인 층들(106, 110) 각각은 독립적으로 하나 이상의 실리콘 질화물 재료들이거나 이를 포함할 수 있다. 전형적으로, 멤브레인 층들(106, 110) 각각은 독립적으로 실리콘 질화물(Si₃N₄ 또는 SiN) 또는 이들의 도펀트 변형물들이거나 이를 포함할 수 있다. 멤브레인 층들(106, 110) 각각은 하나 이상의 기상 증착 프로세스들에 의해 독립적으로 증착되거나 다른 방식으로 형성될 수 있다. 예시적인 기상 증착 프로세스는 CVD, PE-CVD, 펄스-CVD, 원자층 증착(ALD), 플라즈마 강화 ALD(PE-ALD), 물리 기상 증착(PVD), 다른 스퍼터링 기술들, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 하나 이상의 예들에서, 제1 멤브레인 층(106) 및 제2 멤브레인 층(110)은 서로 동일한 두께 또는 실질적으로 동일한 두께를 갖는다.

[0038] 제1 멤브레인 층(106) 및 제2 멤브레인 층(110) 각각은 독립적으로 약 0.1㎚, 약 0.2㎚, 약 0.3㎚, 약 0.4㎚, 약 0.5㎚, 약 0.6㎚, 약 0.7㎚, 약 0.8㎚, 약 0.9㎚, 약 1㎚, 약 1.1㎚, 약 1.2㎚, 약 1.3㎚, 약 1.4㎚, 약 1.5㎚, 약 1.6㎚, 약 1.8㎚, 약 2㎚, 약 2.5㎚, 약 3㎚, 약 5㎚, 약 7㎚, 약 9㎚, 약 10㎚, 약 15㎚, 약 20㎚, 약 25㎚, 약 30㎚, 약 35㎚, 약 40㎚, 또는 그 초과의 두께를 가질 수 있다. 예를 들어, 제1 멤브레인 층(106) 및 제2 멤브레인 층(110) 각각은 독립적으로 약 0.1㎚ 내지 약 40㎚, 약 0.1㎚ 내지 약 30㎚, 약 0.1㎚ 내지 약 20㎚, 약 0.1㎚ 내지 약 10㎚, 약 0.1㎚ 내지 약 8㎚, 약 0.1㎚ 내지 약 6㎚, 약 0.1㎚ 내지 약 5㎚, 약 0.1㎚ 내지 약 3㎚, 약 0.1㎚ 내지 약 2㎚, 약 0.1㎚ 내지 약 1.5㎚, 약 0.1㎚ 내지 약 1.2㎚, 약 0.1㎚ 내지 약 1㎚, 약 0.1㎚ 내지 약 0.8㎚, 약 0.1㎚ 내지 약 0.6㎚, 약 0.1㎚ 내지 약 0.5㎚, 약 0.1㎚ 내지 약 0.3㎚, 약 0.5㎚ 내지 약 40㎚, 약 0.5㎚ 내지 약 30㎚, 약 0.5㎚ 내지 약 20㎚, 약 0.5㎚ 내지 약 10㎚, 약 0.5㎚ 내지 약 8㎚, 약 0.5㎚ 내지 약 6㎚, 약 0.5㎚ 내지 약 5㎚, 약 0.5㎚ 내지 약 3㎚, 약 0.5㎚ 내지 약 2㎚, 약 0.5㎚ 내지 약 1.5㎚, 약 0.5㎚ 내지 약 1.2㎚, 약 0.5㎚ 내지 약 1㎚, 약 0.5㎚ 내지 약 0.8㎚, 약 0.5㎚ 내지 약 0.6㎚, 약 0.8㎚ 내지 약 40㎚, 약 0.8㎚ 내지 약 30㎚, 약 0.8㎚ 내지 약 20㎚, 약 0.8㎚ 내지 약 10㎚, 약 0.8㎚ 내지 약 8㎚, 약 0.8㎚ 내지 약 6㎚, 약 0.8㎚ 내지 약 5㎚, 약 0.8㎚ 내지 약 3㎚, 약 0.8㎚ 내지 약 2㎚, 약 0.8㎚ 내지 약 1.5㎚, 약 0.8㎚ 내지 약 1.2㎚, 또는 약 0.8㎚ 내지 약 1㎚의 두께를 가질 수 있다.

[0039] 도 2는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 채널(202)이 내부에 형성된 막 스택(112)을 포함하는 워크피스(200)의 개략적인 단면도를 도시한다. 워크피스(200)는 도 1d의 워크피스(100)로부터 형성될 수 있다. 막 스택(112)은 제2 멤브레인 층(110), 제2 실리콘 층(108), 제1 멤브레인 층(106)을 관통하여 그리고 제1 실리콘 층(104) 내로 연장되는 채널(202)을 생성하기 위해 리소그래피 프로세스에 이어서 에칭 프로세스에 노출된다. 일부 예들에서, 에칭 프로세스는 반응성 이온 에칭(RIE) 프로세스이다.

[0040] 채널(202)은 제2 멤브레인 층(110)을 통과하는 채널(202)이 제1 멤브레인 층(106)을 통과하는 채널(202)보다 큰 직경을 갖도록 테이퍼 기하형상(taper geometry)을 가질 수 있다. 제1 멤브레인 층(106)에 형성된 기공의 직경 및 제2 멤브레인 층(110)에 형성된 기공의 직경 각각은 채널(202)의 길이 및/또는 테이퍼 각도를 제어함으로써 독립적으로 결정된다. 이러한 기공들은 약 1㎚, 약 2㎚, 또는 약 5㎚ 내지 약 10㎚, 약 20㎚, 약 30㎚, 약 35㎚, 약 40㎚, 또는 약 50㎚의 직경을 가질 수 있다. 이러한 기공 직경들은 하기에서 추가로 설명 및 논의되는 후속 프로세스 단계들에서 감소될 수 있다.

[0041] 도 3은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 채널(302)이 내부에 형성된 막 스택(112)을 포함하는 워크피스(300)의 개략적인 단면도를 도시한다. 워크피스(300)는 도 1b의 워크피스(100)에서 시작하여 2개 이상의 단계들에서 형성되거나 다른 방식으로 생성될 수 있다. 예를 들어, 채널(302)은 리소-에칭-리소-에칭(litho-etch-litho-etch; LELE) 프로세스에 의해 형성될 수 있다. (도 1b에 도시된 바와 같이) 워크피스(100)에서 시작하여, 제1 멤브레인 층(106) 및 제1 실리콘 층(104)은 채널(302)의 하부 부분을 생성하기 위해 리소그래피 프로세스에 이어서 에칭 프로세스에 노출된다. 그 후에, 제2 실리콘 층(108)은 제1 멤브레인 층(106) 상에 증착되고, 제2 멤브레인 층(110)은 제2 실리콘 층(108) 상에 증착된다. 후속적으로, 제2 멤브레인 층(110) 및 제2 실리콘 층(108)은 (도 3에 도시된 바와 같이) 채널(302)의 상부 부분을 생성하기 위해 리소그래피 프로세스에 이어서 에칭 프로세스에 노출된다. 채널(302)은 제2 멤브레인 층(110), 제2 실리콘 층(108), 제1 멤브레인 층(106)을 관통하여 그리고 제1 실리콘 층(104) 내로 연장된다.

[0042] 채널(302)은 제2 멤브레인 층(110)을 통과하는 채널(302)이 제1 멤브레인 층(106)을 통과하는 채널(302)과 동일한 직경을 갖도록 직선-벽형 기하형상(straight-walled geometry)을 가질 수 있다. 제1 멤브레인 층(106)에 형성된 기공의 직경 및 제2 멤브레인 층(110)에 형성된 기공의 직경 각각은 각각의 에칭 프로세스에 의해 독립적으로 결정된다. 이러한 기공들은 약 1㎚, 약 2㎚, 또는 약 5㎚ 내지 약 10㎚, 약 20㎚, 약 30㎚, 약 35㎚, 약 40㎚, 또는 약 50㎚의 직경을 가질 수 있다. 이러한 기공 직경들은 하기에서 추가로 설명 및 논의되는 후속 프로세스 단계에서 감소될 수 있다.

[0043] 도 4a는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 채널(402)이 내부에 형성된 막 스택(112)을 포함하는 워크피스(100)의 개략적인 단면도를 도시하고, 도 4b는 도 4a에 도시된 워크피스(100)의 개략적인 평면도를 도시한다. 채널(402)은 제2 멤브레인 층(110) 상의 개구(401)로부터 제2 멤브레인 층(110), 제2 실리콘 층(108), 제1 멤브레인 층(106)을 관통하여 그리고 제1 실리콘 층(104) 내로 연장된다. 막 스택(112)은 제1 실리콘 층(104) 내의 제1 저장소(402a), 제1 멤브레인 층(106) 내의 제1 나노기공(402b), 제2 실리콘 층(108) 내의 제2 저장소(402c), 및 제2 멤브레인 층(110) 내의 제2 나노기공(402d)을 생성하도록 에칭된다. 채널(402)은 제1 저장소 및 제2 저장소(402a, 402c) 및 제1 나노기공 및 제2 나노기공(402b, 402d)을 포함하고, 따라서 채널(402)은 제1 저장소 및 제2 저장소(402a, 402c) 및 제1 나노기공 및 제2 나노기공(402b, 402d)과 유체 연통한다.

[0044] 도 1d에 도시된 바와 같은 워크피스(100)는 제1 저장소 및 제2 저장소(402a, 402c) 및 제1 나노기공 및 제2 나노기공(402b, 402d)을 포함하는 채널(402)을 생성하기 위해 플라즈마 에칭 프로세스와 같은 에칭 프로세스에 노출된다. 하나 이상의 실시예들에서, 재료는 플라즈마-기반 건식 에칭 프로세스를 사용하여 채널(402)을 형성하도록 제거될 수 있다. 예를 들어, 제2 멤브레인 층(110), 제2 실리콘 층(108), 제1 멤브레인 층(106) 및 제1 실리콘 층(104)은 하나 이상의 할로겐-함유 가스들의 라디칼 종들(radical species)과 같은 하나 이상의 에칭제들의 활성화된 라디칼 종들을 함유하는 플라즈마에 순차적으로 노출될 수 있다. 예시적인 에칭제들은 불소, 불화수소, 염소, 염화수소, 또는 이들의 임의의 조합들 중 하나 이상이거나 이를 포함할 수 있다. 채널(402)을 형성하기 위해 재료를 제거하는 데 사용될 수 있는 예시적인 시스템은 캘리포니아주 산타클라라 소재의 Applied Materials, Inc.로부터 상업적으로 입수 가능한 Producer^® Selectra^® Etch 시스템뿐만 아니라, 다른 제조업체들의 적합한 시스템들이다.

[0045] 하나 이상의 실시예들에서, 제1 저장소 및 제2 저장소(402a, 402c)는 서로 동일한 직경(d₁)을 가질 수 있고, 제1 나노기공 및 제2 나노기공(402b, 402d)은 서로 동일한 직경(d₂)을 가질 수 있다. 도시되지 않은 다른 실시예들에서, 제1 저장소 및 제2 저장소(402a, 402c)는 독립적으로 서로 상이한 직경들을 가질 수 있고, 제1 나노기공 및 제2 나노기공(402b, 402d)은 독립적으로 서로 상이한 직경들을 가질 수 있다. 제1 나노기공 및 제2 나노기공(402b, 402d)의 직경들은 하기에서 추가로 설명 및 논의되는 후속 프로세스 단계들에서 감소될 수 있다.

[0046] 제1 저장소 및 제2 저장소(402a, 402c) 각각은 독립적으로 약 200㎚, 약 300㎚, 약 400㎚, 또는 약 450㎚ 내지 약 500㎚, 약 550㎚, 약 600㎚, 약 700㎚, 약 800㎚, 또는 약 1,000㎚의 직경(d₁)을 가질 수 있다. 예를 들어, 제1 저장소 및 제2 저장소(402a, 402c) 각각은 독립적으로 약 200㎚ 내지 약 800㎚, 약 200㎚ 내지 약 600㎚, 약 200㎚ 내지 약 500㎚, 약 200㎚ 내지 약 400㎚, 약 400㎚ 내지 약 800㎚, 약 400㎚ 내지 약 600㎚, 약 400㎚ 내지 약 500㎚, 약 450㎚ 내지 약 500㎚, 약 500㎚ 내지 약 800㎚, 약 500㎚ 내지 약 600㎚, 또는 약 500㎚ 내지 약 550㎚의 직경(d₁)을 가질 수 있다.

[0047] 제1 나노기공 및 제2 나노기공(402b, 402d) 각각은 독립적으로 약 1㎚, 약 2㎚, 또는 약 5㎚ 내지 약 10㎚, 약 20㎚, 약 30㎚, 약 35㎚, 약 40㎚, 약 50㎚, 약 60㎚, 또는 약 80㎚의 직경(d₂)을 가질 수 있다. 예를 들어, 제1 나노기공 및 제2 나노기공(402b, 402d) 각각은 독립적으로 약 1㎚ 내지 약 80㎚, 약 1㎚ 내지 약 60㎚, 약 1㎚ 내지 약 50㎚, 약 1㎚ 내지 약 40㎚, 약 1㎚ 내지 약 35㎚, 약 1㎚ 내지 약 30㎚, 약 1㎚ 내지 약 25㎚, 약 1㎚ 내지 약 20㎚, 약 1㎚ 내지 약 10㎚, 약 10㎚ 내지 약 80㎚, 약 10㎚ 내지 약 60㎚, 약 10㎚ 내지 약 50㎚, 약 10㎚ 내지 약 40㎚, 약 10㎚ 내지 약 35㎚, 약 10㎚ 내지 약 30㎚, 약 10㎚ 내지 약 25㎚, 약 10㎚ 내지 약 20㎚, 약 10㎚ 내지 약 15㎚, 약 20㎚ 내지 약 80㎚, 약 20㎚ 내지 약 60㎚, 약 20㎚ 내지 약 50㎚, 약 20㎚ 내지 약 40㎚, 약 20㎚ 내지 약 35㎚, 약 20㎚ 내지 약 30㎚, 또는 약 20㎚ 내지 약 25㎚의 직경(d₂)을 가질 수 있다.

[0048] 도 5는 제2 멤브레인 층(110)의 상부면뿐만 아니라, 채널(402)의 내부면들, 예컨대 제1 저장소 및 제2 저장소(402a, 402c)의 내부면들 및 제1 나노기공 및 제2 나노기공(402b, 402d)의 내부면들 상에 증착되거나 다른 방식으로 형성된 보호 산화물 층(120)을 포함하는 워크피스(100)의 개략적인 단면도를 도시한다. 보호 산화물 층(120)은 채널(402)에 의해 형성된 내벽을 위한 보호 코팅이다. 보호 산화물 층(120)은 하나 이상의 유전체 재료들, 예컨대 실리콘 산화물, 하나 이상의 금속 산화물들, 하나 이상의 금속 실리케이트들(metal silicates), 이들의 도펀트들, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 예를 들어, 보호 산화물 층(120)은 실리콘 산화물, 알루미늄 산화물, 이트륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 알루미늄 실리케이트, 이트륨 실리케이트, 하프늄 실리케이트, 지르코늄 실리케이트, 티타늄 실리케이트, 탄탈륨 실리케이트, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.

[0049] 일부 실시예들에서, 도 4a에 도시된 워크피스(100)는 보호 산화물 층(120)을 형성하거나 다른 방식으로 증착하기 위해 기상 증착 프로세스들과 같은 하나 이상의 증착 프로세스들에 노출된다. 보호 산화물 층(120)을 형성하거나 다른 방식으로 증착하는 데 사용되는 예시적인 기상 증착 프로세스들은 ALD, PE-ALD, CVD, PE-CVD, 펄스-CVD, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 하나 이상의 예들에서, 보호 산화물 층(120)은 ALD 프로세스 또는 PE-ALD 프로세스에 의해 증착된다. 보호 산화물 층(120)은 약 0.5㎚, 약 1㎚, 약 2㎚, 약 3㎚, 약 4㎚, 또는 약 5㎚ 내지 약 8㎚, 약 10㎚, 약 12㎚, 약 15㎚, 약 20㎚, 약 25㎚, 약 30㎚, 약 35㎚, 약 40㎚, 약 50㎚, 또는 약 60㎚의 두께를 갖는다. 예를 들어, 보호 산화물 층(120)은 약 1㎚ 내지 약 60㎚, 약 1㎚ 내지 약 50㎚, 약 1㎚ 내지 약 40㎚, 약 1㎚ 내지 약 35㎚, 약 1㎚ 내지 약 30㎚, 약 1㎚ 내지 약 25㎚, 약 1㎚ 내지 약 20㎚, 약 1㎚ 내지 약 15㎚, 약 1㎚ 내지 약 12㎚, 약 1㎚ 내지 약 10㎚, 약 1㎚ 내지 약 8㎚, 약 1㎚ 내지 약 5㎚, 약 1㎚ 내지 약 3㎚, 약 5㎚ 내지 약 60㎚, 약 5㎚ 내지 약 50㎚, 약 5㎚ 내지 약 40㎚, 약 5㎚ 내지 약 35㎚, 약 5㎚ 내지 약 30㎚, 약 5㎚ 내지 약 25㎚, 약 5㎚ 내지 약 20㎚, 약 5㎚ 내지 약 15㎚, 약 5㎚ 내지 약 12㎚, 약 5㎚ 내지 약 10㎚, 약 5㎚ 내지 약 8㎚, 약 10㎚ 내지 약 60㎚, 약 10㎚ 내지 약 50㎚, 약 10㎚ 내지 약 40㎚, 약 10㎚ 내지 약 35㎚, 약 10㎚ 내지 약 30㎚, 약 10㎚ 내지 약 25㎚, 약 10㎚ 내지 약 20㎚, 약 10㎚ 내지 약 15㎚, 또는 약 10㎚ 내지 약 12㎚의 두께를 갖는다.

[0050] 도 6은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 보호 산화물 층(120) 상에 배치되고 제2 나노기공(402d)을 덮는 유전체 층(130)을 포함하는 워크피스(100)의 개략적인 단면도를 도시한다. 유전체 층(130)은 스핀-온 유전체 재료를 포함할 수 있거나, 기상 증착 프로세스에 의해 증착되거나 다른 방식으로 형성될 수 있다.

[0051] 하나 이상의 실시예들에서, 유전체 층(130)은 테트라에틸 오르토실리케이트(tetraethyl orthosilicate; TEOS) 산화물, 하나 이상의 실란(silane) 산화물, 하나 이상의 폴리이미드들, 하나 이상의 다른 유전체 재료들, 또는 이들의 임의의 조합이고 그리고/또는 이를 포함하며 그리고/또는 이로 제조될 수 있다. 하나 이상의 예들에서, 유전체 층(130)은 폴리이미드와 같은 하나 이상의 광-한정성 재료들(photo-definable materials)이거나 이를 포함할 수 있다. 예를 들어, 광-한정성 재료는 감광성 폴리이미드 전구체 또는 벤조시클로부텐(BCB)과 같은 감광성인 폴리머 전구체로 제조되거나, 이를 포함할 수 있다. 하나 이상의 후속 프로세스들에서, 원하는 패턴이 바로 그 위에 노출된다.

[0052] 유전체 층(130)은 약 0.5㎛, 약 1㎛, 약 1.5㎛, 또는 약 2㎛ 내지 약 2.5㎛, 약 3㎛, 약 4㎛, 또는 약 5㎛의 두께를 갖는다. 예를 들어, 유전체 층(130)은 약 0.5㎛ 내지 약 5㎛, 약 0.5㎛ 내지 약 4㎛, 약 0.5㎛ 내지 약 3㎛, 약 0.5㎛ 내지 약 2㎛, 약 0.5㎛ 내지 약 1㎛, 약 1㎛ 내지 약 5㎛, 약 1㎛ 내지 약 4㎛, 약 1㎛ 내지 약 3㎛, 약 1㎛ 내지 약 2㎛, 약 1.5㎛ 내지 약 5㎛, 약 1.5㎛ 내지 약 4㎛, 약 1.5㎛ 내지 약 3㎛, 약 1.5㎛ 내지 약 2㎛의 두께를 갖는다.

[0053] 도 7은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 콘택 홀(contact hole)(136)을 갖는 워크피스(100)의 개략적인 단면도를 도시한다. 콘택 홀(136)은 제2 실리콘 층(108) 내로부터 연장되고, 제2 멤브레인 층(110), 보호 산화물 층(120) 및 유전체 층(130)을 통해 완전히 연장된다. 예를 들어, 콘택 홀(136)은 유전체 층(130), 보호 산화물 층(120), 제2 멤브레인 층(110)을 관통하여 그리고 적어도 부분적으로 제2 실리콘 층(108) 내로 에칭되거나 다른 방식으로 형성될 수 있다. 일부 실시예들에서, 콘택 홀(136)은, 리소그래피-에칭 프로세싱 시퀀스를 사용하여, 유전체 층(130)의 경화된 폴리머뿐만 아니라 제2 실리콘 층(108)의 다른 재료를 관통하여 그리고 완전히 제2 멤브레인 층(110), 보호 산화물 층(120)을 관통하여 에칭된다. 하나 이상의 실시예들에서, 콘택 홀(136)은 반응성 이온 에칭(RIE)에 의해 형성된다. 콘택 홀(136)의 직경은 약 1㎛, 약 10㎛, 약 50㎛, 또는 약 100㎛ 내지 약 250㎛, 약 500㎛, 약 800㎛, 또는 약 1,000㎛일 수 있다.

[0054] 도 8은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 하나 이상의 금속 증착 프로세스들에 노출된 후의 도 7에 도시된 워크피스(100)의 개략적인 단면도를 도시한다. 워크피스(100)는 콘택 홀(136) 내에 그리고 유전체 층(130)의 상부면의 적어도 일부에 걸쳐 배치된 하나 이상의 전도성 재료들을 포함하는 금속 콘택(138)을 갖는다. 금속 콘택(138)은 유전체 층(130), 보호 산화물 층(120) 및 제2 멤브레인 층(110)을 관통하여 그리고 적어도 부분적으로 제2 실리콘 층(108) 내로 연장된다. 하나 이상의 양태들에서, 금속 콘택(138)은 도 8에 도시된 바와 같이 채널(402)에 평행하게 또는 실질적으로 평행하게 연장된다.

[0055] 콘택 홀(136)에 배치되어 금속 콘택(138)을 형성하는 하나 이상의 전도성 재료들은 구리, 알루미늄, 텅스텐, 티타늄, 크롬, 코발트, 이들의 합금들, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 금속 콘택(138)은 전기도금 또는 전착, 무전해 증착, CVD, PE-CVD, PVD, 또는 이들의 임의의 조합을 포함하는 하나 이상의 증착 프로세스들에 의해 증착되거나, 도금되거나, 아니면 형성될 수 있다.

[0056] 도 9는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 하나 이상의 에칭 프로세스들에 노출된 후의 도 8에 도시된 워크피스(100)의 개략적인 단면도를 도시한다. 유전체 층(130)의 상부면 상에 배치된 금속 콘택(138)은 금속 콘택 증착 프로세스 후에 잔류하는 전도성 재료의 잔류 층이다. 금속 콘택(138)의 전도성 재료를 포함하는 이러한 잔류 층은 유전체 층(130)까지 에칭, 폴리싱 및/또는 다른 방식으로 제거될 수 있다. 일부 예들에서, 금속 콘택(138)의 전도성 재료를 포함하는 잔류 층은 습식 에칭 프로세스, 화학적 기계적 프로세스(CMP), 전기-CMP(e-CMP), 또는 이들의 임의의 조합에 노출된다.

[0057] 도 10a는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 에칭 프로세스에 노출된 후의 도 9에 도시된 워크피스(100)의 개략적인 단면도를 도시하고, 도 10b는 도 10a에 도시된 워크피스(100)의 개략적인 평면도를 도시한다. 유전체 층(130)의 적어도 일부는 도 10a에 도시된 바와 같이 제2 나노기공(402d)에 있는 채널(402) 위에 배치된 웰(well)(140)을 형성하도록 에칭되거나 다른 방식으로 제거된다. 일부 예들에서, 유전체 층(130)의 일부는 웰(140)을 형성하도록 건식 에칭 프로세스에 의해 에칭된다. 예를 들어, 웰(140)은 RIE 프로세스 또는 다른 플라즈마 에칭 프로세스에 의해 유전체 층(130)의 일부를 제거함으로써 형성된다.

[0058] 웰(140)은 약 0.5㎛, 약 1㎛, 약 5㎛, 약 10㎛, 또는 약 15㎛ 내지 약 20㎛, 약 30㎛, 약 50㎛, 약 80㎛, 또는 약 100㎛의 직경을 가질 수 있다. 예를 들어, 웰(140)은 약 0.5㎛ 내지 약 100㎛, 약 0.5㎛ 내지 약 90㎛, 약 0.5㎛ 내지 약 80㎛, 약 0.5㎛ 내지 약 65㎛, 약 0.5㎛ 내지 약 50㎛, 약 0.5㎛ 내지 약 30㎛, 약 0.5㎛ 내지 약 20㎛, 약 0.5㎛ 내지 약 10㎛, 약 0.5㎛ 내지 약 5㎛, 약 0.5㎛ 내지 약 1㎛, 약 10㎛ 내지 약 100㎛, 약 10㎛ 내지 약 90㎛, 약 10㎛ 내지 약 80㎛, 약 10㎛ 내지 약 65㎛, 약 10㎛ 내지 약 50㎛, 약 10㎛ 내지 약 30㎛, 약 10㎛ 내지 약 20㎛, 또는 약 10㎛ 내지 약 15㎛의 직경을 가질 수 있다.

[0059] 웰(140)은 약 200㎚, 약 300㎚, 약 400㎚, 또는 약 450㎚ 내지 약 500㎚, 약 550㎚, 약 600㎚, 약 700㎚, 약 800㎚, 약 1,000㎚, 약 2,000㎚, 약 3,000㎚, 또는 약 5,000㎚의 깊이를 가질 수 있다. 예를 들어, 웰(140)은 약 200㎚ 내지 약 5,000㎚, 약 200㎚ 내지 약 2,000㎚, 약 200㎚ 내지 약 1,000㎚, 약 200㎚ 내지 약 800㎚, 약 200㎚ 내지 약 600㎚, 약 200㎚ 내지 약 500㎚, 약 200㎚ 내지 약 400㎚, 약 400㎚ 내지 약 5,000㎚, 약 400㎚ 내지 약 2,000㎚, 약 400㎚ 내지 약 1,000㎚, 약 400㎚ 내지 약 800㎚, 약 400㎚ 내지 약 600㎚, 약 400㎚ 내지 약 500㎚, 약 450㎚ 내지 약 500㎚, 약 500㎚ 내지 약 800㎚, 약 500㎚ 내지 약 600㎚, 또는 약 500㎚ 내지 약 550㎚의 깊이를 가질 수 있다.

[0060] 도 11은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 에칭 프로세스에 노출된 후의 도 10a에 도시된 워크피스(100)의 개략적인 단면도를 도시한다. 제1 실리콘 층(104)의 적어도 일부는 웰(142)을 형성하고 제1 저장소(402a)의 내부면들 상에 증착된 보호 산화물 층(120)의 적어도 일부를 드러내도록 에칭되거나 다른 방식으로 제거된다. 하나 이상의 예들에서, 제1 실리콘 층(104)의 일부는 도 11에 도시된 바와 같이 보호 산화물 층(120)의 일부를 드러내도록 습식 에칭 프로세스에 의해 에칭 제거된다.

[0061] 습식 에칭 프로세스에 사용되는 적합한 습식 에칭제들의 예들은 테트라메틸암모늄 수산화물(TMAH), 수산화암모늄(NH₄OH), 하이드라진(N₂H₄), 에틸렌 디아민 및 피로카테콜(EPD), 수산화나트륨(NaOH), 수산화칼륨(KOH), 수산화리튬(LiOH), 또는 이들의 임의의 조합 중 하나 이상이거나 이를 포함할 수 있는 수용액들이다. 하나 이상의 예들에서, 제1 실리콘 층(104)의 일부는 약 70℃ 내지 약 90℃의 온도로 약 10시간 내지 약 14시간 동안 수산화 수용액(약 30 중량% 내지 약 35 중량%의 KOH)에 워크피스(100)를 노출시킴으로써 제거된다.

[0062] 도 12a는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 다른 에칭 프로세스에 노출된 후의 도 11a에 도시된 워크피스(100)의 개략적인 단면도를 도시하고, 도 12b는 도 12a에 도시된 워크피스(100)의 개략적인 평면도를 도시한다. 도 12a 및 도 12b에 도시된 바와 같이, 보호 산화물 층(120) 전부 또는 실질적으로 전부가 에칭되거나 다른 방식으로 제거될 수 있을 뿐만 아니라, 웰(140)에 배치된 유전체 층(130)의 하부 부분이 에칭되거나 다른 방식으로 제거될 수 있다. 구체적으로, 제1 저장소 및 제2 저장소(402a, 402c)의 내부면들 상에 원래 증착되고 제1 나노기공 및 제2 나노기공(402b, 402d)의 내부면들 상에 원래 증착된 보호 산화물 층(120)은 하나 이상의 에칭 프로세스에 의해 에칭되거나 다른 방식으로 제거될 수 있다.

[0063] 하나 이상의 예들에서, 보호 산화물 층(120), 및 웰(140)에 배치된 유전체 층(130)의 하부 부분은 하나 이상의 습식 에칭 프로세스에 의해 에칭된다. 습식 에칭 프로세스는 보호 산화물 층(120) 및 유전체 층(130)의 하부 부분을 하나 이상의 에칭 용액들에 노출시키는 것을 포함한다. 에칭 용액은 묽은 불화수소산(DHF) 수용액 및/또는 완충된 HF 수용액, 예컨대 HF와 불화암모늄(NH₄F)의 수용액이거나 이를 포함할 수 있다. 워크피스(100)는 10분 미만, 예컨대 약 1분 내지 약 8 분 동안 에칭 용액에 노출된다.

[0064] 제1 나노기공 및 제2 나노기공(402b, 402d) 각각은 독립적으로 약 0.5㎚, 약 1㎚, 약 1.25㎚, 약 1.5㎚, 약 1.75㎚, 또는 약 2㎚ 내지 약 2.25㎚, 약 2.5㎚, 약 2.75㎚, 약 3㎚, 약 4㎚, 약 5㎚, 약 6㎚, 약 8㎚, 약 10㎚, 약 15㎚, 약 20㎚, 약 30㎚, 약 40㎚, 또는 약 50㎚의 직경(d₃)을 가질 수 있다. 예를 들어, 제1 나노기공 및 제2 나노기공(402b, 402d) 각각은 독립적으로 약 0.5㎚ 내지 약 50㎚, 약 0.5㎚ 내지 약 30㎚, 약 0.5㎚ 내지 약 20㎚, 약 0.5㎚ 내지 약 15㎚, 약 0.5㎚ 내지 약 10㎚, 약 0.5㎚ 내지 약 8㎚, 약 0.5㎚ 내지 약 5㎚, 약 0.5㎚ 내지 약 4㎚, 약 0.5㎚ 내지 약 3㎚, 약 0.5㎚ 내지 약 2.5㎚, 약 0.5㎚ 내지 약 2.25㎚, 약 0.5㎚ 내지 약 2㎚, 약 0.5㎚ 내지 약 1.75㎚, 약 0.5㎚ 내지 약 1.5㎚, 약 0.5㎚ 내지 약 1.25㎚, 약 0.5㎚ 내지 약 1㎚, 약 0.5㎚ 내지 약 0.75㎚, 약 1㎚ 내지 약 50㎚, 약 1㎚ 내지 약 40㎚, 약 1㎚ 내지 약 30㎚, 약 1㎚ 내지 약 20㎚, 약 1㎚ 내지 약 15㎚, 약 1㎚ 내지 약 10㎚, 약 1㎚ 내지 약 8㎚, 약 1㎚ 내지 약 5㎚, 약 1㎚ 내지 약 4㎚, 약 1㎚ 내지 약 3㎚, 약 1㎚ 내지 약 2.5㎚, 약 1㎚ 내지 약 2.25㎚, 약 1㎚ 내지 약 2㎚, 약 1㎚ 내지 약 1.75㎚, 약 1㎚ 내지 약 1.5㎚, 약 1㎚ 내지 약 1.25㎚, 약 1.5㎚ 내지 약 50㎚, 약 1.5㎚ 내지 약 30㎚, 약 1.5㎚ 내지 약 20㎚, 약 1.5㎚ 내지 약 10㎚, 약 1.5㎚ 내지 약 8㎚, 약 1.5㎚ 내지 약 5㎚, 약 1.5㎚ 내지 약 4㎚, 약 1.5㎚ 내지 약 3㎚, 약 1.5㎚ 내지 약 2.5㎚, 약 1.5㎚ 내지 약 2.25㎚, 약 1.5㎚ 내지 약 2㎚, 또는 약 1.5㎚ 내지 약 1.75㎚의 직경(d₃)을 가질 수 있다.

[0065] 하나 이상의 예들에서, 제1 멤브레인 층(106) 및 제2 멤브레인 층(110)은 독립적으로 약 0.1㎚ 내지 약 40㎚의 두께를 가질 수 있고, 제1 나노기공 및 제2 나노기공(402b, 402d)은 독립적으로 약 0.5㎚ 내지 약 50㎚의 직경(d₃)을 가질 수 있다. 다른 예들에서, 제1 멤브레인 층(106) 및 제2 멤브레인 층(110)은 독립적으로 약 0.5㎚ 내지 약 20㎚의 두께를 가질 수 있고, 제1 나노기공 및 제2 나노기공(402b, 402d)은 독립적으로 약 1㎚ 내지 약 3.5㎚의 직경(d₃)을 가질 수 있다. 일부 예들에서, 제1 멤브레인 층(106) 및 제2 멤브레인 층(110)은 독립적으로 약 0.7㎚ 내지 약 10㎚의 두께를 가질 수 있고, 제1 나노기공 및 제2 나노기공(402b, 402d)은 독립적으로 약 1.5㎚ 내지 약 2.5㎚의 직경(d₃)을 가질 수 있다. 다른 예들에서, 제1 멤브레인 층(106) 및 제2 멤브레인 층(110)은 독립적으로 약 0.8㎚ 내지 약 1.2㎚의 두께를 가질 수 있고, 제1 나노기공 및 제2 나노기공(402b, 402d)은 독립적으로 약 1.75㎚ 내지 약 2.25㎚의 직경(d₃)을 가질 수 있다.

[0066] 하나 이상의 실시예들에서, 도 12a 및 도 12b에 도시된 워크피스(100)는 본원에서 설명 및 논의된 바와 같은 수직으로 정렬된 이중 기공 센서이고, DNA, RNA, 바이오폴리머, 및/또는 다른 바이오분자들의 시퀀싱 동안에 사용될 수 있다. 제1 또는 제2 나노기공들(402b, 402d) 중 어느 하나가 원하는 직경(d₃)을 갖지 않는 경우에, 원하는 직경(d₃)을 갖도록 제1 또는 제2 나노기공들(402b, 402d)의 직경을 추가로 감소시키기 위해 추가 재료가 증착될 수 있다. 원하는 직경(d₃)을 갖도록 제1 또는 제2 나노기공들(402b, 402d)의 직경을 조정하기 위한 추가 세부사항들은 하기에서 추가로 설명 및 논의되고, 도 13, 도 14a 및 도 14b에 도시되어 있다.

[0067] 도 13은 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 증착 프로세스에 노출된 후의 도 12a에 도시된 워크피스(100)의 개략적인 단면도를 도시한다. 제1 저장소 및 제2 저장소(402a, 402c)의 내부면들과, 제1 나노기공 및 제2 나노기공(402b, 402d)의 내부면들 상에 증착된 보호 산화물 층(120)을 에칭하거나 다른 방식으로 제거한 후에, 방법은 또한 그 사이의 직경들을 감소시키도록 적어도 제1 나노기공 및 제2 나노기공(402b, 402d)의 내부면들 상에 스페이서 층(spacer layer)(150)을 증착하는 단계를 포함할 수 있다.

[0068] 예를 들어, 워크피스(100)는 워크피스(100) 상의 전부는 아니지만 대부분의 노출된 표면들 상에 스페이서 층(150)을 증착하기 위해 하나 이상의 기상 증착 프로세스에 노출된다. 스페이서 층(150)은 제1 실리콘 층(104), 제1 멤브레인 층(106), 제2 실리콘 층(108), 제2 멤브레인 층(110), 보호 산화물 층(120), 유전체 층(130) 및 금속 콘택(138)의 노출된 표면들 상에 배치된다. 스페이서 층(150)은 제1 나노기공 및 제2 나노기공(402b, 402d)의 내부면들(예를 들어, 제1 및 제2 멤브레인 층들(106, 110)의 내부면들) 및 제2 저장소(402c)(예를 들어, 제2 실리콘 층(108)의 내부면들) 상에 배치된다. 스페이서 층(150)은 제1 및/또는 제2 나노기공들(402b, 402d)에서 또는 그에 인접하여 채널(402)을 부분적으로 또는 완전히 덮거나 다른 방식으로 차단할 수 있다. 채널(402)은 제1 나노기공(402b) 근처에서 완전히 덮인 것으로 도 13에 도시되어 있다. 다른 예들에서, 스페이서 층(150)은 채널(402)이 웰들(140, 142) 사이에서 완전히 개방된 상태를 유지하도록 하측 표면들 상에 등각적으로 또는 실질적으로 등각적으로 증착된다.

[0069] 스페이서 층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 도펀트 변형물들, 또는 이들의 임의의 조합과 같은 하나 이상의 재료들을 포함한다. 스페이서 층(150)은 ALD 프로세스, PE-ALD 프로세스, CVD 프로세스, PE-CVD 프로세스, 펄스-CVD 프로세스, 또는 이들의 임의의 조합과 같은 임의의 기상 증착 프로세스에 의해 증착될 수 있다. 하나 이상의 예들에서, 스페이서 층(150)은 ALD 프로세스 또는 PE-ALD 프로세스에 의해 증착될 수 있다.

[0070] 스페이서 층(150)은 원하는 직경(d₃)을 갖도록 제1 또는 제2 나노기공들(402b, 402d)의 직경을 조정하는 데 필요한 임의의 두께로 증착될 수 있다. 이와 같이, 스페이서 층(150)은 약 0.1㎚, 약 0.2㎚, 약 0.3㎚, 약 0.4㎚, 약 0.5㎚, 약 0.6㎚, 약 0.7㎚, 약 0.8㎚, 약 0.9㎚, 약 1㎚, 약 1.1㎚, 약 1.2㎚, 약 1.3㎚, 약 1.4㎚, 약 1.5㎚, 약 1.6㎚, 약 1.8㎚, 약 2㎚, 약 2.5㎚, 약 3㎚, 약 5㎚, 약 7㎚, 약 9㎚, 약 10㎚, 약 15㎚, 약 20㎚ 또는 그 초과의 두께를 가질 수 있다. 예를 들어, 스페이서 층(150)은 약 0.1㎚ 내지 약 20㎚, 약 0.1㎚ 내지 약 15㎚, 약 0.1㎚ 내지 약 10㎚, 약 0.1㎚ 내지 약 8㎚, 약 0.1㎚ 내지 약 6㎚, 약 0.1㎚ 내지 약 5㎚, 약 0.1㎚ 내지 약 3㎚, 약 0.1㎚ 내지 약 2㎚, 약 0.1㎚ 내지 약 1.5㎚, 약 0.1㎚ 내지 약 1.2㎚, 약 0.1㎚ 내지 약 1㎚, 약 0.1㎚ 내지 약 0.8㎚, 약 0.1㎚ 내지 약 0.6㎚, 약 0.1㎚ 내지 약 0.5㎚, 약 0.1㎚ 내지 약 0.3㎚, 약 0.5㎚ 내지 약 20㎚, 약 0.5㎚ 내지 약 15㎚, 약 0.5㎚ 내지 약 10㎚, 약 0.5㎚ 내지 약 8㎚, 약 0.5㎚ 내지 약 6㎚, 약 0.5㎚ 내지 약 5㎚, 약 0.5㎚ 내지 약 3㎚, 약 0.5㎚ 내지 약 2㎚, 약 0.5㎚ 내지 약 1.5㎚, 약 0.5㎚ 내지 약 1.2㎚, 약 0.5㎚ 내지 약 1㎚, 약 0.5㎚ 내지 약 0.8㎚, 약 0.5㎚ 내지 약 0.6㎚, 약 0.8㎚ 내지 약 20㎚, 약 0.8㎚ 내지 약 15㎚, 약 0.8㎚ 내지 약 10㎚, 약 0.8㎚ 내지 약 8㎚, 약 0.8㎚ 내지 약 6㎚, 약 0.8㎚ 내지 약 5㎚, 약 0.8㎚ 내지 약 3㎚, 약 0.8㎚ 내지 약 2㎚, 약 0.8㎚ 내지 약 1.5㎚, 약 0.8㎚ 내지 약 1.2㎚, 또는 약 0.8㎚ 내지 약 1㎚의 두께를 가질 수 있다.

[0071] 도 14a는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 스페이서 층(150)의 일부들을 제거하기 위해 하나 이상의 에칭 프로세스에 노출된 후의 도 13에 도시된 워크피스(100)의 개략적인 단면도를 도시하고, 도 14b는 본 명세서에서 설명되고 논의되는 하나 이상의 실시예들에 따른 워크피스(100)의 개략적인 평면도를 도시한다.

[0072] 방법은 유전체 층(130)의 상부면 및 측면들 및 금속 콘택(138)의 상부면으로부터 스페이서 층(150)의 적어도 일부를 에칭하는 단계를 포함한다. 방법은 또한 제1 나노기공 및 제2 나노기공(402b, 402d)을 관통하여 연장되는 원하는 직경의 채널(402)을 생성하도록 스페이서 층(150)의 적어도 일부를 에칭하는 단계를 포함한다. 이와 같이, 제1 나노기공 및 제2 나노기공(402b, 402d)은 원하는 직경(d₃)을 갖는다. 방법은 제1 멤브레인(106)의 하부면, 제2 멤브레인(110)의 상부면, 또는 양쪽 면들 모두로부터 스페이서 층(150)의 적어도 일부를 에칭하는 단계를 더 포함한다. 채널(402)이 스페이서 층(150)으로 인해 덮이거나 차단을 갖는 경우, 에칭 프로세스는 차단을 완화하거나 완전히 제거하고 채널(402)을 자유롭게 하기 위해 충분한 스페이서 층(150)을 제거한다.

[0073] 전체 멤브레인 두께들은 제1 멤브레인(106)의 하부면 및/또는 제2 멤브레인(110)의 상부면으로부터 스페이서 층(150)의 적어도 일부를 에칭하거나 다른 방식으로 제거함으로써 효과적으로 얇아진다. 예를 들어, 전체 하부 멤브레인은 제1 멤브레인(106) 및 제1 멤브레인(106)의 하부면 상에 배치된 스페이서 층(150)을 포함할 수 있다. 전체 하부 멤브레인의 두께는 에칭 프로세스 동안에 제1 멤브레인(106)의 하부면 상의 스페이서 층(150)을 얇게 함으로써 원하는 두께로 감소된다. 유사하게, 전체 상부 멤브레인은 제2 멤브레인(110) 및 제2 멤브레인(110)의 상부면 상에 배치된 스페이서 층(150)을 포함할 수 있다. 전체 상부 멤브레인의 두께는 에칭 프로세스 동안에 제2 멤브레인(110)의 상부면 상의 스페이서 층(150)을 얇게 함으로써 원하는 두께로 감소된다.

[0074] 하나 이상의 예들에서, 스페이서 층(150)은 하나 이상의 습식 에칭 프로세스들에 의해 에칭된다. 습식 에칭 프로세스는 스페이서 층(150)을 하나 이상의 에칭 용액들에 노출시키는 것을 포함한다. 에칭 용액은 묽은 불화수소산(DHF) 수용액 및/또는 완충된 HF 수용액, 예컨대 HF와 불화암모늄(NH₄F)의 수용액이거나 이를 포함할 수 있다.

[0075] 도 15는 본원에서 설명 및 논의된 하나 이상의 실시예들에 따른, 이중 기공 센서(400)의 개략적인 단면도를 도시한다. 이중 기공 센서(400)는 애노드(anode)로서 사용되는 금속 콘택(138)을 통해 제2 저장소(402c)에 중간 접지된다. 제2 저장소(402c)에 의한 중간 접지는 2개의 회로들―제2 나노기공(402d) 및 웰(140)을 통한 상부 회로, 및 제1 나노기공(402b) 및 웰(142)을 통한 하부 회로―를 형성한다. 웰들(140, 142) 각각은 독립적으로 캐소드(cathode)로서 작동한다.

[0076] 유익하게는, 본원에서 설명 및 논의된 방법들은 수직 정렬된 이중 기공 센서의 품질, 반복성 및 제조 비용들의 개선들뿐만 아니라 대량 제조를 허용한다. 또한, 본원에서 설명 및 논의된 수직으로 정렬된 이중 기공 센서들은 전통적인 수평 이중 기공 시스템들에 비해 DNA, RNA 및/또는 다른 바이오폴리머들의 바이오분자 시퀀싱에 대한 보다 양호한 제어를 제공한다.

[0077] 본 개시내용의 실시예들은 또한 하기의 단락들 1 내지 24 중 어느 하나 이상에 관한 것이다:

[0078] 단락 1. 이중 기공 센서를 형성하는 방법은: 막 스택을 형성하는 단계―막 스택은, 제1 실리콘 층, 제1 실리콘 층 상에 배치된 제1 멤브레인 층, 제1 멤브레인 층 상에 배치된 제2 실리콘 층, 및 제2 실리콘 층 상에 배치된 제2 멤브레인 층을 포함함―; 제1 실리콘 층 내의 제1 저장소, 제1 멤브레인 층 내의 제1 나노기공, 제2 실리콘 층 내의 제2 저장소, 제2 멤브레인 층 내의 제2 나노기공, 및 제1 저장소 및 제2 저장소 그리고 제1 나노기공 및 제2 나노기공과 유체 연통하는 채널을 생성하도록 막 스택을 에칭하는 단계; 제2 멤브레인 층, 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 보호 산화물 층을 증착하는 단계; 제2 멤브레인 층 상에 배치된 보호 산화물 층 상에 유전체 층을 증착하고 제2 나노기공을 덮는 단계; 유전체 층, 보호 산화물 층 및 제2 멤브레인 층을 관통하여 그리고 적어도 부분적으로 제2 실리콘 층 내로 연장되는 금속 콘택을 형성하는 단계; 제2 나노기공 위에 웰을 형성하도록 유전체 층의 적어도 일부를 에칭하는 단계; 제1 저장소의 내부면들 상에 증착된 보호 산화물 층의 적어도 일부를 드러내도록 제1 실리콘 층의 적어도 일부를 에칭하는 단계; 및 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 증착된 보호 산화물 층을 에칭하는 단계를 포함한다.

[0079] 단락 2. 단락 1에 따른 방법에서, 보호 산화물 층은 실리콘 산화물, 금속 산화물, 금속 실리케이트, 또는 이들의 임의의 조합을 포함한다.

[0080] 단락 3. 단락 1 또는 2에 따른 방법에서, 보호 산화물 층은 원자층 증착에 의해 증착된다.

[0081] 단락 4. 단락 1 내지 3 중 어느 하나에 따른 방법에서, 제1 나노기공 및 제2 나노기공 각각은 독립적으로 약 0.5㎚ 내지 약 50㎚의 직경을 갖는다.

[0082] 단락 5. 단락 1 내지 4 중 어느 하나에 따른 방법에서, 제1 나노기공 및 제2 나노기공 각각은 독립적으로 약 1㎚ 내지 약 5㎚의 직경을 갖는다.

[0083] 단락 6. 단락 1 내지 5 중 어느 하나에 따른 방법에서, 유전체 층은 테트라에틸 오르토실리케이트 산화물, 실란 산화물, 폴리이미드, 또는 이들의 임의의 조합을 포함한다.

[0084] 단락 7. 단락 1 내지 6 중 어느 하나에 따른 방법에서, 유전체 층은 약 1㎛ 내지 약 5㎛이다.

[0085] 단락 8. 단락 1 내지 7 중 어느 하나에 따른 방법에서, 유전체 층은 약 1.5㎛ 내지 약 3㎛이다.

[0086] 단락 9. 단락 1 내지 8 중 어느 하나에 따른 방법에서, 금속 콘택을 형성하는 단계는: 유전체 층, 보호 산화물 층 및 제2 멤브레인 층을 관통하여 그리고 부분적으로 제2 실리콘 층 내로 콘택 홀을 에칭하는 단계; 및 콘택 홀 내에 전도성 재료를 증착하는 단계를 더 포함한다.

[0087] 단락 10. 단락 9에 따른 방법에서, 금속 콘택을 형성하는 단계는 유전체 층으로부터 전도성 재료의 임의의 잔류 층을 에칭하는 단계를 더 포함한다.

[0088] 단락 11. 단락 1 내지 10 중 어느 하나에 따른 방법에서, 금속 콘택은 채널에 평행하게 또는 실질적으로 평행하게 연장된다.

[0089] 단락 12. 단락 1 내지 11 중 어느 하나에 따른 방법에서, 유전체 층의 일부는 제2 나노기공 위에 웰을 형성하도록 건식 에칭 프로세스에 의해 에칭되고, 제1 실리콘 층의 일부는 제1 저장소의 내부면들 상에 증착된 보호 산화물 층의 일부를 드러내도록 습식 에칭 프로세스에 의해 에칭된다.

[0090] 단락 13. 단락 1 내지 12 중 어느 하나에 따른 방법에서, 보호 산화물 층은 습식 에칭 프로세스에 의해 에칭된다.

[0091] 단락 14. 단락 1 내지 13 중 어느 한 항에 따른 방법에서, 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 증착된 보호 산화물 층을 에칭한 후에, 적어도 제1 나노기공 및 제2 나노기공의 내부면들 상에 스페이서 층을 증착하는 단계를 더 포함한다.

[0092] 단락 15. 단락 14에 따른 방법에서, 스페이서 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함한다.

[0093] 단락 16. 단락 14에 따른 방법에서, 스페이서 층은 원자층 증착에 의해 증착된다.

[0094] 단락 17. 단락 14에 따른 방법은, 제1 나노기공 및 제2 나노기공을 관통하여 연장되는 원하는 직경의 채널을 생성하도록 스페이서 층의 적어도 일부를 에칭하는 단계를 더 포함한다.

[0095] 단락 18. 단락 14에 따른 방법은, 제1 멤브레인의 하부면 또는 제2 멤브레인의 상부면으로부터 스페이서 층의 적어도 일부를 에칭하는 단계를 더 포함한다.

[0096] 단락 19. 이중 기공 센서를 형성하는 방법은: 막 스택을 형성하는 단계―막 스택은, 제1 실리콘 층, 제1 실리콘 층 상에 배치된 제1 멤브레인 층, 제1 멤브레인 층 상에 배치된 제2 실리콘 층, 제2 실리콘 층 상에 배치된 제2 멤브레인 층, 제1 실리콘 층 내의 제1 저장소, 제1 멤브레인 층 내의 제1 나노기공, 제2 실리콘 층 내의 제2 저장소, 제2 멤브레인 층 내의 제2 나노기공, 및 제1 저장소 및 제2 저장소 그리고 제1 나노기공 및 제2 나노기공과 유체 연통하는 채널을 포함함―; 제2 멤브레인 층, 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 보호 산화물 층을 증착하는 단계; 제2 멤브레인 층 상에 배치된 보호 산화물 층 상에 유전체 층을 증착하고 제2 나노기공을 덮는 단계; 유전체 층, 보호 산화물 층 및 제2 멤브레인 층을 관통하여 그리고 적어도 부분적으로 제2 실리콘 층 내로 연장되는 금속 콘택을 형성하는 단계; 제2 나노기공 위에 웰을 형성하도록 유전체 층의 적어도 일부를 에칭하는 단계; 제1 저장소의 내부면들 상에 증착된 보호 산화물 층의 적어도 일부를 드러내도록 제1 실리콘 층의 적어도 일부를 에칭하는 단계; 제1 저장소 및 제2 저장소의 내부면들 및 제1 나노기공 및 제2 나노기공의 내부면들 상에 증착된 보호 산화물 층을 에칭하는 단계; 및 적어도 제1 나노기공 및 제2 나노기공의 내부면들 상에 스페이서 층을 증착하는 단계를 포함한다.

[0097] 단락 20. 단락 19에 따른 방법에서, 스페이서 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하며, 스페이서 층은 원자층 증착에 의해 증착된다.

[0098] 단락 21. 단락 19 또는 20에 따른 방법은, 제1 멤브레인의 하부면 또는 제2 멤브레인의 상부면으로부터 스페이서 층의 적어도 일부를 에칭하는 단계를 더 포함한다.

[0099] 단락 22. 단락 19 내지 21 중 어느 하나에 따른 방법에서, 제1 나노기공 및 제2 나노기공 각각은 독립적으로 약 1㎚ 내지 약 50㎚의 직경을 갖는다.

[00100] 단락 23. 이중 기공 센서는 단락 1 내지 22 중 어느 하나에 따른 방법에 의해 준비된다.

[00101] 단락 24. 이중 기공 센서는: 막 스택―막 스택은, 제1 실리콘 층, 제1 실리콘 층 상에 배치된 제1 멤브레인 층, 제1 멤브레인 층 상에 배치된 제2 실리콘 층, 제2 실리콘 층 상에 배치된 제2 멤브레인 층, 제1 실리콘 층 내의 제1 저장소, 제1 멤브레인 층 내의 제1 나노기공, 제2 실리콘 층 내의 제2 저장소, 제2 멤브레인 층 내의 제2 나노기공, 및 제1 저장소 및 제2 저장소 그리고 제1 나노기공 및 제2 나노기공과 유체 연통하는 채널을 포함하며, 제1 나노기공 및 제2 나노기공 각각은 약 1㎚ 내지 약 50㎚의 직경을 가짐―; 및 제2 멤브레인 층 위에 배치된 유전체 층에 형성된 웰; 및 유전체 층, 제2 멤브레인 층을 관통하여 그리고 제2 실리콘 층 내로 연장되는 금속 콘택을 포함한다.

[00102] 상기는 본 개시내용의 실시예들에 관한 것이지만, 다른 실시예들 및 추가 실시예들이 본 개시내용의 기본 범위로부터 벗어남이 없이 고안될 수 있고, 그 범위는 하기와 같은 청구범위에 의해 결정된다. 임의의 선행 문서들 및/또는 테스트 절차들을 포함하여, 본원에 설명된 모든 문헌들은 본 명세서와 모순되지 않는 범위에서 본원에 참조로 포함된다. 전술한 일반적인 설명 및 구체적인 실시예들로부터 명백한 바와 같이, 본 개시내용의 형태들이 도시 및 설명되었지만, 본 개시내용의 사상 및 범위로부터 벗어남이 없이 다양한 변형들이 이루어질 수 있다. 따라서, 본 개시내용이 이에 의해 제한되는 것으로 의도되지 않는다. 마찬가지로, 용어 "포함하는(comprising)"은 미국법의 목적상 용어 "구비하는(including)"과 동의어로 간주된다. 마찬가지로, 조성물, 요소 또는 요소들의 그룹 앞에 전환구(transitional phrase) "포함하는"이 선행될 때마다, 조성물, 요소 또는 요소들의 열거에 선행하는 전환구들 "~를 필수적 요소로 하여 구성되는(consisting essentially of)", "~로 구성되는(consisting of)", "~로 구성되는 그룹으로부터 선택되는(selected from the group of consisting of)" 또는 "~이다(is)"를 갖는 동일한 조성물 또는 요소들, 및 그 반대의 경우도 고려되는 것으로 이해된다.

[00103] 특정 실시예들 및 특징들은 수치 상한들의 세트 및 수치 하한들의 세트를 사용하여 설명되었다. 달리 지시되지 않는 한, 임의의 2개의 값들의 조합, 예를 들어 임의의 하위 값과 임의의 상위 값의 조합, 임의의 2개의 하위 값들의 조합, 및/또는 임의의 2개의 상위 값들의 조합을 포함하는 범위들이 고려된다는 것이 이해되어야 한다. 특정의 하한들, 상한들 및 범위들이 하기의 하나 이상의 청구항들에 나타나 있다.

Claims

이중 기공 센서(dual pore sensor)를 형성하는 방법으로서,
막 스택(film stack)을 형성하는 단계―상기 막 스택은,
제1 실리콘 층(silicon layer),
상기 제1 실리콘 층 상에 배치된 제1 멤브레인 층(membrane layer),
상기 제1 멤브레인 층 상에 배치된 제2 실리콘 층, 및
상기 제2 실리콘 층 상에 배치된 제2 멤브레인 층을 포함함―;
상기 제1 실리콘 층 내의 제1 저장소(reservoir), 상기 제1 멤브레인 층 내의 제1 나노기공(nanopore), 상기 제2 실리콘 층 내의 제2 저장소, 상기 제2 멤브레인 층 내의 제2 나노기공, 및 상기 제1 저장소 및 상기 제2 저장소 그리고 상기 제1 나노기공 및 상기 제2 나노기공과 유체 연통하는 채널(channel)을 생성하도록 상기 막 스택을 에칭하는 단계;
상기 제2 멤브레인 층, 상기 제1 저장소 및 상기 제2 저장소의 내부면들 및 상기 제1 나노기공 및 상기 제2 나노기공의 내부면들 상에 보호 산화물 층을 증착하는 단계;
상기 제2 멤브레인 층 상에 배치된 보호 산화물 층 상에 유전체 층을 증착하고 상기 제2 나노기공을 덮는 단계;
상기 유전체 층, 상기 보호 산화물 층 및 상기 제2 멤브레인 층을 관통하여 그리고 적어도 부분적으로 상기 제2 실리콘 층 내로 연장되는 금속 콘택(contact)을 형성하는 단계;
상기 제2 나노기공 위에 웰(well)을 형성하도록 상기 유전체 층의 적어도 일부를 에칭하는 단계;
상기 제1 저장소의 내부면들 상에 증착된 보호 산화물 층의 적어도 일부를 드러내도록 상기 제1 실리콘 층의 적어도 일부를 에칭하는 단계; 및
상기 제1 저장소 및 상기 제2 저장소의 내부면들 및 상기 제1 나노기공 및 상기 제2 나노기공의 내부면들 상에 증착된 보호 산화물 층을 에칭하는 단계를 포함하는,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 보호 산화물 층은 실리콘 산화물, 금속 산화물, 금속 실리케이트(metal silicate), 또는 이들의 임의의 조합을 포함하는,
이중 기공 센서를 형성하는 방법.
제2 항에 있어서,
상기 보호 산화물 층은 원자층 증착에 의해 증착되는,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 제1 나노기공 및 상기 제2 나노기공 각각은 독립적으로 약 0.5㎚ 내지 약 50㎚의 직경을 갖는,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 유전체 층은 테트라에틸 오르토실리케이트(tetraethyl orthosilicate) 산화물, 실란(silane) 산화물, 폴리이미드, 또는 이들의 임의의 조합을 포함하는,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 유전체 층은 약 1㎛ 내지 약 5㎛인,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 금속 콘택을 형성하는 단계는,
상기 유전체 층, 상기 보호 산화물 층 및 상기 제2 멤브레인 층을 관통하여 그리고 부분적으로 상기 제2 실리콘 층 내로 콘택 홀(contact hole)을 에칭하는 단계; 및
상기 콘택 홀 내에 전도성 재료를 증착하는 단계를 더 포함하는,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 금속 콘택은 상기 채널에 평행하게 또는 실질적으로 평행하게 연장되는,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 유전체 층의 일부는 상기 제2 나노기공 위에 상기 웰을 형성하도록 건식 에칭 프로세스에 의해 에칭되고,
상기 제1 실리콘 층의 일부는 상기 제1 저장소의 내부면들 상에 증착된 보호 산화물 층의 일부를 드러내도록 습식 에칭 프로세스에 의해 에칭되는,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 보호 산화물 층은 습식 에칭 프로세스에 의해 에칭되는,
이중 기공 센서를 형성하는 방법.
제1 항에 있어서,
상기 제1 저장소 및 상기 제2 저장소의 내부면들 및 상기 제1 나노기공 및 상기 제2 나노기공의 내부면들 상에 증착된 보호 산화물 층을 에칭한 후에, 적어도 상기 제1 나노기공 및 상기 제2 나노기공의 내부면들 상에 스페이서 층(spacer layer)을 증착하는 단계를 더 포함하는,
이중 기공 센서를 형성하는 방법.
제11 항에 있어서,
상기 스페이서 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하는,
이중 기공 센서를 형성하는 방법.
제11 항에 있어서,
상기 스페이서 층은 원자층 증착에 의해 증착되는,
이중 기공 센서를 형성하는 방법.
제11 항에 있어서,
상기 제1 나노기공 및 상기 제2 나노기공을 관통하여 연장되는 원하는 직경의 채널을 생성하도록 상기 스페이서 층의 적어도 일부를 에칭하는 단계를 더 포함하는,
이중 기공 센서를 형성하는 방법.
제11 항에 있어서,
상기 제1 멤브레인의 하부면 또는 상기 제2 멤브레인의 상부면으로부터 상기 스페이서 층의 적어도 일부를 에칭하는 단계를 더 포함하는,
이중 기공 센서를 형성하는 방법.
이중 기공 센서를 형성하는 방법으로서,
막 스택을 형성하는 단계―상기 막 스택은,
제1 실리콘 층,
상기 제1 실리콘 층 상에 배치된 제1 멤브레인 층,
상기 제1 멤브레인 층 상에 배치된 제2 실리콘 층,
상기 제2 실리콘 층 상에 배치된 제2 멤브레인 층,
상기 제1 실리콘 층 내의 제1 저장소,
상기 제1 멤브레인 층 내의 제1 나노기공,
상기 제2 실리콘 층 내의 제2 저장소,
상기 제2 멤브레인 층 내의 제2 나노기공, 및
상기 제1 저장소 및 상기 제2 저장소 그리고 상기 제1 나노기공 및 상기 제2 나노기공과 유체 연통하는 채널을 포함함―;
상기 제2 멤브레인 층, 상기 제1 저장소 및 상기 제2 저장소의 내부면들 및 상기 제1 나노기공 및 상기 제2 나노기공의 내부면들 상에 보호 산화물 층을 증착하는 단계;
상기 제2 멤브레인 층 상에 배치된 보호 산화물 층 상에 유전체 층을 증착하고 상기 제2 나노기공을 덮는 단계;
상기 유전체 층, 상기 보호 산화물 층 및 상기 제2 멤브레인 층을 관통하여 그리고 적어도 부분적으로 상기 제2 실리콘 층 내로 연장되는 금속 콘택을 형성하는 단계;
상기 제2 나노기공 위에 웰을 형성하도록 상기 유전체 층의 적어도 일부를 에칭하는 단계;
상기 제1 저장소의 내부면들 상에 증착된 보호 산화물 층의 적어도 일부를 드러내도록 상기 제1 실리콘 층의 적어도 일부를 에칭하는 단계;
상기 제1 저장소 및 상기 제2 저장소의 내부면들 및 상기 제1 나노기공 및 상기 제2 나노기공의 내부면들 상에 증착된 보호 산화물 층을 에칭하는 단계; 및
적어도 상기 제1 나노기공 및 상기 제2 나노기공의 내부면들 상에 스페이서 층을 증착하는 단계를 포함하는,
이중 기공 센서를 형성하는 방법.
제16 항에 있어서,
상기 스페이서 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하며,
상기 스페이서 층은 원자층 증착에 의해 증착되는,
이중 기공 센서를 형성하는 방법.
제16 항에 있어서,
상기 제1 멤브레인의 하부면 또는 상기 제2 멤브레인의 상부면으로부터 상기 스페이서 층의 적어도 일부를 에칭하는 단계를 더 포함하는,
이중 기공 센서를 형성하는 방법.
제16 항에 있어서,
상기 제1 나노기공 및 상기 제2 나노기공 각각은 독립적으로 약 1㎚ 내지 약 50㎚의 직경을 갖는,
이중 기공 센서를 형성하는 방법.
이중 기공 센서로서,
막 스택―상기 막 스택은,
제1 실리콘 층,
상기 제1 실리콘 층 상에 배치된 제1 멤브레인 층,
상기 제1 멤브레인 층 상에 배치된 제2 실리콘 층,
상기 제2 실리콘 층 상에 배치된 제2 멤브레인 층,
상기 제1 실리콘 층 내의 제1 저장소,
상기 제1 멤브레인 층 내의 제1 나노기공,
상기 제2 실리콘 층 내의 제2 저장소,
상기 제2 멤브레인 층 내의 제2 나노기공, 및
상기 제1 저장소 및 상기 제2 저장소 그리고 상기 제1 나노기공 및 상기 제2 나노기공과 유체 연통하는 채널을 포함하며,
상기 제1 나노기공 및 상기 제2 나노기공 각각은 약 1㎚ 내지 약 50㎚의 직경을 가짐―;
상기 제2 멤브레인 층 위에 배치된 유전체 층에 형성된 웰; 및
상기 유전체 층, 상기 제2 멤브레인 층을 관통하여 그리고 상기 제2 실리콘 층 내로 연장되는 금속 콘택을 포함하는,
이중 기공 센서.