KR20220114108A - FinFET 분리형 게이트 비휘발성 메모리 셀 및 FinFET 로직 디바이스를 이용하여 디바이스를 형성하는 방법 - Google Patents

FinFET 분리형 게이트 비휘발성 메모리 셀 및 FinFET 로직 디바이스를 이용하여 디바이스를 형성하는 방법 Download PDF

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조 펭
시안 리우
진호 김
세르구에이 조르바
캐서린 데코베르트
난 도
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실리콘 스토리지 테크놀로지 인크
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Abstract

위쪽으로 연장되는 제1 핀 및 제2 핀을 갖는 실리콘 기판을 이용하여 디바이스를 형성하는 방법. 제1 주입은 제1 실리콘 핀 내에 제1 소스 영역을 형성한다. 제2 주입은 제1 실리콘 핀 내에 제1 드레인 영역을 형성하고, 제2 실리콘 핀 내에 제2 소스 영역 및 제2 드레인 영역을 형성한다. 제1 채널 영역이 제1 소스 영역과 제1 드레인 영역 사이에서 연장된다. 제2 채널 영역이 제2 소스 영역과 제2 드레인 영역 사이에서 연장된다. 제1 폴리실리콘 증착을 이용하여 제1 채널 영역의 제1 부분을 둘러싸는 플로팅 게이트를 형성한다. 제2 폴리실리콘 증착을 이용하여 제1 소스 영역을 둘러싸는 소거 게이트, 제1 채널 영역의 제2 부분을 둘러싸는 워드 라인 게이트, 및 제2 채널 영역을 둘러싸는 더미 게이트를 형성한다. 더미 게이트는 금속 게이트로 대체된다.

Description

FinFET 분리형 게이트 비휘발성 메모리 셀 및 FinFET 로직 디바이스를 이용하여 디바이스를 형성하는 방법
우선권 주장
본 출원은 2020년 2월 27일자로 출원된 발명의 명칭이 "Method Of Forming A Device With FINFET Split Gate Non-volatile Memory Cells And FINFET Logic Devices"인 미국 특허 출원 제16/803,876호의 우선권을 주장한다.
기술분야
본 발명은 로직 게이트를 갖는 로직 디바이스와 동일한 반도체 기판 상에 워드 라인 게이트, 플로팅 게이트, 및 소거 게이트를 갖는 비휘발성 플래시 메모리 셀에 관한 것이다.
워드 라인 게이트, 플로팅 게이트 및 소거 게이트를 갖는 분리형 게이트 비휘발성 플래시 메모리 셀이 본 기술 분야에 공지되어 있다. 예를 들어, 본원에 인용되어 포함되는 미국 특허 제10,217,850호를 참조한다. 메모리 디바이스와 동일한 반도체(예를 들어, 실리콘) 칩 상에 로직 디바이스들(즉, 저전압 로직 디바이스 및/또는 고전압 로직 디바이스)을 형성하고, 이 과정에서 메모리 디바이스 및 로직 디바이스의 일부분들을 형성하기 위한 처리 단계들 중 일부를 공유하는 것(예를 들어, 동일한 폴리실리콘 증착 공정을 이용하여 메모리 셀 및 로직 디바이스용 게이트를 형성하는 것)도 공지되어 있다. 그러나, 메모리 셀을 형성하는 다른 처리 단계들은 이전에 제조된 로직 디바이스에 악영향을 줄 수 있고, 그 반대의 경우도 있을 수 있어, 동일한 웨이퍼 상에 두 유형의 디바이스를 형성하는 것은 종종 어렵고 복잡할 수 있다.
리소그래피 크기를 축소하여 채널 폭이 감소되는 문제를 해결하기 위해, FinFET 유형의 구조물이 메모리 셀 구조물용으로 제안되고 있다. FinFET 유형의 구조물에서, 반도체 재료의 핀(fin) 형상 부재는 소스를 드레인 영역에 연결한다. 핀 형상 부재는 상면 및 2개의 (대향하는) 측면을 갖는다. 소스로부터 드레인 영역으로 흐르는 전류는 핀 형상 부재의 2개의 측면뿐만 아니라 상면을 따라 흐를 수 있다. 따라서, 채널 영역의 유효 폭이 증가되어, 그에 상응하는 전체 측방향 폭의 증가 없이, 전류 흐름을 증가시킨다. 구체적으로, 채널 영역을 두 개의 측면으로 "폴딩"하여, 더 많은 반도체 공간을 희생시키지 않고도 채널 영역의 유효 폭이 증가되어 채널 영역의 "풋프린트"를 감소시킨다. 반도체 기판의 평면형 상면 상에 형성되는 3-게이트 분리형 게이트 메모리 셀과 동일한 기판 상에 FinFET 로직 디바이스를 형성하는 것이 공지되어 있다. 예를 들어, 본원에 인용되어 포함된 미국 특허 제9,985,042호를 참조한다.
FinFET 구성으로 형성된 비휘발성 메모리 셀이 개시되어 있다. 공지된 FinFET 비휘발성 메모리 구조물의 일부 예는 미국 특허 제7,423,310호, 제7,410,913호 및 제8,461,640호를 포함하며, 이들 각각의 전체 내용은 본원에 인용되어 포함된다. 이러한 종래 기술 참고문헌들이 고려하지 않은 것은 동일한 기판 상에 FinFET 유형 구성의 로직 디바이스와 FinFET 유형 구성의 3-게이트, 분리형-게이트 비휘발성 메모리 셀의 동시 형성을 위한 효과적인 방법론이다.
전술한 문제점 및 필요성은,
상면과 제1 영역 및 제2 영역을 갖는 실리콘 기판을 제공하는 단계;
상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 갖는 위쪽으로 연장되는 제1 실리콘 핀을 실리콘 기판의 제1 영역에 형성하고, 상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 갖는 위쪽으로 연장되는 제2 실리콘 핀을 실리콘 기판의 제2 영역에 형성하기 위해, 실리콘 기판의 일부분들을 제거하는 단계;
제1 실리콘 핀에 제1 소스 영역을 형성하기 위해 제1 주입을 수행하는 단계;
제1 실리콘 핀에 제1 드레인 영역을 형성하고 제2 실리콘 핀에 제2 소스 영역 및 제2 드레인 영역을 형성하기 위해 제2 주입을 수행하는 단계 - 제1 소스 영역 및 제1 드레인 영역은 그들 사이에서 연장되는 제1 실리콘 핀의 제1 채널 영역을 정의하고, 제2 소스 영역 및 제2 드레인 영역은 그들 사이에서 연장되는 제2 실리콘 핀의 제2 채널 영역을 정의함 -;
제1 폴리실리콘 증착을 이용하여, 제1 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 플로팅 게이트를 형성하는 단계 - 플로팅 게이트는 제1 실리콘 핀의 상면 및 측면을 둘러쌈 -;
제2 폴리실리콘 증착을 이용하여, 제1 소스 영역 위에 배치되고 그로부터 절연된 소거 게이트, 제1 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 워드 라인 게이트, 및 제2 채널 영역 위에 배치되고 그로부터 절연된 더미 게이트를 형성하는 단계 -
소거 게이트는 상기 제1 실리콘 핀의 상면 및 측면을 둘러싸고,
워드 라인 게이트는 제1 실리콘 핀의 상면 및 측면을 둘러싸고,
더미 게이트는 제2 실리콘 핀의 상면 및 측면을 둘러쌈 -; 및
더미 게이트를, 제2 채널 영역 위에 배치되고 그로부터 절연된 금속 게이트로 대체하는 단계 - 금속 게이트는 제2 실리콘 핀의 상면 및 측면을 둘러쌈 -를 포함하는, 디바이스를 형성하는 방법에 의해 해결된다.
디바이스를 형성하는 방법은
상면과 제1 영역 및 제2 영역을 갖는 실리콘 기판을 제공하는 단계;
상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 각각 갖는 복수의 위쪽으로 연장되는 제1 실리콘 핀을 실리콘 기판의 제1 영역에 형성하고, 상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 각각 갖는 복수의 위쪽으로 연장되는 제2 실리콘 핀을 실리콘 기판의 제2 영역에 형성하기 위해, 실리콘 기판의 일부분들을 제거하는 단계;
제1 실리콘 핀 각각에 제1 소스 영역을 형성하기 위해 제1 주입을 수행하는 단계;
제1 실리콘 핀 각각에 제1 드레인 영역을 형성하고 제2 실리콘 핀 각각에 제2 소스 영역 및 제2 드레인 영역을 형성하기 위해 제2 주입을 수행하는 단계 - 제1 실리콘 핀 각각에 대해, 제1 소스 영역 및 제1 드레인 영역은 그들 사이에서 연장되는 제1 실리콘 핀의 제1 채널 영역을 정의하고, 제2 실리콘 핀 각각에 대해, 제2 소스 영역 및 제2 드레인 영역은 그들 사이에서 연장되는 제2 실리콘 핀의 제2 채널 영역을 정의함 -;
제1 폴리실리콘 증착을 이용하여, 각각이 제1 채널 영역들 중 하나의 제1 부분 위에 배치되고 그로부터 절연된 복수의 플로팅 게이트를 형성하는 단계 - 플로팅 게이트 각각은 제1 실리콘 핀 중 하나의 상면 및 측면을 둘러쌈 -;
제2 폴리실리콘 증착을 이용하여, 각각이 제1 소스 영역들 중 하나의 위에 배치되고 그로부터 절연된 복수의 소거 게이트, 각각이 제1 채널 영역들 중 하나의 제2 부분 위에 배치되고 그로부터 절연된 복수의 워드 라인 게이트, 및 각각이 제2 채널 영역들 중 하나의 위에 배치되고 그로부터 절연된 복수의 더미 게이트를 형성하는 단계 -
소거 게이트 각각은 제1 실리콘 핀 중 하나의 상면 및 측면을 둘러싸고,
워드 라인 게이트 각각은 제1 실리콘 핀 중 하나의 상면 및 측면을 둘러싸고,
더미 게이트 각각은 제2 실리콘 핀 중 하나의 상면 및 측면을 둘러쌈 -; 및
더미 게이트 각각을, 제2 채널 영역들 중 하나의 위에 배치되고 그로부터 절연된 금속 게이트로 대체하는 단계 - 금속 게이트 각각은 제2 실리콘 핀 중 하나의 상면 및 측면을 둘러쌈 -를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1q는 반도체 기판 상에 비휘발성 메모리 셀들 및 로직 디바이스들 형성하는 단계들을 도시하는 사시 단면도들이다.
도 2 내지 도 5는 반도체 기판의 메모리 셀 영역 내의 메모리 셀들의 측단면도들이다.
도 6 및 도 7은 반도체 기판의 로직 디바이스 영역 내의 로직 디바이스의 측단면도들이다.
도 1a 내지 도 1q를 참조하면, 반도체 웨이퍼 기판('기판'으로도 지칭됨)(10)의 메모리 셀 영역(2) 내의 메모리 셀 쌍들과 상기 기판(10)의 로직 디바이스 영역(4) 내의 로직 디바이스들을 제조하는 공정의 단계들의 사시 단면도들이 도시되어 있다. 이 공정은 반도체 기판(10)의 상면(11) 상에 이산화규소('산화물'로도 지칭됨) 층(12)을 형성함으로써 시작되며, 반도체 기판(10)은 P형 단결정 실리콘으로 형성될 수 있다. 산화물 층(12)은 증착 또는 열 산화(thermal oxidation)에 의해 형성될 수 있다. 그런 다음, 산화물 층(12)을 패터닝하기 위해 포토리소그래피 마스킹 공정이 사용된다(즉, 상기 층의 일부분을 선택적으로 제거하되 다른 부분은 제거하지 않음). 포토리소그래피 마스킹 공정은 산화물 층(12) 상에 포토레지스트 재료를 코팅하는 단계, 이어서 포토레지스트를 노광 및 현상하여, 로직 디바이스 영역(4) 내의 포토레지스트는 유지하면서 메모리 셀 영역(2)으로부터 포토레지스트 재료를 제거하는 단계를 포함한다. 그런 다음, 산화물 에칭을 이용하여 메모리 셀 영역(2)으로부터 산화물 층(12)의 노출된 부분들을 제거함으로써 기판(10)을 노출시킨다(포토레지스트는 로직 디바이스 영역(4)에서 산화물 층(12)을 에칭으로부터 보호함). 메모리 셀 영역(2)에서 기판(10)의 노출된 상면을 리세스하기 위해 실리콘 에칭이 사용된다. 산화물 층(12) 및 포토레지스트는 이러한 실리콘 에칭으로부터 로직 디바이스 영역(4)을 보호한다. 이에 따라 생성된 (포토레지스트가 제거된 후의) 구조물이 도 1a에 도시되어 있으며, 이 구조물에서, 메모리 셀 영역(2) 내의 기판(10)의 상면은 리세스 양(R)만큼 로직 디바이스 영역(4) 내의 기판(10)의 상면 아래로 리세스된다.
이 구조물 상에 산화물 층(14)이 형성된다. 산화물 층(14) 상에 실리콘 질화물("질화물") 층(16)이 형성된다. 질화물 층(16) 상에 절연 층(18)(예를 들어, 비정질 탄소)이 형성된다. 포토레지스트를 형성하고, 메모리 셀 영역(2) 및 로직 디바이스 영역(4)에서 포토레지스트의 스트립들을 선택적으로 제거하고, 절연 층(18)의 노출된 하지 부분들을 제거하여, 하지 질화물 층(16)까지 연장되어 이 하지 질화물 층을 노출시키는 트렌치들(20)을 절연 층(18)에 형성함으로써, 절연 층(18)이 패터닝된다. 포토레지스트가 제거된 후, 산화물 스페이서들(22)이 트렌치들(20) 내에 형성된다. 스페이서들을 형성하는 방법은 본 기술 분야에 공지되어 있으며, 이 방법은 구조물의 윤곽 위에 재료를 증착시킨 뒤 이방성 에칭 공정을 수행하는 것을 포함하며, 이러한 과정에 의해 상기 재료가 구조물의 수평 표면들로부터 제거되는 한편, 상기 재료는 (보통, 둥근 상면을 갖는) 구조물의 수직 배향 표면들 상에는 대체로 변형되지 않은 상태로 남아 있게 된다. 이 경우, 도 1b에 도시된 바와 같이, 산화물 스페이서들(22)이 트렌치들(20)의 측벽을 따라 형성된다.
포토레지스트로 구조물을 덮은 뒤 포토레지스트를 부분적으로 제거함으로써, 트렌치들(20) 내의 산화물 스페이서들(22)의 일부분들이 제거되고, 이에 따라 산화물 스페이서들(22)의 일부분들이 노출된다(예를 들어, 메모리 셀 영역(2) 내의 특정 스페이서들(22)은 완전히 노출되고, 로직 디바이스 영역(4) 내의 각각의 스페이서(22)는 일부분들만이 노출됨). 그런 다음, 스페이서들(22)의 노출된 부분들이 산화물 에칭에 의해 제거되어, 트렌치들(20) 내에 스페이서들(22)의 세그먼트들을 남겨지게 한다. 포토레지스트가 제거된 후, 절연 층(18)의 나머지 부분들은 각각의 에칭, 예를 들어 탄소 에칭에 의해 제거된다. 그런 다음, 질화물 에칭을 이용하여 질화물 층(16)의 노출된 부분들(즉, 남아있는 산화물 스페이서들(22) 아래의 질화물 층(16)의 일부분들을 제외한 모든 부분들)을 제거하고, 산화물 에칭을 이용하여 산화물 층(14) 및 남아있는 산화물 스페이서들(22)의 노출된 부분들을 제거한다. 그런 다음, 실리콘 에칭을 이용하여 기판(10)의 노출된 표면 부분들을 리세스하여, 도 1c에 도시된 바와 같이 메모리 셀 영역(2)에 실리콘 기판의 핀들(10a) 및 로직 디바이스 영역(4)에 실리콘 기판의 핀들(10b)을 형성한다. 핀들(10a 및 10b)은 그 아래의 벌크 실리콘에 대해 동일한 높이를 갖지만, 핀(10b)은 핀(10a)보다 리세스 양(R)만큼 수직으로 더 높게 연장된다.
상기 구조물은 두꺼운 산화물(즉, STI 산화물) 층(24)으로 덮이고, 그런 다음 이 층은 (예를 들어, 화학적 기계적 연마(CMP: chemical mechanical polish)에 의해) 평탄화되어 로직 디바이스 영역(4) 내의 질화물 층(16)의 상면을 노출시킨다. 평탄화된 산화물 층(24) 위에 질화물 층(26)이 형성된다. 포토레지스트가 질화물 층(26) 위에 형성되고, 메모리 셀 영역(2)으로부터 제거된다. 에칭들을 이용하여 노출된 질화물 층들(26 및 16) 및 산화물 층(14)을 제거하고, 산화물 층(24)을 메모리 셀 영역(2) 내의 실리콘 핀들(10a)의 상부까지 아래로 리세스한다. 포토레지스트가 제거된 후, 산화물 층(28)이 구조물 상에 형성된다. 폴리실리콘("폴리") 층(30)이 제1 폴리실리콘 증착에 의해 산화물 층(28) 상에 형성된다. 화학적 기계적 연마를 이용하여 폴리 층(30)을 평탄화하되, 이 과정에서 산화물 층(28)이 정지 층으로 이용되며, 이를 통해 로직 디바이스 영역(4)으로부터 폴리 층(30)이 제거된다. 폴리 에치 백(poly etch back)을 이용하여 메모리 셀 영역(2) 내의 폴리 층(30)을 리세스한다. 그런 다음, 폴리 층(30)이 패터닝되어(포토레지스트 형성, 노광, 및 부분 제거 후 폴리 에칭이 수행됨), 도 1d에 도시된 바와 같이 폴리 층(30)의 스트립들이 남겨지며, 각 스트립은 메모리 셀 영역(2) 내의 핀들(10a) 중 하나의 상부 및 측벽들을 따라 연장된다.
산화물 층(32)이 구조물 위에 형성되고, 질화물 층(34)이 산화물 층(32) 위에 형성된다. 포토레지스트가 구조물 위에 형성되고 메모리 셀 영역(2)으로부터 부분적으로 제거되어, 메모리 셀 영역(2) 내의 핀들(10a)을 가로질러 연장되는 질화물 층(34)의 스트립 부분들이 노출된다. 질화물 에칭을 이용하여 질화물 층(34)의 노출된 부분들을 제거하고, 산화물 에칭을 이용하여 산화물 층(32)의 노출된 부분들을 제거하여, 메모리 셀 영역(2) 내의 폴리 층(30)의 일부분들을 노출시킨다. 폴리 에칭을 이용하여 폴리 층(30)의 노출된 부분들을 제거하여, (포토레지스트가 제거된 후에는) 도 1e에 도시된 바와 같이 메모리 셀 영역(2)에 폴리 층(30)의 블록들(30a)이 남겨지게 한다.
그런 다음, 산화물 스페이서들(36)이 산화물 증착 및 이방성 에칭에 의해 형성되어, 폴리 블록들(30a)의 측벽들을 덮는다. 포토레지스트가 구조물 위에 형성되고 부분적으로 제거되어 메모리 셀 영역(2)의 일부분들(즉, 동일한 핀(10a) 상의 인접한 폴리 블록들(30a) 사이의 영역)을 노출시킨다. 인접한 폴리 블록들(30a) 사이의 핀들(10a)에 소스 영역들(52)을 형성하기 위해 주입 공정이 수행된다. 등방성 산화물 에칭을 이용하여, 폴리 블록들(30a)의 노출된 측벽들(즉, 동일한 핀(10a) 상의 인접한 폴리 블록들(30a)의 서로 마주보는 측벽들) 상의 산화물 스페이서들(36)을 제거한다. 포토레지스트가 제거된 후, 산화물(터널 산화물) 층(38)이 폴리 블록들(30a)의 노출된 측벽들 상에 (예를 들어, 고온 산화(HTO: high temperature oxidation)에 의해) 형성된다. 이에 따라 생성된 구조물이 도 1f에 도시되어 있다(도 1k 및 도 2에 더 잘 도시된 소스 영역들(52)은 제외됨). 이 단계에서, 동일한 핀(10a) 상의 인접한 폴리 블록들(30a)에 대해, 서로 마주보는 측벽들은 터널 산화물 층(38)에 의해 덮이고, 서로 마주보지 않는 측벽들은 산화물 스페이서들(36)에 의해 덮인다.
포토레지스트가 구조물 위에 형성되고 부분적으로 제거되어 메모리 셀 영역(2)의 일부분들을 노출시킨다(즉, 동일한 핀(10a) 상의 인접한 폴리 블록들(30a)에 대해, 서로 마주보지 않는 측벽들 주위의 영역이 노출되어, 산화물 스페이서들(36)이 노출됨). 폴리 블록들(30a)의 측벽들 상의 산화물 스페이서들(36)에 인접한 핀들(10a)의 일부분들 내로 재료를 주입하기 위해 주입 공정이 수행된다. 핀들(10a)의 이러한 주입된 영역들은 최종적으로, 추후 형성되는 워드 라인 게이트들의 아래에 배치될 것이다. 그런 다음, 산화물 에칭을 이용하여, 방금 주입된 핀들(10a)의 상면 부분 및 측면 부분으로부터 산화물을 제거하여 해당 부분들을 노출시킨다. 포토레지스트가 제거된 후, 도 1g에 도시된 바와 같이, 산화물 층(40)(워드 라인 산화물)이 핀들(10a)의 노출된 상면 및 측면 상에 형성된다.
포토레지스트가 구조물 위에 형성되고, 로직 디바이스 영역(4)으로부터 제거된다. 일련의 에칭들이 STI 산화물 층(24)까지 산화물 층 및 질화물 층을 제거하고 산화물 층(24)을 리세스하기 위해 수행되어, (포토레지스트가 제거된 후에는) 도 1h에 도시된 바와 같이 로직 디바이스 영역(4)에서 핀들(10b)이 돌출되고 부분적으로 노출된다. 그런 다음, 로직 디바이스 영역(4)의 핀들(10b)의 노출된 상면 및 측면을 덮도록 산화물 층(도시되지 않음)이 형성된다. 그런 다음, 폴리 층(44)이 제2 폴리 증착에 의해 구조물 위에 형성된다. 폴리 층(44)은 (메모리 셀 영역 내의 폴리 블록들(30a) 위에, 질화물 층(34) 또는 질화물 층(34) 상의 산화물을 CMP 정지 층으로 이용하여) CMP에 의해 평탄화된다. 포토레지스트가 구조물 상에 형성되고 메모리 셀 영역(2)으로부터 제거된다. 등방성 폴리 에칭을 이용하여 메모리 셀 영역(2)에서 폴리 층(44)을 리세스한다. 이에 따라 생성된 (포토레지스트가 제거된 후의) 구조물이 도 1i에 도시되어 있다.
포토레지스트가 구조물 위에 형성되고 선택적으로 제거되어, 메모리 셀 영역(2) 및 로직 디바이스 영역(4) 모두에서 핀들(10a 및 10b)을 가로질러 연장되는 포토레지스트의 스트립들이 남겨지게 한다. 폴리 에칭을 이용하여 폴리 층(44)의 노출된 부분들(포토레지스트의 스트립들 아래의 부분들을 제외함)을 제거한다. 포토레지스트가 제거된 후, 증착 및 이방성 에칭에 의해 폴리 층(44)의 측면 상에 스페이서들(46)이 형성된다. 스페이서들(46)은 바람직하게는 SiON과 같은 저유전률 물질로 형성된다. 이에 따라 생성된 구조물이 도 1j에 도시되어 있다. 메모리 셀 영역(2)에서, 폴리 층(44)의 스트립들(44a 및 44b)이 남아 있고, 그 각각은 핀들(10a)을 가로질러 연장되고 폴리 블록들(30a)에 측방향으로 인접한다(즉, 폴리 블록들(30a)은 스트립들(44a 및 44b) 사이에 위치함). 로직 디바이스 영역에서, 폴리 층(44)의 스트립들(44c)이 남아 있고, 그 각각은 핀들(10b)을 가로질러 연장된다(단순화를 위해 한 세트의 핀들(10b) 및 하나의 스트립(44c)만이 도시됨).
등방성 에칭을 이용하여 로직 디바이스 영역(4)에 폴리 스트립(44c)에 인접한 핀들(10b)을 노출시킨다. 하드 마스크 층(48)(예를 들어, SiCN)이 구조물 위에 형성된다. 포토레지스트(50)가 구조물 상에 형성되고 패터닝되어, 메모리 셀 영역(2) 내의 인접한 폴리 스트립들(44a)과 인접한 폴리 스트립들(44b) 사이의 하드 마스크 층(48)의 일부분들, 및 로직 디바이스 영역(4) 내의 폴리 스트립(44c)에 인접한 하드 마스크 층(48)의 일부분들을 선택적으로 노출시킨다. 에칭들을 이용하여 메모리 셀 영역(2) 내의 하드 마스크 층(48) 및 산화물 층(40)의 노출된 부분들을 제거하여, 폴리 스트립들(44a)과 인접한 폴리 스트립들(44b) 사이의 핀들(10a)의 일부분들을 노출시킨다. 이러한 에칭들은 또한 로직 디바이스 영역(4) 내의 폴리 스트립(44c)의 양 측면 상의 핀들(10b) 상의 하드 마스크 층(48) 및 산화물(앞에서 도시되지 않음)의 노출된 부분들을 제거한다. 그런 다음, 메모리 셀 영역(2) 내의 핀들(10a)의 노출된 부분 내로 주입이 수행되어 그 안에 드레인 영역(53)을 형성한다(또한 소스 영역(52)을 강화시킴). 이러한 주입은 또한 로직 영역(4) 내의 폴리 스트립(44c)의 대향하는 측면 상의 핀들(10b) 내에 소스 영역(52L) 및 드레인 영역(53L)을 형성한다. 이에 따라 생성된 구조물이 도 1k에 도시되어 있다(도 4에 더 잘 도시된 소스 영역(52L) 및 드레인 영역(53L)은 제외됨).
포토레지스트(50)가 제거된 후, 에피택셜 층(54)이 메모리 셀 영역(2)의 핀들(10a)의 노출된 소스 영역(52) 및 드레인 영역(53) 상에, 그리고 로직 디바이스 영역(4)의 핀들(10b)의 노출된 소스 영역(52L) 및 드레인 영역(53L) 상에 성장된다. 에피택셜 층(54)은 (더 용이한 접촉 형성 및 신뢰성을 위해) 소스 영역 및 드레인 영역의 크기를 확장시키고, 더 양호한 전도를 위해 핀들(10a 및 10b)에서의 캐리어 이동도를 증가시킨다. 그런 다음, 하드 마스크 층(48)의 나머지 부분들은 에칭에 의해 제거된다. 그런 다음, 구조물은 질화물 층(56)에 의해 덮인다. 두꺼운 산화물 층(58)이 구조물 위에 형성되고, CMP에 의해 평탄화된다. 이에 따라 생성된 구조물이 도 1l에 도시되어 있다.
포토레지스트가 구조물 위에 형성되고 로직 디바이스 영역(4)으로부터 선택적으로 제거된다. 산화물 에칭을 이용하여 폴리 스트립들(44c)을 노출시킨다. 그런 다음, 폴리 에칭을 이용하여 로직 디바이스 영역(4)으로부터 폴리 스트립들(44c)을 제거한다. 포토레지스트가 제거된 후, 산화물 에칭을 이용하여, 이전에 폴리 스트립들(44c) 아래에 있었던 핀들(10b) 상의 산화물을 제거하여, 로직 디바이스 영역(4)의 핀들(10b)의 일부분들을 노출시킨다. 그런 다음, 도 1m에 도시된 바와 같이, 로직 디바이스 영역(4)의 노출된 핀들(10b)을 덮는 산화물 층(60)이 형성된다. 고유전율 물질 층(62)(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들과 같은 산화물보다 큰 유전 상수 K를 가짐)이 구조물 상에(즉, 산화물 층(60) 상에) 형성된다. 그런 다음, 구조물 상에 하나 이상의 금속 층이 형성된다. 예를 들어, TiN 층(64)이 구조물 상에 형성되고, 이어서 두꺼운 텅스텐 층(66)이 형성되고, 이어서 로직 디바이스 영역(4)의 고유전율 층(62)을 정지 층으로 이용하여 CMP가 수행된다. 이에 따라 생성된 구조물이 도 1n에 도시되어 있으며, 여기서 로직 디바이스 영역(4)의 금속 스트립들(64 및 66)은 핀들(10b)을 가로질러 연장된다(이전에 제거된 더미 폴리 스트립(44c)을 효과적으로 대체함).
질화물 층(68)이 구조물 위에 형성되고, 산화물 층(70)이 질화물 층(68) 상에 형성된다. 포토레지스트가 구조물 위에 형성되고 패터닝되어, 메모리 셀 영역(2)의 폴리 스트립들(44b) 위의 산화물 층(70)의 일부분들을 노출시킨다. 에칭들이 수행되어 폴리 스트립들(44b) 위의 산화물 층(70), 질화물 층(68) 및 산화물 층(50)의 일부분들을 제거하고, 폴리 스트립들(44b)의 상부를 노출시킨다. 포토레지스트가 제거된 후, 살리사이드(72)가 Ti/Pt 증착 및 어닐링에 의해 폴리 스트립들(44b)의 상면 상에 형성된다. 필요한 경우, 임의의 과도한 Ti가 Ti 에칭에 의해 제거된다. 산화물(73)은 살리사이드(72) 위의 영역을 채우도록 증착된다. 이에 따라 생성된 구조물이 도 1o에 도시되어 있다.
포토레지스트(74)가 구조물 위에 형성되고 패터닝되어, 메모리 영역(2)의 소스 영역(52) 및 드레인 영역(53) 위에 수직으로 위치하고 로직 디바이스 영역(4)의 소스 영역(52L) 및 드레인 영역(53L) 위에 수직으로 위치한 포토레지스트(74)의 일부분들을 제거한다. 그런 다음, 각각의 소스 영역 또는 드레인 영역까지 연장되고 이들 영역을 노출시키는 일련의 에칭에 의해 포토레지스트(74)가 제거된 곳에 콘택 홀들이 형성된다. 구체적으로, 메모리 셀 영역(2) 내의 콘택 홀들(76)은 각각 드레인 영역들(53)까지 연장되어 이 드레인 영역들(53) 중 하나를 노출시킨다. 메모리 영역(2) 내의 콘택 홀(78)(단순화를 위해 하나만 도시됨)은 소스 영역들(52)까지 연장되어 이 소스 영역들(52)을 노출시킨다. 로직 디바이스 영역(4) 내의 콘택 홀(80)은 소스 영역들(52L)까지 연장되어 이 소스 영역들(52L)을 노출시킨다. 로직 디바이스 영역(4) 내의 콘택 홀(82)은 드레인 영역들(53L)까지 연장되어 이 드레인 영역들(53L)을 노출시킨다. 이에 따라 생성된 구조물이 도 1p에 도시되어 있다.
포토레지스트(74)가 제거된 후, TiN 층(84)이 구조물 상에 증착되고, 텅스텐 층(86)이 TiN 층(84) 상에 증착된다. CMP를 이용하여 콘택 홀들(76, 78, 80 및 82)을 제외한 층들(84 및 86)을 제거한다. 콘택 홀들(76) 내의 층들(84 및 86)은, 드레인 영역들(53)까지 연장되어 이 드레인 영역들(53)과 전기적으로 접촉하는 드레인 콘택들(88)을 형성한다. 콘택 홀(78) 내의 층들(84 및 86)은, 소스 영역들(52)까지 연장되어 이 소스 영역들(52)과 전기적으로 접촉하는 소스 콘택(90)을 형성한다. 콘택 홀(80) 내의 층들(84 및 86)은, 소스 영역들(52L)까지 연장되어 이 소스 영역들(52L)과 전기적으로 접촉하는 소스 콘택(92)을 형성한다. 콘택 홀(82) 내의 층들(84 및 86)은, 드레인 영역들(53L)까지 연장되어 이 드레인 영역들과 전기적으로 접촉하는 드레인 콘택(94)을 형성한다. 최종 구조물이 도 1q에 도시되어 있다. 콘택들(88, 90, 92 및 94)을 추가로 연장하고 라우팅하도록 추가적인 콘택 가공이 주입될 수 있다.
도 2는 메모리 셀 영역(2)의 핀들(10a) 중 하나를 따라 형성된 메모리 셀들(100)의 쌍을 도시하지만, 추가적인 메모리 셀 쌍이 각각의 핀(10a) 상에 끝과 끝이 맞닿게 형성된다는 것이 이해되어야 한다. 각각의 메모리 셀(100)은 소스 영역(52) 및 드레인 영역(53)을 포함하며, 이들 영역은 그 사이에 반도체 기판의 채널 영역(96)을 정의한다. 채널 영역(96)은 소스 영역(52)과 드레인 영역(53) 사이에서 핀(10a)의 상면(10d) 및 측면(10c)을 따라 연장된다. 도 3에 가장 잘 도시된 바와 같이, 폴리 블록(30a)은, 채널 영역(96)의 제1 부분의 전도성을 제어하기 위해, 핀(10a)의 상면(10d) 및 측면(10c)을 둘러싸고 이들로부터 절연되는 플로팅 게이트이다. 이와 유사하게, 도 4에 가장 잘 도시된 바와 같이, 폴리 블록(44b)은, 채널 영역(96)의 제2 부분의 전도성을 제어하기 위해, 핀(10a)의 상면(10d) 및 측면(10c)을 둘러싸고 이들로부터 절연되는 워드 라인 게이트이다. 마지막으로, 도 5에 가장 잘 도시된 바와 같이, 폴리 블록(44a)은 핀(10a)의 소스 영역(52)을 둘러싸고 이로부터 절연되는 소거 게이트이다. 드레인 콘택들(88) 및 소스 콘택(90)이 도 2에 추가로 도시되어 있다.
도 6은 로직 디바이스 영역(4)의 핀들(10b) 중 하나를 따라 형성된 로직 디바이스(102)의 일부를 도시하며, 이는 그 사이에 반도체 기판의 채널 영역(98)을 정의하는 소스 영역(52L) 및 드레인 영역(53L)을 포함한다. 채널 영역(98)은 소스 영역(52L)과 드레인 영역(53L) 사이에서 핀(10b)의 상면(10f) 및 측면(10e)을 따라 연장된다. 도 7에 가장 잘 도시된 바와 같이, TiN 층(64)과 텅스텐 층(66)의 나머지는 함께 로직 게이트를 구성하되, 이 로직 게이트는 채널 영역(98)의 전도성을 제어하기 위해 핀(10b)의 상면(10f) 및 측면(10e)을 둘러싼다. 도면들에서의 로직 디바이스(102)에 대해, TiN 층(64)과 텅스텐 층(66)의 나머지에 의해 형성된 로직 게이트, 소스 콘택(92) 및 드레인 콘택(94)은 모두 8개의 핀(10b)에 걸쳐 연장되어, 8개의 핀(10b) 상의 8개의 채널 영역(98)이 단일 로직 디바이스(102)로서 동시에 동작되어, 오직 단일 핀 상에 형성된 로직 디바이스에 의해 공급될 동작 전류의 8배를 제공한다. 그러나, 각각의 로직 디바이스(102)에 포함된 핀의 개수는 로직 디바이스로부터 요구되는 동작 전류에 따라 임의의 수(하나 이상)일 수 있다. 또한, 하나의 로직 디바이스(102)만이 로직 영역(4)에 도시되어 있지만, 동일한 또는 다양한 전류 용량을 가진 다수의 로직 디바이스(102)가 로직 영역(4)에 동시에 형성될 수 있다.
동일한 기판(10) 상에 로직 디바이스들 및 메모리 셀들을 형성하는 상기 기술은 많은 이점들을 갖는다. 첫째, 메모리 셀의 모든 3개의 게이트(폴리 블록(30a)으로부터 형성된 플로팅 게이트, 폴리 블록(44a)으로부터 형성된 소거 게이트, 및 폴리 블록(44b)으로부터 형성된 워드 라인 게이트)는 핀들(10a)의 상면 및 측면을 둘러싸며, 이는 그에 상응하는 측방향 크기의 증가 없이 채널 영역(96)의 유효 면적을 증가시킴으로써 성능을 증가시키고, 이에 따라 메모리 셀들이 더 작은 측방향 크기들로 스케일될 수 있게 한다. 둘째, 로직 디바이스(102)의 TiN 층(64)과 텅스텐 층(66)의 나머지에 의해 형성된 로직 게이트는 핀들(10b)의 상면 및 측면을 둘러싸며, 이는 그에 상응하는 측방향 크기의 증가 없이 채널 영역(98)의 유효 면적을 증가시킴으로써 성능을 증가시키고, 이에 따라 로직 디바이스들이 더 작은 측방향 크기들로 스케일될 수 있게 한다. 셋째, (로직 디바이스 영역(4)에 비례하여) 기판(10)의 리세스된 메모리 셀 영역(2)에 메모리 셀들이 형성되어, 로직 디바이스 영역(4)의 더 짧은 로직 디바이스들의 높이를 초과하지 않으면서도 메모리 셀들에 대해 더 두꺼운 폴리 층(44)을 가능하게 하여, 메모리 셀 영역(2) 및 로직 디바이스 영역(4) 모두에서의 공통 형성 단계들을 단순화한다. 넷째, 메모리 셀들의 모든 3개의 게이트를 형성하기 위해 단지 2번의 폴리실리콘 증착 과정만이 필요하다. 다섯째, 워드 라인 게이트들, 즉, 폴리 블록들(44b) 및 소거 게이트들, 즉, 메모리 영역(2) 내의 폴리 블록들(44a)을 형성하는 데 사용되는 동일한 폴리실리콘 증착이 또한, 공정을 단순화하기 위해 (나중에 TiN 층(64)과 텅스텐 층(66)의 나머지에 의해 형성된 금속 로직 게이트로 대체되는) 로직 디바이스 영역(4) 내의 더미 폴리실리콘 스트립(44c)(즉, 더미 게이트)을 형성하는 데 사용된다. 여섯째, 워드 라인 게이트들의 상부, 즉, 폴리 블록들(44b)은 메모리 셀들(100)의 하나의 열에 대한 폴리 블록들(44b)에 의해 형성된 워드 라인 게이트들을 형성하는 폴리실리콘의 스트립들을 따라 전기 저항을 감소시키기 위해 살리사이드화된다. 일곱째, TiN 층(64)과 텅스텐 층(66)의 나머지에 의해 형성된 로직 게이트용 금속은 더 높은 전도성 및 성능을 제공하는 반면, 각각의 폴리 블록들(30a 및 44a)에 의해 형성된 메모리 셀 플로팅 게이트 및 소거 게이트용 폴리실리콘은 개재되는 터널 산화물(38)을 통한 터널링의 더 양호한 제어, 및 그에 따른 소거 효율의 더 양호한 제어를 제공한다. 여덟째, 메모리 셀의 제조 공정(메모리 셀용 모든 3개의 폴리 게이트의 형성을 포함함) 대부분은 금속 로직 게이트들의 형성 전에 수행되며, 이는 CMOS 베이스라인에 대한 공정 영향들을 감소시킨다. 아홉째, 메모리 셀들의 하나의 열에 대한 폴리 블록들(44b)에 의해 형성된 워드 라인 게이트들은 폴리실리콘의 연속적인 스트립으로서 함께 연속적으로 형성되고, 메모리 셀들의 하나의 열에 대한 폴리 블록들(44a)에 의해 형성된 소거 게이트들은 폴리실리콘의 연속적인 스트립으로서 함께 연속적으로 형성되고, 복수의 핀(10b)에 대한 TiN 층(64)과 텅스텐 층(66)의 나머지에 의해 형성된 로직 게이트들은 금속의 스트립으로서 함께 연속적으로 형성되어, 제조 및 게이트 상호연결을 용이하게 한다.
본 발명은 위에서 설명되고 본원에 예시된 실시형태(들)로 제한되지 않는다는 것이 이해될 것이다. 예를 들어, 본원에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 포함될 수 있는 하나 이상의 특징을 언급한다. 위에서 설명한 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법의 단계들이 도시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 메모리 셀들 및 로직 디바이스들의 적절한 형성을 가능하게 하는 (임의의 순서에 대해 명시적으로 언급된 제한이 없는 한) 임의의 순서로 수행될 수 있다. 마지막으로, 재료의 단일 층이 그러한 또는 유사한 재료들의 다수의 층으로 형성될 수 있고, 그 반대의 경우일 수도 있다.
본원에서 사용된 바와 같이, 용어 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 어떤 요소를 형성하는 것은 그 사이에 중간 재료들/요소들 없이 기판 상에 해당 요소를 직접적으로 형성하는 것 및 그 사이에 하나 이상의 중간 재료/요소를 두고 기판 상에 해당 요소를 간접적으로 형성하는 것을 포함할 수 있다.

Claims (18)

  1. 디바이스를 형성하는 방법으로서,
    상면과 제1 영역 및 제2 영역을 갖는 실리콘 기판을 제공하는 단계;
    상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 갖는 위쪽으로 연장되는 제1 실리콘 핀을 상기 실리콘 기판의 상기 제1 영역에 형성하고, 상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 갖는 위쪽으로 연장되는 제2 실리콘 핀을 상기 실리콘 기판의 상기 제2 영역에 형성하기 위해, 상기 실리콘 기판의 일부분들을 제거하는 단계;
    상기 제1 실리콘 핀에 제1 소스 영역을 형성하기 위해 제1 주입을 수행하는 단계;
    상기 제1 실리콘 핀에 제1 드레인 영역을 형성하고 상기 제2 실리콘 핀에 제2 소스 영역 및 제2 드레인 영역을 형성하기 위해 제2 주입을 수행하는 단계 - 상기 제1 소스 영역 및 상기 제1 드레인 영역은 그들 사이에서 연장되는 상기 제1 실리콘 핀의 제1 채널 영역을 정의하고, 상기 제2 소스 영역 및 상기 제2 드레인 영역은 그들 사이에서 연장되는 상기 제2 실리콘 핀의 제2 채널 영역을 정의함 -;
    제1 폴리실리콘 증착을 이용하여, 상기 제1 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 플로팅 게이트를 형성하는 단계 - 상기 플로팅 게이트는 상기 제1 실리콘 핀의 상면 및 측면을 둘러쌈 -;
    제2 폴리실리콘 증착을 이용하여, 상기 제1 소스 영역 위에 배치되고 그로부터 절연된 소거 게이트, 상기 제1 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 워드 라인 게이트, 및 상기 제2 채널 영역 위에 배치되고 그로부터 절연된 더미 게이트를 형성하는 단계 -
    상기 소거 게이트는 상기 제1 실리콘 핀의 상면 및 측면을 둘러싸고,
    상기 워드 라인 게이트는 상기 제1 실리콘 핀의 상면 및 측면을 둘러싸고,
    상기 더미 게이트는 상기 제2 실리콘 핀의 상면 및 측면을 둘러쌈 -; 및
    상기 더미 게이트를, 상기 제2 채널 영역 위에 배치되고 그로부터 절연된 금속 게이트로 대체하는 단계 - 상기 금속 게이트는 상기 제2 실리콘 핀의 상면 및 측면을 둘러쌈 -를 포함하는, 디바이스를 형성하는 방법.
  2. 제1항에 있어서, 상기 방법은, 상기 위쪽으로 연장되는 제1 실리콘 핀 및 제2 실리콘 핀을 형성하기 위해 상기 실리콘 기판의 상기 제1 영역 및 제2 영역에서 상기 실리콘 기판의 일부분들을 제거하는 단계 이전에,
    상기 실리콘 기판의 상기 제2 영역에서 상기 상면을 리세싱하지 않고, 상기 실리콘 기판의 상기 제1 영역에서 상기 상면을 리세싱하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  3. 제1항에 있어서, 상기 더미 게이트를 상기 금속 게이트로 대체하는 단계는,
    상기 제2 채널 영역 위로부터 상기 더미 게이트를 제거하는 단계; 및
    적어도 하나의 금속 증착을 이용하여 상기 제2 채널 영역 위에 배치되고 그로부터 절연된 상기 금속 게이트를 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  4. 제1항에 있어서, 상기 제1 주입을 수행하는 단계는, 상기 제1 폴리실리콘 증착 후 그리고 상기 제2 폴리실리콘 증착 전에 수행되는, 디바이스를 형성하는 방법.
  5. 제1항에 있어서, 상기 위쪽으로 연장되는 제1 실리콘 핀 및 제2 실리콘 핀을 형성하기 위해 상기 실리콘 기판의 일부분들을 제거하는 단계는,
    상기 실리콘 기판 상에 제1 절연 층을 형성하는 단계;
    상기 제1 절연 층 상에 제2 절연 층을 형성하는 단계;
    상기 제2 절연 층 상에 재료의 스트립들을 형성하는 단계;
    상기 제2 절연 층 상에 상기 재료의 스트립들을 따라 스페이서들을 형성하는 단계;
    상기 재료의 스트립들을 제거하는 단계;
    상기 실리콘 기판의 일부분들을 노출시키기 위해 상기 스페이서들 사이의 상기 제1 절연 층 및 제2 절연 층의 일부분들을 제거하는 단계; 및
    상기 실리콘 기판의 상기 노출된 부분들의 에칭을 수행하는 단계를 포함하는, 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 위쪽으로 연장되는 제1 실리콘 핀 및 제2 실리콘 핀을 형성하기 위해 상기 실리콘 기판의 일부분들을 제거하는 단계는 상기 실리콘 기판의 상기 제2 영역 내의 상기 실리콘 기판의 일부분들을 제거하여 상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 갖는 위쪽으로 연장되는 제3 실리콘 핀을 형성하는 단계를 더 포함하고,
    상기 제2 주입을 수행하는 단계는 상기 제3 실리콘 핀에 제3 소스 영역 및 제3 드레인 영역을 형성하는 단계 - 상기 제3 소스 영역 및 상기 제3 드레인 영역은 그들 사이에서 연장되는 상기 제3 실리콘 핀의 제3 채널 영역을 정의함 -를 더 포함하고,
    상기 더미 게이트를 형성하는 단계는 상기 더미 게이트가 상기 제3 채널 영역 위에 배치되고 그로부터 절연되며 상기 제3 실리콘 핀의 상면 및 측면을 둘러싸도록 수행되며,
    상기 더미 게이트를 상기 금속 게이트로 대체하는 단계는 상기 금속 게이트가 상기 제3 채널 영역 위에 배치되고 그로부터 절연되며 상기 제3 실리콘 핀의 상면 및 측면을 둘러싸도록 수행되는, 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    상기 워드라인 게이트의 상면에 살리사이드를 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  8. 제1항에 있어서, 상기 워드 라인 게이트는 제1 산화물 층에 의해 상기 제1 채널 영역의 상기 제2 부분으로부터 절연되고, 상기 금속 게이트는 고유전율 물질 층 및 상기 제1 산화물 층과 다른 제2 산화물 층에 의해 상기 제2 채널 영역으로부터 절연되는, 디바이스를 형성하는 방법.
  9. 제1항에 있어서, 상기 플로팅 게이트는 제1 산화물 층에 의해 상기 제1 채널 영역의 상기 제1 부분으로부터 절연되고, 상기 워드 라인 게이트는 상기 제1 산화물 층과 다른 제2 산화물 층에 의해 상기 제1 채널 영역의 상기 제2 부분으로부터 절연되고, 상기 금속 게이트는 고유전율 물질 층 및 상기 제2 산화물 층과 다른 제3 산화물 층에 의해 상기 제2 채널 영역으로부터 절연되는, 디바이스를 형성하는 방법.
  10. 디바이스를 형성하는 방법으로서,
    상면과 제1 영역 및 제2 영역을 갖는 실리콘 기판을 제공하는 단계;
    상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 각각 갖는 복수의 위쪽으로 연장되는 제1 실리콘 핀을 상기 실리콘 기판의 상기 제1 영역에 형성하고, 상면까지 연장되어 그 상면에서 종결되는 한 쌍의 측면을 각각 갖는 복수의 위쪽으로 연장되는 제2 실리콘 핀을 상기 실리콘 기판의 상기 제2 영역에 형성하기 위해, 상기 실리콘 기판의 일부분들을 제거하는 단계;
    상기 제1 실리콘 핀 각각에 제1 소스 영역을 형성하기 위해 제1 주입을 수행하는 단계;
    상기 제1 실리콘 핀 각각에 제1 드레인 영역을 형성하고 상기 제2 실리콘 핀 각각에 제2 소스 영역 및 제2 드레인 영역을 형성하기 위해 제2 주입을 수행하는 단계 - 상기 제1 실리콘 핀 각각에 대해, 상기 제1 소스 영역 및 상기 제1 드레인 영역은 그들 사이에서 연장되는 상기 제1 실리콘 핀의 제1 채널 영역을 정의하고, 상기 제2 실리콘 핀 각각에 대해, 상기 제2 소스 영역 및 상기 제2 드레인 영역은 그들 사이에서 연장되는 상기 제2 실리콘 핀의 제2 채널 영역을 정의함 -;
    제1 폴리실리콘 증착을 이용하여, 각각이 상기 제1 채널 영역들 중 하나의 제1 부분 위에 배치되고 그로부터 절연된 복수의 플로팅 게이트를 형성하는 단계 - 상기 플로팅 게이트 각각은 상기 제1 실리콘 핀 중 하나의 상면 및 측면을 둘러쌈 -;
    제2 폴리실리콘 증착을 이용하여, 각각이 상기 제1 소스 영역들 중 하나의 위에 배치되고 그로부터 절연된 복수의 소거 게이트, 각각이 상기 제1 채널 영역들 중 하나의 제2 부분 위에 배치되고 그로부터 절연된 복수의 워드 라인 게이트, 및 각각이 상기 제2 채널 영역들 중 하나의 위에 배치되고 그로부터 절연된 복수의 더미 게이트를 형성하는 단계 -
    상기 소거 게이트 각각은 상기 제1 실리콘 핀 중 하나의 상면 및 측면을 둘러싸고,
    상기 워드 라인 게이트 각각은 상기 제1 실리콘 핀 중 하나의 상면 및 측면을 둘러싸고,
    상기 더미 게이트 각각은 상기 제2 실리콘 핀 중 하나의 상면 및 측면을 둘러쌈 -; 및
    상기 더미 게이트 각각을, 상기 제2 채널 영역들 중 하나의 위에 배치되고 그로부터 절연된 금속 게이트로 대체하는 단계 - 상기 금속 게이트 각각은 상기 제2 실리콘 핀 중 하나의 상면 및 측면을 둘러쌈 -를 포함하는, 디바이스를 형성하는 방법.
  11. 제10항에 있어서, 상기 방법은, 상기 위쪽으로 연장되는 제1 실리콘 핀 및 제2 실리콘 핀을 형성하기 위해 상기 실리콘 기판의 상기 제1 영역 및 제2 영역에서 상기 실리콘 기판의 일부분들을 제거하는 단계 이전에,
    상기 실리콘 기판의 상기 제2 영역에서 상기 상면을 리세싱하지 않고, 상기 실리콘 기판의 상기 제1 영역에서 상기 상면을 리세싱하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  12. 제10항에 있어서, 상기 더미 게이트들을 상기 금속 게이트들로 대체하는 단계는,
    상기 제2 채널 영역들 위로부터 상기 더미 게이트들을 제거하는 단계; 및
    적어도 하나의 금속 증착을 이용하여 상기 제2 채널 영역들 위에 배치되고 그로부터 절연된 상기 금속 게이트들을 형성하는 단계를 포함하는, 디바이스를 형성하는 방법.
  13. 제10항에 있어서, 상기 제1 주입을 수행하는 단계는, 상기 제1 폴리실리콘 증착 후 그리고 상기 제2 폴리실리콘 증착 전에 수행되는, 디바이스를 형성하는 방법.
  14. 제10항에 있어서, 상기 위쪽으로 연장되는 제1 실리콘 핀 및 제2 실리콘 핀을 형성하기 위해 상기 실리콘 기판의 일부분들을 제거하는 단계는,
    상기 실리콘 기판 상에 제1 절연 층을 형성하는 단계;
    상기 제1 절연 층 상에 제2 절연 층을 형성하는 단계;
    상기 제2 절연 층 상에 재료의 스트립들을 형성하는 단계;
    상기 제2 절연 층 상에 상기 재료의 스트립들을 따라 스페이서들을 형성하는 단계;
    상기 재료의 스트립들을 제거하는 단계;
    상기 실리콘 기판의 일부분들을 노출시키기 위해 상기 스페이서들 사이의 상기 제1 절연 층 및 제2 절연 층의 일부분들을 제거하는 단계; 및
    상기 실리콘 기판의 상기 노출된 부분들의 에칭을 수행하는 단계를 포함하는, 디바이스를 형성하는 방법.
  15. 제10항에 있어서,
    상기 워드 라인 게이트들 각각의 상면에 살리사이드를 형성하는 단계를 더 포함하는, 디바이스를 형성하는 방법.
  16. 제10항에 있어서, 상기 워드 라인 게이트들은 제1 산화물 층에 의해 상기 제1 채널 영역들의 상기 제2 부분들로부터 절연되고, 상기 금속 게이트들은 고유전율 물질 층 및 상기 제1 산화물 층과 다른 제2 산화물 층에 의해 상기 제2 채널 영역들로부터 절연되는, 디바이스를 형성하는 방법.
  17. 제10항에 있어서, 상기 플로팅 게이트들은 제1 산화물 층에 의해 상기 제1 채널 영역들의 상기 제1 부분들로부터 절연되고, 상기 워드 라인 게이트들은 상기 제1 산화물 층과 다른 제2 산화물 층에 의해 상기 제1 채널 영역들의 상기 제2 부분들로부터 절연되고, 상기 금속 게이트들은 고유전율 물질 층 및 상기 제2 산화물 층과 다른 제3 산화물 층에 의해 상기 제2 채널 영역들로부터 절연되는, 디바이스를 형성하는 방법.
  18. 제10항에 있어서,
    상기 복수의 소거 게이트는 폴리실리콘의 연속적인 스트립으로 형성되고,
    상기 복수의 워드 라인 게이트는 폴리실리콘의 연속적인 스트립으로 형성되고,
    상기 복수의 금속 게이트는 금속의 연속적인 스트립으로 형성되는, 디바이스를 형성하는 방법.
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