KR20220110457A - 회로 기판 - Google Patents

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KR20220110457A
KR20220110457A KR1020220091666A KR20220091666A KR20220110457A KR 20220110457 A KR20220110457 A KR 20220110457A KR 1020220091666 A KR1020220091666 A KR 1020220091666A KR 20220091666 A KR20220091666 A KR 20220091666A KR 20220110457 A KR20220110457 A KR 20220110457A
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electrodes
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김애림
이건천
정헌
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엘지이노텍 주식회사
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Abstract

본 발명은 임베디드 인쇄회로기판에 관한 것으로, 코어 기판; 상기 코어 기판의 적어도 일면에 형성되어 캐비티(cavity)를 포함하는 감광성 절연층; 상기 캐비티를 통해 노출되는 상기 코어 기판의 표면에 배치되는 인터포저(interposer); 및 상기 캐비티 내에서 상기 인터포저 상에 배치되는 소자;를 포함한다.

Description

회로 기판{Circuit board}
본 발명의 실시 예는 회로 기판에 관한 것이다.
인쇄회로기판은 여러 종류의 소자를 평판 위에 밀집 탑재시키기 위하여 각 소자의 장착 위치를 확정하고 소자를 연결하는 회로패턴을 평판 표면에 인쇄하여 고정하는 구조로 구성하거나, 인쇄회로기판의 내부에 소자가 매립되는 형태의 임베디드(embedded) 구조로 구성된다.
소자와 기판 사이의 갭(gap)을 보완하기 위하여 중계 기판 개념의 인터포저(interposer)가 사용되고 있다.
이와 같은 인터포저로는 실리콘(Si), 유리 또는 유기 재료 등이 사용되고 있으나, 유리 인터포저의 경우 공정 진행에 있어 유리 재료의 핸들링(glass handling)의 문제가 발생하며, 유기 재료의 인터포저의 경우 열팽창 계수의 차이에 따른 문제가 발생한다.
한편, 실리콘 재료의 인터포저의 경우 가장 성능이 우수하나, TSV(through silicon via)의 제작 공정시의 비용이 높은 단점으로 있다.
이로 인하여, TSV(through silicon via) 없이 실리콘 인터포저를 제작하여 기판에 삽입하는 구조와 공법에 대한 요구가 높아지고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 감광성 절연층을 사용하여 TSV(through silicon via)가 없는 실리콘 인터포저(Si interposer)를 임베디드 인쇄회로기판에 적용하여 제조 비용을 절감하고자 한다.
또한, 본 발명은 감광성 절연층 상에 캐비티(cavity)를 형성하여, 코어 기판에 캐비티를 가공해 소자를 매립하는 구조에 비교하여, 워페이지(warpage) 문제를 감소시키고, 감광성 절연층을 다층으로 형성하여 집적도를 높이고자 한다.
전술한 문제를 해결하기 위한 본 실시예에 따른 임베디드 인쇄회로기판은 코어 기판; 상기 코어 기판의 적어도 일면에 형성되어 캐비티(cavity)를 포함하는 감광성 절연층; 상기 캐비티를 통해 노출되는 상기 코어 기판의 표면에 배치되는 인터포저(interposer); 및 상기 캐비티 내에서 상기 인터포저 상에 배치되는 소자;를 포함한다.
본 발명의 다른 일실시예에 따르면, 상기 인터포저는 실리콘(Si) 재료로 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 감광성 절연층은 상기 코어 기판 상의 제1 감광성 절연층; 및 상기 제1 감광성 절연층 상의 제2 감광성 절연층;을 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 감광성 절연층 상에 형성되는 외부 절연층;을 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 외부 절연층은 상기 캐비티 내에서 상기 소자의 주변 공간에 충진될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 감광성 절연층은 비아(via)를 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 코어 기판은 비아(via)를 포함할 수 있다.
또한, 실시 예에 따른 회로 기판은 기판; 상기 기판 내에 매립된 연결부재; 상기 기판에 매립되고, 상기 연결부재 상에 배치되고, 상기 연결부재와 수직으로 중첩된 복수의 제1 비아전극; 상기 복수의 제1 비아전극과 수평 방향으로 중첩되고, 상기 연결부재와 수직으로 어긋난 복수의 제2 비아전극; 상기 기판의 상면에 배치되고, 상기 복수의 제1 비아전극과 각각 연결된 복수의 제1 패드; 및 상기 연결부재와 상기 복수의 제1 비아전극 각각의 사이에 배치된 복수의 제1 연결전극을 포함하고, 상기 복수의 제1 비아전극 각각의 폭은 상기 복수의 제2 비아전극 각각의 폭보다 작고, 상기 복수의 제1 비아전극 각각의 폭은 상기 기판의 상면에서 상기 연결부재를 향할수록 점진적으로 작아지고, 상기 복수의 제1 연결전극 각각은 상기 복수의 제1 비아전극의 폭이 가장 좁은 각각의 영역과 접촉하고, 상기 복수의 제2 비아전극 각각은 제1 비아파트, 상기 제1 비아파트 상에 배치된 제2 비아파트, 및 상기 제1 비아파트와 상기 제2 비아파트 사이에 배치된 연결파트를 포함하고, 상기 제1 비아파트와 상기 제2 비아파트의 수직 방향의 두께는 상기 연결파트의 수직 방향의 두께보다 크고, 상기 복수의 제1 비아전극 각각의 상기 수직 방향의 두께는 상기 제2 비아파트의 수직 방향의 두께와 다르고, 상기 복수의 제1 비아전극의 폭은 상기 복수의 제1 연결전극 각각의 폭, 상기 복수의 제1 패드 각각의 폭, 및 상기 복수의 제2 비아전극 각각의 폭보다 작다.
또한, 상기 회로 기판은 상기 연결부재와 상기 복수의 제1 비아전극 사이에 배치된 전자소자를 더 포함한다.
또한, 상기 복수의 제1 비아전극 각각의 상기 수직 방향의 두께는 상기 제2 비아파트의 수직 방향의 두께보다 크다.
또한, 상기 회로 기판은 상기 연결부재 하부에 배치되고, 강성부재를 포함한 코어층을 더 포함하고, 상기 코어층의 두께는 상기 연결부재의 두께보다 두껍다.
또한, 상기 전자소자는 상기 기판에 매립되고, 상기 복수의 제1 비아전극 각각은 상기 전자소자와 연결된다.
또한, 상기 회로 기판은 상기 기판의 상면에 배치되고, 상기 제2 비아파트와 접촉하는 제2 패드를 더 포함하고, 상기 제2 패드의 폭은 상기 제1 패드의 폭보다 크다.
또한, 상기 제1 패드의 수직 방향의 두께는 상기 제2 패드의 수직 방향의 두께와 동일하다.
또한, 상기 기판은, 상기 연결부재 하부에 배치되는 제1 절연층과, 상기 연결부재 상부에 배치되는 제2 절연층을 포함하고, 상기 제1 절연층과 상기 제2 절연층은 서로 다른 물질로 구비된다.
또한, 상기 제1 절연층을 관통하는 제3 비아전극을 더 포함하고, 상기 제3 비아전극의 폭은 상기 제1 연결전극의 폭보다 크다.
또한, 상기 회로 기판은 상기 제1 절연층 하부에 배치된 제3 절연층을 더 포함하고, 상기 제1 절연층은 상기 연결부재와 수직으로 중첩된 제1 중첩부를 포함하고, 상기 제2 절연층은 상기 연결부재와 수직으로 중첩된 제2 중첩부를 포함하고, 상기 제3 절연층은 상기 연결부재와 수직으로 중첩된 제3 중첩부를 포함하고, 상기 제1 중첩부, 상기 제2 중첩부, 및 상기 제3 중첩부 중 적어도 하나는 적어도 다른 하나와 다른 물질을 포함한다.
또한, 상기 회로 기판은 상기 제1 비아전극과 상기 제2 비아전극 사이에 배치된 제1 회로층을 더 포함하고, 상기 제1 회로층은 상기 제1 비아전극, 및 상기 제2 비아전극과 상기 수평 방향으로 중첩되고, 상기 제1 회로층의 폭은 상기 제1 비아전극의 폭보다 크다.
또한, 상기 회로 기판은 상기 제1 패드와 상기 제2 패드 사이에 배치된 복수의 제2 회로층을 더 포함하고, 상기 복수의 제2 회로층은 상기 제1 패드 및 제2 패드와 상기 수평 방향으로 중첩되고, 상기 복수의 제2 회로층 사이의 간격은, 상기 복수의 제1 패드 사이의 간격과 다르다.
또한, 상기 복수의 제1 패드 사이의 간격은, 상기 복수의 제2 회로층 사이의 간격보다 작다.
또한, 상기 복수의 제1 연결 전극 사이의 간격은 상기 복수의 제2 회로층 사이의 간격보다 작다.
또한, 상기 복수의 제1 비아전극 각각에서 폭이 가장 큰 상면의 폭은, 상기 복수의 제2 비아전극 각각에서 폭이 가장 작은 하면의 폭보다 크다.
또한, 상기 연결 부재는 실리콘 물질을 포함한다.
또한, 상기 기판은 캐비티를 포함하고, 상기 연결 부재는 상기 캐비티 내에 매립된다.
또한, 상기 캐비티의 폭은 상기 연결 부재의 폭보다 크다.
또한, 상기 캐비티의 폭은 상기 전자 소자의 폭보다 크다.
본 발명의 실시예에 따르면 감광성 절연층을 사용하여 TSV(through silicon via)가 없는 실리콘 인터포저(Si interposer)를 임베디드 인쇄회로기판에 적용하여 제조 비용을 절감할 수 있다.
또한, 본 발명의 실시예에 따르면 감광성 절연층 상에 캐비티(cavity)를 형성하여, 코어 기판에 캐비티를 가공해 소자를 매립하는 구조에 비교하여, 워페이지(warpage) 문제를 감소시키고, 감광성 절연층을 다층으로 형성하여 집적도를 높일 수 있다.
도 1 내지 도 7은 본 발명의 일실시예에 따른 임베디드 인쇄회로기판 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1 내지 도 7은 본 발명의 일실시예에 따른 임베디드 인쇄회로기판 및 그 제조 방법을 설명하기 위한 도면이다.
도 1 내지 도 7을 참조하여 본 발명의 일실시예에 따른 임베디드 인쇄회로기판의 제조 방법을 설명하기로 한다.
도 1에 도시된 바와 같이, 코어 기판(110)에 비아(111)와 회로 패턴(112)을 형성하고, 그 상부에 제1 감광성 절연층(121, 131)을 형성한다.
이후에는 도 2에 도시된 바와 같이 상기 코어 기판(110)의 일면상의 제1 감광성 절연층(121)을 패터닝하여, 상기 제1 감광성 절연층(121)을 패터닝하여 캐비티(cavity: 125)를 형성할 수 있으며, 상기 제1 감광성 절연층(121) 상에 비아를 형성하기 위한 비아 홀(123)도 함께 형성할 수 있다.
한편, 본 발명의 일실시예에 따르면 제1 감광성 절연층(121)의 두께는 10 ㎛ 내지 25 ㎛로 형성하고, 상기 비아 홀(123)의 직경을 5 ㎛ 내지 10 ㎛로 형성할 수 있으며, 이는 상기 제1 감광성 절연층(121)의 두께가 25 ㎛ 보다 큰 경우에는 상기 비아 홀(123)의 가공이 용이하지 않기 때문이다.
이후에는 도 3에 도시된 바와 같이 상기 비아 홀(123)에 비아(124)를 형성할 수 있다.
이후, 도 4에 도시된 바와 같이 상기 제1 감광성 절연층(121, 131) 상에 제2 감광성 절연층(122, 132)를 형성하고, 상기 제2 감광성 절연층(122)도 패터닝하여 캐비티(125)를 형성할 수 있다.
또한, 상기 제2 감광성 절연층(122)에 비아(126)를 형성할 수 있다.
이후에는 도 5에 도시된 바와 같이 상기 캐비티(125)를 통해 노출되는 코어 기판(110)의 표면에 인터포저(interposer: 140)를 배치하고, 상기 인터포저(140) 상에 소자(150)를 배치한다.
상기 인터포저(140)는 실리콘(Si) 재료로 형성될 수 있으며, 상기 인터포저(140)는 임베디드 인쇄회로기판 상에 매립되기 위해서는 두께가 30 ㎛ 내지 50 ㎛이하로 형성되어야 임베디드 인쇄회로기판의 두께를 두껍지 않게 하면서도 소자(150)를 안정적으로 고정할 수 있다.
이후, 도 6에 도시된 바와 같이 상기 감광성 절연층(120, 130) 상에 외부 절연층(160)을 형성하고, 도 7에 도시된 바와 같이 상기 외부 절연층(160)에 소자(150)의 단자(151)와 연결되는 비아(161)를 형성할 수 있다.
또한, 상기 외부 절연층(160)에도 코어 기판(110) 및 감광성 절연층(120, 130)의 비아(111, 124, 126)와 연결되는 비아(127)를 형성할 수 있다.
이후부터는 도 7을 참조하여 본 발명의 일실시예에 따른 임베디드 인쇄회로기판의 구조를 설명하기로 한다.
도 7에 도시된 바와 같이 본 발명의 일실시예에 따른 임베디드 인쇄회로기판은 코어 기판(110), 감광성 절연층(120, 130), 인터포저(interposer: 140) 및 소자(150)를 포함한다.
또한, 본 발명의 일실시예에 따른 임베디드 인쇄회로기판은 비아(111, 124, 126, 127, 161) 및 외부 절연층(160)을 더 포함할 수 있다.
코어 기판(110)은 비아(111)를 포함하며, 상기 코어 기판(110)의 일면과 타면에는 각각 감광성 절연층(120, 130)이 형성된다.
코어 기판(110)의 일면 상의 감광성 절연층(120)에는 캐비티(125)가 형성되며, 인터포저(interposer: 140)는 상기 캐비티(125)를 통해 노출되는 코어 기판(110)의 표면에 배치되고, 소자(150)는 상기 인터포저(140) 상에 배치된다.
이때, 상기 인터포저(140)는 실리콘(Si) 재료로 형성될 수 있으며, 상기 인터포저(140)는 임베디드 인쇄회로기판 상에 매립되기 위해서는 두께가 30 ㎛ 내지 50 ㎛이하로 형성되어야 임베디드 인쇄회로기판의 두께를 두껍지 않게 하면서도 소자(150)를 안정적으로 고정할 수 있다.
또한, 상기 감광성 절연층(120) 상에는 외부 절연층(160)이 형성될 수 있으며, 상기 외부 절연층(160)은 상기 캐비티(125) 내에서 상기 소자(150)의 주변 공간에 충진되어 소자(150)를 안정적으로 고정할 수 있다.
상기 감광성 절연층(120)에는 소자(150)의 단자(151)와 연결되는 비아(161)가 형성될 수 있다.
상기 감광성 절연층(120, 130)은 제1 감광성 절연층(121, 131)과 제2 감광성 절연층(122, 132)을 포함하며, 제1 감광성 절연층(121, 131) 또는 제2 감광성 절연층(122, 132)의 두께는 각각 10 ㎛ 내지 25 ㎛로 형성할 수 있으며, 이는 제1 감광성 절연층(121, 131) 또는 제2 감광성 절연층(122, 132)의 두께가 25 ㎛ 보다 큰 경우에는 비아 홀의 가공이 용이하지 않기 때문이다.
이와 같이 형성된 감광성 절연층(120, 130)에는 비아(124, 126, 127)가 형성될 수 있다.
따라서, 본 발명의 실시예에 따르면 감광성 절연층을 사용하여 TSV(through silicon via)가 없는 실리콘 인터포저(Si interposer)를 임베디드 인쇄회로기판에 적용하여 제조 비용을 절감할 수 있다.
또한, 본 발명의 실시예에 따르면 감광성 절연층 상에 캐비티(cavity)를 형성하여, 코어 기판에 캐비티를 가공해 소자를 매립하는 구조에 비교하여, 워페이지(warpage) 문제를 감소시키고, 감광성 절연층을 다층으로 형성하여 집적도를 높일 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 코어 기판
111: 비아
112: 회로 패턴
120, 130: 감광성 절연층
121, 131: 제1 감광성 절연층
122, 132: 제2 감광성 절연층
125: 캐비티
124, 126, 127: 비아
140: 인터포저
150: 소자
151: 단자
160: 외부 절연층

Claims (19)

  1. 기판;
    상기 기판 내에 매립된 연결부재;
    상기 기판에 매립되고, 상기 연결부재 상에 배치되고, 상기 연결부재와 수직으로 중첩된 복수의 제1 비아전극;
    상기 복수의 제1 비아전극과 수평 방향으로 중첩되고, 상기 연결부재와 수직으로 어긋난 복수의 제2 비아전극;
    상기 기판의 상면에 배치되고, 상기 복수의 제1 비아전극과 각각 연결된 복수의 제1 패드; 및
    상기 연결부재와 상기 복수의 제1 비아전극 각각의 사이에 배치된 복수의 제1 연결전극을 포함하고,
    상기 복수의 제1 비아전극 각각의 폭은 상기 복수의 제2 비아전극 각각의 폭보다 작고,
    상기 복수의 제1 비아전극 각각의 폭은 상기 기판의 상면에서 상기 연결부재를 향할수록 점진적으로 작아지고,
    상기 복수의 제1 연결전극 각각은 상기 복수의 제1 비아전극의 폭이 가장 좁은 각각의 영역과 접촉하고,
    상기 복수의 제2 비아전극 각각은 제1 비아파트, 상기 제1 비아파트 상에 배치된 제2 비아파트, 및 상기 제1 비아파트와 상기 제2 비아파트 사이에 배치된 연결파트를 포함하고,
    상기 제1 비아파트와 상기 제2 비아파트의 수직 방향의 두께는 상기 연결파트의 수직 방향의 두께보다 크고,
    상기 복수의 제1 비아전극 각각의 상기 수직 방향의 두께는 상기 제2 비아파트의 수직 방향의 두께와 다르고,
    상기 복수의 제1 비아전극의 폭은 상기 복수의 제1 연결전극 각각의 폭, 상기 복수의 제1 패드 각각의 폭, 및 상기 복수의 제2 비아전극 각각의 폭보다 작은 회로기판.
  2. 제1 항에 있어서,
    상기 연결부재와 상기 복수의 제1 비아전극 사이에 배치된 전자소자를 더 포함한 회로기판.
  3. 제1 항에 있어서,
    상기 복수의 제1 비아전극 각각의 상기 수직 방향의 두께는 상기 제2 비아파트의 수직 방향의 두께보다 큰 회로기판.
  4. 제1 항에 있어서,
    상기 연결부재 하부에 배치되고, 강성부재를 포함한 코어층을 더 포함하고,
    상기 코어층의 두께는 상기 연결부재의 두께보다 두꺼운 회로기판.
  5. 제2 항에 있어서,
    상기 전자소자는 상기 기판에 매립되고,
    상기 복수의 제1 비아전극 각각은 상기 전자소자와 연결된 회로기판.
  6. 제1 항에 있어서,
    상기 기판의 상면에 배치되고, 상기 제2 비아파트와 접촉하는 제2 패드를 더 포함하고,
    상기 제2 패드의 폭은 상기 제1 패드의 폭보다 큰 회로기판.
  7. 제6항에 있어서,
    상기 제1 패드의 수직 방향의 두께는 상기 제2 패드의 수직 방향의 두께와 동일한, 회로 기판.
  8. 제6 항에 있어서,
    상기 기판은,
    상기 연결부재 하부에 배치되는 제1 절연층과, 상기 연결부재 상부에 배치되는 제2 절연층을 포함하고,
    상기 제1 절연층과 상기 제2 절연층은 서로 다른 물질로 구비되는 회로기판.
  9. 제8 항에 있어서,
    상기 제1 절연층을 관통하는 제3 비아전극을 더 포함하고,
    상기 제3 비아전극의 폭은 상기 제1 연결전극의 폭보다 큰 회로기판.
  10. 제9 항에 있어서,
    상기 제1 절연층 하부에 배치된 제3 절연층을 더 포함하고,
    상기 제1 절연층은 상기 연결부재와 수직으로 중첩된 제1 중첩부를 포함하고,
    상기 제2 절연층은 상기 연결부재와 수직으로 중첩된 제2 중첩부를 포함하고,
    상기 제3 절연층은 상기 연결부재와 수직으로 중첩된 제3 중첩부를 포함하고,
    상기 제1 중첩부, 상기 제2 중첩부, 및 상기 제3 중첩부 중 적어도 하나는 적어도 다른 하나와 다른 물질을 포함한 회로 기판.
  11. 제1 항에 있어서,
    상기 제1 비아전극과 상기 제2 비아전극 사이에 배치된 제1 회로층을 더 포함하고,
    상기 제1 회로층은 상기 제1 비아전극, 및 상기 제2 비아전극과 상기 수평 방향으로 중첩되고,
    상기 제1 회로층의 폭은 상기 제1 비아전극의 폭보다 큰 회로기판.
  12. 제6항에 있어서,
    상기 제1 패드와 상기 제2 패드 사이에 배치된 복수의 제2 회로층을 더 포함하고,
    상기 복수의 제2 회로층은 상기 제1 패드 및 제2 패드와 상기 수평 방향으로 중첩되고,
    상기 복수의 제2 회로층 사이의 간격은,
    상기 복수의 제1 패드 사이의 간격과 다른, 회로 기판.
  13. 제12항에 있어서,
    상기 복수의 제1 패드 사이의 간격은,
    상기 복수의 제2 회로층 사이의 간격보다 작은, 회로 기판.
  14. 제12항에 있어서,
    상기 복수의 제1 연결 전극 사이의 간격은,
    상기 복수의 제2 회로층 사이의 간격보다 작은, 회로 기판.
  15. 제1항에 있어서,
    상기 복수의 제1 비아전극 각각에서 폭이 가장 큰 상면의 폭은,
    상기 복수의 제2 비아전극 각각에서 폭이 가장 작은 하면의 폭보다 큰, 회로 기판.
  16. 제1항에 있어서,
    상기 연결 부재는 실리콘 물질을 포함하는, 회로 기판.
  17. 제2항에 있어서,
    상기 기판은 캐비티를 포함하고,
    상기 연결 부재는 상기 캐비티 내에 매립되는, 회로 기판.
  18. 제17항에 있어서,
    상기 캐비티의 폭은 상기 연결 부재의 폭보다 큰, 회로 기판.
  19. 제17항에 있어서,
    상기 캐비티의 폭은 상기 전자 소자의 폭보다 큰, 회로 기판.
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