KR20220100495A - 이미지 센서를 포함하는 반도체 디바이스 및 그 형성 방법 - Google Patents

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싱-치 린
펭-치 훙
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Abstract

반도체 디바이스는 서로 반대쪽에 있는 전면측과 후면측을 구비하는 기판을 포함한다. 복수의 광검출기가 픽셀 영역 내의 기판에서 배치된다. 격리 구조물은 픽셀 영역 내에서 그리고 광검출기들 사이에서 배치된다. 격리 구조물은 기판의 후면측으로부터 기판 내의 한 위치까지 연장되는 후면측 격리 구조물을 포함한다. 도전성 플러그 구조물은 주변 영역 내의 기판에서 배치된다. 도전성 캡이 기판의 후면측 상에서 배치되고 픽셀 영역으로부터 주변 영역까지 연장되고 후면측 격리 구조물을 도전성 플러그 구조물에 전기적으로 연결한다. 도전성 콘택트는 도전성 플러그 구조물 상에서 랜딩되고, 도전성 플러그 구조물 및 도전성 캡을 통해 후면측 격리 구조물에 전기적으로 연결된다.

Description

이미지 센서를 포함하는 반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE INCLUDING IMAGE SENSOR AND METHOD OF FORMING THE SAME}
본 출원은 2021년 1월 8일자로 출원된 미국 가출원 번호 제63/135,085호의 이익을 주장하는데, 그 내용은 참조에 의해 그들 전체가 본원에 통합된다.
많은 현대 전자 디바이스(예를 들면, 디지털 카메라, 광학 이미징 디바이스, 등등)는 이미지 센서를 포함한다. 이미지 센서는 광학 이미지를 디지털 이미지로서 표현될 수도 있는 디지털 데이터로 변환한다. 이미지 센서는 광학 이미지를 디지털 데이터로 변환하기 위한 단위 디바이스인 픽셀 센서의 어레이를 포함한다. 몇몇 타입의 픽셀 센서는 전하 결합 소자(charge-coupled device; CCD) 픽셀 센서 및 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor CMOS) 픽셀 센서를 포함한다. CMOS 이미지 센서는 낮은 전력 소비, 작은 사이즈, 빠른 데이터 프로세싱, 데이터의 직접 출력, 및 낮은 제조 비용에 기인하여 선호된다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐(feature)는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 임계 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a 및 도 1b는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 2a 내지 도 2h는 본 개시의 몇몇 다른 실시형태에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 3a 내지 도 3d는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 상면도이다.
도 4는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 후면측(back side) 격리 구조물 및 도전성 캡(conductive cap)의 레이아웃을 개략적으로 예시한다.
도 5a 및 도 5b 내지 도 14는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스를 형성하는 방법에서의 중간 스테이지를 예시하는 단면도이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제1 피쳐 위에 또는 상에 제2 피쳐를 형성하는 것은, 제2 및 제1 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제2 및 제1 피쳐가 직접 접촉하지 않을 수도 있도록 제2 피쳐와 제1 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부(lower)", "상에(on)", "위에(over)", "위에 놓이는(overlying)", "위에(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
도 1a 및 도 1b는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 단면도를 개략적으로 예시한다. 도 3a는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 상면도(top view)를 개략적으로 예시한다. 도 1a 및 도 1b는, 각각, 도 3a의 라인 I-I' 및 라인 II-II'를 따라 취해진다.
도 1a 및 도 1b는 반도체 디바이스(500A)를 예시한다. 반도체 디바이스(500A)는 상보형 금속 산화물 반도체(CMOS) 이미지 센서와 같은 이미지 센서일 수도 있거나 또는 그것을 포함할 수도 있고, 이미지 센서 다이 내에 있을 수도 있거나 또는 그 내에서 포함될 수도 있다.
도 1a 및 도 3a를 참조하면, 몇몇 실시형태에서, 반도체 디바이스(500A)는 제1 영역(R1) 및 제2 영역(R2)을 포함한다. 제1 영역(R1)은 픽셀 영역일 수도 있고, 한편 제2 영역(R2)은 로직 영역과 같은 주변 영역일 수도 있다. 도 3a에서 도시되는 바와 같이, 픽셀 영역(R1)은 주변 영역(R2)에 의해 둘러싸일 수도 있다. 몇몇 실시형태에서, 경계 영역은 픽셀 영역(R1)과 주변 영역(R2) 사이에서 배치될 수도 있다. 경계 영역은, 예를 들면, 픽셀 영역(R1)과 주변 영역(R2)을 격리하기 위한 하나 이상의 가드 링(guard ring; GR)을 포함할 수도 있다. 가드 링(들)(GR)은 얕은 트렌치 격리(shallow trench isolation; STI) 구조물, 깊은 트렌치 격리(deep trench isolation; DTI) 구조물, 또는 등등, 또는 이들의 조합과 같은 절연성 재료를 포함하는 임의의 적절한 격리 구조물을 포함할 수도 있다. 예시를 위해 단지 픽셀 영역의 일부(예를 들면, 중앙 부분)가 도 3a의 상면도에서 도시되어 있다는 것을 유의한다. 게다가, 간결성을 위해, 가드 링(GR)을 갖는 경계 영역은 단면도에 도시되지 않는다.
몇몇 실시형태에서, 반도체 디바이스(500A)는 서로 반대쪽에 있는 전면 표면(front surface; 100f) 및 후면 표면(back surface; 100b)을 구비하는 기판(100)을 포함한다. 따라서, 전면 표면(100f)을 구비하는 또는 그에 가까운 기판(100)/반도체 디바이스(500A)의 측(side)은, 기판(100)/반도체 디바이스(500A)의 전면측(front side)으로 지칭될 수도 있고, 한편 후면 표면(100b)을 구비하는 또는 그에 가까운 기판(100)/반도체 디바이스(500A)의 측은 기판(100)/반도체 디바이스(500A)의 후면측(back side)으로 지칭될 수도 있다.
기판(100)은 반도체 기판이다. 설계의 요건에 따라, 기판(100)은 p 타입 기판, n 타입 기판 또는 이들의 조합일 수도 있고 내부에 도핑된 영역(예를 들면, N 타입 웰 및/또는 P 타입 웰)을 가질 수도 있다. 복수의 광검출기(photodetector; PD)가 픽셀 영역(R1) 내의 기판(100)에서 배치된다. 광검출기(PD)는 포토다이오드일 수도 있거나 또는 그것을 포함할 수도 있다. 몇몇 실시형태에서, 광검출기(PD)는, 예를 들면, 기판(100)의 후면측으로부터의 입사 방사선(incident radiation) 또는 입사 광(예를 들면, 광자)을 전기 신호로 변환하도록 구성된다. 광검출기(PD)는 제1 도핑 타입을 갖는 제1 도핑된 영역(101)을 포함할 수도 있다. 몇몇 실시형태에서, 광검출기(PD)는 제1 도핑된 영역(101)에 인접하고 제1 도핑 타입과 반대인 제2 도핑 타입을 갖는 제2 도핑된 영역(101a)을 가질 수도 있다. 몇몇 실시형태에서, 제1 도핑 타입은 n 타입일 수도 있고, 제2 도핑 타입은 p 타입일 수도 있거나, 또는 그 반대일 수도 있다. 제2 도핑된 영역(101a)은 제1 도핑된 영역(101)을 (예를 들면, 사방에서) 둘러싸도록 배치될 수도 있으나, 그러나 본 개시는 그것으로 제한되지는 않는다. 몇몇 실시형태에서, 제2 도핑된 영역(101a)은 제1 도핑된 영역(101)의 하나 이상의 측 상에서 배치될 수도 있다. 예를 들면, 제2 도핑된 영역(101a)은 제1 도핑된 영역(101)의 전면측 상에 그리고 기판(100)의 제1 도핑된 영역(101)과 전면 표면(100f) 사이에서 배치될 수도 있다. 몇몇 실시형태에서, 기판(100)은 p 타입 기판이고, 제2 도핑된 영역(101a)은 제1 도핑된 영역(101)을 둘러싸는 기판(100)의 부분일 수도 있다. 그러나, 본 개시는 그것으로 제한되지는 않는다.
광검출기(PD)는 기판(100)의 전면측으로부터 기판(100) 내의 위치까지 연장된다. 광검출기(PD)가 상단(top)으로부터 저부(bottom)로 균일한 폭을 갖는 것으로 도시되지만, 본 개시는 그것으로 제한되지는 않는다. 몇몇 실시형태에서, 기판(100)의 전면측에 가까운 광검출기(PD)의 폭은 기판(100)의 후면측에 가까운 광검출기(PD)의 폭보다 더 크다. 예를 들면, 광검출기(PD)의 폭은 기판(100)에 수직인 방향에서 그 전면측으로부터 후면측까지 점차적으로 감소될 수도 있다. 몇몇 실시형태에서, 광검출기(PD)의 제1 도핑된 영역(101)은 기판(100)에 수직인 방향에서 그 전면측으로부터 후면측까지 점차적으로 감소하는 농도를 갖는다. 도면에서 도시되는 광검출기(PD)의 도핑된 영역의 형상, 구성 및 사이즈는 단지 예시를 위한 것이며, 본 개시는 그것으로 제한되지는 않는다는 것을 유의한다.
도 1a 및 도 3a를 참조하면, 몇몇 실시형태에서, 광검출기(PD)는 서로로부터 횡방향으로 떨어져 이격되고, 열(들) 및/또는 행(들)을 갖는 어레이로 배열될 수도 있다. 도면에서 도시되는 광검출기(PD)의 수는 단지 예시를 위한 것이며, 본 개시는 그것으로 제한되지는 않는다는 것을 유의한다. 픽셀 영역(R1)은, 제품 설계에 따라, 그 안에 배치되는 임의의 적절한 수의 광검출기(PD)를 포함할 수도 있다.
몇몇 실시형태에서, 제2 도핑 타입(예를 들면, p 타입)을 갖는 복수의 도핑된 영역(102)은 기판(100) 내에서 광검출기(PD) 곁에서 횡방향으로 배치된다. 도핑된 영역(102)은 또한 p 웰 영역과 같은 웰 영역으로 지칭될 수도 있다. 몇몇 실시형태에서, 웰 영역(102)은 픽셀 영역(R1)에서 배치되는 웰 영역(들)(102a) 및 주변 영역(R2)에서 배치되는 웰 영역(들)(102b)을 포함한다. 몇몇 실시형태에서, 웰 영역(102a)은 광검출기(PD) 주위에서 연속적으로 연장될 수도 있고, 각각의 광검출기(PD)를 횡방향에서 둘러싸면서 배치되고, 광검출기(PD) 사이에서 광검출기(PD)를 격리하는 격리 구조물의 일부로서 기능한다. 웰 영역(102a)은 또한 도핑된 격리 구조물로 지칭될 수도 있다. 몇몇 실시형태에서, 웰 영역(102a)은 그리드 형상 또는 메쉬 형상(mesh shape)을 가지도록 구성될 수도 있다.
웰 영역(102b)은 주변 영역(R2) 내에서 배치된다. 몇몇 실시형태에서, 제2 도핑 타입을 갖는 도핑된 영역(103)은 기판(100)의 웰 영역(102b)과 전면 표면(100f) 사이에서 배치된다. 도핑된 영역(103)과 웰 영역(102b)은 동일한 전도도 타입을 가지며, 도핑된 영역(103)의 도핑 농도는 웰 영역(102b)보다 더 크다. 따라서, 도핑된 영역(103)은 또한 강하게 도핑된 영역으로 지칭될 수도 있다. 제2 도핑 타입이 p 타입인 실시형태에서, 도핑된 영역(103)은 p+ 도핑된 영역으로 지칭될 수도 있다. 도핑된 영역(103)은 도핑된 영역(102b)보다 더 큰 폭을 가질 수도 있다. 실시형태에서, 강하게 도핑된 영역(103)은 픽셀 영역(R1) 내에서 기판(100)의 전면 표면(100f)과 웰 영역(102a) 사이에서 배치되지 않으며, 그에 의해, 광검출기(PD)의 도핑된 영역(101)과 강하게 도핑된 영역(예를 들면, P + 도핑된 영역) 사이의 물리적 접촉을 방지하고, 따라서, 특히, 픽셀 영역(R1)이 축소될 때, 강하게 도핑된 영역과 광검출기(PD) 사이의 소망되지 않는 P-N 접합의 형성을 방지한다. 따라서, 소망되지 않는 P-N 접합에 의해 야기될 수도 있는 누설 전류와 같은 문제가 방지된다.
도핑된 영역(101)이 직사각형인 것으로 예시되지만, 도핑된 영역(101)은 실질적으로 덜 균일하고, 덜 직선적인 형상을 가질 수도 있다는 것이 인식되어야 한다. 예를 들면, 도핑된 영역(101)은 얼룩(blob)과 같을 수도 있고 및/또는 도핑된 영역(101)의 표면은 불균일할 수도 있고 및/또는 물결 형상일 수도 있다. 강하게 도핑된 영역(103)이 웰 영역(102a)과 전면 표면(100f) 사이에서 존재하는 경우, 도핑된 영역(101)의 일부 코너 및/또는 에지는 강하게 도핑된 영역(103)에 너무 가까워질 수도 있고 상기에서 설명되는 소망되지 않는 P-N 접합을 야기할 수도 있다. 따라서, 웰 영역(102a)과 전면 표면(100f) 사이의 강하게 도핑된 영역(103)을 생략하는 것에 의해, 소망되지 않는 P-N 접합이 방지될 수도 있고 누설 전류가 감소될 수도 있다.
몇몇 실시형태에서, 도핑된 영역(104)은 광검출기(PD) 곁에서 또는 인접한 광검출기(PD) 사이에서 배치될 수도 있다. 도핑된 영역(104)은 제1 도핑 타입을 가지며 웰 영역(102a)에서 배치될 수도 있다.
여전히 도 1a를 참조하면, 몇몇 실시형태에서, 트랜스퍼 게이트(transfer gate)(G)가 기판(100)의 전면측 위에 배치되고 광검출기(PD)에 커플링된다. 트랜스퍼 게이트(G)는 대응하는 광검출기(PD)와 도핑된 영역(104) 사이의 위치에서 배치된다. 몇몇 실시형태에서, 트랜스퍼 게이트(G)는 기판(100)의 전면 표면(100f)에 수직인 방향에서 대응하는 광검출기(PD) 및 도핑된 영역(104)과 부분적으로 중첩된다. (예를 들면, 입사 방사선을 흡수하는 것을 통해) 대응하는 광검출기(PD)에서 축적되는 전하가 도핑된 영역(104)으로 전달될 수도 있도록, 트랜스퍼 게이트(G)는 대응하는 광검출기(PD)와 도핑된 영역(104) 사이에서 도전성 채널을 선택적으로 형성하도록 구성된다. 몇몇 실시형태에서, 트랜스퍼 게이트(G)는 게이트 유전체 층(105) 및 게이트 유전체 층(105) 상에서 배치되는 게이트 전극(106)을 포함할 수도 있다.
상호 접속 구조물(interconnection structure; 112)이 기판(100)의 전면측 상에서 배치된다. 몇몇 실시형태에서, 상호 접속 구조물(112)은 유전체 구조물(107) 및 유전체 구조물(107)에 임베딩되는 복수의 도전성 피쳐를 포함한다. 몇몇 실시형태에서, 유전체 구조물(107)은, 층간 유전체 층(inter-layer dielectric layer; ILD) 및 금속간 유전체 층(inter-metal dielectric layer; IMD)과 같은 복수의 유전체 층을 포함한다. 도전성 피쳐는 도전성 라인(109), 도전성 비아(110), 및 도전성 콘택트(108a-108c)의 다수의 층을 포함할 수도 있다. 도전성 비아(110)는 상이한 계층의 도전성 라인(109)을 전기적으로 연결하기 위해 IMD에서 배치될 수도 있다. 도전성 콘택트(108a, 108b, 108c)는 ILD에서 배치될 수도 있고 강하게 도핑된 영역(103), 도핑된 영역(104), 및 트랜스퍼 게이트(G)를, 각각, 도전성 라인(109)에 전기적으로 연결할 수도 있다.
여전히 도 1a를 참조하면, 몇몇 실시형태에서, 도전성 구조물(120a)은 기판(100)을 부분적으로 관통하고 기판(100)의 후면측으로부터 웰 영역(102)까지 연장된다. 몇몇 실시형태에서, 유전체 층(118a)은 기판의 후면 표면(100b) 위에 배치되고, 도전성 구조물(120a)은 유전체 층(118)을 더 관통하고 유전체 층(118a) 위로 돌출된다. 다시 말하면, 도전성 구조물(120a)은 제1 부분(P1) 및 제1 부분(P1) 상의 제2 부분(P2)을 포함한다. 제1 부분(P1)은 기판(100) 및 유전체 층(118a)에서 임베딩되고, 웰 영역(102)에 전기적으로 커플링되고, 한편 제2 부분(P2)은 유전체 층(118a)의 상단 표면(top surface)으로부터 돌출되고 제1 부분(P1)에 전기적으로 연결된다. 몇몇 실시형태에서, 제1 부분(P1)은 웰 영역(102) 안으로 연장되고 그 내에서 부분적으로 임베딩되며, 제1 부분(P1)의 저부(bottom) 표면은 웰 영역(102)의 상단 표면(top surface)보다 더 낮다. 그러나, 본 개시는 그것으로 제한되지는 않는다. 몇몇 다른 실시형태에서, 제1 부분(P1)의 저부 표면은 웰 영역(102)의 최상단 표면과 접촉할 수도 있도록, 제1 부분(P1)은 웰 영역(102)의 상단 표면 상에서 랜딩될(land) 수도 있다.
몇몇 실시형태에서, 유전체 층(116) 및 스페이서 층(117)은, 기판(100)과 도전성 구조물(120a)의 제1 부분(P1)의 측벽 사이에서 배치될 수도 있고, 기판(100)의의 후면 표면(100b)과 유전체 층(118a) 사이에서 추가로 배치될 수도 있다. 스페이서 층(117)은 유전체 층(116)과 도전성 구조물(120a)의 제1 부분(P1) 사이에서, 및/또는 유전체 층(116)과 유전체 층(118) 사이에서 배치된다.
도전성 구조물(120a)의 제1 부분(P1)은 또한 도전성 플러그 또는 도전성 비아로 지칭될 수도 있고, 도전성 구조물(120a)의 제2 부분(P2)은 또한 도전성 캡으로 지칭될 수도 있다. 몇몇 실시형태에서, 도전성 플러그(P1)와 유전체 층(116)의 일부 및 도전성 플러그(P1)의 측벽을 피복하는 스페이서 층(117)의 조합도 또한 도전성 플러그 구조물로 지칭될 수도 있다. 몇몇 실시형태에서, 도전성 플러그(P1)는 픽셀 영역(R1) 내에 배치되는 도전성 플러그(들)(P1a) 및 주변 영역(R2)에서 배치되는 도전성 플러그(들)(P1b)를 포함한다. 도전성 캡(P2)은 픽셀 영역(R1)에서 배치되는 도전성 캡(들)(P2a) 및 주변 영역(R2)에서 배치되는 도전성 캡(들)(P2b)을 포함한다.
도 1a, 도 1b, 및 도 3a를 참조하면, 도전성 플러그(P1a) 및 도전성 플러그(P1b)는, 각각, 웰 영역(102a 및 102b)에 전기적으로 커플링된다. 픽셀 영역(R1)에서의 도전성 플러그(P1a)는 상호 접속될 수도 있고 광검출기(PD) 주위로 연속적으로 연장될 수도 있다. 주변 영역(R2)에서의 도전성 플러그(P1b)는 픽셀 영역(R1)의 도전성 플러그(P1a)와 물리적으로 떨어져 이격된다. 도전성 캡(P2a 및 P2b)은 도전성 플러그(P1a 및 P1b) 위에 각각 배치되고, 도전성 플러그(P1a 및 P1b)가 도전성 캡(P2a 및 P2b)을 통해 서로 전기적으로 연결되도록, 서로 물리적으로 그리고 전기적으로 연결된다. 다시 말하면, 도전성 플러그(P1a)를 도전성 플러그(P1b)에 전기적으로 연결하기 위해, 도전성 캡(P2)은 픽셀 영역(R1)으로부터 경계 영역을 가로질러 연속적으로 연장되고, 주변 영역(R2)까지 연장된다.
몇몇 실시형태에서, 도전성 플러그(P1a), 도전성 플러그(P1a)의 측벽 상의 유전체 층(116) 및 스페이서 층(117)의 일부, 및 웰 영역(102a)은 복수의 광검출기(PD)를 서로 격리하기 위해 사용되며, 격리 구조물(isolation structure; IS)로 또한 지칭될 수도 있다. 웰 영역(102a)은 제1 격리 구조물 또는 전면측 격리 구조물(IS1)로 또한 지칭될 수도 있다. 도전성 플러그(P1a) 및 도전성 플러그(P1a)의 측벽 상의 유전체 층(116) 및 스페이서 층(117)의 일부는 제2 격리 구조물 또는 후면측 격리 구조물(IS2), 예컨대 후면측 트렌치 격리(back side trench isolation; BTI) 구조물 또는 후면측 깊은 트렌치 격리(back side deep trench isolation; BDTI) 구조물로 지칭될 수도 있다. 전면측 격리 구조물(IS1) 및 후면측 격리 구조물(IS2)은, 각각, 기판(100)의 전면측 및 후면측으로부터 연장되고 기판(100) 내의 한 위치에서 서로 만난다. 몇몇 실시형태에서, 후면측 격리 구조물(IS2)은 전면측 격리 구조물(IS1) 안으로 더 연장되고, 전면측 격리 구조물(IS1)에서 부분적으로 임베딩될 수도 있고 그에 의해 둘러싸일 수도 있다. 기판(100)의 후면 표면으로부터 후면측 격리 구조물(IS2)의 저부 표면까지 정의되는 후면측 격리 구조물(IS2)의 높이(또는 깊이)는, 기판(100)의 전면 표면으로부터 전면측 격리 구조물(IS1)의 상단 표면까지 정의되는 전면측 격리 구조물(IS1)의 높이(또는 깊이)보다 더 클 수도 있거나, 또는 동일할 수도 있거나, 또는 더 작을 수도 있다. 예를 들면, 기판(100)의 두께는 1 ㎛에서부터 10 ㎛까지의 범위 내에 있을 수도 있고, 전면측 격리 구조물(IS1)의 높이(또는 깊이)는 0.5 ㎛ 에서부터 9 ㎛까지의 범위에 이를 수도 있으며, 및/또는 후면측 격리 구조물(IS2)의 높이(또는 깊이)는 0.5㎛에서부터 9㎛까지의 범위에 이를 수도 있다.
몇몇 실시형태에서, 주변 영역(R2) 내에서, 도전성 플러그(P1b), 도전성 플러그(P1b)의 측벽 상의 유전체 층(116) 및 스페이서 층(117)의 일부, 및 웰 영역(102b 및 103)도 또한 (도전성) 플러그 구조물(CP) 또는 (도전성) 비아 구조물로 지칭될 수도 있는데, 이것은 픽셀 영역(R1) 내의 격리 구조물(IS)을 도전성 캡(P2)을 통해 콘택트(108a)에 전기적으로 연결하도록 구성된다. 웰 영역(102b 및 103)은 제1 플러그(비아) 구조물 또는 전면측 플러그(비아) 구조물(CP1)로 또한 지칭될 수도 있다. 도전성 플러그(P1b) 및 도전성 플러그(P1b)의 측벽 상의 유전체 층(116) 및 스페이서 층(117)의 일부는 제2 플러그(비아) 구조물 또는 후면측 플러그(비아) 구조물(CP2)로 지칭될 수도 있다. 전면측 비아 구조물(CP1) 및 후면측 비아 구조물(CP2)은, 각각, 기판(100)의 전면측 및 후면측으로부터 연장되고 기판(100) 내의 한 위치에서 서로 만난다. 후면측 비아 구조물(CP2)은 전면측 비아 구조물(CP1) 안으로 더 연장될 수도 있고, 전면측 비아 구조물(CP1)에서 부분적으로 임베딩될 수도 있고 그에 의해 둘러싸일 수도 있다. 실시형태에서, 도전성 플러그 구조물(CP)이 도전성 콘택트(108a)를 랜딩하기 위한 강하게 도핑된 영역(103)을 포함하고, 한편, 격리 구조물(IS)이 강하게 도핑된 영역이 없을 수도 있다는 점을 제외하면, 격리 구조물(IS) 및 도전성 플러그 구조물(CP)은 유사한 구조물을 갖는다.
여전히 도 1a, 도 1b 및 도 3a를 참조하면, 몇몇 실시형태에서, 픽셀 영역(R1) 내에서, 격리 구조물(IS)은 그리드 또는 메쉬 형상으로 구성될 수도 있고, 광검출기(PD)를 서로로부터 격리하도록 복수의 광검출기(PD) 주위로 연속적으로 연장될 수도 있다. 본원에서, 용어 "그리드"는, 서로 교차하여 일련의 상호 접속된 링 형상의 유닛을 형성하는 라인/스트립(또는 등등)의 네트워크를 포함하는 구조물을 지칭하며, 링 형상의 유닛은 정사각형의 링 형상, 직사각형의 링 형상, 원형의 링 형상, 타원형의 링 형상, 또는 등등을 가질 수도 있다. 다시 말하면, 격리 구조물(IS)은 일련의 상호 접속된 링 형상의 유닛을 포함하고, 링 형상의 유닛은 대응하는 광검출기(PD)를 횡방향에서 둘러싼다. 몇몇 실시형태에서, 전면측 격리 구조물(IS1) 및 후면측 격리 구조물(IS2) 둘 모두는 그리드 또는 메쉬 형상으로 구성되고 실질적으로 동일한 또는 상이한 사이즈(예를 들면, 폭)를 가질 수도 있다. 전면측 격리 구조물(IS1) 및 후면측 격리 구조물(IS2)의 측벽은 서로 실질적으로 정렬되거나 또는 서로로부터 횡방향으로 시프트될 수도 있다. 기판(100)의 전면 표면(100f) 상의 후면측 격리 구조물(IS2)의 정투영(orthographic projection)은, 실질적으로 완전히 또는 부분적으로, 기판(100)의 전면 표면(100f) 상의 전면측 격리 구조물(IS1)의 정투영 내에 있을 수도 있다. 간결성을 위해, 몇몇 컴포넌트(예를 들면, 유전체 층(116), 스페이서 층(117), 및 도핑된 영역(102/103))는 상면도에 구체적으로 도시되지 않는다는 것을 유의한다.
도전성 캡(P2a)은 격리 구조물(IS)의 후면측 격리 구조물(IS2) 상에서 배치된다. 몇몇 실시형태에서, 도전성 캡(P2a)은 또한 그리드 또는 메쉬 형상으로 구성되고 도전성 그리드로 또한 지칭될 수도 있다. 몇몇 실시형태에서, 도전성 캡(P2a)은 격리 구조물(IS)의 후면측 격리 구조물(IS2)과 실질적으로 정렬되거나 또는 그로부터 횡방향으로 시프트될 수도 있고, 실질적으로 동일한 또는 상이한 사이즈(예를 들면, 폭, 길이, 등등)를 가질 수도 있다. 다시 말하면, 후면측 격리 구조물(IS2)(또는 격리 구조물(IS))의 링 형상의 유닛의 중심은, 기판(100)의 전면 또는 후면 표면에 수직인 방향에서, 도전성 캡(P2a)의 링 형상의 유닛의 중심과 실질적으로 정렬될 수도 있거나 또는 그로부터 횡방향으로 시프트될 수도 있다. 기판(100)의 전면 표면(100f) 상의 후면측 격리 구조물(IS2)의 정투영은, 실질적으로, 기판(100)의 전면 표면(100f) 상의 도전성 캡(P2a)의 정투영 내에 있을 수도 있거나, 또는 그 반대일 수도 있다. 대안적으로 또는 추가적으로, 기판(100)의 전면 표면(100f) 상의 후면측 격리 구조물(IS2)의 정투영은 기판(100)의 전면 표면(100f) 상의 도전성 캡(P2a)의 정투영과 부분적으로 중첩될 수도 있다.
도 4는 본 개시의 몇몇 실시형태에 따른 후면측 격리 구조물(IS2) 및 도전성 캡(P2a)의 레이아웃을 개략적으로 예시한다. 확대도 A 및 B는, 각각, 픽셀 영역(R1)의 중앙 부분 및 에지 부분에서의 후면측 격리 구조물(IS2) 및 도전성 캡(P2a)의 레이아웃을 예시한다. 도 4에서 도시되는 바와 같이, 도전성 캡(P2a)은 후면측 격리 구조물(IS2)을 오버레이한다. 그리드 형상의 후면측 격리 구조물(IS2)은 복수의 링 형상의 유닛(U1)을 포함하고, 그리드 형상의 도전성 캡(P2a)은 복수의 링 형상의 유닛(U2)을 포함한다. 몇몇 실시형태에서, 픽셀 영역(R1)의 상이한 위치에서 후면측 격리 구조물(IS2)과 도전성 캡(P2a) 사이의 위치 관계는 상이할 수도 있다. 예를 들면, 확대도 A에서 도시되는 바와 같이, 픽셀 영역(R1)의 중앙 부분에서, 도전성 캡(P2a)의 링 형상의 유닛(U2) 및 후면측 격리 구조물(IS2)의 링 형상의 유닛이 실질적으로 동심일 수도 있도록, 도전성 캡(P2a)은 후면측 격리 구조물(IS2)과 실질적으로 정렬된다. 다른 한편, 확대도 B에서 도시되는 바와 같이, 픽셀 영역(R2)의 에지 부분에서, 도전성 캡(P2a)의 링 형상의 유닛(U2)의 중심이 후면측 격리 구조물(IS2)의 링 형상의 유닛(U1)의 중심으로부터 횡방향으로 시프트될 수도 있도록, 도전성 캡(P2a)은 후면측 격리 구조물(IS2)로부터 횡방향으로 시프트될 수도 있다. 도 4에서 도시되는 도전성 캡(P2a) 및 후면측 격리 구조물(IS2)의 레이아웃은 단지 예시를 위한 것이며, 본 개시는 그것으로 제한되지는 않는다는 것을 유의한다. 도전성 캡(P2a) 및 후면측 격리 구조물(IS2)의 레이아웃은 제품 설계에 기초하여 조정될 수도 있다.
다시 도 1a, 도 1b 및 도 3a를 참조하면, 도전성 캡(P2b)은 픽셀 영역(R1) 내의 도전성 캡(P2a)에 인접하는 것에서부터 주변 영역(R2)까지 연장된다. 몇몇 실시형태에서, 도전성 캡(P2b)은 도전성 캡(P2a)의 연장 부분으로 또한 지칭될 수도 있다. 도 3a 내지 도 3d는 본 개시의 몇몇 실시형태에 따른 도전성 캡(P2b) 및 도전성 플러그 구조물(CP)의 다양한 구성을 예시한다.
몇몇 실시형태에서, 도 3a 내지 도 3c에서 도시되는 바와 같이, 도전성 그리드(P2a)의 세그먼트 중 적어도 하나는, 도전성 캡(P2b)을 형성하기 위해, 그 길이 방향을 따라 주변 영역(R1)까지 연장된다. 도전성 캡(P2b)은 도전성 그리드(P2a)에 연결되는 하나 이상의 도전성 스트립을 포함할 수도 있다. 그러나, 본 개시는 그것으로 제한되지는 않는다. 몇몇 다른 실시형태에서, 도전성 캡(P2b)은 하나 이상의 금속 플레이트를 포함할 수도 있다. 예를 들면, 도 3d에서 도시되는 바와 같이, 도전성 캡(P2b)은 도전성 그리드(P2a)를 횡방향에서 둘러싸는 링 형상의 금속 플레이트를 포함한다. 대안적으로, 도전성 캡(P2b)이 도전성 그리드(P2a)에 연결되는 하나 이상의 도전성 스트립을 포함하는 실시형태에서, 하나 이상의 추가적인 금속 플레이트가 도전성 스트립 상에서 추가로 배치될 수도 있다. 그러한 실시형태에서, 금속 플레이트(들)는 반도체 디바이스(500A)의 후면측으로부터의 입사 조사(incident irradiation)로부터 주변 영역(R2)을 차단하도록 구성될 수도 있고, 그에 의해, 주변 영역(R2) 내의 디바이스(예를 들면, 로직 디바이스)가 입사 조사에 의해 손상되는 것을 방지할 수도 있다. 금속 플레이트(들)는 픽셀 영역(R1)과 주변 영역(R2) 사이의 경계 영역을 피복할 수도 있거나 또는 피복하지 않을 수도 있다.
몇몇 실시형태에서, 도전성 플러그 구조물(CP)은 도전성 캡(P2b) 아래에 배치되고 그것에 전기적으로 연결된다. 도전성 플러그 구조물(CP)은, 도 3a에서 도시되는 바와 같이, 격리 구조물(IS)을 횡방향으로 둘러싸는 그리고 도전성 캡(P1b)의 금속 스트립에 전기적으로 연결되는 링 형상의 구조물로 구성될 수도 있다. 그러한 실시형태에서, 도전성 플러그 구조물(CP)은 도전성 링으로 또한 지칭될 수도 있다. 도전성 링은 연속적인 링, 또는 서로 떨어져 이격되는 복수의 세그먼트를 포함하는 비 연속적인 링(도시되지 않음)일 수도 있다.
몇몇 대안적인 실시형태에서, 도전성 플러그 구조물(CP)은, 도 3b에서 도시되는 바와 같이, 서로 떨어져 이격되는 그리고 도전성 캡(P2b)의 대응하는 금속 스트립에 각각 연결되는 복수의 비아 구조물을 포함할 수도 있다. 비아 구조물의 상면도는 원형, 타원형, 정사각형, 직사각형, 또는 등등, 또는 임의의 다른 적절한 형상일 수도 있다. 또 다른 실시형태에서, 도전성 플러그 구조물(CP)은, 도 3c에서 도시되는 바와 같이, 도전성 캡(P2b)에 전기적으로 연결되는 하나 이상의 도전성 스트립을 포함할 수도 있다. 상기의 관점에서, 상면도에서 봤을 때, 후면측 플러그 구조물(들)(CP2)을 포함하는 도전성 플러그 구조물(들)(CP)은, 하나 이상의 링, 하나 이상의 비아, 하나 이상의 스트립, 또는 등등, 또는 이들의 조합으로 구성될 수도 있다. 도 3a 내지 도 3d에서 도시되는 도전성 플러그 구조물(CP) 및 도전성 캡(P2b)의 구성, 형상, 및 사이즈는 단지 예시를 위한 것이며, 본 개시는 그것으로 제한되지는 않는다는 것을 유의한다. 도전성 플러그 구조물(CP) 및 도전성 캡(P2b)은, 도전성 플러그 구조물(CP)이 도전성 캡(P2) 및 도전성 콘택트(108a)에 전기적으로 연결되는 한, 제품 설계에 기초하여, 임의의 적절한 구성, 형상, 및/또는 사이즈를 가질 수도 있다.
도 1a 및 도 1b를 참조하면, 몇몇 실시형태에서, 하나 이상의 도전성 콘택트(108a)는 도전성 플러그 구조물(CP)에 전기적으로 연결되도록 주변 영역(R2)에서 배치된다. 도전성 콘택트(108a)는 강하게 도핑된 영역(103) 상에서 랜딩될 수도 있고, 도핑된 영역(103, 102b), 도전성 플러그 구조물(CP)의 후면측 플러그 구조물(CP2), 및 도전성 캡(P2)을 통해 격리 구조물(IS)에 전기적으로 연결된다. 몇몇 실시형태에서, 도전성 콘택트(108a)는 픽셀 영역(R1) 내에서 배치되지 않는다. 다시 말하면, 픽셀 영역(R1)은 픽셀 영역(R1) 내의 격리 구조물(IS)의 웰 영역(102a) 상에 직접적으로 랜딩되는 도전성 콘택트가 없을 수도 있다. 그러나, 본 개시는 그것으로 제한되지는 않는다.
도전성 콘택트(108a)는 격리 구조물(IS)에 접지 전압 또는 네거티브 바이어스를 제공하도록 구성될 수도 있다. 몇몇 실시형태에서, 도전성 콘택트(108a)는 도전성 플러그 구조물(CP), 도전성 캡(P2), 격리 구조물(IS) 및 접지 사이에서 전기적 연결을 제공하도록 구성된다. 예를 들면, 격리 구조물(IS)이 접지되도록, 접지 전압(예를 들면, 약 0 볼트(V))이 도전성 콘택트(108a), 도전성 플러그 구조물(CP) 및 도전성 캡(P2)을 통해 격리 구조물(IS)에 인가될 수도 있다. 몇몇 실시형태에서, 네거티브 바이어스(격리 바이어스(isolation bias)로 또한 지칭됨)가 도전성 콘택트(108a), 도전성 플러그 구조물(CP) 및 도전성 캡(P2)을 통해 격리 구조물(IS)에 인가될 수도 있다. 네거티브 바이어스는 격리 구조물(IS)의 측벽을 따라 정공 축적(hole accumulation)을 생성할 수도 있고, 그에 의해, 광검출기에 대한 더 나은 격리를 제공할 수도 있고, 따라서, 이미지 센서의 성능을 향상시킬 수도 있다.
다시 도 1a를 참조하면, 몇몇 실시형태에서, 옵션 사항으로(optionally), 하드 마스크(122a)가 도전성 캡(P2) 상에서 배치된다. 하드 마스크(122a)는 도전성 캡(P2)과 실질적으로 동일한 패턴(예를 들면, 그리드 패턴)을 갖는다. 몇몇 실시형태에서, 픽셀 영역(R1)에서의 하드 마스크(122a)의 일부와 도전성 캡(P2a)의 조합은 그리드 구조물로 또한 지칭될 수도 있다. 유전체 라이너(126)가 도전성 캡(P2) 상에서 배치될 수도 있고 도전성 캡(P2)의 상단 표면과 측벽 및 유전체 층(118a)의 상단 표면을 라이닝할 수도 있다. 유전체 라이너(126)는 유전체 라이너 또는 유전체 스페이서 층으로 또한 지칭될 수도 있다. 몇몇 실시형태에서, 유전체 층(127)은 유전체 라이너(126) 상에서 배치될 수도 있고 도전성 캡(P2) 및 하드 마스크(122a)를 포함하는 그리드 구조물의 개구를 충전할 수도 있다.
복수의 광 필터(예를 들면, 컬러 필터)(128) 및 렌즈(예를 들면, 마이크로 렌즈)(130)가 픽셀 영역(R1) 내의 그리드 구조물 및 유전체 층(127) 위에서 배치된다. 몇몇 실시형태에서, 광 필터(128) 및 렌즈(130)는 각각 하나 이상의 광검출기(PD)에 대응할 수도 있다. 광 필터(128)는, 각각, 입사 광의 특정한 파장을 투과시키도록 구성된다. 렌즈(130)는 광 필터(128) 위에 배치되고, 예를 들면, 광검출기(PD)를 향해 입사 광을 집중시키도록 구성된다.
도 2a 내지 도 2h는, 본 개시의 몇몇 다른 실시형태에 따른, 반도체 디바이스(500B-500I)의 단면도를 예시한다. 반도체 디바이스(500B-500I)는, 하기에서 상세하게 설명되는 차이점을 제외하면, 반도체 디바이스(500A)와 유사하다.
도 2a를 참조하면, 몇몇 실시형태에서, 반도체 디바이스(500A)(도 1a)의 유전체 층(127)은 생략될 수도 있고, 광 필터(128)는 도전성 캡(P2) 및/또는 하드 마스크(122a)를 포함하는 그리드 구조물의 개구에서 배치될 수도 있다.
도 2b를 참조하면, 몇몇 실시형태에서, 반도체 디바이스(500C)는, 대응하는 광검출기(PD)에서 부분적으로 임베딩되는 트랜스퍼 게이트(G')를 포함한다. 트랜스퍼 게이트(G')는 광검출기(PD) 및 도핑된 영역(104)과 중첩되고 그들에 커플링된다. 트랜스퍼 게이트(G')는 광검출기(PD) 안으로 추가로 연장되고 광검출기(PD)에서 임베딩되며 광검출기(PD)에 의해 횡방향에서 둘러싸이는 연장부를 구비한다. 그러한 만큼, 트랜스퍼 게이트(G')와 광검출기(PD) 사이의 커플링 면적은 증가되고, 그에 의해, 광검출기(PD)로부터 도핑된 영역(104)으로 전하를 전달하는 효율성을 증가시킨다.
도 2c를 참조하면, 몇몇 실시형태에서, 전면측 격리 구조물(IS1) 및 전면측 플러그 구조물(CP1)은, 각각, 트렌치 구조물(예를 들면, 얕은 트렌치 구조물)(82a 및 82b)일 수도 있거나 또는 그것을 포함할 수도 있고, 웰 영역(102)(도 1a)은 생략될 수도 있다. 얕은 트렌치 구조물(82a/82b)은 기판(100)의 전면 표면(100f)으로부터 기판(100) 내의 한 위치까지 연장되고 도전성 플러그(P1)에 전기적으로 연결된다. 그러한 실시형태에서, 전면측 격리 구조물(IS1)은 얕은 트렌치 격리(STI) 구조물로 또한 지칭될 수도 있다. 얕은 트렌치 구조물(82a/82b)은, 도전성 층(81) 및 도전성 층(81)과 기판(100) 사이에서 배치되는 유전체 라이너(80)를 포함할 수도 있다. 몇몇 실시형태에서, 도전성 플러그(P1)는 유전체 라이너(80)를 관통하여 도전성 층(81)에 전기적으로 연결된다. 유전체 라이너(80)는 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 등등, 또는 이들의 조합과 같은 임의의 적절한 유전체 재료를 포함할 수도 있다. 몇몇 실시형태에서, 도전성 층(81)은 도핑된 폴리실리콘 층과 같은 폴리실리콘 층을 포함할 수도 있다. 예를 들면, 도핑된 폴리실리콘 층은 제2 도핑 타입(예를 들면, p 타입)을 갖는 도펀트(예를 들면, 붕소)를 포함할 수도 있다. 그러나, 본 개시는 그것으로 제한되지는 않는다. 몇몇 대안적인 실시형태에서, 도전성 층(81)은 금속, 금속 합금, 또는 등등과 같은 다른 적절한 도전성 재료를 포함할 수도 있다. 예를 들면, 도전성 층(81)은 텅스텐, 구리, AlCu, Al을 포함할 수도 있다. 도전성 층(81)은 도전성 구조물(120a)과 동일한 또는 상이한 도전성 재료를 포함할 수도 있다. 간결성을 위해, 도핑된 영역(104)(도 1a)은 도 2c에서 도시되지 않는다는 것을 유의한다.
몇몇 실시형태에서, 격리 구조물(IS)에 접지 전압 또는 네거티브 바이어스를 제공하기 위해, 주변 영역(R2) 내에서, 도전성 콘택트(108a1)가 전면측 도전성 플러그 구조물(CP1)의 도전성 층(81) 상에서 랜딩된다. 몇몇 실시형태에서, 픽셀 영역(R1)은 전면측 격리 구조물(IS1)의 도전성 층(81) 상에서 랜딩되는 도전성 콘택트가 없을 수도 있다. 그러나, 본 개시는 그것으로 제한되지는 않는다. 몇몇 대안적인 실시형태에서, 하나 이상의 도전성 콘택트(108a2)가, 옵션 사항으로, 픽셀 영역(R1) 내에서 배치될 수도 있고, 격리 구조물(IS1)에 접지 전압 또는 네거티브 바이어스를 추가적으로 제공하기 위해, 격리 구조물(IS1)의 도전성 층(81) 상에서 랜딩될 수도 있다. 그러한 실시형태에서, 인가된 바이어스와 격리 구조물(IS) 사이의 전기적 도전성 경로는 단축된다.
도 2d를 참조하면, 몇몇 실시형태에서, 전면측 격리 구조물(IS1)은 STI 구조물(82a) 및 웰 영역(102a)의 조합을 포함할 수도 있다. 예를 들면, 전면측 격리 구조물(IS1)의 일부는 웰 영역(102a)을 포함하고, 한편 전면측 격리 구조물(IS)의 다른 부분은 STI 구조물(82a)을 포함한다. STI 구조물(82a) 및 웰 영역(102a)은, 연속적인 전면측 격리 구조물(IS1)을 구성하기 위해, 나란히 배치되어 서로 연결될 수도 있다.
도 2e는, 본 개시의 대안적인 실시형태에 따른, STI 구조물(82a) 및 웰 영역(102a)의 조합에 의해 구성되는 전면측 격리 구조물(IS1)을 포함하는 반도체 디바이스(500F)를 예시한다. 몇몇 실시형태에서, 얕은 트렌치 구조물(82a 및 82b) 중 하나 또는 둘 모두는, 옵션 사항으로, 웰 영역(102a 및 102b)에서 배치될 수도 있다. 몇몇 실시형태에서, STI 구조물(82a)은 웰 영역(102a) 내에 배치될 수도 있고 웰 영역(102a)에 의해 횡방향으로 둘러싸일 수도 있다. STI 구조물(82a) 및 웰 영역(102a)은, 기판(100)의 전면 표면(100f)에 수직인 방향에서 서로 중첩된다. 후면측 격리 구조물(IS2)은 웰 영역(102a) 및 유전체 라이너(80)를 관통하여 도전성 층(81) 상에서 랜딩되고 그것에 전기적으로 연결될 수도 있다. 유사하게, 트렌치 구조물(82b)은, 옵션 사항으로, 웰 영역(102b) 내에서 배치될 수도 있고, 도전성 플러그 구조물(CP)의 구조적 피쳐는 격리 구조물(IS)의 것과 실질적으로 유사하다.
도 2f는, 후면측 격리 구조물(IS2) 및/또는 후면측 도전성 플러그 구조물(CP2)이 대응하는 웰 영역(102a/102b) 상에서 랜딩된다는 것을 제외하면, 반도체 디바이스(500F)(도 2e)와 유사한 반도체 디바이스(500G)를 예시한다. 도 2f를 참조하면, 몇몇 실시형태에서, 얕은 트렌치 구조물(82a/82b)은 도전성 층(81)을 포함하고 유전체 라이너가 없을 수도 있다. 도전성 층(81)의 측벽은 웰 영역(102)과 물리적으로 접촉하고 그것에 커플링된다. 그러한 실시형태에서, 후면측 격리 구조물(IS2) 및 후면측 플러그 구조물(CP2)은 웰 영역(102a 및 102b) 상에서 랜딩되어 그것에 전기적으로 커플링될 수도 있고, 또한, 각각, 웰 영역(102a 및 102b)을 통해 도전성 층(81)에 전기적으로 커플링될 수도 있다. 얕은 트렌치 구조물(82)에 유전체 라이너가 없는 실시형태에서, 후면측 격리 구조물(IS2) 및 후면측 플러그 구조물(CP2)은 또한 웰 영역(102a 및 102b)을 관통하여 도전성 층(81) 상에서 랜딩될 수도 있다는 것이 이해되어야 한다.
도 2g는 본 개시의 몇몇 다른 실시형태에 따른 반도체 디바이스(500H)를 예시한다. 반도체 디바이스(500H)는, STI 구조물(82a)의 일부가 생략될 수도 있다는 점을 제외하면, 반도체 디바이스(500D)(도 2d)와 유사하다. 몇몇 실시형태에서, 기판(100)은 p 타입 기판과 같은 제2 도핑 타입을 갖는 기판이다. 그러한 실시형태에서, 기판(100)의 일부(100a)는 전면측 격리 구조물(IS1)의 적어도 일부로서 기능할 수도 있고 후면측 격리 구조물(IS2)에 전기적으로 커플링될 수도 있고, 한편, 픽셀 영역(R1)에서의 STI 구조물(82a)의 일부 또는 전체가 생략될 수도 있다. 다시 말하면, 격리 구조물(IS1)은 기판(100)의 일부(100a) 및/또는 STI 구조물(82a)을 포함할 수도 있다.
도 2h는 본 개시의 또 다른 실시형태에 따른 반도체 디바이스(500I)를 예시한다. 몇몇 실시형태에서, 트랜스퍼 게이트(G')는 광검출기(PD) 안으로 연장되고 기판(100)의 전면 표면(100f)으로부터 돌출된다. 얕은 트렌치 구조물(82a/82b)은 기판(100) 내에 임베딩되고 기판(100)의 전면 표면(100f)으로부터 추가로 돌출될 수도 있다. 몇몇 실시형태에서, 도전성 콘택트(108c)와 접촉하는 트랜스퍼 게이트(G')의 표면 및 도전성 콘택트(108a1/108a2)와 접촉하는 얕은 트렌치 구조물(82a/82b)의 표면은 서로 실질적으로 동일 평면/수평일 수도 있거나 또는 상이한 레벨 높이에 있을 수도 있다. 트랜스퍼 게이트(G') 및 얕은 트렌치 구조물(82a/82b)은 실질적으로 동일한 재료 또는 상이한 재료를 포함할 수도 있고 동시에 또는 순차적으로 형성될 수도 있다. 몇몇 실시형태에서, 패드 층(85)이 기판(100)의 전면 표면(100f) 상에서 배치될 수도 있다. 패드 층(85)은 실리콘 산화물과 같은 산화물을 포함할 수도 있고, 패드 산화물 층으로 또한 지칭될 수도 있다. 몇몇 실시형태에서, 트랜스퍼 게이트(G') 및 얕은 트렌치 구조물(82)은 패드 산화물 층(85)을 관통하고 유전체 구조물(107)을 향하는 패드 산화물 층(85)의 표면으로부터 돌출된다.
도 5a 내지 도 14는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스를 형성하는 방법을 예시하는 단면도이다.
도 5a를 참조하면, 기판(100)이 제공된다. 몇몇 실시형태에서, 기판(100)은, 벌크 반도체 기판(bulk semiconductor substrate), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p 타입 또는 n 타입 도펀트로) 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다. 기판(100)은 이미지 센서 다이를 형성하도록 구성되는 실리콘 웨이퍼와 같은 웨이퍼일 수도 있다. 다른 기판, 예컨대 다층 기판(multi-layered substrate) 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 기판(100)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide; SiC), 갈륨 비소(gallium arsenic; GaAs), 갈륨 인화물(gallium phosphide; GaP), 인듐 인화물(indium phosphide; InP), 인듐 비화물(indium arsenide; InAs), 및/또는 인듐 안티몬화물(indium antimonide; InSb)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
설계에 따라, 기판(100)은 p 타입 기판, n 타입 기판 또는 이들의 조합일 수도 있으며 내부에 도핑된 영역(예를 들면, n 타입 웰 및/또는 p 타입 웰)을 가질 수도 있다. 기판(100)은 상보형 금속 산화물 반도체(CMOS) 이미지 센서 디바이스를 위해 구성될 수도 있다. 기판(100)은 전면 표면(100f) 및 전면 표면(100f)에 대향하는 후면 표면(100b)을 구비한다.
몇몇 실시형태에서, 기판(100)은 픽셀 영역과 같은 제1 영역(R1) 및 주변 영역과 같은 제2 영역(R2)을 포함한다. 복수의 광검출기(예를 들면, 포토다이오드)(PD)는 픽셀 영역(R1) 내의 기판(100)에서 형성된다. 광검출기(PD)는 열(들) 및/또는 행(들)을 포함하는 어레이로 배열될 수도 있다. 몇몇 실시형태에서, 광검출기(PD)는 제1 도핑 타입(예를 들면, n 타입)을 갖는 도핑된 영역(101)을 포함할 수도 있다. 몇몇 실시형태에서, 광검출기(PD)는 도핑된 영역(101)에 인접하며 제1 도핑 타입과 반대되는 제2 도핑 타입(예를 들면, p 타입)을 갖는 도핑된 영역(101a)을 더 포함한다. 도핑된 영역(101a)은 제2 도핑 타입을 갖는 기판(100)의 일부일 수도 있다.
광검출기(PD)의 형성은 주입 프로세스를 포함할 수도 있다. 예를 들면, 패터닝된 마스크 층이 기판(100) 위에 형성되는데, 여기서 패터닝된 마스크 층은 도핑된 영역(101)의 의도된 위치에서 기판(100)의 일부를 노출시키는 개구를 구비한다. 그 후, 기판(100) 상에 패터닝된 마스크 층이 배치된 상태에서, 제1 도핑 타입(예를 들면, n 타입)을 갖는 도펀트 종(species)(예를 들면, 인, 비소, 또는 이들의 조합)이 기판(100) 안으로 주입되어 광검출기(PD)의 도핑된 영역(101)을 형성한다. 몇몇 실시형태에서, 패터닝된 마스크 층을 형성하기 이전에, 전면 표면(100f)이 주입 프로세스의 이온 충격에 직접적으로 노출되지 않고, 그에 의해, 전면 표면(100f)이 주입 프로세스에 의해 손상되는 것을 방지하도록, 패드 층(예를 들면, 도 2h에서 도시되는 패드 산화물 층(105))이 기판(100)의 전면 표면(100f) 상에서 형성될 수도 있다.
여전히 도 5a를 참조하면, 복수의 웰 영역(102)이 기판(100)에서 형성된다. 웰 영역(102)은 픽셀 영역(R1) 내에서 형성되는 웰 영역(102a) 및 주변 영역(R2) 내에서 형성되는 웰 영역(102b)을 포함한다. 웰 영역(102)은 제1 도핑 타입(예를 들면, n 타입)과 반대인 제2 도핑 타입(예를 들면, p 타입)을 갖는 도펀트(예를 들면, 붕소 및/또는 BF2 +)를 포함할 수도 있다. 웰 영역(102)의 형성은, 제2 도핑 타입을 갖는 도펀트를 기판(100) 안으로 주입하는 주입 프로세스를 포함할 수도 있다. 몇몇 실시형태에서, 제2 도핑 타입(예를 들면, p 타입)을 갖는 도핑된 영역(103)은, 추가적인 주입 프로세스에 의해, 주변 영역(R2) 내의 웰 영역(102b) 상에서 형성된다. 도핑된 영역(103)의 도핑 농도는 웰 영역(102b)의 도핑 농도보다 더 크다. 몇몇 실시형태에서, 도핑된 영역(103)은 p+ 영역과 같은 강하게 도핑된 영역으로 또한 지칭될 수도 있다. 도핑된 영역(103)의 폭은 웰 영역(102b)의 것보다 더 클 수도 있지만, 그러나 본 개시는 그것으로 제한되지는 않는다. 몇몇 실시형태에서, 도핑된 영역(103)은 픽셀 영역(R1) 내의 웰 영역(102a) 상에서 형성되지 않는다. 몇몇 실시형태에서, 픽셀 영역(R1)에서의 웰 영역(102a)은 서로 연결되고 광검출기(PD)를 횡방향에서 둘러싸며 그것을 격리하는 그리드 구조물로 구성될 수도 있다.
여전히 도 5a를 참조하면, 몇몇 실시형태에서, 도핑된 영역(104)이 기판(100)의 픽셀 영역(R1) 내에서 형성되고 광검출기(PD) 곁에서 또는 사이에서 횡방향으로 배치된다. 도핑된 영역(104)은 제1 도핑 타입(예를 들면, n 타입)을 갖는 도핑 종을 기판(100) 안으로 주입하는 것에 의해 형성될 수도 있다. 몇몇 실시형태에서, 도핑된 영역(104)은 웰 영역(102a) 내에서 배치될 수도 있다.
실시형태에서, 도핑된 영역(101-104)의 주입 프로세스는, 도핑된 영역(101-104)이 기판의 전면측으로부터 기판(100)의 전면 표면(100f)과 후면 표면(100b) 사이의 위치까지 연장되도록, 기판(100)의 전면측으로부터 수행된다. 몇몇 실시형태에서, 도핑된 영역(101)의 깊이는 웰 영역(102s)의 깊이 보다 더 깊지만, 그러나 본 개시는 그것으로 제한되지는 않는다.
도 5b를 참조하면, 몇몇 대안적인 실시형태에서, 복수의 트렌치(예를 들면, 얕은 트렌치) 구조물(82)이 기판(100)에서 형성될 수도 있다. 얕은 트렌치 구조물(82)은 웰 영역(102) 내에서 형성될 수도 있다. 얕은 트렌치 구조물(82)은 픽셀 영역(R1)에서 형성되는 얕은 트렌치 구조물(82a) 및 주변 영역(R2)에서 형성되는 얕은 트렌치 구조물(82b)을 포함할 수도 있다. 얕은 트렌치 구조물(82b)이 형성되는 몇몇 실시형태에서, 강하게 도핑된 영역(103)(도 5a)은 생략될 수도 있다. 다시 말하면, 도 5a에서 도시되는 강하게 도핑된 영역(103)은 얕은 트렌치 구조물(82b)에 의해 대체될 수도 있다. 얕은 트렌치 구조물(82a)이 픽셀 영역(R1)에서 형성되는 몇몇 실시형태에서, 웰 영역(102a)은 부분적으로 또는 완전히 생략될 수도 있다.
몇몇 실시형태에서, 얕은 트렌치 구조물(82)은 유전체 라이너(80) 및 도전성 층(81)을 포함한다. 얕은 트렌치 구조물(82)은 다음의 프로세스에 의해 형성될 수도 있다. 기판(100)은 기판(100)에서 트렌치(예를 들면, 얕은 트렌치)를 형성하도록 패터닝된다. 그 후, 트렌치를 충전하고 기판(100)의 전면 표면(100f)을 피복하도록, 기판(100) 상에 유전체 재료 및 도전성 재료가 형성한다. 몇몇 실시형태에서, 기판(100)의 전면 표면(100f) 위의 유전체 재료 및 도전성 재료의 잉여 부분을 제거하기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수도 있고, 트렌치 내의 나머지 유전체 재료 및 나머지 도전성 재료는, 각각, 유전체 라이너(80) 및 도전성 층(81)을 구성한다. 몇몇 실시형태에서, 얕은 트렌치 구조물(82)의 도전성 층(81) 및 유전체 라이너(80)의 상단 표면은, 기판(100)의 전면 표면(100f)과 실질적으로 동일 평면일 수도 있거나 또는 수평일 수도 있다. 그러나, 본 개시는 그것으로 제한되지는 않는다. 패드 산화물 층(도시되지 않음)이 기판(100)의 전면 표면(100f) 상에서 형성되는 몇몇 다른 실시형태에서, 얕은 트렌치 구조물(82)의 상단 표면은 패드 산화물 층의 상단 표면과 실질적으로 동일 평면일 수도 있거나 또는 수평일 수도 있다.
몇몇 실시형태에서, 도전성 재료는 도핑된 폴리실리콘이거나 또는 그것을 포함한다. 그러나, 다른 재료도 수용 가능하다. 도전성 재료가 도핑된 폴리실리콘인 또는 그것을 포함하는 몇몇 실시형태에서, 트렌치를 충전하는 도전성 재료의 형성은, 도핑된 폴리실리콘이 퇴적된 대로 도핑되도록, 도핑된 폴리실리콘을 퇴적하는 것을 포함한다. 도전성 재료가 도핑된 폴리실리콘이거나 또는 그것을 포함하는 다른 실시형태에서, 트렌치를 충전하는 도전성 재료의 형성은 도핑되지 않은 도전성 재료를 퇴적하는 것 및 후속하여 도전성 재료를 도핑하는 것을 포함한다. 도핑은, 예를 들면, 이온 주입에 의해 또는 어떤 다른 적절한 도핑 프로세스에 의해 수행될 수도 있다.
몇몇 대안적인 실시형태에서, 유전체 재료 및 도전성 재료가 기판(100) 상에서 형성된 이후, 유전체 재료 및 도전성 재료는, 예를 들면, 포토리소그래피 및 에칭 프로세스에 의해 패터닝될 수도 있다. 그러한 만큼, 얕은 트렌치 구조물(82)은, 도 2h에서 도시되는 바와 같이, 기판(100)의 전면 표면(100f)으로부터 추가로 돌출되도록 형성될 수도 있다.
도 6a를 참조하면, 하나 이상의 트랜스퍼 게이트(G)가 기판(100) 상에서 형성된다. 트랜스퍼 게이트(G)는 게이트 유전체 층(105) 및 게이트 유전체 층(105) 상의 게이트 전극(106)을 포함할 수도 있다. 트랜스퍼 게이트(G)의 형성은, 기판(100) 상에 유전체 층 및 도전성 층을 퇴적하는 것, 후속하여, 유전체 층 및 도전성 층을 게이트 유전체 층(105) 및 게이트 전극(106)으로 패터닝하는 것을 포함할 수도 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고유전율(high-k) 유전체 재료를 포함할 수도 있다. 고유전율 유전체 재료는, 예컨대 약 4보다 더 큰, 또는 약 7 또는 10보다 더 큰 유전 상수를 가질 수도 있다. 몇몇 실시형태에서, 고유전율 유전체 재료는 금속 산화물, 예컨대 ZrO2, Gd2O3, HfO2, BaTiO3, Al2O3, LaO2, TiO2, Ta2O5, Y2O3, STO, BTO, BaZrO, HfZrO, HfLaO, HfTaO, HfTiO, 이들의 조합, 또는 적절한 재료를 포함한다. 대안적인 실시형태에서, 유전체 층은, 옵션 사항으로, HfSiO, LaSiO, AlSiO, 이들의 조합, 또는 적절한 재료와 같은 실리케이트(silicate)를 포함할 수도 있다. 도전성 층은, 도핑된 폴리실리콘과 같은 폴리실리콘; 구리, 알루미늄, 텅스텐, 코발트(Co), 또는 등등과 같은 금속 재료 또는 이들의 조합을 포함할 수도 있다.
도 6b는, 본 개시의 몇몇 다른 실시형태에 따른, 트랜스퍼 게이트(G')를 형성하기 위한 대안적인 프로세스를 예시한다. 몇몇 실시형태에서, 트랜스퍼 게이트에 대한 유전체 층 및 도전성 층을 퇴적하기 이전에, 복수의 트렌치(또는 리세스(recess)로 지칭됨)가 광검출기(PD)에서 형성된다. 그 후, 유전체 층 및 도전성 층이 기판(100)의 전면 표면(100f) 상에서 형성되어 트렌치를 충전한다. 유전체 층 및 도전성 층은, 그 다음, 트랜스퍼 게이트(G')를 형성하도록 패터닝된다. 그러한 실시형태에서, 트렌치 내부에서 그리고 기판의 전면 표면 상에서 남게 되는 유전체 층 및 도전성 층의 부분은 트랜스퍼 게이트(G')를 구성한다.
다시 도 6a를 참조하면, 몇몇 실시형태에서, 상호 접속 구조물(112)이 기판(100)의 전면측 상에서 형성된다. 상호 접속 구조물(112)은 유전체 구조물(107) 및 유전체 구조물(107)에서 형성되는 복수의 도전성 피쳐(예를 들면, 도전성 콘택트(108a-108c), 도전성 라인(109), 및 도전성 비아(110))를 포함한다. 유전체 구조물(107)은 적절한 유전체 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물(silicon oxycarbide; SiOC)과 같은 탄소 함유 산화물, 실리케이트 유리, 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물 예컨대 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 플루오르 도핑된 실리카 유리(fluorine-doped silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG), 이들의 조합 및/또는 다른 적절한 유전체 재료를 포함한다. 유전체 구조물(107)은 다층 구조물일 수도 있고, 화학적 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma enhanced-CVD; PECVD), 유동 가능 CVD(flowable CVD; FCVD), 스핀 코팅 또는 등등에 의해 형성될 수도 있다. 도전성 피쳐는, 금속, 금속 합금 또는 이들의 조합, 예컨대 텅스텐(W), 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 또는 이들의 조합을 포함할 수도 있다. 도전성 피쳐의 형성은 싱글 다마신(single damascene) 프로세스, 듀얼 다마신(dual damascene) 프로세스, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 도전성 콘택트(108a)는 주변 영역(R2) 내에서 형성되고 웰 영역(102b) 위의 강하게 도핑된 영역(103) 상에서 랜딩된다. 픽셀 영역(RA)은 도핑된 영역(102a) 상에서 랜딩되도록 형성되는 도전성 콘택트가 없을 수도 있다.
도 5b 및 도 6b는 본 개시의 몇몇 실시형태에 따른 도 5a 및 도 6a의 몇몇 대안적 프로세스를 예시한다는 것을 유의한다. 하기에서 설명되는 프로세스는 도 5a 및 도 6a에서 도시되는 프로세스에 따르는 것으로 예시된다. 이하에서 설명되는 프로세스는, 도 2a 내지 도 2h에서 도시되는 반도체 디바이스(500B-500I)와 같은 대안적인 반도체 디바이스를 형성하기 위해 도 5b/6b에서 도시되는 프로세스와 또한 결합될 수도 있다는 것이 이해되어야 한다.
도 6a 및 도 7을 참조하면, 몇몇 실시형태에서, 도 6a에서 도시되는 구조물은, 후속하는 프로세스를 위해 기판(100)의 후면측이 위를 향하도록, 윗면이 아래로 뒤집힌다. 몇몇 실시형태에서, 구조물은 다이(예를 들면, 로직 다이(logic die)) 및/또는 캐리어 기판(도시되지 않음)에 본딩될 수도 있다.
몇몇 실시형태에서, 기판(100)에서 복수의 개구(115)를 형성하기 위해 패터닝 프로세스가 수행된다. 개구(115)는 트렌치(예를 들면, 깊은 트렌치), 홀, 또는 등등, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 개구(115)는 기판(100)의 후면 표면(100b)으로부터 웰 영역(102)까지 연장된다. 몇몇 실시형태에서, 개구(115)는 적어도 웰 영역(102)의 상단 표면을 노출시키고, 웰 영역(102)의 측벽을 노출시키기 위해 웰 영역(102) 안으로 더 연장될 수도 있다. 다시 말하면, 개구(115)는 기판(100)의 일부를 관통하고 웰 영역(102)의 일부를 노출시킨다. 패터닝 프로세스는 포토리소그래피 및 에칭 프로세스를 포함할 수도 있다. 예를 들면, 패터닝된 마스크 층이 기판(100)의 후면측 상에서 형성된다. 패터닝된 마스크 층은 포토레지스트 및/또는 하나 이상의 하드 마스크 층을 포함할 수도 있다. 패터닝된 마스크 층은 기판(100)의 일부를 노출시키며 웰 영역(102) 바로 위에 위치되는 개구를 갖는다. 그 후, 개구(115)를 형성하고 웰 영역(102)을 노출시키기 위해, 패터닝된 마스크 층을 에칭 마스크로서 사용하는 에칭 프로세스가 수행되어 패터닝된 마스크 층에 의해 노출되는 기판(100)의 적어도 일부를 제거한다. 몇몇 실시형태에서, 개구(115)가 웰 영역(102) 안으로 더 연장되도록, 웰 영역(102)의 일부도 또한 에칭될 수도 있다.
몇몇 실시형태에서, 개구(115)는 픽셀 영역(R1)에서 형성되는 개구(115a) 및 주변 영역(R2)에서 형성되는 개구(115b)를 포함한다. 개구(115a)는 다른 것에 공간적으로 연결될 수도 있고 광검출기(PD) 주위로 연속적으로 연장될 수도 있다. 예를 들면, 개구(115a)는 연속적인 트렌치일 수도 있고 그리드 형상으로서 구성될 수도 있다. 개구(115b)는 개구(115a)로부터 격리되고, 비아 홀(들), 트렌치(들), 또는 등등 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 개구(115b)는 링 형상으로 구성될 수도 있고 픽셀 영역(R1)을 횡방향에서 둘러쌀 수도 있다.
도 8을 참조하면, 몇몇 실시형태에서, 유전체 층(116)이 기판(100) 상에서 형성되어 개구(115)의 표면을 라이닝한다. 유전체 층(116)은 유전체 라이너로 또한 지칭될 수도 있다. 유전체 층(116)은 적절한 유전체 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고유전율 유전체 재료를 포함할 수도 있다. 고유전율 유전체 재료는, 예를 들면, 알루미늄 산화물(AlO), 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 또는 하프늄 탄탈룸 산화물(HfTaO), 또는 등등을 포함할 수도 있다.
그 후, 유전체 층(116) 상에 스페이서 층(117)이 형성될 수도 있다. 스페이서 층(117)은 기판(100)의 후면측 상에서 배치되고 개구(115)를 충전하여 유전체 층(116)의 표면을 피복한다. 스페이서 층(117)은 산화물, 예컨대 실리콘 산화물, 또는 다른 적절한 유전체 재료를 포함할 수도 있다. 몇몇 실시형태에서, 스페이서 층(117) 및 유전체 층(116)의 형성은, 스페이서 층(117) 및 유전체 층(116)이 개구(115)의 표면을 등각적으로(conformally) 라이닝하도록, 원자 층 퇴적(ALD)과 같은 양호한 갭 충전 능력을 갖는 퇴적 프로세스를 포함한다. 본원에서, 층이 등각적인 것으로 설명되는 경우, 그것은, 상부에 층이 형성되는 영역을 따라 연장되는 층이 실질적으로 동일한 두께를 갖는다는 것을 나타낸다.
도 9를 참조하면, 몇몇 실시형태에서, 유전체 층(118)이 기판(100) 상에서 형성된다. 유전체 층(118)의 재료는 산화물(예를 들면, 실리콘 산화물), 질화물(예를 들면, 실리콘 질화물), 산질화물(예를 들면, 실리콘 산질화물), 또는 등등, 또는 이들의 조합을 포함할 수도 있다. 유전체 층(118)은 단일 층 구조물 또는 다층 구조물을 포함할 수도 있다. 몇몇 실시형태에서, 유전체 층(118)은 제1 유전체 층 및 제1 유전체 층 상의 제2 유전체 층을 포함할 수도 있다. 제1 유전체 층은 실리콘 산화물과 같은 산화물을 포함할 수도 있다. 제2 유전체 층은 실리콘 질화물과 같은 질화물을 포함할 수도 있다. 그러나, 본 개시는 그것으로 제한되지는 않는다.
몇몇 실시형태에서, 유전체 층(118)은 PECVD 프로세스와 같은 불량한 갭 충전 능력을 갖는 퇴적 프로세스에 의해 형성된다. 그러한 만큼, 유전체 층(118)은 비 등각적인(non-conformal) 층으로서 형성될 수도 있다. 몇몇 실시형태에서, 기판(100)의 후면 표면(100b) 위의 유전체 층(118)의 두께는, 개구(115) 내의 유전체 층(118)의 두께보다 훨씬 더 두껍다. 몇몇 실시형태에서, 유전체 층(118)은 개구(115) 내에 실질적으로 충전되지 않는다. 몇몇 실시형태에서, 개구(115)의 상단은 유전체 층(118)에 의해 피복될 수도 있다.
도 9 및 도 10을 참조하면, 몇몇 실시형태에서, 개구(115)가 재노출되고 웰 영역(102)이 개구(115)에 의해 노출되도록 개구(115)의 상단, 및 개구(115)의 저부에 있는 유전체 층(116), 스페이서 층(117) 및/또는 (만약 있다면) 유전체 층(118)의 일부를 피복하는 유전체 층(118)의 부분을 적어도 제거하기 위해 제거 프로세스가 수행된다. 제거 프로세스는 블랭킷 에칭 프로세스(blanket etching process)를 포함할 수도 있다. 에칭 프로세스는, 유전체 층(118a)이 형성되도록 유전체 층(118)의 두께를 감소시킬 수도 있다. 몇몇 실시형태에서, 제거 프로세스가 수행된 이후, 개구(115)의 저부는 웰 영역(102)을 노출시키고, 개구(115)의 측벽은 유전체 층(116) 및 스페이서 층(117)에 의해 피복된다. 유전체 층(118a)은 개구(115) 바로 위에 개구를 포함한다.
도 11을 참조하면, 유전체 층(118a)의 상단 표면을 피복하고 유전체 층(118a)의 개구 및 개구(115)를 충전하기 위해, 기판(100) 위에서 도전성 재료 층(120)이 형성된다. 도전성 재료 층(120)은 금속 및/또는 금속 합금, 예컨대 텅스텐(W), 구리(Cu), AlCu, Al, 등등, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 도전성 재료 층(120)의 형성은 CVD, PVD, 또는 등등과 같은 퇴적 프로세스; 도금 프로세스; 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 도전성 재료 층(120)의 형성은, 도전성 재료 층(120)이 실질적으로 평탄한 상단 표면을 가지게끔 형성되도록, CMP 프로세스와 같은 평탄화 프로세스를 더 포함할 수도 있다. 도전성 재료 층(120)은, 기판(100) 및 유전체 층(118a)에서 임베딩되는 제1 부분(예를 들면, 도전성 플러그)(P1), 및 유전체 층(118a)의 상단 표면으로부터 연장되는 제2 부분(예를 들면, 상부 부분(upper portion))(P2')을 포함한다.
도 12a 및 도 12b 내지 도 13a 및 도 13b는, 본 개시의 몇몇 실시형태에 따른 도전성 재료 층(120)의 패터닝을 예시한다. 도 12a/도 13a 및 도 12b/도 13b는 제조 프로세스의 중간 스테이지에서의 반도체 디바이스의 단면도를 예시하며, 각각, 도 3a의 라인 I-I' 및 라인 II-II'를 따라 취해진다.
도 11, 도 12a 및 도 12b를 참조하면, 몇몇 실시형태에서, 마스크 층(125)이 도전성 재료 층(120) 상에서 형성된다. 마스크 층(125)은 하드 마스크 층(122), 및 하드 마스크 층(122) 상에서 배치되는 패터닝된 포토레지스트(123)를 포함할 수도 있다. 패터닝된 포토레지스트(123)는 도전성 재료 층(120)을 패터닝하도록 구성되는 패턴을 포함한다. 몇몇 실시형태에서, 패터닝된 포토레지스트(123)는 픽셀 영역(R1) 및 주변 영역(R2)에서 상이한 패턴을 갖는다. 예를 들면, 패터닝된 포토레지스트(123)는 픽셀 영역(R1) 내에서 그리드 패턴 또는 메쉬 패턴을 가질 수도 있고, 주변 영역(R2) 내에서 비아 패턴, 트렌치 패턴, 플레이트 패턴 또는 이들의 조합을 가질 수도 있다. 하드 마스크 층(122)은 단일 층 구조물 또는 다층 구조물일 수도 있다. 몇몇 실시형태에서, 하드 마스크 층(122)은, 산화물 및/또는 질화물, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 티타늄 산화물, 티타늄 질화물(TiN), SiOC, 테트라에쏘실록산 테트라에틸 오르쏘실리케이트(tetraethosiloxane tetraethyl orthosilicate; TEOS), 또는 등등 또는 이들의 조합을 비롯한 임의의 적절한 하드 마스크 재료를 포함한다. 몇몇 실시형태에서, 반사 방지층이 하드 마스크 층(122)에서 배치될 수도 있거나 또는 하드 마스크 층(122)과 도전성 재료 층(120) 사이에서 배치될 수도 있다.
도 12a/도 12b 및 도 13a/도 13b를 참조하면, 그 다음, 마스크 층(125)에 따라 도전성 재료 층(120)에 대해 패터닝 프로세스가 수행된다. 구체적으로, 패터닝 프로세스는 도전성 재료 층(122)의 상부 부분(P2')에 대해 수행된다. 몇몇 실시형태에서, 하드 마스크(122a)는, 포토레지스트(123)의 패턴이 하드 마스크 층(122)으로 전사되도록, 패터닝된 포토레지스트(123)를 에칭 마스크로서 사용하여 에칭되고, 하드 마스크(122a)를 포함하는 패터닝된 마스크 층(125a)이 형성된다. 몇몇 실시형태에서, 하드 마스크 층(122)의 에칭 동안, 패터닝된 포토레지스트(123)는 부분적으로 또는 완전히 소모될 수도 있다. 그 후, 도전성 재료 층(120)은, 패터닝된 마스크 층(125a)의 패턴이 도전성 재료 층(120)의 상부 부분(P2') 안으로 전사되도록, 패터닝된 마스크 층(125a)을 에칭 마스크로서 사용하여 에칭되고, 제1 부분(도전성 플러그)(P1) 및 제2 부분(도전성 캡)(P2)을 포함하는 도전성 구조물(120a)이 형성된다. 도전성 플러그(P1)는 픽셀 영역(R1)에서 배치되는 도전성 플러그(P1a) 및 주변 영역(R2)에서 배치되는 도전성 플러그(들)(P1b)를 포함한다. 도전성 캡(P2)은 픽셀 영역(R1)으로부터 주변 영역(R2)까지 연속적으로 연장되고, 도전성 플러그(P1a 및 P1b)에 전기적으로/물리적으로 연결된다. 도전성 캡(P2) 및 도전성 플러그(P1)의 상세한 구성은 도 1a, 도 1b 및 도 3a와 관련하여 설명되는 것들로 참조될 수도 있고, 여기서는 다시 설명되지 않는다.
도 13a 및 도 14를 참조하면, 패터닝된 마스크 층(125a)이 부분적으로 또는 완전히 제거된다. 몇몇 실시형태에서, 패터닝된 포토레지스트(123)(만약 있다면)가 제거되고, 하드 마스크(122a)는, 옵션 사항으로, 도전성 구조물(120a) 상에 남아 있을 수도 있다. 몇몇 실시형태에서, 하드 마스크(122a)도 또한 제거된다. 하드 마스크(122a)가 남아 있는 실시형태에서, 픽셀 영역(R1)에서의 도전성 구조물(120a)의 도전성 캡(P2a) 및 하드 마스크(122a)는, 일괄적으로, 그리드 구조물(GS)로 지칭될 수도 있다. 도 14를 참조하면, 몇몇 실시형태에서, 도전성 구조물(120a), 하드 마스크(122a) 및/또는 유전체 층(118a)의 표면을 피복하고/라이닝하기 위해, 스페이서 층(126)이 기판(100) 위에 형성된다. 스페이서 층(126)은 유전체 재료, 예컨대 산화물(예를 들면, 실리콘 산화물)을 포함하지만, 그러나 본 개시는 그것으로 제한되지는 않는다. 스페이서 층(126)은 유전체 라이너로 또한 지칭될 수도 있다.
그 후, 유전체 층(127)이 기판(100) 위에 형성되고 그리드 구조물(GS)의 개구를 충전할 수도 있다. 유전체 층(127)은 산화물, 예컨대 실리콘 산화물, 실리콘 질화물과 같은 질화물, 또는 실리콘 산질화물과 같은 산질화물, 또는 다른 적절한 유전체 재료를 포함할 수도 있다. 유전체 층(127)은 다음과 같은 프로세스에 의해 형성될 수도 있다. 그리드 구조물(GS) 및 스페이서 층(126)을 피복하기 위해 유전체 재료가 기판(100) 위에 퇴적된다. 그 후, 그리드 구조물(GS) 및 스페이서 층(126) 곁에서 횡방향으로 유전체 층(127)을 형성하기 위해, 평탄화 프로세스(예를 들면, CMP)가 수행되어 스페이서 층(126)의 최상단 표면 위의 유전체 재료의 일부를 제거할 수도 있다.
그 후, 복수의 광 필터(예를 들면, 컬러 필터)(128)가 픽셀 영역(R1) 내의 광검출기(PD) 위에 형성된다. 광 필터(128)는, 대응하는 파장의 광이 관통하는 것을 허용하고, 동시에 다른 파장의 광을 차단하는 재료로 각각 형성될 수도 있다. 몇몇 실시형태에서, 상이한 파장의 광을 투과시키도록 구성되는 광 필터(128)가 교대로 배치된다. 예를 들면, 제1 광 필터(예를 들면, 적색 광 필터)가 제1 범위 내의 파장을 갖는 광을 투과시킬 수도 있고, 제2 광 필터(예를 들면, 녹색 광 필터)가 제1 범위와는 상이한 제2 범위 내의 파장을 갖는 광을 투과시킬 수도 있고, 그리고 제3 광 필터(예를 들면, 청색 광 필터)가 제1 및 제2 범위와는 상이한 제3 범위 내의 파장을 갖는 광을 투과시킬 수도 있다. 광 필터(128)를 형성하기 위한 프로세스는, 예를 들면, 광 필터 층을 형성하는 것 및 포토리소그래피 및 에칭 프로세스를 사용하여 광 필터 층을 패터닝하는 것을 포함할 수도 있다. 본 실시형태에서, 광 필터(128)는 그리드 구조물(GS) 및 유전체 층(127) 상에서 형성되지만, 그러나 본 개시는 그것으로 제한되지는 않는다. 몇몇 다른 실시형태에서, 도 2h에서 도시되는 바와 같이, 유전체 층(127)(도 14)의 형성이 생략될 수도 있고, 광 필터(128)는 그리드 구조물(GS)의 개구에서 형성될 수도 있다.
광 필터(128) 상에 복수의 렌즈(130)가 형성된다. 몇몇 실시형태에서, 렌즈(130)는 광 필터(128)에 접하는 실질적으로 편평한 저부 표면을 가지며, 또한, 만곡된 상부 표면(curved upper surface)을 갖는다. 만곡된 상부 표면은 입사 광을 기저에 있는 광검출기(PD) 쪽으로 집광하도록 구성된다.
본 개시의 실시형태에서, 픽셀 영역에서 광검출기를 격리하기 위해 사용되는 BDTI 구조물은 도전성 재료로 형성되고, BDTI 구조물 위에 배치되는 도전성 그리드는 픽셀 영역으로부터 주변 영역까지 연장되고 BDTI 구조물을 주변 영역에 배치되는 도전성 플러그 구조물에 전기적으로 연결한다. 그러한 만큼, 격리 바이어스가 주변 영역으로부터 도전성 플러그 구조물을 통해 BDTI 구조물에 제공될 수도 있고, BDTI 구조물에 네거티브 바이어스를 제공하는 것에 의해 향상되는 격리가 달성될 수도 있다. 따라서, 격리 바이어스를 제공하기 위한 픽셀 영역에서 형성되는 강하게 도핑된 영역이 생략되고, 강하게 도핑된 영역과 광검출기들 사이에서 형성될 수도 있는 소망되지 않는 P-N 접합이 방지되고, 그에 의해, 소망되지 않는 P-N 접합에 의해 야기될 수도 있는 접합 누설을 방지할 수도 있고, 또한, 접합 누설로부터 유래할 수도 있는 암전류(dark current) 또는 화이트 픽셀(white pixel)과 같은 문제를 방지할 수도 있다. 게다가, 픽셀 영역에서 격리 바이어스를 제공하기 위한 강하게 도핑된 영역이 생략되기 때문에, 픽셀 영역에서 광검출기에 대한 면적이 향상된다. 또한, BDTI 구조물이 금속 재료를 포함하기 때문에, BDTI 구조물은 반사체로서 또한 역할을 할 수도 있는데, 이것은 이미지 센서의 양자 효율성(quantum efficiency)을 향상시킬 수도 있다. 따라서, 이미지 센서의 성능은 향상된다.
본 개시의 몇몇 실시형태에 따르면, 반도체 디바이스는 기판, 복수의 광검출기, 격리 구조물, 도전성 플러그 구조물, 도전성 캡 및 도전성 콘택트를 포함한다. 기판은 서로 반대쪽에 있는 전면측 및 후면측을 구비한다. 광검출기는 픽셀 영역 내의 기판에서 배치된다. 격리 구조물은 픽셀 영역 내에서 그리고 광검출기들 사이에서 배치된다. 격리 구조물은 기판의 후면측으로부터 기판 내의 한 위치까지 연장되는 후면측 격리 구조물을 포함한다. 도전성 플러그 구조물은 주변 영역 내의 기판에서 배치된다. 도전성 캡은 기판의 후면측 상에서 배치되고 픽셀 영역으로부터 주변 영역까지 연장되고 후면측 격리 구조물을 도전성 플러그 구조물에 전기적으로 연결한다. 도전성 콘택트는 도전성 플러그 구조물 상에서 랜딩되고, 도전성 플러그 구조물 및 도전성 캡을 통해 후면측 격리 구조물에 전기적으로 연결된다.
본 개시의 몇몇 실시형태에 따르면, 반도체 디바이스는 서로 반대쪽에 있는 전면측 및 후면측을 구비하는 기판, 복수의 광검출기, 도전성 플러그 구조물, 도전성 캡, 및 제1 도전성 콘택트를 포함한다. 광검출기는 픽셀 영역 내의 기판에서 배치된다. 도전성 플러그 구조물은 기판의 후면측으로부터 기판 내의 한 위치까지 연장된다. 도전성 플러그 구조물은 픽셀 영역 내에 배치되며 광검출기들을 서로 격리하는 제1 플러그 구조물; 및 주변 영역 내에 배치되고 제1 플러그 구조물로부터 횡방향으로 떨어져 이격되는 제2 플러그 구조물을 포함한다. 도전성 캡은 픽셀 영역으로부터 주변 영역까지 연장되고 제1 플러그 구조물을 제2 플러그 구조물에 전기적으로 연결한다. 제1 도전성 콘택트는 주변 영역 내에 배치되고 제2 플러그 구조물 및 도전성 캡을 통해 제1 플러그 구조물에 격리 바이어스를 제공하도록 구성된다.
본 개시의 몇몇 실시형태에 따르면, 반도체 디바이스를 형성하는 방법은 다음의 것을 포함한다: 서로 반대쪽에 있는 전면측 및 후면측을 구비하는 기판을 제공하는 것; 픽셀 영역 내의 기판에서 복수의 광검출기를 형성하는 것; 픽셀 영역 내에서 제1 개구를 그리고 주변 영역 내에서 제2 개구를 형성하기 위해 후면측으로부터 기판을 패터닝하는 것; 기판 상에 도전성 재료 층 - 도전성 재료 층은 제1 개구에서 제1 도전성 플러그를, 제2 개구에서 제2 도전성 플러그를, 그리고 기판의 후면측 위에서 상부 부분을 포함하고, 제1 도전성 플러그는 광검출기들 사이에서 배치되는 격리 구조물의 제1 부분으로서 기능함 - 을 형성하고 제1 및 제2 개구를 충전하는 것; 도전성 캡 - 도전성 캡은 픽셀 영역으로부터 주변 영역까지 연장되고, 제1 및 제2 도전성 플러그에 전기적으로 연결됨 - 을 형성하기 위해 도전성 재료 층의 상부 부분을 패터닝하는 것; 및 주변 영역 내의 기판의 전면측 위의 제2 도전성 플러그 상에서 도전성 콘택트를 형성하는 것.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시예 1]
반도체 디바이스로서,
서로 반대쪽에 있는 전면측(front side) 및 후면측(back side)을 구비하는 기판;
픽셀 영역 내의 상기 기판에서 배치되는 복수의 광검출기;
상기 픽셀 영역 내에 그리고 상기 광검출기들 사이에서 배치되는 격리 구조물 - 상기 격리 구조물은,
상기 기판의 상기 후면측으로부터 상기 기판의 한 위치까지 연장되는 후면측 격리 구조물을 포함함 - ;
주변 영역 내의 상기 기판에서 배치되는 도전성 플러그 구조물;
상기 기판의 상기 후면측 상에서 배치되고 상기 픽셀 영역으로부터 상기 주변 영역까지 연장되며, 상기 후면측 격리 구조물을 상기 도전성 플러그 구조물에 전기적으로 연결하는 도전성 캡; 및
상기 도전성 플러그 구조물 상에서 랜딩되며(landing), 상기 도전성 플러그 구조물 및 상기 도전성 캡을 통해 상기 후면측 격리 구조물에 전기적으로 연결되는 도전성 콘택트
를 포함하는, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 격리 구조물은 상기 기판의 상기 전면측으로부터 상기 후면측 격리 구조물까지 연장되는 전면측 격리 구조물을 더 포함하되, 상기 전면측 격리 구조물은 상기 후면측 격리 구조물에 전기적으로 커플링되는 것인, 반도체 디바이스.
[실시예 3]
실시예 2에 있어서,
상기 전면측 격리 구조물은 제1 웰 영역, 도전성 재료를 포함하는 얕은 트렌치 구조물, 또는 상기 기판의 일부를 포함하는 것인, 반도체 디바이스.
[실시예 4]
실시예 2에 있어서,
상기 픽셀 영역 내의 상기 기판의 상기 전면측 상에서 배치되며 상기 전면측 격리 구조물 상에서 랜딩되는 추가적인 도전성 콘택트를 더 포함하는, 반도체 디바이스.
[실시예 5]
실시예 1에 있어서,
상기 후면측 격리 구조물은,
제1 도전성 플러그; 및
상기 제1 도전성 플러그와 상기 기판 사이에서 배치되는 제1 유전체 구조물
을 포함하는 것인, 반도체 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 도전성 플러그 구조물은,
상기 기판의 상기 전면측으로부터 상기 기판 내의 한 위치까지 연장되는 전면측 플러그 구조물; 및
상기 기판의 상기 후면측으로부터 상기 전면측 플러그 구조물까지 연장되는 후면측 플러그 구조물
을 포함하는 것인, 반도체 디바이스.
[실시예 7]
실시예 6에 있어서,
상기 후면측 플러그 구조물은,
제2 도전성 플러그; 및
상기 제2 도전성 플러그와 상기 기판 사이에서 배치되는 제2 유전체 구조물
을 포함하는 것인, 반도체 디바이스.
[실시예 8]
실시예 6에 있어서,
상기 전면측 플러그 구조물은 제2 웰 영역 및 상기 제2 웰 영역과 상기 도전성 콘택트 사이에서 배치되는 강하게 도핑된 영역을 포함하는 것인, 반도체 디바이스.
[실시예 9]
실시예 1에 있어서,
상기 후면측 격리 구조물, 상기 도전성 캡, 및 상기 도전성 플러그 구조물은 연속적인 도전성 층을 포함하는 것인, 반도체 디바이스.
[실시예 10]
반도체 디바이스로서,
서로 반대쪽에 있는 전면측 및 후면측을 구비하는 기판;
픽셀 영역 내의 기판에서 배치되는 복수의 광검출기;
상기 기판의 상기 후면측으로부터 상기 기판 내의 한 위치까지 연장되는 도전성 플러그 구조물 - 상기 도전성 플러그 구조물은,
상기 픽셀 영역 내에 배치되며 상기 광검출기들을 서로 격리하는 제1 플러그 구조물; 및
주변 영역 내에 배치되며 상기 제1 플러그 구조물로부터 횡방향으로 떨어져 이격되는 제2 플러그 구조물을 포함함 - ;
상기 픽셀 영역으로부터 상기 주변 영역까지 연장되며 상기 제1 플러그 구조물을 상기 제2 플러그 구조물에 전기적으로 연결하는 도전성 캡; 및
상기 주변 영역 내에 배치되며 상기 제2 플러그 구조물 및 상기 도전성 캡을 통해 격리 바이어스(isolation bias)를 상기 제1 플러그 구조물에 제공하도록 구성되는 제1 도전성 콘택트
를 포함하는, 반도체 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 제1 플러그 구조물 및 상기 제2 플러그 구조물의 각각은,
도전성 플러그; 및
상기 도전성 플러그와 상기 기판 사이에서 배치되는 유전체 층
을 포함하는 것인, 반도체 디바이스.
[실시예 12]
실시예 10에 있어서,
상기 기판의 상기 전면측으로부터 상기 기판 내의 한 위치까지 연장되는 웰 영역을 더 포함하고, 상기 웰 영역은 상기 도전성 플러그 구조물에 전기적으로 커플링되는 것인, 반도체 디바이스.
[실시예 13]
실시예 10에 있어서,
상기 기판의 상기 전면측으로부터 상기 기판 내의 한 위치까지 연장되는 적어도 하나의 얕은 트렌치 구조물을 더 포함하되, 상기 적어도 하나의 얕은 트렌치 구조물은 도전성 재료를 포함하고 상기 도전성 플러그 구조물 중 적어도 하나에 전기적으로 커플링되는 것인, 반도체 디바이스.
[실시예 14]
실시예 13에 있어서,
상기 적어도 하나의 얕은 트렌치 구조물은 상기 기판의 상기 전면측 위로 더 돌출되는 것인, 반도체 디바이스.
[실시예 15]
실시예 10에 있어서,
상기 픽셀 영역 내의 상기 기판의 상기 전면측 상에서 배치되며 상기 제1 플러그 구조물에 전기적으로 연결되는 제2 도전성 콘택트를 더 포함하는, 반도체 디바이스.
[실시예 16]
반도체 디바이스를 형성하는 방법으로서,
서로 반대쪽에 있는 전면측 및 후면측을 구비하는 기판을 제공하는 단계;
픽셀 영역 내의 상기 기판에서 복수의 광검출기를 형성하는 단계;
상기 픽셀 영역 내에서 제1 개구를 그리고 주변 영역 내에서 제2 개구를 형성하기 위해 상기 후면측으로부터 상기 기판을 패터닝하는 단계;
상기 기판 상에 도전성 재료 층 - 상기 도전성 재료 층은 상기 제1 개구에서 제1 도전성 플러그를, 상기 제2 개구에서 제2 도전성 플러그를, 그리고 상기 기판의 상기 후면측 위에서 상부 부분(upper portion)을 포함하고, 상기 제1 도전성 플러그는 상기 광검출기들 사이에서 배치되는 격리 구조물의 제1 부분으로서 기능함 - 을 형성하고 상기 제1 및 제2 개구를 충전하는 단계;
도전성 캡 - 상기 도전성 캡은 상기 픽셀 영역으로부터 상기 주변 영역까지 연장되고, 상기 제1 및 제2 도전성 플러그에 전기적으로 연결됨 - 을 형성하기 위해 상기 도전성 재료 층의 상기 상부 부분을 패터닝하는 단계; 및
상기 주변 영역 내의 상기 기판의 상기 전면측 위의 상기 제2 도전성 플러그 상에서 도전성 콘택트를 형성하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
[실시예 17]
실시예 16에 있어서,
상기 도전성 재료 층을 형성하기 이전에, 상기 방법은,
상기 제1 및 제2 개구의 측벽 및 저부 표면 상에 유전체 라이너를 형성하는 단계; 및
상기 제1 및 제2 개구의 상기 저부 표면을 피복하는 상기 유전체 라이너의 부분을 제거하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
[실시예 18]
실시예 16에 있어서,
상기 전면측으로부터 상기 픽셀 영역 및 상기 주변 영역 내의 상기 기판에서 제1 웰 영역 및 제2 웰 영역을 각각 형성하는 단계를 더 포함하되, 상기 제1 개구 및 상기 제2 개구는, 각각, 상기 기판의 상기 후면측으로부터 상기 제1 웰 영역 및 상기 제2 웰 영역까지 연장되도록 각각 형성되고, 상기 제1 웰 영역은 상기 격리 구조물의 제2 부분으로서 기능하는 것인, 반도체 디바이스를 형성하는 방법.
[실시예 19]
실시예 16에 있어서,
상기 기판에서 트렌치 - 상기 트렌치는 상기 기판의 상기 전면측으로부터 상기 기판 내의 한 위치까지 연장되고 상기 픽셀 영역 또는 상기 주변 영역에서 배치됨 - 를 형성하는 단계; 및
상기 트렌치에서 도전성 층 - 상기 제1 도전성 플러그 또는 상기 제2 도전성 플러그는 상기 도전성 층에 전기적으로 연결되도록 형성됨 - 을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
[실시예 20]
실시예 19에 있어서,
상기 트렌치는 상기 기판 내의 웰 영역에서 형성되고, 상기 제1 도전성 플러그 또는 상기 제2 도전성 플러그는 상기 웰 영역 또는 상기 도전성 층 상에서 랜딩되는 것인, 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스로서,
    서로 반대쪽에 있는 전면측(front side) 및 후면측(back side)을 구비하는 기판;
    픽셀 영역 내의 상기 기판에서 배치되는 복수의 광검출기;
    상기 픽셀 영역 내에 그리고 상기 광검출기들 사이에서 배치되는 격리 구조물 - 상기 격리 구조물은,
    상기 기판의 상기 후면측으로부터 상기 기판의 한 위치까지 연장되는 후면측 격리 구조물을 포함함 - ;
    주변 영역 내의 상기 기판에서 배치되는 도전성 플러그 구조물;
    상기 기판의 상기 후면측 상에서 배치되고 상기 픽셀 영역으로부터 상기 주변 영역까지 연장되며, 상기 후면측 격리 구조물을 상기 도전성 플러그 구조물에 전기적으로 연결하는 도전성 캡; 및
    상기 도전성 플러그 구조물 상에서 랜딩되며(landing), 상기 도전성 플러그 구조물 및 상기 도전성 캡을 통해 상기 후면측 격리 구조물에 전기적으로 연결되는 도전성 콘택트
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 격리 구조물은 상기 기판의 상기 전면측으로부터 상기 후면측 격리 구조물까지 연장되는 전면측 격리 구조물을 더 포함하되, 상기 전면측 격리 구조물은 상기 후면측 격리 구조물에 전기적으로 커플링되는 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 전면측 격리 구조물은 제1 웰 영역, 도전성 재료를 포함하는 얕은 트렌치 구조물, 또는 상기 기판의 일부를 포함하는 것인, 반도체 디바이스.
  4. 제2항에 있어서,
    상기 픽셀 영역 내의 상기 기판의 상기 전면측 상에서 배치되며 상기 전면측 격리 구조물 상에서 랜딩되는 추가적인 도전성 콘택트를 더 포함하는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 후면측 격리 구조물은,
    제1 도전성 플러그; 및
    상기 제1 도전성 플러그와 상기 기판 사이에서 배치되는 제1 유전체 구조물
    을 포함하는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 도전성 플러그 구조물은,
    상기 기판의 상기 전면측으로부터 상기 기판 내의 한 위치까지 연장되는 전면측 플러그 구조물; 및
    상기 기판의 상기 후면측으로부터 상기 전면측 플러그 구조물까지 연장되는 후면측 플러그 구조물
    을 포함하는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 후면측 플러그 구조물은,
    제2 도전성 플러그; 및
    상기 제2 도전성 플러그와 상기 기판 사이에서 배치되는 제2 유전체 구조물
    을 포함하는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 후면측 격리 구조물, 상기 도전성 캡, 및 상기 도전성 플러그 구조물은 연속적인 도전성 층을 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스로서,
    서로 반대쪽에 있는 전면측 및 후면측을 구비하는 기판;
    픽셀 영역 내의 기판에서 배치되는 복수의 광검출기;
    상기 기판의 상기 후면측으로부터 상기 기판 내의 한 위치까지 연장되는 도전성 플러그 구조물 - 상기 도전성 플러그 구조물은,
    상기 픽셀 영역 내에 배치되며 상기 광검출기들을 서로 격리하는 제1 플러그 구조물; 및
    주변 영역 내에 배치되며 상기 제1 플러그 구조물로부터 횡방향으로 떨어져 이격되는 제2 플러그 구조물을 포함함 - ;
    상기 픽셀 영역으로부터 상기 주변 영역까지 연장되며 상기 제1 플러그 구조물을 상기 제2 플러그 구조물에 전기적으로 연결하는 도전성 캡; 및
    상기 주변 영역 내에 배치되며 상기 제2 플러그 구조물 및 상기 도전성 캡을 통해 격리 바이어스(isolation bias)를 상기 제1 플러그 구조물에 제공하도록 구성되는 제1 도전성 콘택트
    를 포함하는, 반도체 디바이스.
  10. 반도체 디바이스를 형성하는 방법으로서,
    서로 반대쪽에 있는 전면측 및 후면측을 구비하는 기판을 제공하는 단계;
    픽셀 영역 내의 상기 기판에서 복수의 광검출기를 형성하는 단계;
    상기 픽셀 영역 내에서 제1 개구를 그리고 주변 영역 내에서 제2 개구를 형성하기 위해 상기 후면측으로부터 상기 기판을 패터닝하는 단계;
    상기 기판 상에 도전성 재료 층 - 상기 도전성 재료 층은 상기 제1 개구에서 제1 도전성 플러그를, 상기 제2 개구에서 제2 도전성 플러그를, 그리고 상기 기판의 상기 후면측 위에서 상부 부분(upper portion)을 포함하고, 상기 제1 도전성 플러그는 상기 광검출기들 사이에서 배치되는 격리 구조물의 제1 부분으로서 기능함 - 을 형성하고 상기 제1 및 제2 개구를 충전하는 단계;
    도전성 캡 - 상기 도전성 캡은 상기 픽셀 영역으로부터 상기 주변 영역까지 연장되고, 상기 제1 및 제2 도전성 플러그에 전기적으로 연결됨 - 을 형성하기 위해 상기 도전성 재료 층의 상기 상부 부분을 패터닝하는 단계; 및
    상기 주변 영역 내의 상기 기판의 상기 전면측 위의 상기 제2 도전성 플러그 상에서 도전성 콘택트를 형성하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
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