KR20220088634A - 디스플레이 기판 및 이의 제작 방법, 디스플레이 장치 - Google Patents

디스플레이 기판 및 이의 제작 방법, 디스플레이 장치 Download PDF

Info

Publication number
KR20220088634A
KR20220088634A KR1020217035675A KR20217035675A KR20220088634A KR 20220088634 A KR20220088634 A KR 20220088634A KR 1020217035675 A KR1020217035675 A KR 1020217035675A KR 20217035675 A KR20217035675 A KR 20217035675A KR 20220088634 A KR20220088634 A KR 20220088634A
Authority
KR
South Korea
Prior art keywords
electrode
pixel
transistors
sub
hole
Prior art date
Application number
KR1020217035675A
Other languages
English (en)
Inventor
판 쉬
이청 린
링 왕
궈잉 왕
싱 장
잉 한
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Publication of KR20220088634A publication Critical patent/KR20220088634A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/3258—
    • H01L27/3265—
    • H01L27/3272—
    • H01L27/3276—
    • H01L51/0096—
    • H01L51/5203—
    • H01L51/5253—
    • H01L51/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]

Abstract

디스플레이 기판 및 제작 방법, 디스플레이 장치에 있어서, 디스플레이 기판에는 다수 개의 서브 픽셀이 포함되며, 각 서브 픽셀에 발광 구역(AA)과 비발광 구역(NA)이 포함되고, 각 서브 픽셀에 드라이브 회로가 설정되며; 드라이브 회로에 저장 커패시터(Cst)와 다수 개의 트랜지스터가 포함되고; 다수 개의 트랜지스터에 온/오프 트랜지스터(T1), 드라이브 트랜지스터(T2) 및 감지 트랜지스터(T3)가 포함되며; 각 서브 픽셀에 대하여 다수 개의 트랜지스터가 비발광 구역에 위치하고, 저장 커패시터가 투명 커패시터이고, 또한 저장 커패시터의 베이스(10)에서의 정투영과 발광 구역에 중첩된 구역이 존재하며, 저장 커패시터의 제1 전극(C1)과 다수 개의 트랜지스터의 능동층이 동일층으로 설정되고, 또한 다수 개의 트랜지스터의 소스-드레인 전극과 다른 계층으로 설정되고, 저장 커패시터의 제2 전극(C2)이, 제1 전극의 베이스에 근접된 일측에 위치하며; 드라이브 트랜지스터의 제1 전극(23)과 제2 전극이 전기 연결되고 감지 트랜지스터의 제1 전극(43)과 제2 전극이 전기 연결된다.

Description

디스플레이 기판 및 이의 제작 방법, 디스플레이 장치
본 출원은 2019년 10월 29일 중국 특허청에 출원되어, 출원번호가 201911038401.5이고, 발명의 명칭이 "디스플레이 기판 및 이의 제작 방법, 디스플레이 장치"인 중국 출원의 우선권을 주장하며, 이의 내용은 인용을 통하여 본 발명에 포함되어 있다.
본 출원은 디스플레이 기술 분야에 관한 것으로 구체적으로 디스플레이 기판 및 이의 제작 방법, 디스플레이 장치에 관한 것이다.
유기 발광 다이오드（Organic Light-Emitting Device, OLED로 약칭）디스플레이가 전통적인 액정 디스플레이（Liquid Crystal Display, LCD로 약칭）와 다른 디스플레이 기술이고, 능동적인 발광, 온도 특성이 좋고, 전력 소모가 적으며, 응답이 빠르고, 구부러질 수 있으며, 초슬림과 원가가 낮다는 등의 장점을 갖추고 있으며, 이미 차세대 디스플레이 장치의 중요한 발견 중 하나가 되었으며, 점점 더 많은 관심을 받고 있다.
OLED 디스플레이 기판이 발광 방향에 의하여 저발사 OLED, 최상발사 OLED와 양면발사 OLED, 세 가지로 구분될 수 있다. 여기에는, 저발사 OLED는 OLED 소자 중의 광선이 베이스 방향으로 쏘는 것을 가리킨다. 하지만 저발사 OLED 디스플레이 기판 중 픽셀 개구 구역의 제한을 받고, 각 서브 픽셀이 점용하는 면적이 비교적으로 크게 하여, 저발사 OLED 디스플레이 기판 중의 단위 면적 픽셀 수량（Pixels Per Inch, PPI로 약칭）이 낮게 하며, 고PPI를 구현할 수 없다.
아래에서는 본 공개에 대한 상세히 설명된 주제의 스케치이다. 본 스케치는 청구범위에 대하여 제한하기 위한 것이 아니다.
일 방면으로 본 공개는 디스플레이 기판을 제공하는 바, 베이스 및 상기 베이스 상에 설정된 다수 개의 서브 픽셀이 포함되며, 각 서브 픽셀에 발광 구역과 비발광 구역이 포함되고, 각 서브 픽셀에 드라이브 회로가 설정되며; 상기 드라이브 회로에 저장 커패시터와 다수 개의 트랜지스터가 포함되며; 상기 다수 개의 트랜지스터에 온/오프 트랜지스터, 드라이브 트랜지스터와 감지 트랜지스터가 포함되며;
각 서브 픽셀에 대하여 상기 다수 개의 트랜지스터가 상기 비발광 구역에 위치하고, 상기 저장 커패시터가 투명 커패시터이고, 또한 상기 저장 커패시터의 상기 베이스에서의 정투영과 상기 발광 구역에 중첩된 구역이 존재하며, 상기 저장 커패시터의 제1 전극이 상기 다수 개의 트랜지스터의 능동층과 동일층으로 설정되고, 또한 상기 다수 개의 트랜지스터의 소스-드레인 전극과 다른 계층으로 설정되며, 상기 저장 커패시터의 제2 전극이, 상기 제1 전극의 상기 베이스에 근접된 일측에 위치하며;
상기 드라이브 트랜지스터의 제1 전극과 상기 제2 전극이 전기 연결되고, 상기 감지 트랜지스터의 제1 전극과 상기 제2 전극이 전기 연결된다.
일 예시적 실시 방식에서, 상기 디스플레이 기판에는 또한, 상기 다수 개의 트랜지스터의 능동 계층의 상기 베이스에 근접된 일측에 설정된 쿠션층과 차광층이 포함되며, 상기 차광층과 상기 제2 전극이, 상기 쿠션층의 상기 베이스에 근접된 일측에 설정되며;
상기 제2 전극이 상기 베이스에서의 정투영은 상기 차광층의 상기 베이스에서의 정투영을 커버하며, 상기 차광층의 상기 제2 전극에 근접된 표면이 상기 제2 전극과 완전히 접촉한다.
일 예시적 실시 방식에서, 상기 차광층은 상기 제2 전극의 상기 베이스에 근접된 일측에 설정되고, 또는 상기 제2 전극은 상기 차광층의 상기 베이스에 근접된 일측에 설정된다.
일 예시적 실시 방식에서, 상기 디스플레이 기판에 또한 상기 다수 개의 트랜지스터의 소스-드레인 전극과 상기 다수 개의 트랜지스터의 능동층 간에 설정된 층간 절연층이 포함되며;
상기 쿠션층에 상기 제2 전극을 노출시키는 제1 통과홀과 제2 통과홀이 포함되고, 상기 층간 절연층에 상기 제1 통과홀을 노출시키는 제3 통과홀과 상기 제2 통과홀을 노출시키는 제4 통과홀이 포함되며;
상기 드라이브 트랜지스터의 상기 제1 전극이 상기 제1 통과홀과 상기 제3 통과홀을 통하여 상기 제2 전극과 연결되고, 상기 감지 트랜지스터의 상기 제1 전극이 상기 제2 통과홀과 상기 제4 통과홀을 통하여 상기 제2 전극과 연결된다.
일 예시적 실시 방식에서, 상기 디스플레이 기판에는 또한 상기 베이스에 설정된 다수 행의 격자선과 다수 열의 데이터선이 포함되며; 각 서브 픽셀이 격자선과 데이터선이 교차적으로 제한되고, 상기 다수 개의 서브 픽셀이 각각 상기 다수 행의 격자선 및 상기 다수 열의 데이터선과 일일이 대응되며, 상기 다수 행의 격자선에 제1 격자선과 제2 격자선이 포함되며;
상기 제1 격자선과 상기 제2 격자선이 상기 다수 개의 트랜지스터의 게이트 전극과 동일층으로 설정되고, 상기 다수 열의 데이터선과 상기 다수 개의 트랜지스터의 소스-드레인 전극이 동일층으로 설정된다.
일 예시적 실시 방식에서, 각 서브 픽셀에 대하여 상기 제1 전극이 각각 상기 온/오프 트랜지스터의 제1 전극과 상기 드라이브 트랜지스터의 게이트 전극이 연결되며;
상기 온/오프 트랜지스터의 게이트 전극과 서브 픽셀에 대응되는 격자선 중의 제1 격자선이 연결되며; 상기 온/오프 트랜지스터의 제2 전극과 서브 픽셀에 대응되는 데이터선이 연결되고, 상기 감지 트랜지스터의 게이트 전극과 서브 픽셀에 대응되는 격자선 중의 제2 격자선이 연결된다.
일 예시적 실시 방식에서, 각 서브 픽셀에 대하여 상기 비발광 구역에는, 제1 비발광 구역과 제2 비발광 구역이 포함되며, 상기 제1 비발광 구역과 상기 제2 비발광 구역이 상기 발광 구역의 양측에 위치하고, 또한 상기 다수 열의 데이터선의 연장 방향으로 설정되며;
상기 감지 트랜지스터와 상기 제2 격자선이 모두 상기 제1 비발광 구역에 위치하고, 상기 온/오프 트랜지스터, 상기 드라이브 트랜지스터와 상기 제1 격자선이 모두 상기 제2 비발광 구역에 위치한다.
일 예시적 실시 방식에서, 상기 디스플레이 기판에는 또한 상기 다수 열의 데이터선과 동일층으로 설정된 전원선과 감지선이 포함되며, 각 픽셀에는 격자선 연장 방향으로 설정된 4 개의 서브 픽셀이 포함되고, 각 픽셀이 양 열의 전원선과 일 열의 감지선에 대응되며;
각 픽셀에 대하여, 픽셀에 대응되는 감지선이 상기 제2 서브 픽셀과 상기 제3 서브 픽셀 간에 위치하고, 픽셀에 대응되는 한 열의 전원선이, 상기 제1 서브 픽셀의 상기 제2 서브 픽셀에 멀리된 일측에 위치하고, 픽셀에 대응되는 다른 한 열의 전원선이, 상기 제4 서브 픽셀의 상기 제3 서브 픽셀에 멀리한 일측에 위치하며;
상기 제1 서브 픽셀에 대응되는 데이터선이, 상기 제1 서브 픽셀의 상기 제2 서브 픽셀에 근접된 일측에 위치하며; 상기 제2 서브 픽셀에 대응되는 데이터선이, 상기 제2 서브 픽셀의 상기 제1 서브 픽셀에 근접된 일측에 위치하며; 상기 제3 서브 픽셀에 대응되는 데이터선이, 상기 제3 서브 픽셀의 상기 제4 서브 픽셀에 근접된 일측에 위치하고, 상기 제4 서브 픽셀에 대응되는 데이터선이, 상기 제4 서브 픽셀의 상기 제3 서브 픽셀에 근접한 일측에 위치하며;
상기 디스플레이 기판에는 또한, 상기 다수 개의 트랜지스터의 게이트 전극과 동일층으로 설정된 전원 연결선 및 차광층과 동일층으로 설정된 감지 연결선이 포함되며, 각 픽셀은 두 개의 격자선 연장 방향으로 설정된 전원 연결선과 두 개의 격자선 연장 방향으로 설정된 감지 연결선에 대응되며; 전원 연결선이 각각 전원선에 대응되며; 상기 전원 연결선이 대응되는 전원선과 연결되며; 두 개의 감지 연결선과 감지선이 연결되며;
상기 제2 서브 픽셀의 드라이브 트랜지스터의 제2 전극과 하나의 전원 연결선이 연결되며;
상기 제3 서브 픽셀의 드라이브 트랜지스터의 제2 전극과 다른 하나의 전원 연결선이 연결되며;
상기 제1 서브 픽셀의 감지 트랜지스터의 제2 전극과 하나의 감지 연결선이 연결되며;
상기 제4 서브 픽셀의 감지 트랜지스터의 제2 전극과 다른 하나의 감지 연결선이 연결된다.
일 예시적 실시 방식에서, 상기 쿠션층에 또한 상기 감지 연결선을 노출시키는 제5 통과홀이 설정되고, 상기 층간 절연층에 또한 상기 제5 통과홀을 노출시키는 제6 통과홀이 설정되며;
상기 감지 트랜지스터의 제2 전극이 상기 제5 통과홀과 상기 제6 통과홀을 통하여 상기 감지 연결선과 연결된다.
일 예시적 실시 방식에서, 상기 디스플레이 기판에 또한 상기 다수 개의 트랜지스터의 게이트 전극과 상기 다수 개의 트랜지스터의 능동층 간에 설정된 게이트 절연층이 포함되며;
여기에서, 상기 게이트 절연층이 상기 베이스에서의 정투영과 상기 다수 개의 트랜지스터의 게이트 전극이 상기 베이스에서의 정투영이 중첩된다.
일 예시적 실시 방식에서, 상기 제1 전극의 제작 재료에 투명 금속 산화물이 포함되고, 상기 제2 전극의 제작 재료에 투명 전도 재료가 포함된다.
일 예시적 실시 방식에서, 각 서브 픽셀에 또한 발광 소자와, 서브 픽셀 색채와 같은 광필터가 설정되며; 상기 발광 소자에는, 순차적으로 설정된 양극, 유기 발광층과 음극이 포함되며, 상기 양극과 상기 감지 트랜지스터의 상기 제1 전극이 연결되고, 상기 양극이 투사 전극이고, 상기 음극이 반사 전극이며;
상기 발광 소자의 상기 베이스에서의 정투영과 상기 발광 구역에 중첩 구역이 존재하고, 상기 광필터가 상기 발광 구역에 위치하고 또한 상기 발광 소자의 상기 베이스에 근접된 일측에 설정되고, 상기 양극의 상기 베이스에서의 정투영이, 상기 광필터의 상기 베이스에서의 정투영을 커버한다.
일 예시적 실시 방식에서, 상기 디스플레이 기판에 또한 상기 다수 개의 트랜지스터의 소스-드레인 전극의 상기 베이스에 멀리된 일층에 설정된 패시베이션층과 플랫층이 포함되며;
상기 패시베이션층이, 상기 광필터의 상기 베이스에 근접된 일측에 설정되고, 상기 플랫층이 상기 발광 소자와 상기 광필터 간에 설정되며; 상기 패시베이션층에 상기 감지 트랜지스터를 노출시키는 상기 제1 전극의 제7 통과홀이 설정되고, 상기 플랫층에 상기 제7 통과홀을 노출시키는 제8 통과홀이 설정되며;
상기 양극이 상기 제7 통과홀과 상기 제8 통과홀을 통하여 상기 감지 트랜지스터의 상기 제1 전극과 연결되며;
상기 제8 통과홀의 상기 베이스에서의 정투영과 상기 제4 통과홀의 상기 베이스에서의 정투영이 완전하게 중첩되지 않는다.
다른 일 방면으로, 본 공개는 디스플레이 장치를 제공하는 바, 상술한 임의의 디스플레이 기판이 포함된다.
다른 일 방면으로, 본 공개는 디스플레이 기판의 제작 방법을 제공하는 바, 상술한 임의의 디스플레이 기판을 제작하며, 상기 방법에는,
베이스를 제공하며;
상기 베이스에서 다수 개의 서브 픽셀을 형성하는 바, 각 서브 픽셀에 발광 구역과 비발광 구역이 포함되고, 각 서브 픽셀 중에 드라이브 회로가 설정되며; 상기 드라이브 회로에 저장 커패시터와 다수 개의 트랜지스터가 포함되며; 상기 다수 개의 트랜지스터에 온/오프 트랜지스터, 드라이브 트랜지스터와 감지 트랜지스터가 포함되며;
각 서브 픽셀에 대하여 상기 다수 개의 트랜지스터가 상기 비발광 구역에 위치하고, 상기 저장 커패시터가 투명 커패시터이고, 또한 상기 저장 커패시터의 상기 베이스에서의 정투영과 상기 발광 구역에 중첩된 구역이 존재하며, 상기 저장 커패시터의 제1 전극이 상기 다수 개의 트랜지스터의 능동층과 동일층으로 설정되고, 또한 상기 다수 개의 트랜지스터의 소스-드레인 전극과 다른 계층으로 설정되며, 상기 저장 커패시터의 제2 전극이, 상기 제1 전극의 상기 베이스에 근접된 일측에 위치하며;
상기 드라이브 트랜지스터의 제1 전극과 상기 제2 전극이 전기 연결되고, 상기 감지 트랜지스터의 제1 전극과 상기 제2 전극이 전기 연결되는 것이 포함된다.
일 예시적 실시 방식에서, 상기 디스플레이 기판에는 또한 격자선, 데이터선, 전원선, 감지선이 포함되며, 상기 격자선에 제1 격자선과 제2 격자선이 포함되고, 상기 베이스에서 다수 개의 서브 픽셀을 형성하는 단계에는,
상기 베이스에서 차광층과 상기 제2 전극을 형성하며;
상기 차광층과 상기 제2 전극에서 상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극을 형성하며;
상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극에서 상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선과 상기 제2 격자선을 형성하며;
상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선 및 상기 제2 격자선에서 상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극을 형성하며;
상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극에서 순차적으로 광필터와 발광 소자를 형성하는 것이 포함된다.
일 예시적 실시 방식에서, 상기 베이스에서 차광층과 상기 제2 전극을 형성하는 단계에는,
상기 베이스에서 순차적으로 상기 차광층과 상기 제2 전극을 형성하고, 또는 상기 베이스에서 순차적으로 상기 제2 전극과 상기 차광층을 형성하고, 또는 상기 베이스에서 동시에 상기 제2 전극과 상기 차광층을 형성하는 것이 포함된다.
일 예시적 실시 방식에서, 상기 베이스에서 동시에 상기 제2 전극과 상기 차광층을 형성하는 단계에는,
상기 베이스에서 순차적으로 차광 박막과 투명 전도 박막을 증착하며;
하프톤 마스크를 사용하여 동시에 상기 제2 전극과 상기 차광층을 형성하는 것이 포함된다.
일 예시적 실시 방식에서, 상기 차광층과 상기 제2 전극에서 상기 다수 개의 트랜지스터의 능동층과 제1 전극을 형성하며; 상기 다수 개의 트랜지스터의 능동층과 제1 전극에서 상기 다수 개의 트랜지스터의 게이트 전극, 제1 격자선과 제2 격자선을 형성하며; 상기 다수 개의 트랜지스터의 게이트 전극, 제1 격자선과 제2 격자선에서 데이터선, 전원선, 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극을 형성하는 단계에는,
상기 차광층과 상기 제2 전극에서 제1 통과홀, 제2 통과홀과 제5 통과홀이 포함되는 쿠션층을 형성하며; 상기 제1 통과홀과 상기 제2 통과홀이 상기 제2 전극을 노출시키고, 상기 제5 통과홀이 감지 연결선을 노출시키며;
상기 쿠션층에서 동일 제작 과정을 사용하여 상기 다수 개의 트랜지스터의 상기 능동층과 상기 제1 전극을 형성하며;
상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극에서 상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선과 상기 제2 격자선을 형성하며;
상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선 및 상기 제2 격자선에서 제3 통과홀, 제4 통과홀과 제6 통과홀이 포함되는 층간 절연층을 형성하며; 상기 제3 통과홀이 상기 제1 통과홀을 노출시키고, 상기 제4 통과홀이 상기 제2 통과홀을 노출시키고, 상기 제6 통과홀이 상기 제5 통과홀을 노출시키며;
상기 층간 절연층에서 상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극을 형성하며; 또는,
상기 차광층과 상기 제2 전극에서 제1 절연 박막을 형성하며;
상기 제1 절연 박막에서 동일 제작 과정을 사용하여 상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극을 형성하며;
상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극에서 상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선과 상기 제2 격자선을 형성하며;
상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선 및 상기 제2 격자선에서 제2 절연 박막을 형성하며;
패터닝 공정을 사용하여 상기 제1 절연 박막과 상기 제2 절연 박막에 대하여 처리를 진행하고, 제1 통과홀, 제2 통과홀 및 제5 통과홀이 포함되는 쿠션층과 제3 통과홀, 제4 통과홀 및 제6 통과홀이 포함되는 층간 절연층을 형성하는 것이 포함된다.
일 예시적 실시 방식에서, 상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극에서 순차적으로 광필터와 발광 소자를 형성하는 단계에는,
상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극에서 제7 통과홀이 포함되는 패시베이션층을 형성하며; 상기 제7 통과홀이 상기 감지 트랜지스터의 상기 제1 전극을 노출시키며;
상기 패시베이션층에서 순차적으로 상기 광필터와 제8 통과홀이 포함되는 플랫층을 형성하며; 상기 제8 통과홀이 상기 제7 통과홀을 노출시키며;
상기 플랫층에서 발광 소자를 형성하는 것이 포함된다.
본 출원의 기타 특징과 장점은 아래에서의 발명의 설명에서 설명하도록 하고, 또한 일부가 발명의 설명에서 쉽게 생각해낼 수 있고, 또는 본 출원을 실시하는 것을 통하여 알게 된다. 본 출원의 기타 장점은 발명의 설명, 청구범위 및 도면 중의 설명된 방안을 통하여 구현되거나 취득될 수 있다.
도면과 상세한 설명을 읽고 이해한 후에 기타 방면을 이해할 수 있다.
도면은 본 출원에 대한 기술 방안의 이해를 돕기 위한 것으로, 본 출원의 일부에 속하며, 본 출원의 실시예와 같이 본 출원의 기술 방안을 설명하기 위한 것으로서, 본 출원의 기술 방안에 대하여 제한하는 것이 아니다.
도1은 드라이브 회로의 등효 회로 도면이다.
도2A는 본 공개의 실시예가 제공하는 디스플레이 기판의 일 단면도이다.
도2B는 본 공개의 실시예가 제공하는 디스플레이 기판의 다른 일 단면도이다.
도3은 본 공개의 실시예가 제공하는 디스플레이 기판의 일 조감도이다.
도4는 본 공개의 실시예가 제공하는 디스플레이 기판의 다른 일 조감도이다.
도5는 본 공개의 실시예가 제공하는 디스플레이 기판의 다른 일 조감도이다.
도6은 본 공개의 실시예가 제공하는 디스플레이 기판의 또 다른 일 조감도이다.
도7은 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법의 흐름도이다.
도8A 내지 도8H는 본 공개의 실시예가 제공하는 차광층과 제2 전극의 제작 도면이다.
도9는 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법 단계(100)의 도면이다.
도10은 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법 단계(200)의 도면이다.
도11은 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법 단계(300)의 도면이다.
도12는 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법 단계(400)의 도면이다.
도13은 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법 단계(500)의 도면이다.
도14는 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법 단계(600)의 도면이다.
도15는 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법 단계(700)의 도면이다.
본 공개는 다수 개의 실시예를 설명하나 해당 설명은 예시적인 것일 뿐, 제한하는 것이 아니고, 또한 본 분야에 대한 일반적인 기술자들에게 쉽게 생각해낼 수 있는 것은, 본 공개가 설명한 실시예에 포함된 범위 내에 더 많은 실시예와 구현 방안이 있을 수 있는 것이다. 도면에서 많은 가능한 특징 조합을 도시하고 또한 구체적인 실시 방식에서 토론을 진행하지만 공개된 특징의 많은 기타 조합 방식도 가능한 것일 수 있다. 다만 특별히 제한하는 상황을 제외하고, 임의의 실시예의 임의의 특징 또는 소자는 임의의 기타 실시예 중의 임의의 기타 특징 또는 소자와 결합시켜 사용할 수 있고, 또는 임의의 기타 실시예 중의 임의의 기타 특징 또는 소자를 대체할 수 있다.
본 공개에 본 분야의 기술자들이 알게 된 특징과 소자의 조합을 가상하고 포함한다. 본 공개에 공개된 실시예, 특징 및 소자는 또한 임의의 일반 특징 또는 소자와 조합할 수 있어, 청구범위가 한정한 특별한 기술 방안을 형성한다. 임의의 실시예의 임의의 특징 또는 소자는 또한 기타 기술 방안에 온 특징 또는 소자와 조합할 수 있어, 다른 일 청구범위가 한정한 특별한 기술 방안을 형성한다. 따라서, 본 공개에 도시되고 및 토론한 것 중 적어도 하나의 임의의 특징은 단독적으로 또는 임의의 적당한 조합으로 구현할 수 있는 것을 이해할 것이다. 따라서, 부합된 청구범위 및 이의 균등 대체에 의하여 한 한정을 제외하고 실시예가 기타 제한을 받지 않는다. 그리고, 부합된 청구범위의 보호 범위 내에서 각종 보정과 변화를 진행할 수 있다.
그리고, 대표적인 실시예를 설명할 때, 발명의 설명은 방법 및 과정 중 적어도 하나를 특징된 단계 시퀀스로 나타낸다. 하지만, 해당 방법 또는 과정는 본 공개의 상기 단계의 특징 순서의 정도에 의존하지 않고, 해당 방법 또는 과정은 상기 특징 순서의 단계에 제한되지 않는다. 본 분야의 기술자들이 기타의 단계 순서도 가능한 것이라고 이해할 것이다. 따라서, 발명의 설명에 기재된 단계의 특정된 순서는 청구범위에 대하여 제한하는 것으로 이해하면 안 된다. 그리고, 해당 방법 및 과정 중 적어도 하나에 대한 청구범위가 기재된 순서에 따라 이들의 단계를 실행하는 것에 제한 하면 안 되며, 본 분야의 기술자들은 이 순서들이 변화할 수 있고 또한 여전히 본 공개 실시예의 사상과 범위에서 유지할 수 있는 것을 쉽게 이해할 수 있다.
별도의 정의가 없으면, 본 공개 실시예에 공개되고 사용되는 기술 용어 또는 과학적 용어는 본 공개의 속한 분야 내에 일반 기능을 가진 기술자가 이해할 수 있는 통상 의미인 것으로 해야한다. 본 공개의 실시예에서 사용되는 “제1”, “제2” 및 유사한 용어는 임의의 순서, 수량 또는 중용성을 표시하지 않고, 다른 조합 부분을 구분하기 위한 것일 뿐이다. “포함” 등 유사한 용어는 해당 용어 앞에 나타난 소자 또는 물건에, 뒤에 열거된 소자 또는 물건 및 동등한 것이 포함되고, 기타 소자 또는 물건을 배제하지 않는다고 의미한다. “연결” 등 유사한 용어는 물리적이거나 기계식적인 연결에 제한하지 않고 전기적 연결이 포함되고 직접적인 것인든지 또한 간접적인 것이든지 상관없다, “상”, “하”, “좌”, “우” 등은 단지 상대 위치 관계를 표시하며, 설명된 대상의 절대 위치가 변화한 후, 해당 상대 위치 관계도 상응하게 변활 수 있다.
본 실시예에서, 디스플레이 기판에 다수 개의 서브 픽셀이 포함되고, 각 서브 픽셀에 드라이브 회로와 발광 소자가 포함된다. 도1은 드라이브 회로의 등가 회로도이고, 일 3T1C의 드라이브 회로를 도시하며, 도1에 도시된 바와 같이, 드라이브 회로와 제1 격자선(G1), 감지선(Sense), 전원선(VDD), 데이터선(Data) 및 제2 격자선(G2)과 전기 연결되는 것에는 온/오프 트랜지스터(T1), 드라이브 트랜지스터(T2), 감지 트랜지스터(T3) 및 기억 커패시터(Cst)가 포함된다.
일 예시적 실시 방식에서, 드라이브 회로 중 온/오프 트랜지스터(T1)의 게이트 전극이 제1 격자선(G1)과 연결되고, 온/오프 트랜지스터(T1)의 제2 전극과 데이터선(Data)이 연결되고, 온/오프 트랜지스터(T1)의 제1 전극과 노드(N1)가 연결되고, 드라이브 트랜지스터(T2)의 게이트 전극과 노드(N1)가 연결하고, 드라이브 트랜지스터(T2)의 제2 전극과 전원선(VDD)이 연결하고, 드라이브 트랜지스터(T2)의 제1 전극과 노드(N2)가 연결되고, 감지 트랜지스터(T3)의 게이트 전극과 제2 격자선(G2)이 연결되고, 감지 트랜지스터(T3)의 제2 전극과 감지선(Sense)이 연결되고, 감지 트랜지스터(T3)의 제1 전극과 노드(N2)가 연결되고, 발광 소자(OLED)의 양극과 노드(N2)가 연결되고, 발광 소자(OLED)의 음극과 저전원선(VSS)이 연결되며, 드라이브 트랜지스터의 제1 전극의 전류를 응답하기 위하여 상응한 휘도의 발광을 하도록 구성된다. 드라이브 회로가 제1 격자선(G1)을 통하여 온/오프 트랜지스터(T1)를 열 때, 데이터선(Data)이 제공하는 데이터 전압(Vdata)이 온/오프 트랜지스터(T1)를 거쳐 저장 커패시터(Cst)로 저장되고, 드라이브 트랜지스터(T2)가 전류를 생성하도록 제어하여 유기 발광 다이오드(OLED)가 발광하도록 구동하며, 또한, 감지 트랜지스터(T3)가 감각 시간 순서를 응답할 수 있고, 드라이브 트랜지스터(T2)의 역치 전압(Vth) 및 이동율을 취득할 수 있고, 저장 커패시터(Cst)가 일 프레임 발광 주기 내에 노드(N1)와 노드(N2) 간의 전압차를 유지하기 위한 것이다.
일 예시적 실시 방식에서, 상술한 임의의 하나의 트랜지스터의 제1 전극이 소스-드레인 전극 중의 하나의 전극이고, 제2 전극이 소스-드레인 전극 중의 다른 일 전극이다.
본 공개의 일부 실시예가 디스플레이 기판을 제공하는 바, 도2A는 본 공개의 실시예가 제공하는 디스플레이 기판의 하나의 단면도이고, 도2B는 본 공개의 실시예가 제공하는 디스플레이 기판의 다른 일 단면도이고, 도3은 본 공개의 실시예가 제공하는 디스플레이 기판의 하나의 조감도이며, 도 2A 내지 도2B 및 도3에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판에는, 베이스(10)및 베이스(10) 상에 설정된 다수 개의 서브 픽셀이 포함되며, 각 서브 픽셀에 발광 구역(AA)과 비 발광 구역(NA)이 포함되고, 각 서브 픽셀 중에 드라이브 회로가 설정되며; 드라이브 회로에 저장 커패시터(Cst)와 다수 개의 트랜지스터가 포함되며; 다수 개의 트랜지스터에 온/오프 트랜지스터(T1), 드라이브 트랜지스터(T2)와 감지 트랜지스터(T3)가 포함된다.
각 서브 픽셀에 대하여 다수 개의 트랜지스터가 비발광 구역(NA)에 위치하고, 저장 커패시터(Cst)가 투명 커패시터이고, 또한 저장 커패시터(Cst)의 베이스(10)에서의 정투영과 발광 구역(AA)에 중첩된 구역이 존재하며, 저장 커패시터(Cst)의 제1 전극(C1)과 다수 개의 트랜지스터의 능동층이 동일층으로 설정되고, 또한 다수 개의 트랜지스터의 소스-드레인 전극과 다른 계층으로 설정되며, 저장 커패시터(Cst)의 제2 전극(C2)이, 제1 전극(C1)의 베이스(10)에 근접된 일측에 위치하며; 드라이브 트랜지스터(T2)의 제1 전극(23)과 제2 전극(C2)이 직접적으로 접촉하여 전기 연결을 구현하고 감지 트랜지스터(T3)의 제1 전극(43)과 제2 전극(C2)이 직접적으로 접촉하여 전기 연결을 구현한다. 아래의 설명을 결합시켜 알 수 있는 바와 같이, 드라이브 트랜지스터(T2)의 제1 전극(23)과 제2 전극(C2)이 직접적으로 접촉하여 전기 연결을 진행할 수 있고, 또한 드라이브 트랜지스터(T2)의 제1 전극(23)이 차광층(11)을 통하여 제2 전극(C2)과 전기 연결을 형성할 수 있어, 이는 차광층(11)과 제2 전극(C2)의 연결 관계에 결정되며, 차광층(11)이, 상기 제2 전극(C2)의 베이스(10)에 근접된 일측에 설정될 때, 드라이브 트랜지스터(T2)의 제1 전극(23)이 제2 전극(C2)과 직접적으로 접촉하여 전기 연결을 진행하고; 제2 전극(C2)이 차광층의 상기 베이스(10)에 근접된 일측에 설정될 때, 드라이브 트랜지스터(T2)의 제1 전극(23)이 차광층을 통하여 제2 전극(C2)과 전기 연결을 형성한다. 감지 트랜지스터(T3)의 제1 전극(43)과 제2 전극(C2)이 마찬가치로 여기서 상세한 설명을 생략하도록 한다.
일 예시적 실시 방식에서, 베이스 상의 서브 픽셀이 어레이 배치되며, 설명해야 할 바로는, 도2A 내지 도2B 및 도3은 하나의 서브 픽셀을 예로 들고 또한 도2A와 도2B는 다른 각도의 단면도이다.
일 예시적 실시 방식에서, 베이스(10)는 강성 기질 또는 완화 기질일 수 있어, 여기에서, 강성 기질은 유리, 금속판 중의 한 가지 또는 여러가지일 수 있어, 이에 제한하지 않으며; 완환 기질은 폴리에틸렌 테레프탈레이트, 에틸렌 테레프탈레이트, 폴리에텔에텔 케톤, 폴리스티렌, 폴리카보네이트, 폴리아릴에트르, 폴리아릴레이트, 폴리이미드, 폴리염화 비닐, 폴리에틸렌, 방직 섬유 중의 한 가지 또는 여러가지일 수 있어, 이에 제한하지 않는다.
일 예시적 실시 방식에서, 도2A 내지 도2B 및 도3에 도시된 바와 같이, 본 공개 실시예 중의 온/오프 트랜지스터(T1)에는 베이스에 설정된 능동 계층(31), 게이트 전극(32), 제1 전극(33) 및 제2 전극(34)이 포함되며, 드라이브 트랜지스터(T2)에는 베이스에 설정된 능동 계층(21), 게이트 전극(22), 제1 전극(23) 및 제2 전극(24)이 포함되며, 감지 트랜지스터(T3)에는 베이스에 설정된 능동층(41), 게이트 전극(42), 제1 전극(43) 및 제2 전극(44)이 포함된다.
일 예시적 실시 방식에서, 본 공개의 실시예가 제공하는 디스플레이 기판은 저발사(OLED) 디스플레이 기판이다.
본 공개의 실시예 중의 저장 커패시터가 투명 커패시터이고, 디스플레이 기판의 발광 효과에 영향을 미치지 않고 발광의 순조로움을 확보할 수 있다.
일 예시적 실시 방식에서, 각 서브 픽셀에 또한 발광 소자를 설정하고, 발광 소자가 OLED일 수 있다.
본 공개의 실시예가 디스플레이 기판을 제공하는 바, 해당 디스플레이 기판에는, 베이스 및 베이스에 설정된 다수 개의 서브 픽셀이 포함되며, 각 서브 픽셀에 발광 구역과 비발광 구역이 포함되고, 각 서브 픽셀에 드라이브 회로가 설정되며; 드라이브 회로에 저장 커패시터과 다수 개의 트랜지스터가 포함되며; 다수 개의 트랜지스터에 온/오프 트랜지스터, 드라이브 트랜지스터 및 감지 트랜지스터가 포함되며; 각 서브 픽셀에 대하여 다수 개의 트랜지스터가 비발광 구역에 위치하고, 저장 커패시터가 투명 커패시터이고, 또한 저장 커패시터의 베이스에서의 정투영과 발광 구역에 중첩된 구역이 존재하며, 저장 커패시터의 제1 전극과 다수 개의 트랜지스터의 능동층이 동일층으로 설정되고, 또한 다수 개의 트랜지스터의 소스-드레인 전극과 다른 계층으로 설정되고, 저장 커패시터의 제2 전극이, 제1 전극의 베이스에 근접된 일측에 위치하며; 드라이브 트랜지스터의 제1 전극과 제2 전극이 직접적으로 접촉하고 감지 트랜지스터의 제1 전극과 제2 전극이 직접적으로 접촉한다. 본 공개는 투명한 저장 커패시터의 베이스에서의 정투영과 발광 구역에 중첩된 구역이 존재하는 것을 설정하는 것을 통하여 개구율을 확보하는 동시에 지극히 크게 저장 커패시터가 비발광 구역에서 차지한 면적 비례를 낮출 수 있고, 나아가 각 서브 픽셀이 점용한 면적을 감소시킬 수 있어, 디스플레이 기판의 고PPI를 구현한다.
일 예시적 실시 방식에서, 도2A 내지 도2B 및 도3에 도시된 바와 같이, 각 트랜지스터에 대하여 트랜지스터의 능동층의 베이스에서의 정투영과 트랜지스터의 게이트 전극의 베이스에서의 정투영에 중첩 구역이 존재한다.
일 예시적 실시 방식에서, 도2A 내지 도2B에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판에는 또한, 트랜지스터의 능동 계층의 베이스(10)에 근접된 일측에 설정된 차광 계층(11)과 쿠션층(12)이 포함되며, 차광 계층(11)과 제2 전극(C2)이, 쿠션층(12)의 베이스(10)에 근접된 일측에 설정된다.
일 예시적 실시 방식에서, 제2 전극(C2)의 베이스(10)에서의 정투영이, 차광층(11)의 베이스(10)에서의 정투영을 커버하며, 차광층(11)의 제2 전극(C2)에 근접된 표면과 제2 전극(C2)이 완전히 접촉한다.
일 예시적 실시 방식에서, 차광층(11)이, 상기 제2 전극(C2)의 베이스(10)에 근접된 일측에 설정되고, 또는 제2 전극(C2)이, 차광층(11)의 상기 베이스(10)에 근접된 일측에 설정되며, 여기에서, 도2A 내지 도2B 및 도3은 모두 차광층(11)이, 제2 전극(C2)의 베이스(10)에 근접된 일측에 설정되는 것을 예로 든다.
제2 전극(C2)이 차광층(11)의 베이스(10)에 근접된 일측에 설정되면, 드라이브 트랜지스터(T2)의 제1 전극(23)이 전도가능한 차광층(11)을 통하여 제2 전극(C2)과 전기 연결되고, 감지 트랜지스터(T3)의 제1 전극(43)이 차광층(11)을 통하여 제2 전극(C2)과 전기 연결된다.
본 공개의 실시예가, 차광층(11) 의 제2 전극(C2)에 근접된 표면과 제2 전극(C2)이 완전히 접촉하는 것을 통하여 차광층과 제2 전극 간에 절연층을 설정하는 것을 피하며, 디스플레이 기판 계층 수량과 두께를 감소시킬 뿐 아니라 동시에 마스크의 사용 횟수를 감소시키며, 제작 공정을 간략화하고 또한 디스플레이 기판의 제작 원가를 감소시킨다.
일 예시적 실시 방식에서, 차광층(11)이 베이스(10)에서의 정투영이 드라이브 트랜지스터(T2)의 능동층(21)의 채널 구역(A1)의 베이스(10)에서의 정투영을 커버한다.
일 예시적 실시 방식에서, 차광층(11)의 제작 재료가 금속, 예를 들면 은, 알루미늄 등이며, 본 공개의 실시예가 이에 대하여 아무런 제한을 하지 않는다.
일 예시적 실시 방식에서, 도2A 내지 도2B에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판에 또한 트랜지스터의 소스-드레인 전극과 트랜지스터의 능동층 간에 설정된 층간 절연층(14)이 포함된다.
일 예시적 실시 방식에서, 도2A 내지 도2B 및 도3에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판 중 쿠션층(12)에는, 제2 전극을 노출시키는 제1 통과홀(V1)과 제2 통과홀(V2)이 포함되고, 층간 절연층(14)에는 제1 통과홀(V1)을 노출시키는 제3 통과홀(V3)과 제2 통과홀(V2)을 노출시키는 제4 통과홀(V4)이 포함된다.
일 예시적 실시 방식에서, 드라이브 트랜지스터(T2)의 제1 전극(23)이 제1 통과홀(V1)과 제3 통과홀(V3)을 통하여 제2 전극(C2)과 연결되고, 감지 트랜지스터(T3)의 제1 전극(43)이 제2 통과홀(V2)과 제4 통과홀(V4)을 통하여 제2 전극(C2)과 연결된다.
일 예시적 실시 방식에서, 도2A 내지 도2B 및 도3에 도시된 바와 같이, 층간 절연층(14)에 또한 다수 개의 트랜지스터의 능동층을 노출시키는 통과홀이 설정되고, 다수 개의 트랜지스터의 소스-드레인 전극이 통과홀을 통하여 능동층과 연결된다.
일 예시적 실시 방식에서, 도4는 본 공개의 실시예가 제공하는 디스플레이 기판의 다른 일 조감도이고, 도4에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판에는 또한, 베이스에 설정된 다수 행의 격자선과 다수 열의 데이터선이 포함되며; 각 서브 픽셀이, 격자선과 데이터선이 교차적으로 제한하며, 격자선에 제1 격자선(G1)과 제2 격자선(G2)이 포함된다. 여기에서, 도4는 네 개의 서브 픽셀을 예로 든다.
여기예서, 도2A는 도4가 A - A 방향의 단면도이고, 도2B는 도4이 B - B 방향의 단면도이다.
일 예시적 실시 방식에서, 제1 격자선(G1)과 제2 격자선(G2)이 트랜지스터의 게이트 전극과 동일층으로 설정되고, 데이터선(Data)과 트랜지스터의 소스-드레인 전극이 동일층으로 설정된다.
일 예시적 실시 방식에서, 각 서브 픽셀에 대하여 제1 전극(C1)이 각각 온/오프 트랜지스터(T1)의 제1 전극(33) 및 드라이브 트랜지스터(T2)의 게이트 전극과 연결되고, 제2 전극(C2)이 각각 드라이브 트랜지스터(T2)의 제1 전극(23) 및 감지 트랜지스터(T3)의 제1 전극(43)과 연결되며; 온/오프 트랜지스터(T1)의 게이트 전극과 서브 픽셀에 대응되는 격자선 중의 제1 격자선(G1)이 연결되며; 온/오프 트랜지스터(T1)의 제2 전극(34)과 서브 픽셀에 대응되는 데이터선(Data)이 연결되고, 감지 트랜지스터(T3)의 게이트 전극과 서브 픽셀에 대응되는 격자선 중의 제2 격자선(G2)이 연결된다.
일 예시적 실시 방식에서, 도4에 도시된 바와 같이, 각 서브 픽셀에 대하여 발광 구역(AA)에는 데이터선(Data)의 연장 방향으로 살정된 것이고 또한 상대하게 설정되는 제1측과 제2측이 포함된다.
일 예시적 실시 방식에서, 도2A 내지 도2B을 결합시켜 감지 트랜지스터(T3)와 제2 격자선(G2)이 모두 발광 구역(AA)의 제1 측에 위치하고, 온/오프 트랜지스터(T1), 드라이브 트랜지스터(T2)와 제1 격자선(G1)이 모두 발광 구역(AA)의 제2 측에 위치한다.
일 예시적 실시 방식에서, 도4에 도시된 바와 같이, 디스플레이 기판에는 또한 데이터선(Data)과 동일층으로 설정된 전원선(VDD)과 감지선(Sense)이 포함되며, 각 픽셀에는 격자선 연장 방향으로 설정된 4 개의 서브 픽셀이 포함되고, 각 픽셀이 양 열의 전원선과 일 열의 감지선에 대응된다.
일 예시적 실시 방식에서, 제2 서브 픽셀과 제3 서브 픽셀의 픽셀 구조가 대칭하게 설정되고, 제1 서브 픽셀과 제4 서브 픽셀이 대칭하게 설정된다.
각 픽셀에 대하여, 픽셀에 대응되는 감지선(Sense)이 제2 서브 픽셀(P2)과 제3 서브 픽셀(P3) 간에 위치하고, 픽셀에 대응되는 일 열의 전원선(VDD)이, 제1 서브 픽셀(P1)의 제2 서브 픽셀(P2)에 멀리된 일측에 위치하고, 픽셀에 대응되는 다른 일 열의 전원선(VDD)이, 제4 서브 픽셀(P4)의 제3 서브 픽셀(P3)에 멀리된 일측에 위치한다.
제1 서브 픽셀(P1)에 대응되는 데이터선(Data)이, 제1 서브 픽셀(P1)의 제2 서브 픽셀(P2)에 근접된 일측에 위치하며; 제2 서브 픽셀(P2)에 대응되는 데이터선이, 제2 서브 픽셀(P2)의 제1 서브 픽셀(P1)에 근접된 일측에 위치하며; 제3 서브 픽셀(P3)에 대응되는 데이터선이, 제3 서브 픽셀(P3)의 제4 서브 픽셀(P4)에 근접된 일측에 위치하고, 제4 서브 픽셀(P4)에 대응되는 데이터선이, 제4 서브 픽셀(P4)의 제3 서브 픽셀(P3)에 근접한 일측에 위치한다.
일 예시적 실시 방식에서, 도4에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판에는 또한, 트랜지스터의 게이트 전극과 동일층으로 설정된 전원 연결선(VL) 및 차광층(11)과 동일층으로 설정된 감지 연결선(SL)이 포함되며, 각 픽셀은 두 개의 격자선 연장 방향으로 설정된 전원 연결선과 두 개의 격자선 연장 방향으로 설정된 감지 연결선(SL)에 대응되며; 전원 연결선(VL)이 각각 전원선(VDD)과 대응되며; 전원 연결선(VL)이 대응되는 전원선과 연결되며; 두 개의 감지 연결선(SL)과 감지선(Sense)이 연결된다.
일 예시적 실시 방식에서 제2 서브 픽셀(P2)의 드라이브 트랜지스터의 제2 전극과 하나의 전원 연결선(VL)이 연결되며; 제3 서브 픽셀(P3)의 드라이브 트랜지스터의 제2 전극과 다른 하나의 전원 연결선(VL)이 연결되며; 제1 서브 픽셀(P1)의 감지 트랜지스터의 제2 전극과 하나의 감지 연결선(SL)이 연결되며; 제4 서브 픽셀(P4)의 감지 트랜지스터의 제2 전극과 다른 일 감지 연결선(SL)이 연결된다.
일 예시적 실시 방식에서, 감지 연결선(SL)이 단층 구조일 수 있고, 또한 이층 구조일 수 있어, 감지 연결선(SL)이 단층 구조일 때, 감지 연결선과 차광층 또는 제2 전극이 동일층으로 설정되고, 감지 연결선(SL)이 이층 구조일 때, 감지 연결선의 제1층과 차광층이 동일층으로 설정되며, 제2층과 제2 전극이 동일층으로 설정된다. 여기에서, 도4 는 감지 연결선과 차광층이 동일층으로 설정되는 것을 예로 든다.
일 예시적 실시 방식에서, 도2A 내지 도2B에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판에 또한 트랜지스터의 게이트 전극과 트랜지스터의 능동층 간에 설정된 게이트 절연층(13)이 포함된다.
여기에서, 게이트 절연층(13)의 베이스(10)에서의 정투영과 트랜지스터의 게이트 전극의 베이스(10)에서의 정투영이 중첩된다.
일 예시적 실시 방식에서, 쿠션층(12), 게이트 절연층(13)과 층간 절연층(14)의 제작 재료가 산화규소 질화규소 또는 산화규소와 질화규소금속의 복합물이며, 본 공개의 실시예가 이에 대하여 아무런 제한을 하지 않는다.
일 예시적 실시 방식에서, 도3에 도시된 바와 같이, 각 서브 픽셀에 대하여, 쿠션층(12)에 또한 제5 통과홀(V5)이 설정되며, 제5 통과홀(V5)이 감지 연결선(SL)을 노출시키며; 층간 절연층(14)에는 또한 제5 통과홀(V5)을 노출시키는 제6 통과홀(V6)이 설정되며, 여기에서, 감지 트랜지스터(T3)의 제2 전극(44)이 제5 통과홀(V5)과 제6 통과홀(V6)을 통하여 감지 연결선(SL)과 연결된다.
일 예시적 실시 방식에서, 제1 전극(C1)의 제작 재료에는 투명 금속 산화물이 포함되는 바, 투명 금속 산화물에 인듐갈륨아연산화물(Indium Gallium Zinc Oxide, IGZO로 약칭) 등이 포함되며, 본 공개의 실시예가 이에 대하여 아무런 제한하지 않는다.
일 예시적 실시 방식에서, 제2 전극(C2)의 제작 재료는 투명 전도 재료이고, 투명 전도 재료에는 인듐주석산화물(Indium Tin Oxide, ITO로 약칭) , 아연주석산화물 등이 포함되며, 본 공개의 실시예가 이에 대하여 아무런 제한하지 않는다.
일 예시적 실시 방식에서, 도5는 본 공개의 실시예가 제공하는 디스플레이 기판의 다른 일 조감도이고, 도6은 본 공개의 실시예가 제공하는 디스플레이 기판의 또 다른 일 조감도이며, 도2A 내지 도6에 도시된 바와 같이, 각 서브 픽셀 중에 또한 발광 소자 및 서브 픽셀 색채와 같은 광필터(50)가 설정되며; 발광 소자에는, 순차적으로 설정된 양극(61), 유기 발광 계층(62)과 음극(63)이 포함되며, 양극(61)과 감지 트랜지스터(T3)의 제1 전극(43)이 연결되고, 양극(61)이 투사 전극이고, 음극(63)이 반사 전극이다.
일 예시적 실시 방식에서, 양극(61)의 제작 재료가 투명 전고 재료, 예를 들면, 인듐 주석 산화물(ITO), 아연주석산화물 등일 수 있으며, 본 공개의 실시예가 이에 대하여 아무런 제한을 하지 않는다.
일 예시적 실시 방식에서, 음극(63)의 제작 재료가 금속, 예를 들면 은, 알루미늄 등이며, 본 공개의 실시예가 이에 대하여 아무런 제한을 하지 않는다.
일 예시적 실시 방식에서, 발광 소자의 베이스(10)에서의 정투영과 발광 구역(AA)에 중첩 구역이 존재하고, 광필터(50)가 발광 구역(AA)에 위치하고 또한 발광 소자의 베이스(10)에 근접된 일측에 설정되며, 양극(61)의 베이스(10)에서의 정투영이, 광필터(50)의 베이스(10)에서의 직교 튜영을 커버한다.
일 예시적 실시 방식에서, 도2A 내지 도2B에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판에 또한 트랜지스터의 소스-드레인 전극의 베이스(10)에 멀리된 일측에 설정되는 패시베이션층(15), 양극(61)과 광필터(50) 간에 설정되는 플랫층(16) 및 플랫층(16)의 베이스(10)에 멀리된 일측에 설정되는 서브 픽셀 구역을 제한하는 픽셀 제한층(17)이 포함된다.
일 예시적 실시 방식에서, 도2A 내지 도2B 및 도5를 결합시켜, 패시베이션층(15)이, 광필터(50)의 베이스(10)에 근접된 일측에 설정되고, 플랫층(16)이 발광 소자와 광필터(50) 간에 설정되며; 패시베이션층(15)에 감지 트랜지스터(T3)를 노출시키는 제1 전극(43)의 제7 통과홀(V7)이 설정되고, 플랫층(16)에 제7 통과홀(V7)을 노출시키는 제8 통과홀(V8)이 설정된다.
양극(61)이 제7 통과홀(V7)과 제8 통과홀(V8)을 통하여 감지 트랜지스터(T3)의 제1 전극(43)과 연결되며;
여기에서, 제8 통과홀(V8)이 베이스(10)에서의 정투영과 제4 통과홀(V4)이 베이스(10)에서의 정투영이 완전하게 중첩되지 않는다.
일 예시적 실시 방식에서, 도2A 내지 도2B에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판에는 또한, 발광 소자의 베이스(10)에 멀리된 일측에 설정되는 지탱 부분(70) 및 지탱 부분(70)의 베이스(10)에 멀리된 일측에 설정된 덮개 판자(80)가 포함된다.
일 예시적 실시 방식에서, 덮개 판자(80)는 발광 소자를 보호한다. 여기에서, 덮개 판자(80)는 유리 덮개 판자일 수 있다.
동일한 발명 사상을 기반으로 본 공개의 일부 실시예가 또한 디스플레이 기판의 제작 방법을 제공하는 바, 디스플레이 기판을 제작하기 위한 것이며, 도7은 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법의 흐름도이고, 도7에 도시된 바와 같이, 본 공개의 실시예가 제공하는 디스플레이 기판의 제작 방법에는 구체적으로 다음과 같은 단계가 포함된다.
단계(S1), 베이스를 제공한다.
일 예시적 실시 방식에서, 베이스는 강성 기질 또는 완화 기질일 수 있어, 여기에서, 강성 기질은 유리, 금속판 중의 한 가지 또는 여러가지일 수 있어, 이에 제한하지 않으며; 완환 기질은 폴리에틸렌 테레프탈레이트, 에틸렌 테레프탈레이트, 폴리에텔에텔 케톤, 폴리스티렌, 폴리카보네이트, 폴리아릴에테르, 폴리아릴레이트, 폴리이미드, 폴리염화 비닐, 폴리에틸렌， 방직 섬유 중의 한 가지 또는 여러가지일 수 있어 이에 제한하지 않는다.
단계(S2), 베이스에서 다수 개의 서브 픽셀을 형성한다.
일 예시적 실시 방식에서, 베이스에서의 서브 픽셀이 어레이 배치된다. 여기에서, 도 2A 내지 도2B는 한 개의 서브 픽셀을 예로 든다.
일 예시적 실시 방식에서, 각 서브 픽셀에 발광 구역과 비발광 구역이 포함되고, 각 서브 픽셀 중 드라이브 회로가 설정되며; 드라이브 회로에 저장 커패시터와 다수 개의 트랜지스터가 포함되며; 다수 개의 트랜지스터에 온/오프 트랜지스터, 드라이브 트랜지스터와 감지 트랜지스터가 포함된다.
각 서브 픽셀에 대하여 다수 개의 트랜지스터가 비발광 구역에 위치하고, 저장 커패시터가 투명 커패시터이고, 또한 저장 커패시터의 베이스에서의 정투영이 발광 구역과 중첩된 구역이 존재하며, 저장 커패시터의 제1 전극과 다수 개의 트랜지스터의 능동층이 동일층으로 설정되고, 저장 커패시터의 제2 전극이, 제1 전극의 베이스에 근접된 일측에 위치한다.
드라이브 트랜지스터의 제1 전극과 제2 전극이 직접 접촉하고, 감지 트랜지스터의 제1 전극과 제2 전극이 직접 접촉한다.
여기에서, 디스플레이 기판은 전술한 실시예가 제공하는 디스플레이 기판이고, 이의 구현 원리와 구현 효과가 유사하며, 여기에서 상세한 설명을 생략하도록 한다.
일 예시적 실시 방식에서, 디스플레이 기판에는 또한 격자선, 데이터선, 전원선 및 감지선이 포함되며, 격자선에 제1 격자선과 제2 격자선이 포함되고, 단계(S2)에는 구체적으로,
베이스에서 차광층과 제2 전극을 형성하며; 차광층과 제2 전극에서 다수 개의 트랜지스터의 능동층과 제1 전극을 형성하며; 다수 개의 트랜지스터의 능동층과 제1 전극에서 다수 개의 트랜지스터의 게이트 전극, 제1 격자선과 제2 격자선을 형성하며; 트랜지스터의 게이트 전극, 제1 격자선과 제2 격자선에서 데이터선, 전원선, 감지선 및 다수 개의 트랜지스터의 소스-드레인 전극을 형성하며; 데이터선, 전원선, 감지선 및 다수 개의 트랜지스터의 소스-드레인 전극에서 순차적으로 광필터와 발광 소자를 형성하는 것이 포함된다.
일 예시적 실시 방식에서, 베이스에서 차광층과 제2 전극을 형성하는 것에는, 베이스에서 순차적으로 차광층과 제2 전극을 형성하고, 또는 베이스에서 순차적으로 제2 전극과 차광층을 형성하고, 또는 베이스에서 동시에 제2 전극과 차광층을 형성하는 것이 포함된다.
일 예시적 실시 방식에서, 베이스에서 순차적으로 차광층과 제2 전극을 형성하는 것에는, 베이스에서 제1 마스크를 사용하여 차광층을 형성하고, 차광층에서 제2 마스크를 사용하여 제2 전극을 형성하는 것이 포함된다.
일 예시적 실시 방식에서, 베이스에서 순차적으로 제2 전극과 차광층을 형성하는 것에는, 베이스에서 제2 마스크를 사용하여 패터닝 공정을 통하여 제2 전극을 형성하고, 제2 전극에서 제1 마스크를 사용하여 차광층을 형성하는 것이 포함된다.
일 예시적 실시 방식에서, 베이스에서 동시에 제2 전극과 차광층을 형성하는 것에는, 베이스에서 순차적으로 차광 박막과 투명 전도 박막을 증착하고, 하프톤 마스크를 사용하여 동시에 제2 전극과 차광층을 형성하는 것이 포함된다.
여기에서, 패터닝 공정에는 포토레지스트 코팅, 프린팅, 현상, 각식 및 포토레지스트 박리 등의 공정이 포함된다.
아래에서는 차광층이, 제2 전극의 베이스에 근접된 일측에 설정되는 것을 예로 들고, 도8A 내지 도8H를 결합시켜 진일보로 차광층과 제2 전극의 제작 과정을 설명하며, 해당 과정에는 다음과 같은 단계가 포함된다.
단계 110, 베이스에서 차광 박막(110)을 증착하고, 차광 박막(110)에서 감광액(110)을 도포하고, 제1 마스크(M1)를 통하여 감광액에 대하여 프린팅하며, 도8A에 도시된 바와 같다.
단계120, 감광액(101)에 대하여 현상하며, 도8B에 도시된 바와 같다.
단계130, 감광액(101)을 도포하지 않는 차광 박막을 식각하며, 도 8C에 도시된 바와 같다.
단계140, 감광액(101)을 박리하고, 차광층(11)을 형성하며, 도 8D 에 도시된 바와 같다.
단계 150, 차광층(11)에 투명 전도 박막(120)을 증착하고, 투명 전도 박막(120)에서 감광액(101)을 도포하고, 제2 마스크(M2)를 통하여 감광액에 대하여 프린팅하며, 도 8E 에 도시된 바와 같다.
단계160, 감광액(101)에 대하여 현상하며, 도 8F 에 도시된 바와 같다.
단계170, 감광액(101)을 도포하지 않는 투명 전도 박막을 식각하며, 도 8G에 도시된 바와 같다.
단계180, 감광액(101)을 박리하고, 제2 전극(C2)을 형성하며, 도 8H 에 도시된 바와 같다.
일 예시적 실시 방식에서, 일 실시 방식으로 차광층과 제2 전극에서 다수 개의 트랜지스터의 능동층과 제1 전극을 형성하며; 다수 개의 트랜지스터의 능동층과 제1 전극에서 다수 개의 트랜지스터의 게이트 전극, 제1 격자선 및 제2 격자선을 형성하며; 트랜지스터의 게이트 전극, 제1 격자선 및 제2 격자선에서 데이터선, 전원선, 감지선 및 다수 개의 트랜지스터의 소스-드레인 전극을 형성하는 것에는 차광층과 제2 전극에서 패터닝 공정을 통하여 제1 통과홀, 제2 통과홀 및 제5 통과홀이 포함되는 쿠션층을 형성하며; 쿠션층에서 동일 제작 과정을 사용하여 다수 개의 트랜지스터의 능동층과 제1 전극을 형성하며; 다수 개의 트랜지스터의 능동층과 제1 전극에서 다수 개의 트랜지스터의 게이트 전극, 제1 격자선 및 제2 격자선을 형성하며; 트랜지스터의 게이트 전극, 제1 격자선 및 제2 격자선에서 패터닝 공정을 통하여 제3 통과홀, 제4 통과홀 및 제6 통과홀이 포함되는 층간 절연층을 형성하며; 층간 절연층에서 데이터선, 전원선, 감지선 및 다수 개의 트랜지스터의 소스-드레인 전극을 형성한다.
일 예시적 실시 방식에서, 제1 통과홀과 제2 통과홀이 제2 전극을 노출시키고, 제5 통과홀이 감지 연결선을 노출시키고, 제3 통과홀이 제1 통과홀을 노출시키고, 제4 통과홀이 제2 통과홀을 노출시키고, 제6 통과홀이 제5 통과홀을 노출시킨다.
다른 일 예시적 실시 방식에서, 차광층과 제2 전극에서 다수 개의 트랜지스터의 능동층과 제1 전극을 형성하며; 다수 개의 트랜지스터의 능동층과 제1 전극에서 다수 개의 트랜지스터의 게이트 전극, 제1 격자선 및 제2 격자선을 형성하며; 트랜지스터의 게이트 전극, 제1 격자선 및 제2 격자선에서 데이터선, 전원선, 감지선 및 다수 개의 트랜지스터의 소스-드레인 전극을 형성하는 것에는 차광층과 제2 전극에서 제1 절연 박막을 형성하며; 제1 절연 박막에서 동일 제작 과정을 사용하여 다수 개의 트랜지스터의 능동층과 제1 전극을 형성하며; 다수 개의 트랜지스터의 능동층과 제1 전극에서 다수 개의 트랜지스터의 게이트 전극, 제1 격자선 및 제2 격자선을 형성하며; 트랜지스터의 게이트 전극, 제1 격자선 및 제2 격자선에서 제2 절연 박막을 형성하며; 패터닝 공정을 사용하여 제1 절연 박막과 제2 절연 박막에 대하여 처리를 진행하고, 제1 통과홀, 제2 통과홀 및 제5 통과홀이 포함되는 쿠션층과 제3 통과홀, 제4 통과홀 및 제6 통과홀이 포함되는 층간 절연층을 형성하는 것이 포함된다.
데이터선, 전원선, 감지선 및 다수 개의 트랜지스터의 소스-드레인 전극에서 순차적으로 광필터와 발광 소자를 형성하는 것에는, 데이터선, 전원선, 감지선 및 다수 개의 트랜지스터의 소스-드레인 전극에서 제7 통과홀이 포함되는 패시베이션층을 형성하며; 상기 제7 통과홀이 감지 트랜지스터의 제1 전극을 노출시키며; 패시베이션층에서 순차적으로 광필터와 제8 통과홀이 포함되는 플랫층을 형성하며; 상기 제8 통과홀이 제7 통과홀을 노출시키며; 플랫층에서 발광 소자를 형성하는 것이 포함된다.
상술한 실시 방식은 디스플레이 기판의 제작 공정을 간략화시킬 수 있다.
네 개의 서브 픽셀, 감지 연결선을 단층 구조로 하고 또한 차광층과 동일층으로 설정되고, 차광층이, 제2 전극의 베이스에 근접된 일측에 설정되는 것을 예로 들어, 아래에서는 도9 내지 도15를 결합시켜 진일보로 본 공개 실시예가 제공하는 디스플레이 기판의 제작 방법을 설명하며, 해당 방법에는 다음과 같은 단계가 포함된다.
단계100, 베이스(10)에서 차광층(11)과 감지 연결선(SL)을 형성하며, 도 9 에 도시된 바와 같다.
단계200, 차광층(11)과 감지 연결선(SL)에서 순차적으로 제2 전극(C2)과 쿠션층(도면에 도시되지 않음)을 형성하며, 도10에 도시된 바와 같다.
단계300, 쿠션층에서 제1 전극(C1), 온/오프 트랜지스터의 능동층(31), 드라이브 트랜지스터(T2)의 능동층(21) 및 감지 트랜지스터의 능동층(41)을 형성하며, 도11에 도시된 바와 같다.
단계400, 온/오프 트랜지스터의 능동층(31), 드라이브 트랜지스터(T2)의 능동층(21) 및 감지 트랜지스터의 능동층(41)에서 게이트 절연층을 형성하고, 게이트 절연층에서 온/오프 트랜지스터의 게이트 전극(32), 드라이브 트랜지스터의 게이트 전극(22) 및 감지 트랜지스터의 게이트 전극(42), 제1 격자선(G1), 제2 격자선(G2) 및 전원 연결선(VL)을 형성하고, 트랜지스터의 게이트 전극, 제1 격자선, 제2 격자선 및 전원 연결선에서 층간 절연층을 형성하며, 도12에 도시된 바와 같다.
일 예시적 실시 방식에서 층간 연열층에 제3 통과홀(V3), 제4 통과홀(V4) 및 제6 통과홀(V6)이 포함되며, 쿠션층에 제1 통과홀(V1), 제2 통과홀(V2) 및 제5 통과홀(V5)이 포함된다.
단계500, 층간 절연층에서 데이터선(Data), 전원선(VDD), 감지선(Sense), 온/오프 트랜지스터의 제1 전극(33), 온/오프 트랜지스터의 제2 전극(34), 드라이브 트랜지스터의 제1 전극(23), 드라이브 트랜지스터의 제2 전극(24), 감지 트랜지스터의 제1 전극(43) 및 감지 트랜지스터의 제2 전극(44)을 형성하며, 도13에 도시된 바와 같다.
단계600, 데이터선, 전원선, 감지선 및 다수 개의 트랜지스터의 소스-드레인 전극에서 제7 통과홀이 포함되는 패시베이션층을 형성하고, 패시베이션층에서 광필터(50)를 형성하고, 광필터에서 제8 통과홀(V8)이 포함되는 플랫층을 형성하며, 도14에 도시된 바와 같다.
단계700, 플랫층에서 양극(61)을 형성하며, 도15에 도시된 바와 같다.
단계800, 양극에서 순차적으로 픽셀 제한층, 유기 발광층 및 음극을 형성하고 또한 음극에서 순차적으로 지탱 부분과 덮개 판자를 설정한다.
같은 발명 구상을 기반으로, 본 출원의 실시예가 또한 디스플레이 장치를 제공하는 바, 디스플레이 기판이 포함된다.
일 예시적 실시 방식에서, 해당 디스플레이 장치는 핸드폰, 태블릿 PC, 텔레비전, 디스플레이, 노트북, 디지털 액자, 네비게이터 등 임의의 디스플레이 기능을 갖는 제품 또는 부품일 수 있다. 해당 디스플레이 장치의 기타 반드시 필요한 구성 부분은 본 분야의 기술자들에게 익숙한 것이고, 여기에서 상세한 설명을 생략하고 또한 본 공개에 대하여 제한하지 않는다. 해당 디스플레이 장치의 실시가 상술한 임베디드 터치스크린의 실시예를 참조할 수 있어, 중복한 내용을 생략하도록 한다.
여기에서, 디스플레이 기판은 전술한 임의의 실시예가 제공하는 디스플레이 기판일 수 있고, 이의 구현 원리와 구현 효과가 같거나 유사하며, 여기에서 상세한 설명을 생략하도록 한다.
본 공개의 실시예의 도면은 단지 본 공개의 실시예가 언급한 구조를 언급하며, 기타 구조는 통상적인 설계를 참조할 수 있다.
명확하기 위하여 본 공개의 실시예를 설명하기 위한 도면에서, 층 또는 소지형의 두께와 사이즈가 확장된다. 층, 막, 구역 또는 기판과 같은 소자가 다른 소자 “상” 또는 “하”에 위치한다고 칭할 때, 해당 소자가 “직접적으로” 다른 소자 “상” 또는 “하”에 위치할 수 있고, 또한 중간 소자가 존재할 수 있다.
본 공개에 공개된 실시 방식이 위에서 설명된 바와 같지만 상기 내용은 단지 본 공개를 이해하기 위하여 사용하는 실시 방식일 뿐, 본 공개에 대하여 제한하지 않는다. 본 공개의 속하는 기술분야에서 통상의 지식을 가진 자라면 본 공개에 개시된 보호 범위 내에서 얼마든지 다양하게 변경하여 실시할 수 있을 것이며, 이는 본 공개의 보호범위 내에 포함되어야 한다. 그러므로 본 공개의 보호 범위는 청구항의 보호 범위를 기준으로 하여야 한다.

Claims (20)

  1. 디스플레이 기판에 있어서, 베이스 및 상기 베이스 상에 설정된 다수 개의 서브 픽셀이 포함되며, 각 서브 픽셀에 발광 구역과 비발광 구역이 포함되고, 각 서브 픽셀 중에 드라이브 회로가 설정되며; 상기 드라이브 회로에 저장 커패시터와 다수 개의 트랜지스터가 포함되며; 상기 다수 개의 트랜지스터에 온/오프 트랜지스터, 드라이브 트랜지스터와 감지 트랜지스터가 포함되며;
    각 서브 픽셀에 대하여 상기 다수 개의 트랜지스터가 상기 비발광 구역에 위치하고, 상기 저장 커패시터가 투명 커패시터이고, 또한 상기 저장 커패시터의 상기 베이스에서의 정투영과 상기 발광 구역에 중첩된 구역이 존재하며, 상기 저장 커패시터의 제1 전극이 상기 다수 개의 트랜지스터의 능동층과 동일층으로 설정되고, 또한 상기 다수 개의 트랜지스터의 소스-드레인 전극과 다른 계층으로 설정되고, 상기 저장 커패시터의 제2 전극이, 상기 제1 전극의 상기 베이스에 근접된 일측에 위치하며;
    상기 드라이브 트랜지스터의 제1 전극과 상기 제2 전극이 전기 연결되고, 상기 감지 트랜지스터의 제1 전극과 상기 제2 전극이 전기 연결되는 것을 특징으로 하는 디스플레이 기판.
  2. 제1항에 있어서, 상기 디스플레이 기판에는 또한, 상기 다수 개의 트랜지스터의 능동 계층의 상기 베이스에 근접된 일측에 설정된 쿠션층과 차광층이 포함되며, 상기 차광층과 상기 제2 전극이, 상기 쿠션층의 상기 베이스에 근접된 일측에 설정되며;
    상기 제2 전극의 상기 베이스에서의 정투영은 상기 차광층의 상기 베이스에서의 정투영을 커버하며, 상기 차광층의 상기 제2 전극에 근접된 표면과 상기 제2 전극이 완전히 접촉하는 것을 특징으로 하는 디스플레이 기판.
  3. 제2항에 있어서, 상기 차광층은 상기 제2 전극의 상기 베이스에 근접된 일측에 설정되고, 또는 상기 제2 전극은 상기 차광층의 상기 베이스에 근접된 일측에 설정되는 것을 특징으로 하는 디스플레이 기판.
  4. 제1항 내지 제3항에 있어서, 상기 디스플레이 기판에 또한 상기 다수 개의 트랜지스터의 소스-드레인 전극과 상기 다수 개의 트랜지스터의 능동층 간에 설정된 층간 절연층이 포함되며;
    쿠션층에 상기 제2 전극을 노출시키는 제1 통과홀과 제2 통과홀이 포함되고, 상기 층간 절연층에 상기 제1 통과홀을 노출시키는 제3 통과홀과 상기 제2 통과홀을 노출시키는 제4 통과홀이 포함되며;
    상기 드라이브 트랜지스터의 상기 제1 전극이 상기 제1 통과홀과 상기 제3 통과홀을 통하여 상기 제2 전극과 연결되고, 상기 감지 트랜지스터의 상기 제1 전극이 상기 제2 통과홀과 상기 제4 통과홀을 통하여 상기 제2 전극과 연결되는 것을 특징으로 하는 디스플레이 기판.
  5. 제4항에 있어서, 상기 디스플레이 기판에는 또한 상기 베이스에 설정된 다수 행의 격자선과 다수 열의 데이터선이 포함되며; 각 서브 픽셀은 격자선과 데이터선이 교차적으로 제한하고, 상기 다수 개의 서브 픽셀이 각각 상기 다수 행의 격자선 및 상기 다수 열의 데이터선과 일일이 대응되며, 상기 다수 행의 격자선에 제1 격자선과 제2 격자선이 포함되며;
    상기 제1 격자선과 상기 제2 격자선이 상기 다수 개의 트랜지스터의 게이트 전극과 동일층으로 설정되고, 상기 다수 열의 데이터선과 상기 다수 개의 트랜지스터의 소스-드레인 전극이 동일층으로 설정되는 것을 특징으로 하는 디스플레이 기판.
  6. 제5항에 있어서, 각 서브 픽셀에 대하여 상기 제1 전극이 각각 상기 온/오프 트랜지스터의 제1 전극과 상기 드라이브 트랜지스터의 게이트 전극이 연결되며;
    상기 온/오프 트랜지스터의 게이트 전극과 서브 픽셀에 대응되는 격자선 중의 제1 격자선이 연결되며; 상기 온/오프 트랜지스터의 제2 전극과 서브 픽셀에 대응되는 데이터선이 연결되고, 상기 감지 트랜지스터의 게이트 전극과 서브 픽셀에 대응되는 격자선 중의 제2 격자선이 연결되는 것을 특징으로 하는 디스플레이 기판.
  7. 제6항에 있어서, 각 서브 픽셀에 대하여 상기 비발광 구역에는, 제1 비발광 구역과 제2 비발광 구역이 포함되며, 상기 제1 비발광 구역과 상기 제2 비발광 구역이 상기 발광 구역의 양측에 위치하고, 또한 상기 다수 열의 데이터선의 연장 방향으로 설정되며;
    상기 감지 트랜지스터와 상기 제2 격자선이 모두 상기 제1 비발광 구역에 위치하고, 상기 온/오프 트랜지스터, 상기 드라이브 트랜지스터와 상기 제1 격자선이 모두 상기 제2 비발광 구역에 위치하는 것을 특징으로 하는 디스플레이 기판.
  8. 제5항에 있어서, 상기 디스플레이 기판에는 또한 상기 다수 열의 데이터선과 동일층으로 설정된 전원선과 감지선이 포함되며, 각 픽셀에는 격자선 연장 방향으로 설정된 4 개의 서브 픽셀이 포함되고, 각 픽셀이 양 열의 전원선과 일 열의 감지선에 대응되며;
    각 픽셀에 대하여, 픽셀에 대응되는 감지선이 제2 서브 픽셀과 제3 서브 픽셀 간에 위치하고, 픽셀에 대응되는 일 열의 전원선이, 제1 서브 픽셀의 상기 제2 서브 픽셀에 멀리된 일측에 위치하고, 픽셀에 대응되는 다른 일 열의 전원선이, 제4 서브 픽셀의 상기 제3 서브 픽셀에 멀리된 일측에 위치하며;
    상기 제1 서브 픽셀에 대응되는 데이터선이, 상기 제1 서브 픽셀의 상기 제2 서브 픽셀에 근접된 일측에 위치하며; 상기 제2 서브 픽셀에 대응되는 데이터선이, 상기 제2 서브 픽셀의 상기 제1 서브 픽셀에 근접된 일측에 위치하며; 상기 제3 서브 픽셀에 대응되는 데이터선이, 상기 제3 서브 픽셀의 상기 제4 서브 픽셀에 근접된 일측에 위치하고, 상기 제4 서브 픽셀 대응되는 데이터선이, 상기 제4 서브 픽셀의 상기 제3 서브 픽셀에 근접된 일측에 위치하며;
    상기 디스플레이 기판에는 또한, 상기 다수 개의 트랜지스터의 게이트 전극과 동일층으로 설정된 전원 연결선 및 차광층과 동일층으로 설정된 감지 연결선이 포함되며, 각 픽셀은 대응되는 두 개의 격자선 연장 방향으로 설정된 전원 연결선과 두 개의 격자선 연장 방향으로 설정된 감지 연결선에 대응되며; 전원 연결선이 각각 전원선에 대응되며; 상기 전원 연결선이 대응되는 전원선과 연결되며; 두 개의 감지 연결선과 감지선이 연결되며;
    상기 제2 서브 픽셀의 드라이브 트랜지스터의 제2 전극과 하나의 전원 연결선이 연결되며;
    상기 제3 서브 픽셀의 드라이브 트랜지스터의 제2 전극과 다른 하나의 전원 연결선이 연결되며;
    상기 제1 서브 픽셀의 감지 트랜지스터의 제2 전극과 하나의 감지 연결선이 연결되며;
    상기 제4 서브 픽셀의 감지 트랜지스터의 제2 전극과 다른 하나의 감지 연결선이 연결되는 것을 특징으로 하는 디스플레이 기판.
  9. 제8항에 있에서, 상기 쿠션층에 또한 상기 감지 연결선을 노출시키는 제5 통과홀이 설정되고, 상기 층간 절연층에 또한 상기 제5 통과홀을 노출시키는 제6 통과홀이 설정되며;
    상기 감지 트랜지스터의 제2 전극이 상기 제5 통과홀과 상기 제6 통과홀을 통하여 상기 감지 연결선과 연결되는 것을 특징으로 하는 디스플레이 기판.
  10. 제9항에 있어서, 상기 디스플레이 기판에는 또한 상기 다수 개의 트랜지스터의 게이트 전극과 상기 다수 개의 트랜지스터의 능동층 간에 설정된 게이트 절연층이 포함되며;
    상기 게이트 절연층이 상기 베이스에서의 정투영과 상기 다수 개의 트랜지스터의 게이트 전극이 상기 베이스에서의 정투영이 중첩되는 것을 특징으로 하는 디스플레이 기판.
  11. 제2항에 있에서, 상기 제1 전극의 제작 재료에 투명 금속 산화물이 포함되고, 상기 제2 전극의 제작 재료에 투명 전도 재료가 포함되는 것을 특징으로 하는 디스플레이 기판.
  12. 제10항에 있어서, 각 서브 픽셀에 또한 발광 소자, 및 서브 픽셀의 색채와 같은 광필터가 설정되며; 상기 발광 소자에는, 순차적으로 설정된 양극, 유기 발광층과 음극이 포함되며, 상기 양극과 상기 감지 트랜지스터의 상기 제1 전극이 연결되고, 상기 양극이 투사 전극이고, 상기 음극이 반사 전극이며;
    상기 발광 소자의 상기 베이스에서의 정투영과 상기 발광 구역에 중첩 구역이 존재하고, 상기 광필터가 상기 발광 구역에 위치하고 또한 상기 발광 소자의 상기 베이스에 근접된 일측에 설정되고, 상기 양극의 상기 베이스에서의 정투영이, 상기 광필터의 상기 베이스에서의 정투영을 커버하는 것을 특징으로 하는 디스플레이 기판.
  13. 제12항에 있어서, 상기 디스플레이 기판에는 또한 상기 다수 개의 트랜지스터의 소스-드레인 전극의 상기 베이스에 멀리된 일측에 설정되는 패시베이션층과 플랫층이 포함되며;
    상기 패시베이션층이, 상기 광필터의 상기 베이스에 근접된 일측에 설정되고, 상기 플랫층이 상기 발광 소자와 상기 광필터 간에 설정되며; 상기 패시베이션층에 상기 감지 트랜지스터를 노출시키는 상기 제1 전극의 제7 통과홀이 설정되고, 상기 플랫층에 상기 제7 통과홀을 노출시키는 제8 통과홀이 설정되며;
    상기 양극이 상기 제7 통과홀과 상기 제8 통과홀을 통하여 상기 감지 트랜지스터의 상기 제1 전극과 연결되며;
    상기 제8 통과홀의 상기 베이스에서의 정투영과 상기 제4 통과홀의 상기 베이스에서의 정투영이 완전하게 중첩되지 않는 것을 특징으로 하는 디스플레이 기판.
  14. 디스플레이 장치에 있어서, 제1항 내지 제13항 중 어느 한 항의 상기 디스플레이 기판이 포함되는 것을 특징으로 하는 디스플레이 장치.
  15. 디스플레이 기판의 제작 방법에 있어서, 제1항 내지 제13항 중 어느 한 항의 상기 디스플레이 기판을 제작하기 위한 것이며, 상기 방법에는,
    베이스를 제공하며;
    상기 베이스에서 다수 개의 서브 픽셀을 형성하는 바, 각 서브 픽셀에 발광 구역과 비발광 구역이 포함되고, 각 서브 픽셀 중에 드라이브 회로가 설정되며; 상기 드라이브 회로에 저장 커패시터와 다수 개의 트랜지스터가 포함되며; 상기 다수 개의 트랜지스터에 온/오프 트랜지스터, 드라이브 트랜지스터와 감지 트랜지스터가 포함되며;
    각 서브 픽셀에 대하여 상기 다수 개의 트랜지스터가 상기 비발광 구역에 위치하고, 상기 저장 커패시터가 투명 커패시터이고, 또한 상기 저장 커패시터의 상기 베이스에서의 정투영과 상기 발광 구역에 중첩된 구역이 존재하며, 상기 저장 커패시터의 제1 전극이 상기 다수 개의 트랜지스터의 능동층과 동일층으로 설정되고, 또한 상기 다수 개의 트랜지스터의 소스-드레인 전극과 다른 계층으로 설정되며, 상기 저장 커패시터의 제2 전극이, 상기 제1 전극의 상기 베이스에 근접된 일측에 위치하며;
    상기 드라이브 트랜지스터의 제1 전극과 상기 제2 전극이 전기 연결되고, 상기 감지 트랜지스터의 제1 전극과 상기 제2 전극이 전기 연결되는 것이 포함되는 것을 특징으로 하는 디스플레이 기판의 제작 방법.
  16. 제15항에 있어서, 상기 디스플레이 기판에는 또한 격자선, 데이터선, 전원선, 감지선이 포함되며, 상기 격자선에 제1 격자선과 제2 격자선이 포함되고, 상기 베이스에서 다수 개의 서브 픽셀을 형성하는 단계에는,
    상기 베이스에서 차광층과 상기 제2 전극을 형성하며;
    상기 차광층과 상기 제2 전극에서 상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극을 형성하며;
    상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극에서 상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선과 상기 제2 격자선을 형성하며;
    상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선 및 상기 제2 격자선에서 상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극을 형성하며;
    상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극에서 순차적으로 광필터와 발광 소자를 형성하는 것이 포함되는 것을 특징으로 하는 디스플레이 기판의 제작 방법.
  17. 제16항에 있어서, 상기 베이스에서 차광층과 상기 제2 전극을 형성하는 단계에는,
    상기 베이스에서 순차적으로 상기 차광층과 상기 제2 전극을 형성하고, 또는 상기 베이스에서 순차적으로 상기 제2 전극과 상기 차광층을 형성하고, 또는 상기 베이스에서 동시에 상기 제2 전극과 상기 차광층을 형성하는 것이 포함되는 것을 특징으로 하는 디스플레이 기판의 제작 방법.
  18. 제17항에 있어서, 상기 베이스에서 동시에 상기 제2 전극과 상기 차광층을 형성하는 단계에는,
    상기 베이스에서 순차적으로 차광 박막과 투명 전도 박막을 증착하며;
    하프톤 마스크를 사용하여 동시에 상기 제2 전극과 상기 차광층을 형성하는 것이 포함되는 것을 특징으로 하는 디스플레이 기판의 제작 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 차광층과 상기 제2 전극에서 상기 다수 개의 트랜지스터의 능동층과 제1 전극을 형성하며; 상기 다수 개의 트랜지스터의 능동층과 제1 전극에서 상기 다수 개의 트랜지스터의 게이트 전극, 제1 격자선과 제2 격자선을 형성하며; 상기 다수 개의 트랜지스터의 게이트 전극, 제1 격자선과 제2 격자선에서 데이터선, 전원선, 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극을 형성하는 단계에는,
    상기 차광층과 상기 제2 전극에서 제1 통과홀, 제2 통과홀과 제5 통과홀이 포함되는 쿠션층을 형성하며; 상기 제1 통과홀과 상기 제2 통과홀이 상기 제2 전극을 노출시키고, 상기 제5 통과홀이 감지 연결선을 노출시키며;
    상기 쿠션층에서 동일 제작 과정을 사용하여 상기 다수 개의 트랜지스터의 상기 능동층과 상기 제1 전극을 형성하며;
    상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극에서 상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선과 상기 제2 격자선을 형성하며;
    상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선 및 상기 제2 격자선에서 제3 통과홀, 제4 통과홀과 제6 통과홀이 포함되는 층간 절연층을 형성하며; 상기 제3 통과홀이 상기 제1 통과홀을 노출시키고, 상기 제4 통과홀이 상기 제2 통과홀을 노출시키고, 상기 제6 통과홀이 상기 제5 통과홀을 노출시키며;
    상기 층간 절연층에서 상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극을 형성하며; 또는,
    상기 차광층과 상기 제2 전극에서 제1 절연 박막을 형성하며;
    제1 절연 박막에서 동일 제작 과정을 사용하여 상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극을 형성하며;
    상기 다수 개의 트랜지스터의 능동층과 상기 제1 전극에서 상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선과 상기 제2 격자선을 형성하며;
    상기 다수 개의 트랜지스터의 게이트 전극, 상기 제1 격자선 및 상기 제2 격자선에서 제2 절연 박막을 형성하며;
    패터닝 공정을 사용하여 상기 제1 절연 박막과 상기 제2 절연 박막에 대하여 처리를 진행하고, 제1 통과홀, 제2 통과홀 및 제5 통과홀이 포함되는 쿠션층과 제3 통과홀, 제4 통과홀 및 제6 통과홀이 포함되는 층간 절연층을 형성하는 것이 포함되는 것을 특징으로 하는 디스플레이 기판의 제작 방법.
  20. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극에서 순차적으로 광필터와 발광 소자를 형성하는 단계에는,
    상기 데이터선, 상기 전원선, 상기 감지선 및 상기 다수 개의 트랜지스터의 소스-드레인 전극에서 제7 통과홀이 포함되는 패시베이션층을 형성하며; 상기 제7 통과홀이 상기 감지 트랜지스터의 상기 제1 전극을 노출시키며;
    상기 패시베이션층에서 순차적으로 상기 광필터과 제8 통과홀이 포함되는 플랫층을 형성하며; 상기 제8 통과홀이 상기 제7 통과홀을 노출시키며;
    상기 플랫층에서 발광 소자를 형성하는 것이 포함되는 것을 특징으로 하는 디스플레이 기판의 제작 방법.
KR1020217035675A 2019-10-29 2020-10-28 디스플레이 기판 및 이의 제작 방법, 디스플레이 장치 KR20220088634A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201911038401.5 2019-10-29
CN201911038401.5A CN112750859B (zh) 2019-10-29 2019-10-29 一种显示基板及其制作方法、显示装置
PCT/CN2020/124452 WO2021083226A1 (zh) 2019-10-29 2020-10-28 一种显示基板及其制作方法、显示装置

Publications (1)

Publication Number Publication Date
KR20220088634A true KR20220088634A (ko) 2022-06-28

Family

ID=75641855

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217035675A KR20220088634A (ko) 2019-10-29 2020-10-28 디스플레이 기판 및 이의 제작 방법, 디스플레이 장치

Country Status (6)

Country Link
US (1) US20220102460A1 (ko)
EP (1) EP4053905A4 (ko)
JP (1) JP2023501023A (ko)
KR (1) KR20220088634A (ko)
CN (1) CN112750859B (ko)
WO (1) WO2021083226A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112750861A (zh) * 2019-10-29 2021-05-04 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
CN113594220A (zh) * 2021-07-30 2021-11-02 京东方科技集团股份有限公司 显示基板及其测试方法、制备方法、显示装置
CN114203631A (zh) * 2021-12-10 2022-03-18 Tcl华星光电技术有限公司 显示面板的制造方法以及显示面板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08184852A (ja) * 1994-12-27 1996-07-16 Sharp Corp アクティブマトリクス型表示装置
CN103904086B (zh) * 2012-12-24 2017-10-27 上海天马微电子有限公司 一种薄膜晶体管阵列基板
KR102139355B1 (ko) * 2013-12-31 2020-07-29 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR101849590B1 (ko) * 2016-10-31 2018-05-31 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102546985B1 (ko) * 2016-11-21 2023-06-27 엘지디스플레이 주식회사 대면적 초고해상도 평판 표시장치
KR20180061802A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102431929B1 (ko) * 2017-10-31 2022-08-12 엘지디스플레이 주식회사 표시장치 및 그 제조방법
KR20190128801A (ko) * 2018-05-09 2019-11-19 엘지디스플레이 주식회사 전계발광표시장치
KR102571354B1 (ko) * 2018-05-16 2023-08-28 엘지디스플레이 주식회사 전계발광 표시장치
CN109273498B (zh) * 2018-09-25 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板、显示装置
KR102542808B1 (ko) * 2018-10-15 2023-06-12 엘지디스플레이 주식회사 표시장치
CN110112183A (zh) * 2019-04-12 2019-08-09 深圳市华星光电半导体显示技术有限公司 双面显示面板及其制备方法
CN110071069B (zh) * 2019-04-19 2021-11-23 深圳市华星光电半导体显示技术有限公司 显示背板及其制作方法

Also Published As

Publication number Publication date
EP4053905A1 (en) 2022-09-07
EP4053905A4 (en) 2022-12-21
US20220102460A1 (en) 2022-03-31
JP2023501023A (ja) 2023-01-18
WO2021083226A9 (zh) 2022-05-19
CN112750859B (zh) 2022-07-29
WO2021083226A1 (zh) 2021-05-06
CN112750859A (zh) 2021-05-04

Similar Documents

Publication Publication Date Title
CN107565041B (zh) 有机发光显示装置及其制造方法
CN109103231B (zh) 显示基板及其制造方法、显示装置
TWI671898B (zh) 有機發光二極體顯示器
EP4053904B1 (en) Display substrate and manufacturing method therefor, and display device
CN112071882A (zh) 显示基板及其制备方法、显示装置
EP3139410B1 (en) Amoled array substrate, manufacturing method thereof, and display device
US20140252317A1 (en) Reducing sheet resistance for common electrode in top emission organic light emitting diode display
KR20220088634A (ko) 디스플레이 기판 및 이의 제작 방법, 디스플레이 장치
CN109786434B (zh) 阵列基板、其制备方法、显示面板、装置和像素驱动电路
WO2021093681A1 (zh) 显示背板及其制作方法和显示装置
CN106997893B (zh) 有机发光显示装置及其制造方法
US11340745B2 (en) Touch structure and method for manufacturing the same, touch substrate and touch display device
CN113196494B (zh) 显示基板及其制备方法、显示装置
JP2022539621A (ja) ディスプレイパネル及びその製造方法、表示装置
CN111816686B (zh) 一种显示基板及其制作方法、显示面板
JP7186725B2 (ja) 画素回路、表示パネル及び表示装置
US20210141476A1 (en) Touch display panel, method of manufacturing the same, method of driving the same, and touch display device
JP2024503952A (ja) 表示基板及び表示装置
KR20180003965A (ko) 유기발광 표시장치 및 그 제조방법
WO2021035401A1 (zh) 发光二极管显示面板及其制作方法、显示装置
CN218158982U (zh) 触控结构、触控显示面板以及显示装置
CN210429813U (zh) 显示背板和显示装置
CN110047879B (zh) 一种显示面板以及电子装置
CN115529844A (zh) 显示基板及其制备方法、显示装置
KR20230049190A (ko) 디스플레이 장치