KR20220085929A - 표시 패널 - Google Patents

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KR20220085929A
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insulating layer
sensor
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백종인
이성준
구자승
이왕조
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삼성디스플레이 주식회사
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Abstract

표시 패널은, 발광 영역 및 센서 영역을 포함하는 베이스층; 베이스층 상에 제공되는 화소 회로; 화소 회로와 동일한 층에 제공되며, 센서 영역에 중첩하는 수광 소자를 각각 포함하는 조도 센서들; 화소 회로 상에 제공되고, 발광 영역에 중첩하는 발광층을 각각 포함하는 발광 소자들; 발광 소자들 상에 제공되며, 발광층과 비중첩하는 블랙 매트릭스; 및 발광 소자들 및 블랙 매트릭스 상에 제공되는 컬러 필터를 포함한다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 조도 센서를 포함하는 표시 패널에 관한 것이다.
웨어러블 장치, 스마트 폰, 동영상 재생 장치 등 휴대 기기(이하, 전자 장치)에는 영상을 표시하는 표시 장치가 포함된다. 최근에는, 영상의 시인성 개선 및 전력 소모량 감소를 위해 주변의 주도를 감지하고, 감지된 조도에 따라 영상의 휘도를 자동으로 제어하는 기술이 이용되고 있다. 예를 들면, 조도를 감지하는 조도 센서는 전자 장치의 단말기 외부에 노출되거나, 표시 장치의 외부에 실장될 수 있다.
한편, 표시 패널, 표시 장치, 및 전자 장치의 박형화를 위한 표시 장치의 적층 구조에 대한 연구 또한 진행 중이다.
본 발명의 일 목적은 화소 회로와 동일층에 배치되는 조도 센서를 포함하는 표시 패널을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 패널은, 발광 영역 및 센서 영역을 포함하는 베이스층; 상기 베이스층 상에 제공되는 화소 회로; 상기 화소 회로와 동일한 층에 제공되며, 상기 센서 영역에 중첩하는 수광 소자를 각각 포함하는 조도 센서들; 상기 화소 회로 상에 제공되고, 상기 발광 영역에 중첩하는 발광층을 각각 포함하는 발광 소자들; 상기 발광 소자들 상에 제공되며, 상기 발광층과 비중첩하는 블랙 매트릭스; 및 상기 발광 소자들 및 상기 블랙 매트릭스 상에 제공되는 컬러 필터를 포함할 수 있다.
일 실시예에 의하면, 상기 조도 센서들 각각은, 상기 수광 소자에 연결되는 센서 트랜지스터; 및 상기 수광 소자에 연결되며, 상기 수광 소자의 감지 값을 저장하는 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 센서 트랜지스터는, 상기 베이스층 상에 제공되는 제1 액티브 패턴; 상기 제1 액티브 패턴을 커버하는 게이트 절연층 상에 제공되며, 상기 제1 액티브 패턴에 중첩하는 제1 게이트 전극; 및 상기 제1 게이트 전극을 커버하는 층간 절연층 및 제1 절연층 상에 제공되며, 상기 제1 절연층, 상기 층간 절연층, 및 상기 게이트 절연층을 관통하는 컨택홀을 통해 상기 제1 액티브 패턴에 접촉하는 제1 소스 전극 및 제1 드레인 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 화소 회로는, 상기 발광 소자들 각각에 연결되는 화소 트랜지스터를 더 포함할 수 있다. 상기 화소 트랜지스터는, 상기 제1 액티브 패턴과 동일한 층 상에 제공되는 제2 액티브 패턴; 상기 제1 게이트 전극과 동일한 층 상에 제공되는 제2 게이트 전극; 및 상기 제1 소스 전극과 동일한 층 상에 제공되며, 상기 제1 절연층, 상기 층간 절연층, 및 상기 게이트 절연층을 관통하는 컨택홀을 통해 상기 제2 액티브 패턴에 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은, 상기 화소 회로 상의 제2 절연층 상에 제공되며, 상기 발광층을 사이에 두고 제공되는 제1 전극 및 제2 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 패널은, 상기 제2 절연층 상에 제공되어 상기 제1 전극의 상면을 노출하며, 상기 발광 영역을 구획하는 뱅크층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 뱅크층은 상기 블랙 매트릭스에 중첩하며, 상기 발광 영역과 상기 센서 영역 사이에 제공될 수 있다.
일 실시예에 의하면, 상기 조도 센서들 중 제1 조도 센서의 상기 수광 소자에 중첩하는 컬러 필터는 상기 발광 소자들 중 제1 조도 센서와 제1 방향에 대하여 일 측에 인접한 제1 발광 소자에 중첩하는 컬러 필터와 상이할 수 있다.
일 실시예에 의하면, 상기 조도 센서들 중 제2 조도 센서의 상기 수광 소자에 중첩하는 컬러 필터는 상기 발광 소자들 중 상기 제2 조도 센서와 제1 방향에 대하여 일 측에 인접한 제2 발광 소자에 중첩하는 컬러 필터와 동일할 수 있다.
일 실시예에 의하면, 상기 표시 패널은, 상기 조도 센서들 중 제3 조도 센서의 상기 수광 소자에 중첩하며, 상기 블랙 매트릭스의 일부를 커버하는 투명 절연층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 블랙 매트릭스 및 상기 뱅크층은 상기 조도 센서들 중 제4 조도 센서의 상기 수광 소자에 중첩할 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자에 대응하는 상기 발광 영역의 면적은, 상기 제1 발광 소자와 동일한 광색으로 발광하며 상기 조도 센서들에 인접하지 않는 발광 소자에 대응하는 상기 발광 영역의 면적보다 작을 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자에 연결되는 상기 화소 회로와 상기 제1 조도 센서는 동일한 주사선에 연결될 수 있다.
일 실시예에 의하면, 상기 제2 전극은 상기 센서 영역에 중첩하도록 연장될 수 있다.
일 실시예에 의하면, 상기 제2 전극은 상기 센서 영역에 중첩하는 개구를 포함할 수 있다.
일 실시예에 의하면, 상기 수광 소자는, 상기 층간 절연층 상에 제공되는 도전층; 상기 도전층 상에 제공되는 반도체층; 및 상기 반도체층 상에 제공되며, 상기 센서 영역에 중첩하는 투명 도전층을 포함할 수 있다.
일 실시예에 의하면, 상기 조도 센서는, 상기 제1 절연층 상에 제공되고, 상기 제1 절연층을 관통하여 상기 투명 도전층에 연결되는 바이어스 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 커패시터는, 상기 제1 게이트 전극과 동일한 층 상에 제공되며, 상기 제1 액티브 패턴에 중첩하는 커패시터 전극 패턴을 포함할 수 있다.
일 실시예에 의하면, 상기 바이어스 전극은 상기 층간 절연층 및 상기 제1 절연층을 관통하여 상기 커패시터 전극 패턴에 연결될 수 있다.
일 실시예에 의하면, 상기 표시 패널은, 상기 발광 소자와 상기 블랙 매트릭스 사이에 제공되는 터치 센서층을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 패널은 방지층으로서 기능하는 블랙 매트릭스 및 컬러 필터들을 포함하므로, 별도의 편광층이 제거될 수 있다. 이에 따라, 휘도 저하가 방지됨과 동시에 표시 패널의 두께가 최소화될 수 있다.
또한, 조도 센서가 화소들 사이에서 화소 회로와 동일한 층에 형성되므로, 표시 장치의 두께가 더욱 감소될 수 있으며, 외광의 조도 센서로의 입사량이 증가되어 조도 감지 신뢰도가 향상될 수 있다. 나아가, 조도 센서가 화소 회로 공정 시에 동시에 형성되므로 공정 시간 및 제조 비용이 저감될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 표시 패널의 일 예를 개념적으로 나타내는 도면이다.
도 3은 도 2의 표시 패널에 포함되는 화소 및 조도 센서의 일 예를 나타내는 회로도이다.
도 4는 도 2의 표시 패널의 일 영역의 일 예를 나타내는 단면도이다.
도 5는 도 3의 조도 센서의 다른 일 예를 나타내는 회로도이다.
도 6은 도 2의 표시 패널의 일 영역의 다른 일 예를 나타내는 단면도이다.
도 7은 도 2의 표시 패널의 일 영역의 또 다른 일 예를 나타내는 단면도이다.
도 8은 도 2의 표시 패널의 일 영역의 또 다른 일 예를 나타내는 단면도이다.
도 9는 도 2의 표시 패널의 일 영역의 또 다른 일 예를 나타내는 단면도이다.
도 10은 도 9의 표시 패널에 포함되는 발광 소자의 제2 전극의 일 예를 나타내는 평면도이다.
도 11은 도 1의 표시 장치에 포함되는 표시 패널의 다른 일 예를 개념적으로 나타내는 도면이다.
도 12는 도 1의 표시 장치에 포함되는 표시 패널의 또 다른 일 예를 개념적으로 나타내는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 어떤 부분이 다른 부분과 "연결된다"고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
편의상, 도 1에서는 표시 패널(100)과 구동 회로(200)를 분리하여 도시하였으나, 본 발명은 이에 한정되지 않는다. 보다 구체적으로, 구동 회로(200)의 전부 또는 일부는 표시 패널(100) 상에 일체로 구현될 수 있다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 구동 회로(200)를 포함할 수 있다.
표시 장치(1000)는 복수의 자발광 소자들을 포함하는 자발광 표시 장치로 구현될 수 있다. 예를 들어, 표시 장치(1000)는 유기 발광 소자들을 포함하는 유기 발광 표시 장치, 무기 발광 소자들을 포함하는 표시 장치, 또는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자들을 포함하는 표시 장치일 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)는 액정 표시 장치, 플라즈마 표시 장치, 퀀텀닷 표시 장치 등으로 구현될 수도 있다.
표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
표시 패널(100)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 복수의 화소(PX)들 및 조도 센서(LS)들을 포함할 수 있다. 실시예들에 따라, 화소(PX)들 각각은 적어도 하나의 발광 소자를 포함하며, 발광 소자에 의해 발광되는 부분은 발광 영역으로 정의될 수 있다.
일 실시예에서, 표시 영역(AA)은 센서 영역을 포함할 수 있다. 센서 영역은 조도 센서(LS)의 수광 소자가 위치하는 부분에 대응할 수 있다. 센서 영역으로 공급되는 외광의 감지를 통해 조도가 감지될 수 있다. 조도 센서(LS)와 화소(PX) 사이의 배치 관계, 적층 구조 등에 대해서는 도 2 이하를 참조하여 자세히 설명하기로 한다.
일 실시예에서, 조도 센서(LS)는 화소(PX)의 화소 회로와 동일한 층에 배치될 수 있다.
비표시 영역(NA)은 표시 영역(AA)의 주변에 배치되는 영역일 수 있다. 실시예들에 따라, 비표시 영역(NA)은 표시 패널(100) 상에서 표시 영역(AA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다.
일 실시예에서, 비표시 영역(NA)은 배선 영역, 패드 영역 및 각종 더미 영역 등을 포함할 수 있다.
구동 회로(200)는 표시 패널(100)을 구동시킬 수 있다. 예를 들어, 구동 회로(200)는 표시 패널(100)로 영상 데이터에 대응하는 데이터 신호를 출력하거나, 조도 센서(LS)의 구동을 위한 구동 신호를 출력하고 조도 센서(LS)로부터 감지 신호를 수신할 수 있다. 구동 회로(200)는 감지 신호를 이용하여 외부 조도를 감지할 수 있다.
일 실시예에서, 구동 회로(200)는 패널 구동부(210) 및 조도 센서 구동부(220)를 포함할 수 있다. 편의상, 도 1에서는 패널 구동부(210)와 조도 센서 구동부(220)를 분리하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 조도 센서 구동부(220)의 적어도 일부는 패널 구동부(210)와 함께 집적되거나, 패널 구동부(210)와 연동하여 동작할 수 있다.
패널 구동부(210)는 표시 영역(AA)의 화소(PX)들을 순차적으로 주사(scan)하면서 화소(PX)들로 영상 데이터에 대응하는 데이터 신호를 공급할 수 있다. 이에 따라, 표시 패널(100)은 영상 데이터에 대응하는 영상을 표시할 수 있다.
일 실시예에서, 패널 구동부(210)는 화소(PX)들과 조도 센서(LS)들로 주사 신호를 공급할 수 있다. 이러한 주사 신호는 화소(PX)들의 데이터 기입 및 조도 센서(LS)의 감지 신호 출력을 위해 제공될 수 있다.
감지 신호는 조도 센서 구동부(220)에 공급될 수 있다. 조도 센서 구동부(220)는 감지 신호를 분석하여 주변 조도의 값을 산출할 수 있다.
도 2는 도 1의 표시 장치에 포함되는 표시 패널의 일 예를 개념적으로 나타내는 도면이다.
도 1 및 도 2를 참조하면, 표시 패널(100)은 복수의 화소들(PX1, PX2, PX3) 및 복수의 조도 센서들(LS1, LS2, LS3, LS4, LS5)을 포함할 수 있다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)는 각각 제1 색광, 제2 색광, 및 제3 색광을 방출할 수 있다. 일 실시예에서, 제1 색광, 제2 색광, 및 제3 색광은 각각 서로 다른 색광이며, 적색, 녹색, 및 청색 중 하나일 수 있다. 예를 들어, 제1 주사선에 의해 제어되는 제1 화소행(및 홀수 화소행들)에서는 적색 화소, 녹색 화소, 청색 화소, 및 녹색 화소의 순서로 제1 방향(DR1)으로 화소들(PX1, PX2, PX3)이 배열될 수 있다. 제2 주사선에 의해 제어되는 제2 화소행(및 짝수 화소행들)에서는 청색 화소, 녹색 화소, 적색 화소, 및 녹색 화소의 순서로 제1 방향(DR1)으로 화소들(PX1, PX2, PX3)이 배열될 수 있다.
제1 화소행의 화소 배열과 제2 화소행의 화소 배열을 제2 방향(DR2)에 대하여 교번하여 반복될 수 있다(예를 들어, 펜타일 화소 구조). 다만, 이는 예시적인 것으로서, 화소들의 배열이 이에 한정되는 것은 아니다.
한편, 도 2에는 조도 센서들(LS1, LS2, LS3, LS4, LS5)이 배치되는 부분을 제외하고, 제1 내지 제3 화소들(PX1, PX2, PX3)의 면적이 동일한 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 청색광을 발광하는 화소는 다른 화소보다 큰 면적을 가질 수 있다. 본원발명에서, 화소의 크기(면적)는 해당 화소의 발광 영역의 면적으로 이해될 수 있다.
일 실시예에서, 평면 상에서 조도 센서들(LS1, LS2, LS3, LS4, LS5) 각각은 소정의 화소들 사이에 배치될 수 있다. 예를 들어, 조도 센서들(LS1, LS2, LS3, LS4, LS5) 각각은 기 설정된 제2 화소(PX2)들 각각의 일 측에 배치될 수 있다. 여기서, 영상 품질 저하를 최소화하기 위해, 조도 센서의 개수는 화소의 개수보다 적을 수 있다. 다만, 이는 예시적인 것으로서, 조도 센서들(LS1, LS2, LS3, LS4, LS5)의 위치, 및 개수 등이 도 2에 도시된 구조로 한정되는 것은 아니다.
제1 내지 제5 조도 센서들(LS1, LS2, LS3, LS4, LS5)은 서로 다른 색의 광들에 대한 광량을 검출할 수 있다. 일 실시예에서, 제1 내지 제3 조도 센서들(LS1, LS2, LS3) 각각은 적색광, 녹색광, 및 청색광 중 하나의 광량을 검출할 수 있다. 조도 센서 구동부(220)는 제1 내지 제3 조도 센서들(LS1, LS2, LS3)로부터 공급된 감지 값들을 조합하여 조도를 산출할 수 있다.
제4 조도 센서(LS4)는 백색 광의 광량을 검출할 수 있다. 제5 조도 센서(LS5)는 외광이 입사되지 않는 경우(예를 들어, 블랙 광)의 광량을 검출할 수 있다. 제4 조도 센서(LS4) 및 제5 조도 센서(LS5)는 조도 센서들 자체의 오차 값 등(예를 들어, 열전류(thermal current), 암전류(dark current) 등)으로 인한 검출 오류 값을 보정하기 위해 포함될 수 있다. 즉, 제4 조도 센서(LS4) 및 제5 조도 센서(LS5)는 제1 내지 제3 조도 센서들(LS1, LS2, LS3)로부터 공급된 감지 값들의 기준이 되는 기준 값들을 공급할 수 있다.
조도 센서 구동부(220)는 제4 조도 센서(LS4) 및 제5 조도 센서(LS5)로부터 공급되는 감지 값들을 제1 내지 제3 조도 센서들(LS1, LS2, LS3)로부터 공급된 감지 값들에 적용하여 좀 더 정확한 조도 값을 산출할 수 있다.
다만, 이는 예시적인 것으로서, 제4 조도 센서(LS4) 및 제5 조도 센서(LS5) 중 적어도 하나는 생략될 수도 있다.
일 실시예에서, 조도 센서들(LS1, LS2, LS3, LS4, LS5) 각각은 화소가 차지해야 할 발광 영역의 일부를 차지하며 형성될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제1 조도 센서(LS1)에 인접한 제2 화소(PX2)의 발광 영역(EA1, 또는, 제1 발광 영역)의 면적은, 조도 센서들이 인접하지 않는 다른 제2 화소(PX2)의 발광 영역(EA2, 또는 제2 발광 영역)의 면적보다 작을 수 있다. 제1 조도 센서(LS1)의 수광 소자에 중첩하는 센서 영역(SA)의 면적은 제2 발광 영역(EA2)의 면적보다 작을 수 있다.
다만, 이는 예시적인 것으로서, 발광 영역들(EA1, EA2)의 면적 및 센서 영역(SA)의 면적이 이에 한정되는 것은 아니다.
도 3은 도 2의 표시 패널에 포함되는 화소 및 조도 센서의 일 예를 나타내는 회로도이다.
도 2 및 도 3을 참조하면, 화소(PX)는 화소 회로(PXC) 및 발광 소자(LD)를 포함하고, 조도 센서(LS)는 수광 소자(PD), 센서 트랜지스터(T1), 및 커패시터(C1)를 포함할 수 있다.
예를 들어, 도 3은 제2 화소(PX2) 및 제2 화소(PX2)에 인접한 제1 조도 센서(LS1)의 회로도를 보여준다.
화소(PX)는 화소 회로(PXC) 및 이에 연결된 발광 소자(LD)를 포함할 수 있다. 화소 회로(PXC)는 제1 화소 트랜지스터(M1), 제2 화소 트랜지스터(M2), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다.
제1 화소 트랜지스터(M1) 및 제2 화소 트랜지스터(M2)는 P형 트랜지스터(예를 들어, PMOS 트랜지스터)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제 제1 화소 트랜지스터(M1) 및 제2 화소 트랜지스터(M2) 중 적어도 하나는 N형 트랜지스터(예를 들어, NMOS)로 구현될 수도 있다. 또한, 화소 회로(PXC)는 제1 화소 트랜지스터(M1) 및 제2 화소 트랜지스터(M2) 이외에 다른 트랜지스터들을 더 포함할 수도 있다. 예를 들어, 화소 회로(PXC)는 공지된 7T1C 구조 등 다양한 회로 구성을 포함할 수 있다.
제1 화소 트랜지스터(M1)(또는, 구동 트랜지스터)는 제1 전원(VDD)의 전압이 인가되는 제1 전원선과 발광 소자(LD)의 애노드 전극 사이에 연결될 수 있다. 제1 화소 트랜지스터(M1)는 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다.
제2 화소 트랜지스터(M2)(또는, 스위칭 트랜지스터)는 데이터선(DL)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 화소 트랜지스터(M2)는 주사선(SL)에 연결되는 게이트 전극을 포함할 수 있다.
제2 화소 트랜지스터(M2)는 주사선(SL)을 통해 제공되는 주사 신호에 응답하여 턴온되고, 데이터선(DL)을 통해 제공되는 데이터 신호를 제1 노드(N1)로 전달할 수 있다. 예를 들어, 주사 신호는 제2 화소 트랜지스터(M2)를 턴온시키는 턴-온 전압 레벨을 가지는 펄스 신호일 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1) 및 제1 전원선(즉, 제1 전원(VDD)의 전압이 인가되는 전원선) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)로 인가되는 데이터 신호를 일시적으로 저장할 수 있다. 이 경우, 제1 화소 트랜지스터(M1)는 스토리지 커패시터(Cst)에 저장된 데이터 신호에 응답하여 제1 전원선으로부터 발광 소자(LD)로 흐르는 구동 전류의 양을 조절할 수 있다.
발광 소자(LD)(또는, 발광 다이오드)는 제1 화소 트랜지스터(M1)에 연결되는 애노드 전극과, 제2 전원(VSS)의 전압이 인가되는 제2 전원선에 연결되는 캐소드 전극을 포함할 수 있다. 예를 들어, 발광 소자(LD)는 유기 발광 소자, 무기 발광 소자, 또는, 유기물과 무기물이 복합적으로 구성된 발광 소자일 수 있다. 발광 소자(LD)는 구동 전류(또는, 구동 전류의 전류량)에 대응하는 휘도로 발광할 수 있다.
일 실시예에서, 조도 센서(LS)는 수광 소자(PD), 센서 트랜지스터(T1), 및 커패시터(C1)를 포함할 수 있다.
도 2에서는 설명의 편의를 위해 하나의 센서 트랜지스터(T1)와 수광 소자(PD)를 도시하였으나, 이에 한정되는 것은 아니며, 조도 센서(LS)는 하나의 수광 소자(PD)에 둘 이상의 트랜지스터를 구비할 수 있다.
수광 소자(PD)는 제2 노드(N2)와 바이어스 전원(VBIAS)이 전달되는 제3 전원선 사이에 연결될 수 있다. 일 실시예에서, 수광 소자(PD)는 광량에 따라 전류량이 변하는 반도체층을 포함하는 포토 다이오드일 수 있다. 다만, 이는 예시적인 것으로서, 수광 소자(PD)는 포토트랜지스터(phototransistor), 광 전자 증배관 등으로 구현될 수도 있다.
바이어스 전원(VBIAS)은 수광 소자(PD)가 전류를 생성하기 위한 기준이 되는 정전압을 공급하는 전원일 수 있다.
센서 트랜지스터(T1)는 제2 노드(N2)와 리드아웃선(RL) 사이에 연결될 수 있다. 센서 트랜지스터(T1)는 주사선(SL)에 연결되는 게이트 전극을 포함할 수 있다.
센서 트랜지스터(T1)는 주사선(SL)을 통해 제공되는 주사 신호에 응답하여 턴온되고, 수광 소자(PD)에서 생성된 감지 값(전압 및/또는 전류)를 리드아웃선(RL)으로 전달할 수 있다.
일 실시예에서, 도 3에 도시된 바와 같이, 주사선(SL)은 제2 화소 트랜지스터(M2)의 게이트 전극과 센서 트랜지스터(T1)의 게이트 전극에 공통으로 접속될 수 있다. 이에 따라, 조도 센서(LS) 및 화소 회로(PXC)가 형성되는 표시 장치(1000)의 백플레인 구조가 단순화될 수 있다.
다만, 이는 예시적인 것으로서, 센서 트랜지스터(T1) 및 제2 화소 트랜지스터(M2)는 서로 다른 주사선들에 연결될 수도 있다.
커패시터(C1)는 리셋 전원(VRS)이 전달되는 제4 전원선과 제2 노드(N2) 사이에 연결될 수 있다. 커패시터(C1)는 제2 노드(N2)로 인가되는 감지 값을 일시적으로 저장할 수 있다. 리셋 전원(VRS)은 커패시터(C1)에 저장되는 전하량의 기준이 되는 정전압원일 수 있다.
도 4는 도 2의 표시 패널의 일 영역의 일 예를 나타내는 단면도이다.
도 1 내지 도 4를 참조하면, 화소(PX)는 화소 회로(PXC) 및 발광 소자(LD)를 포함하고, 조도 센서(LS)는 수광 소자(PD), 센서 트랜지스터(T1), 및 커패시터(C1)를 포함할 수 있다.
베이스층(BL)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 베이스층(BL)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
베이스층(BL) 상에는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 트랜지스터들(T1, M1)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BF)은 베이스층(BL)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(BF) 상에는 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)이 제공된다. 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)은 반도체 소재로 형성된다. 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2) 각각은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에 제공된 채널 영역을 포함할 수 있다.
제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2) 상에는 게이트 절연층(GI)이 제공될 수 있다. 게이트 절연층(GI)은 무기 재료로 이루어진 무기 절연층일 수 있다.
게이트 절연층(GI) 상에는 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 커패시터 전극 패턴(110)이 제공될 수 있다. 또한, 게이트 절연층(GI) 상에는 커패시터 하부 전극(LE)이 더 제공될 수 있다.
제1 게이트 전극(GE1)은 제1 액티브 패턴(ACT1)의 채널 영역에 대응되는 영역을 커버하도록 형성된다. 제2 게이트 전극(GE2)은 제2 액티브 패턴(ACT2)의 채널 영역에 대응되는 영역을 커버하도록 형성된다.
커패시터 전극 패턴(110)은 제1 액티브 패턴(ACT1)의 일부에 중첩할 수 있다. 커패시터 전극 패턴(110)과 이에 중첩하는 제1 액티브 패턴(ACT1)의 일부는 게이트 절연층(GI)을 사이에 두고 커패시터(C1)를 형성할 수 있다.
제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 커패시터 전극 패턴(110), 및 커패시터 하부 전극(LE)은 금속으로 이루어질 수 있다. 예를 들어, 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 커패시터 전극 패턴(110), 및 커패시터 하부 전극(LE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 커패시터 전극 패턴(110), 및 커패시터 하부 전극(LE)은 단일층 또는 금속들 및 합금들 중 2 이상 물질이 적층된 다중층으로 형성될 수 있다.
제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 커패시터 전극 패턴(110), 및 커패시터 하부 전극(LE) 상에는 층간 절연층(IL)이 제공될 수 있다. 층간 절연층(IL)은 무기 재료로 이루어진 무기 절연층일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
층간 절연층(IL) 상에는 커패시터 상부 전극(UE)이 제공될 수 있다. 일 실시예에서, 층간 절연층(IL) 상에는 수광 소자(PD)의 도전층(120)이 더 제공될 수 있다. 도전층(120)은 제1 센서 영역(SA1)에 중첩할 수 있다.
커패시터 상부 전극(UE) 및 도전층(120)은 동일한 금속 물질을 포함할 수 있다. 예를 들어, 커패시터 상부 전극(UE) 및 도전층(120)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 커패시터 상부 전극(UE) 및 도전층(120)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중층으로 형성될 수 있다.
커패시터 하부 전극(LE)과 커패시터 상부 전극(UE)은 층간 절연층(IL)을 사이에 두고 스토리지 커패시터(Cst)를 구성할 수 있다.
도전층(120) 상에는 반도체층(130)이 배치될 수 있다. 일 실시예에서, 반도체층(130)은 상부 도핑 영역, 하부 도핑 영역, 및 도핑 영역들 사이의 채널 영역을 포함할 수 있다. 예를 들어, 하부 도핑 영역은 n-도핑 영역이고, 상부 도핑 영역은 p-도핑 영역일 수 있다. 다만, 이는 예시적인 것으로서, 도핑 영역들의 성질은 반전될 수 있다.
일 실시예에서, 반도체층(130)은 무기물 반도체를 포함할 수 있다. 예를 들어, 반도체층(130)은 단결정 실리콘, 다결정 실리콘, 또는 금속 산화물 등을 포함할 수 있다. 또는, 반도체층(130)은 유기물 반도체를 포함할 수도 있다.
일 실시예에서, 반도체층(130)은 상부 도핑 영역 및 채널 영역을 포함하고, 도전층(120)이 하부 도핑 영역과 같은 역할을 수행할 수도 있다.
반도체층(130) 상에는 투명 도전층(140)이 제공될 수 있다. 투명 도전층(140)은 제1 센서 영역(SA1)에 중첩할 수 있다. 투명 도전층(140)은 외부 광을 수광하기 위해 투명 도전 물질을 포함할 수 있다. 예를 들어, 투명 도전층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다.
도전층(120), 반도체층(130), 및 투명 도전층(140)은 수광 소자(PD)를 구성할 수 있다.
커패시터 상부 전극(UE) 및 수광 소자(PD) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다. 무기 재료로 이루어지는 제1 절연층(INS1)은 수광 소자(PD)의 광전 변환에는 크게 영향을 주지 않으며, 수광 소자(PD)의 안정성을 저하시킬 수 있는 자외선 등을 차단, 흡수, 또는 필터링할 수 있다.
제1 절연층(INS1) 상에는 제1 소스 전극(151), 제1 드레인 전극(152), 제2 소스 전극(153), 및 제2 드레인 전극(154)이 제공될 수 있다. 도 3 및 도 4는 트랜지스터들(M1, T1)이 P형 트랜지스터임을 전제로 도시되었으나, 트랜지스터의 유형 등에 따라 소스 전극과 드레인 전극은 달라질 수 있다.
제1 소스 전극(151) 및 제1 드레인 전극(152)은 제1 절연층(INS1), 층간 절연층(IL), 및 게이트 절연층(GI)에 형성된 컨택홀을 통해 제1 액티브 패턴(ACT1)의 소스 영역 및 드레인 영역에 각각 접촉할 수 있다. 제1 소스 전극(151), 제1 드레인 전극(152), 제1 게이트 전극(GE1), 및 제1 액티브 패턴(ACT1)은 센서 트랜지스터(T1)를 구성할 수 있다.
제2 소스 전극(153) 및 제2 드레인 전극(154)은 제1 절연층(INS1), 층간 절연층(IL), 및 게이트 절연층(GI)에 형성된 컨택홀을 통해 제2 액티브 패턴(ACT2)의 소스 영역 및 드레인 영역에 각각 접촉할 수 있다. 제2 소스 전극(153), 제2 드레인 전극(154), 제2 게이트 전극(GE2), 및 제2 액티브 패턴(ACT2)은 제1 화소 트랜지스터(M1)를 구성할 수 있다.
소스 전극들(151, 153) 및 드레인 전극들(152, 154)은 금속으로 이루어질 수 있다. 예를 들어, 소스 전극들(151, 153) 및 드레인 전극들(152, 154)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.
일 실시예에서, 제1 소스 전극(151)은 제1 절연층(INS1)에 형성된 컨택홀을 통해 도전층(120)에 더 접촉할 수 있다. 따라서, 센서 트랜지스터(T1)와 수광 소자(PD)가 연결될 수 있다.
일 실시예에서, 조도 센서(LS)는 바이어스 전원(VBIAS)의 전압이 전달되는 바이어스 전극(155)을 더 포함할 수 있다. 바이어스 전극(155)은 제1 절연층(INS1) 상에 제공될 수 있다. 바이어스 전극(155)은 제1 절연층(INS1)을 관통하여 투명 도전층(140)에 연결될 수 있다. 바이어스 전극(155)은 소스 전극들(151, 153) 및 드레인 전극들(152, 154)과 동일한 물질로 동일한 공정으로 형성될 수 있다.
일 실시예에서, 바이어스 전극(155)은 제1 절연층(INS1) 및 층간 절연층(IL)을 관통하여 커패시터 전극 패턴(110)에 연결될 수도 있다. 이 경우, 리셋 전원(VRS)과 바이어스 전원(VBIAS)은 실질적으로 동일할 수 있다.
소스 전극들(151, 153), 드레인 전극들(152, 154), 및 바이어스 전극(155) 상에는 패시베이션층(PSV)이 제공될 수 있다. 패시베이션층(PSV)은 무기 재료로 이루어진 무기 절연층일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
패시베이션층(PSV) 상에는 제2 절연층(INS2)이 제공될 수 있다. 일 실시예에서, 제2 절연층(INS2)은 유기 재료로 이루어진 유기 절연층일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
제2 절연층(INS2) 상에는 연결 패턴(CNP)이 제공될 수 있다. 연결 패턴(CNP)은 제2 절연층(INS2) 및 패시베이션층(PSV)을 관통하는 컨택홀을 통해 제2 드레인 전극(154)에 연결될 수 있다. 연결 패턴(CNP)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.
연결 패턴(CNP) 상에는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 유기 재료로 이루어진 유기 절연층일 수 있다. 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다. 또는, 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연층일 수도 있다.
제3 절연층(INS3) 상에는 제1 전극(AD)이 제공될 수 있다. 제1 전극(AD)은 제3 절연층(INS3)을 관통하는 컨택홀을 통해 연결 패턴(CNP)에 연결될 수 있다. 여기서, 제1 전극(AD)은 실시예에 따라 발광 소자(LD)의 애노드 전극이나 캐소드 전극 중 하나로 사용될 수 있다.
도 4에는, 패시베이션층(PSV), 제2 절연층(INS2), 및 제3 절연층(INS3)이 제공되는 것으로 도시되었으나, 절연층의 배치는 달라질 수 있다.
예를 들어, 소스 및 드레인 전극들(151, 152, 153, 154) 상에 패시베이션층(PSV)만 제공되고 패시베이션층(PSV) 상에 제1 전극(AD)이 제공될 수 있다. 또는, 소스 및 드레인 전극들(151, 152, 153, 154) 상에 패시베이션층(PSV)과 제2 절연층(INS2)만 제공되고 제2 절연층(INS2) 상에 제1 전극(AD)이 제공될 수 있다. 이 경우에는 연결 패턴(CNP)이 생략되고 제1 전극(AD)이 곧바로 제2 드레인 전극(154)에 연결될 수 있다.
제1 전극(AD)은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금 등의 금속층 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다.
제1 전극(AD) 등이 형성된 제3 절연층(INS3) 상에는 각 화소(PX)에 대응하도록 제1 발광 영역(EA1)을 구획하는 뱅크층(BK, 또는, 화소 정의막)이 제공될 수 있다. 뱅크층(BK)은 유기 재료로 이루어진 유기 절연층일 수 있다. 유기 재료로는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등이 포함될 수 있다.
또한, 뱅크층(BK)은 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수하는 역할을 할 수 있다. 예를 들어, 뱅크층(BK)은 카본 계열의 블랙 안료를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 뱅크층(BK)은 광 흡수율이 높은 크롬(Cr), 몰리브덴(Mo), 몰리브덴과 티타늄의 합금(MoTi), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 망간(Mn), 코발트(Co) 또는 니켈(Ni)과 같은 불투명 금속 물질을 포함할 수도 있다.
뱅크층(BK)은 제1 전극(AD)의 상면을 노출하며 화소(PX)의 둘레를 따라 제3 절연층(INS3)으로부터 돌출될 수 있다.
일 실시예에서, 뱅크층(BK)은 제1 발광 영역(EA1)과 제1 센서 영역(SA1) 사이에 배치될 수 있다. 즉, 뱅크층(BK)은 제1 발광 영역(EA1) 및 제1 센서 영역(SA1)에 대응하는 개구들을 포함할 수 있다. 예를 들어, 제1 센서 영역(SA1)에 대응하는 뱅크층(BK)의 개구는 수광 소자(PD)의 상면과 중첩할 수 있다.
뱅크층(BK)에 의해 둘러싸인 제1 발광 영역(EA1)에는 발광층(EL)이 제공될 수 있다. 발광층(EL)은 단일층으로 제공될 수 있으나, 다양한 기능층을 포함하는 다중층으로 제공될 수 있다. 일 실시예에서, 발광층(EL)은 유기 발광층으로 구성될 수 있다. 발광층(EL)이 다중층으로 제공되는 경우, 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다.
발광층(EL) 상에는 제2 전극(CD)이 제공될 수 있다. 제2 전극(CD)은 화소(PX)마다 제공될 수도 있으나, 복수 개의 화소들에 의해 공유될 수 있다. 예를 들어, 제2 전극(CD)은 표시 영역(AA) 상에 일체로 형성될 수 있다.
제2 전극(CD)은 실시예에 따라 애노드 전극이나 캐소드 전극 중 하나로 사용될 수 있으며, 제1 전극(AD)이 애노드 전극인 경우 제2 전극(CD)은 캐소드 전극으로, 제1 전극(AD)이 캐소드 전극인 경우 제2 전극(CD)은 애노드 전극으로 사용될 수 있다.
제2 전극(CD)은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속층 및/또는 ITO, IZO, ZnO, ITZO 등의 투명 도전성층으로 이루어질 수 있다. 일 실시예에서, 제2 전극(CD)은 금속 박층을 포함하는 이중층 이상의 다중층으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO의 삼중층으로 이루어질 수 있다.
제1 전극(AD), 발광층(EL), 및 제2 전극(CD)은 발광 소자(LD)를 구성할 수 있다.
제2 전극(CD) 상에는 봉지층(TFE)이 제공된다. 봉지층(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수 있다. 일 실시예에서, 봉지층(TFE)은 무기 재료, 유기 재료, 및 무기 재료 순으로 증착된 적층 구조를 가질 수 있다.
일 실시예에서, 봉지층(TFE) 상에 터치 센서층(TSL)이 배치될 수 있다. 터치 센서층(TSL)은 터치 감지를 위한 도전 패턴 및 절연층을 포함할 수 있다. 터치 센서층(TSL)의 도전 패턴은 단일층 또는 절연층을 사이에 두고 형성되는 이중층으로 구성될 수 있다.
일 실시예에서, 터치 센서층(TSL)의 도전 패턴은 제1 발광 영역(EA1) 및 제1 센서 영역(SA1)을 회피하여 배치될 수 있다.
블랙 매트릭스(BM)는 봉지층(TFE) 또는 터치 센서층(TSL) 상에 제공될 수 있다. 블랙 매트릭스(BM)는 외부로부터 유입되는 빛을 흡수 또는 차단할 수 있다. 블랙 매트릭스(BM)는 유기 차광 재료를 포함할 수 있다. 예를 들어, 유기 차광 재료는 카본 블랙(carbon black; CB) 및 티탄 블랙(titan black; TiBK) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다.
일 실시예에서, 블랙 매트릭스(BM)는 뱅크층(BK)에 중첩하여 제공될 수 있다. 또한, 블랙 매트릭스(BM)는 터치 센서층(TSL)의 도전 패턴들 커버하도록 배치될 수 있다. 블랙 매트릭스(BM)는 발광 영역(EA)을 회피하여 배치된다. 예를 들어, 블랙 매트릭스(BM)는 발광 영역(EA)에 중첩하는 개구를 포함하는 패턴 형태로 제공될 수 있다.
일 실시예에서, 블랙 매트릭스(BM)는 제1 조도 센서(LS1)의 제1 센서 영역(SA1)을 회피하여 배치될 수 있다. 예를 들어, 블랙 매트릭스(BM)의 개구는 뱅크층(BK)의 개구에 중첩할 수 있다. 이에 따라, 외광이 제1 조도 센서(LS1)로 입사되는 광학적 통로를 제공하는 제1 센서 영역(SA1)이 정의될 수 있다.
발광 소자(LD) 및 블랙 매트릭스(BM) 상에는 컬러 필터(CF1, CF2)가 배치될 수 있다. 발광 영역(EA)에서 발광되는 광의 색상에 따라 제1 컬러 필터(CF1)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 하나일 수 있다. 예를 들어, 제1 발광 영역(EA1)에서 녹색 광이 출력되는 경우, 제1 컬러 필터는 녹색 컬러 필터일 수 있다.
일 실시예에서, 컬러 필터(CF1, CF2)는 블랙 매트릭스(BM)의 상면 및 측면 중 적어도 일부에 직접 접촉할 수 있다. 예를 들어, 컬러 필터(CF1, CF2)는 블랙 매트릭스(BM) 상에 직접 배치될 수 있다. 또는, 컬러 필터(CF1, CF2)와 블랙 매트릭스(BM) 사이에는 이들을 접합하는 접합 부재 이외의 다른 물질이 개재되지 않는다.
제1 컬러 필터(CF1)는 발광 소자(LD)로부터 방출되는 광을 파장 또는 색상에 따라 선택적으로 통과시킬 수 있다. 터치 센서(TSL) 상에 블랙 매트릭스(BM)와 컬러 필터들(CF1, CF2)이 배치되는 경우, 일반적으로 80㎛ 이상의 두께를 갖는 편광층 없이도 외광 반사를 충분히 방지할 수 있다. 또한, 편광층에 비해 높은 투과율을 갖기 때문에, 콘트라스트 및 광효율이 향상될 수 있다.
일 실시예에서, 제1 발광 영역(EA1)에 인접한 제1 센서 영역(SA1)에 중첩하여 제2 컬러 필터(CF2)가 제공될 수 있다. 제2 컬러 필터(CF2)는 제1 조도 센서(LS1)에서 감지되는 색광에 따라 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 하나일 수 있다. 일 실시예에서, 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)는 서로 다른 색상의 컬러 필터일 수 있다.
제2 컬러 필터(CF2)가 적색 컬러 필터인 경우, 제1 조도 센서(LS1)는 외부로부터 유입되는 광 중 적색 광의 광량을 감지할 수 있다. 제2 조도 센서(LS2)는 제1 조도 센서(LS1)와 다른 색광의 광량을 감지할 수 있다. 예를 들어, 제2 조도 센서(LS2) 상에 배치되는 컬러 필터는 청색 컬러 필터일 수 있다.
한편, 블랙 매트릭스(BM) 및 컬러 필터들(CF1, CF2)은 외광 반사를 차단하는 반사 방지층으로서 기능할 수 있다. 표시 패널(100)은 반사 방지층으로서 기능하는 블랙 매트릭스(BM) 및 컬러 필터들(CF1, CF2)을 포함하므로, 별도의 편광층이 포함되지 않는다(제거됨). 이에 따라, 휘도 저하가 방지됨과 동시에 표시 패널(100)의 두께가 최소화될 수 있다.
또한, 조도 센서(LS)가 화소(PX)들 사이에서 화소 회로(PXC)와 동일한 층에 형성되므로, 표시 패널(100)의 두께가 더욱 감소될 수 있으며, 외광의 조도 센서(LS)로의 입사량이 증가되어 조도 감지 성능이 향상될 수 있다. 나아가, 조도 센서(LS)가 화소 회로(PXC) 공정 시에 동시에 형성되므로 공정 시간 및 제조 비용이 저감될 수 있다.
도 5는 도 3의 조도 센서의 다른 일 예를 나타내는 회로도이다.
도 5에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 5의 조도 센서(LS)는 수광 소자(PD')를 제외하면, 도 3의 조도 센서(LS)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 5를 참조하면, 조도 센서(LS)는 수광 소자(PD'), 센서 트랜지스터(T1), 및 커패시터(C1)를 포함할 수 있다.
일 실시예에서, 수광 소자(PD')는 트랜지스터(예를 들어, 포토트랜지스터)로 구현될 수 있다. 예를 들어, 수광 소자(PD')는 다이오드 연결된 구조로 제2 노드(N2)와 바이어스 전원(VBIAS)이 전달되는 제3 전원선 사이에 연결될 수 있다. 수광 소자(PD')의 게이트 전극은 제2 노드(N2)에 연결될 수 있다.
이와 같이, 수광 소자(PD')는 다양한 구조의 실시예들로 이루어질 수 있다.
도 6은 도 2의 표시 패널의 일 영역의 다른 일 예를 나타내는 단면도이다.
도 6에서는 도 4를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 6의 표시 패널은 제1 컬러 필터(CF1)를 제외하면, 도 4의 표시 패널의 구조와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2 및 도 6을 참조하면, 제3 조도 센서(LS3)의 수광 소자(PD)는 제3 센서 영역(SA3)에 중첩할 수 있다. 제3 센서 영역(SA3)에 중첩하는 컬러 필터(즉, 제1 컬러 필터(CF1))는 제3 조도 센서(LS3)의 일 측에 인접한 발광 소자(예를 들어, 제2 발광 소자(PX2))에 중첩하는 컬러 필터(즉, 제1 컬러 필터(CF1))와 동일할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1)는 제3 발광 영역(EA3) 및 제3 센서 영역(SA3)에 일체로 형성될 수 있다. 제1 컬러 필터(CF1)는 제3 발광 영역(EA3)과 제3 센서 영역(SA3) 사이의 블랙 매트릭스(BM) 상에 연속하여 제공될 수 있다.
예를 들어, 제1 컬러 필터(CF1)가 녹색 컬러 필터인 경우, 제3 센서 영역(SA3)에 대응하는 제3 조도 센서(LS3)는 외부 광 중 녹색 광의 광량을 감지할 수 있다.
제3 조도 센서(LS3)는 도 4를 참조하여 설명된 제1 조도 센서(LS1) 및 제2 조도 센서(LS2)와 실질적으로 동일한 적층 구조를 가질 수 있다.
제1 조도 센서(LS1), 제2 조도 센서(LS2), 및 제3 조도 센서(LS3)는 이에 대응하는 컬러 필터에 따라 각각 적색 광, 녹색 광, 및 청색 광 중 서로 다른 하나의 광량을 감지할 수 있다. 제1 조도 센서(LS1), 제2 조도 센서(LS2), 및 제3 조도 센서(LS3)에 의해 감지된 감지 값의 조합으로부터 외부 광량이 결정될 수 있다.
도 7은 도 2의 표시 패널의 일 영역의 또 다른 일 예를 나타내는 단면도이다.
도 7에서는 도 4를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 7의 표시 패널은 투명 절연층(TPL)을 제외하면, 도 4의 표시 패널의 구조와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2 및 도 7을 참조하면, 제4 조도 센서(LS4)의 수광 소자(PD)는 제4 센서 영역(SA4)에 중첩할 수 있다.
제4 조도 센서(LS4)는 제4 발광 영역(EA4)에 대응하는 소정의 화소(PX, 예를 들어, 제2 화소(PX2))에 대하여 제1 방향(DR1)으로 인접하여 배치될 수 있다.
일 실시예에서, 봉지층(TFE) 또는 터치 센서층(TSL) 상에서 투명 절연층(TPL)이 제4 센서 영역(SA4) 및 제4 조도 센서(LS4)의 수광 소자(PD)에 중첩하여 배치될 수 있다. 투명 절연층(TPL)은 제4 센서 영역(SA4)에 접하는 블랙 매트릭스(BM)의 일부를 커버할 수 있다.
일 실시예에서, 투명 절연층(TPL)은 투명 유기 절연 재료 및/또는 투명 무기 절연 재료를 포함할 수 있다.
투명 절연층(TPL)에 의해 외부 광의 백색 광 성분이 수광 소자(PD)에 제공될 수 있다. 제4 조도 센서(LS4)는 백색 광의 광량에 대응하는 감지 값을 생성할 수 있다. 백색 광의 감지 값은 제1 내지 제3 조도 센서들(LS1 내지 LS3)의 감지 값들에 대한 화이트 레퍼런스(white reference)를 제공할 수 있다. 이에 따라, 감지된 조도의 신뢰성이 개선될 수 있다.
도 8은 도 2의 표시 패널의 일 영역의 또 다른 일 예를 나타내는 단면도이다.
도 8에서는 도 4를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 8의 표시 패널은 제5 센서 영역(SA5)의 적층 구조를 제외하면, 도 4의 표시 패널의 구조와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2, 도 7, 및 도 8을 참조하면, 제5 조도 센서(LS5)의 수광 소자(PD)는 제5 센서 영역(SA5)에 중첩할 수 있다.
제5 조도 센서(LS5)는 제5 발광 영역(EA5)에 대응하는 소정의 화소(PX, 예를 들어, 제2 화소(PX2))에 대하여 제1 방향(DR1)으로 인접하여 배치될 수 있다.
일 실시예에서, 블랙 매트릭스(BM) 및 뱅크층(BK)은 제5 조도 센서(LS5)의 수광 소자(PD) 및 제5 센서 영역(SA5)에 중첩하도록 연장될 수 있다. 이에 따라, 수광 소자(PD)로의 외광 입사가 차단될 수 있다. 제5 조도 센서(LS5)에서는 암전류(dark current)가 발생될 수 있으며, 이는 다크 레퍼런스(dark reference)로서 제1 내지 제3 조도 센서들(LS1 내지 LS3)의 감지 값들에 반영될 수 있다. 이에 따라, 감지된 조도의 신뢰성이 더욱 개선될 수 있다.
이와 같이, 화이트 레퍼런스 및 다크 레퍼런스를 위한 제4 및 제5 조도 센서들(LS4, LS5)의 외광 검출을 위해 제4 센서 영역(SA4)에는 컬러 필터를 대체하여 투명 절연층(TPL)이 배치되고, 제5 센서 영역(SA5)에는 뱅크층(BK) 및 블랙 매트릭스(BM)가 제공될 수 있다.
도 9는 도 2의 표시 패널의 일 영역의 또 다른 일 예를 나타내는 단면도이고, 도 10은 도 9의 표시 패널에 포함되는 발광 소자의 제2 전극의 일 예를 나타내는 평면도이다.
도 9 및 도 10에서는 도 4를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 9의 표시 패널은 발광 소자(LD)의 제2 전극(CD)을 제외하면, 도 4의 표시 패널의 구조와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 9 및 도 10을 참조하면, 발광 소자(LD)는 순차적으로 적층되는 제1 전극(AD), 발광층(EL), 및 제2 전극(CD)을 포함할 수 있다.
일 실시예에서, 제2 전극(CD)은 센서 영역(SA)에 중첩하는 개구(OP)를 포함할 수 있다. 제2 전극(CD)은 센서 영역(SA)에 대응하는 제3 절연층(INS3)이 노출되도록 패터닝될 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제2 전극(CD)은 센서 영역(SA)들에 대응하는 개구(OP)들을 포함하는 패턴을 가질 수 있다.
따라서, 조도 센서(LS)로 제공되는 외광의 입사량이 증가할 수 있다.
도 11은 도 1의 표시 장치에 포함되는 표시 패널의 다른 일 예를 개념적으로 나타내는 도면이다.
도 1 및 도 11을 참조하면, 표시 패널(101)은 복수의 화소들(PX1, PX2, PX3) 및 복수의 조도 센서들(LS1, LS2, LS3)을 포함할 수 있다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)는 각각 제1 색광, 제2 색광, 및 제3 색광을 방출할 수 있다. 일 실시예에서, 제1 색광, 제2 색광, 및 제3 색광은 각각 서로 다른 색광이며, 적색, 녹색, 및 청색 중 하나일 수 있다. 예를 들어, 화소행마다 적색 화소, 녹색 화소, 및 청색 화소의 순서로 제1 방향(DR1)으로 화소들(PX1, PX2, PX3)이 배열될 수 있다(예를 들어, RGB 화소 구조). 다만, 이는 예시적인 것으로서, 화소들의 배열이 이에 한정되는 것은 아니다.
한편, 도 11에는 조도 센서들(LS1, LS2, LS3)이 배치되는 부분을 제외하고, 제1 내지 제3 화소들(PX1, PX2, PX3)의 면적이 동일한 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 청색광을 발광하는 화소는 다른 화소보다 큰 면적을 가질 수 있다. 본원발명에서, 화소의 크기(면적)는 해당 화소의 발광 영역의 면적으로 이해될 수 있다.
일 실시예에서, 평면 상에서 볼 때, 조도 센서들(LS1, LS2, LS3) 각각은 소정의 화소들 사이에 배치될 수 있다. 예를 들어, 조도 센서들(LS1, LS2, LS3) 각각은 기 설정된 제1 화소(PX1)들 각각의 일 측에 배치될 수 있다. 여기서, 영상 품질 저하를 최소화하기 위해, 조도 센서의 개수는 화소의 개수보다 적을 수 있다. 다만, 이는 예시적인 것으로서, 조도 센서들(LS1, LS2, LS3)의 위치, 및 개수 등이 도 11에 도시된 구조로 한정되는 것은 아니다.
또한, 도 11에는 제1 내지 제3 조도 센서들(LS1, LS2, LS3)만이 도시되었으나, 도 7 및 도 8을 참조하여 설명된 제4 및 제5 조도 센서들(LS4, LS5)이 더 포함될 수도 있다.
도 12는 도 1의 표시 장치에 포함되는 표시 패널의 또 다른 일 예를 개념적으로 나타내는 도면이다.
도 1 및 도 12를 참조하면, 표시 패널(102)은 복수의 화소들(PX1, PX2, PX3) 및 복수의 조도 센서들(LS1, LS2, LS3, LS4, LS5)을 포함할 수 있다.
일 실시예에서, 제1 주사선에 의해 제어되는 제1 화소행(및 홀수 화소행들)에서는 적색 화소, 녹색 화소, 및 청색 화소의 순서로 제1 방향(DR1)으로 화소들(PX1, PX2, PX3)이 배열될 수 있다. 제2 주사선에 의해 제어되는 제2 화소행(및 짝수 화소행들)에서는 청색 화소, 녹색 화소, 및 적색 화소의 순서로 제1 방향(DR1)으로 화소들(PX1, PX2, PX3)이 배열될 수 있다. 제1 화소행의 화소 배열과 제2 화소행의 화소 배열을 제2 방향(DR2)에 대하여 교번하여 반복될 수 있다.
일 실시예에서, 조도 센서들(LS1, LS2, LS3, LS4, LS5)은 각각 제1 방향(DR1)에 대하여 소정의 제3 화소(PX3)와 제1 화소(PX1) 사이에 제공될 수 있다. 또한, 조도 센서들(LS1, LS2, LS3, LS4, LS5)에 대응하는 센서 영역(SA)의 면적은 주변의 다른 화소들(PX1, PX2, PX3)의 면적과 유사한 수준으로 제공될 수 있다. 또한, 도 12의 조도 센서들(LS1, LS2, LS3, LS4, LS5)은 도 11의 조도 센서들(LS1, LS2, LS3)보다 더 조밀하게 배치될 수 있다. 이에 따라, 조도 감지 결과의 신뢰도가 향상될 수 있다.
다만, 이는 예시적인 것으로서, 화소들(PX1, PX2, PX3)의 배열 구조, 조도 센서들(LS1, LS2, LS3, LS4, LS5)의 위치, 면적, 개수 등이 이에 한정되는 것은 아니며, 표시 장치(1000)의 사용 목적 및 설계에 따라 다양하게 변형될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 패널은 반사 방지층으로서 기능하는 블랙 매트릭스 및 컬러 필터들을 포함하므로, 별도의 편광층이 제거될 수 있다. 이에 따라, 휘도 저하가 방지됨과 동시에 표시 패널의 두께가 최소화될 수 있다.
또한, 조도 센서가 화소들 사이에서 화소 회로와 동일한 층에 형성되므로, 표시 장치의 두께가 더욱 감소될 수 있으며, 외광의 조도 센서로의 입사량이 증가되어 조도 감지 신뢰도가 향상될 수 있다. 나아가, 조도 센서가 화소 회로 공정 시에 동시에 형성되므로 공정 시간 및 제조 비용이 저감될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 101, 102: 표시 패널 1000: 표시 장치
PX: 화소 PXC: 화소 회로
BL: 베이스층 EA: 발광 영역
SA: 센서 영역 수광 소자: PD, PD'
LS: 조도 센서 EL: 발광층
LD: 발광 소자 BM: 블랙 매트릭스
CF1, CF2: 컬러 필터 T1: 센서 트랜지스터
C1: 커패시터 ACT1, ACT2: 액티브 패턴
GI: 게이트 절연층 IL: 층간 절연층
INS1: 제1 절연층 GE1, GE2: 게이트 전극
151, 153: 소스 전극 152, 154: 드레인 전극
M1, M2: 화소 트랜지스터 AD: 제1 전극
CD: 제2 전극 BK: 뱅크층
TSL: 터치 센서층 TPL: 투명 절연층
120: 도전층 130: 반도체층
140: 투명 도전층 155: 바이어스 전극
110: 커패시터 전극

Claims (20)

  1. 발광 영역 및 센서 영역을 포함하는 베이스층;
    상기 베이스층 상에 제공되는 화소 회로;
    상기 화소 회로와 동일한 층에 제공되며, 상기 센서 영역에 중첩하는 수광 소자를 각각 포함하는 조도 센서들;
    상기 화소 회로 상에 제공되고, 상기 발광 영역에 중첩하는 발광층을 각각 포함하는 발광 소자들;
    상기 발광 소자들 상에 제공되며, 상기 발광층과 비중첩하는 블랙 매트릭스; 및
    상기 발광 소자들 및 상기 블랙 매트릭스 상에 제공되는 컬러 필터를 포함하는, 표시 패널.
  2. 제 1 항에 있어서, 상기 조도 센서들 각각은,
    상기 수광 소자에 연결되는 센서 트랜지스터; 및
    상기 수광 소자에 연결되며, 상기 수광 소자의 감지 값을 저장하는 커패시터를 더 포함하는, 표시 패널.
  3. 제 2 항에 있어서, 상기 센서 트랜지스터는,
    상기 베이스층 상에 제공되는 제1 액티브 패턴;
    상기 제1 액티브 패턴을 커버하는 게이트 절연층 상에 제공되며, 상기 제1 액티브 패턴에 중첩하는 제1 게이트 전극; 및
    상기 제1 게이트 전극을 커버하는 층간 절연층 및 제1 절연층 상에 제공되며, 상기 제1 절연층, 상기 층간 절연층, 및 상기 게이트 절연층을 관통하는 컨택홀을 통해 상기 제1 액티브 패턴에 접촉하는 제1 소스 전극 및 제1 드레인 전극을 포함하는, 표시 패널.
  4. 제 3 항에 있어서, 상기 화소 회로는,
    상기 발광 소자들 각각에 연결되는 화소 트랜지스터를 더 포함하고,
    상기 화소 트랜지스터는,
    상기 제1 액티브 패턴과 동일한 층 상에 제공되는 제2 액티브 패턴;
    상기 제1 게이트 전극과 동일한 층 상에 제공되는 제2 게이트 전극; 및
    상기 제1 소스 전극과 동일한 층 상에 제공되며, 상기 제1 절연층, 상기 층간 절연층, 및 상기 게이트 절연층을 관통하는 컨택홀을 통해 상기 제2 액티브 패턴에 접촉하는 제2 소스 전극 및 제2 드레인 전극을 포함하는, 표시 패널.
  5. 제 3 항에 있어서, 상기 발광 소자들 각각은,
    상기 화소 회로 상의 제2 절연층 상에 제공되며, 상기 발광층을 사이에 두고 제공되는 제1 전극 및 제2 전극을 더 포함하는, 표시 패널.
  6. 제 5 항에 있어서,
    상기 제2 절연층 상에 제공되어 상기 제1 전극의 상면을 노출하며, 상기 발광 영역을 구획하는 뱅크층을 더 포함하는, 표시 패널.
  7. 제 6 항에 있어서, 상기 뱅크층은 상기 블랙 매트릭스에 중첩하며, 상기 발광 영역과 상기 센서 영역 사이에 제공되는, 표시 패널.
  8. 제 6 항에 있어서, 상기 조도 센서들 중 제1 조도 센서의 상기 수광 소자에 중첩하는 컬러 필터는 상기 발광 소자들 중 제1 조도 센서와 제1 방향에 대하여 일 측에 인접한 제1 발광 소자에 중첩하는 컬러 필터와 상이한, 표시 패널.
  9. 제 8 항에 있어서, 상기 조도 센서들 중 제2 조도 센서의 상기 수광 소자에 중첩하는 컬러 필터는 상기 발광 소자들 중 상기 제2 조도 센서와 제1 방향에 대하여 일 측에 인접한 제2 발광 소자에 중첩하는 컬러 필터와 동일한, 표시 패널.
  10. 제 9 항에 있어서,
    상기 조도 센서들 중 제3 조도 센서의 상기 수광 소자에 중첩하며, 상기 블랙 매트릭스의 일부를 커버하는 투명 절연층을 더 포함하는, 표시 패널.
  11. 제 9 항에 있어서, 상기 블랙 매트릭스 및 상기 뱅크층은 상기 조도 센서들 중 제4 조도 센서의 상기 수광 소자에 중첩하는, 표시 패널.
  12. 제 8 항에 있어서, 상기 제1 발광 소자에 대응하는 상기 발광 영역의 면적은, 상기 제1 발광 소자와 동일한 광색으로 발광하며 상기 조도 센서들에 인접하지 않는 발광 소자에 대응하는 상기 발광 영역의 면적보다 작은, 표시 패널.
  13. 제 8 항에 있어서, 상기 제1 발광 소자에 연결되는 상기 화소 회로와 상기 제1 조도 센서는 동일한 주사선에 연결되는, 표시 패널.
  14. 제 5 항에 있어서, 상기 제2 전극은 상기 센서 영역에 중첩하도록 연장되는, 표시 패널.
  15. 제 5 항에 있어서, 상기 제2 전극은 상기 센서 영역에 중첩하는 개구를 포함하는, 표시 패널.
  16. 제 3 항에 있어서, 상기 수광 소자는,
    상기 층간 절연층 상에 제공되는 도전층;
    상기 도전층 상에 제공되는 반도체층; 및
    상기 반도체층 상에 제공되며, 상기 센서 영역에 중첩하는 투명 도전층을 포함하는, 표시 패널.
  17. 제 16 항에 있어서, 상기 조도 센서는,
    상기 제1 절연층 상에 제공되고, 상기 제1 절연층을 관통하여 상기 투명 도전층에 연결되는 바이어스 전극을 더 포함하는, 표시 패널.
  18. 제 17 항에 있어서, 상기 커패시터는,
    상기 제1 게이트 전극과 동일한 층 상에 제공되며, 상기 제1 액티브 패턴에 중첩하는 커패시터 전극 패턴을 포함하는, 표시 패널.
  19. 제 18 항에 있어서, 상기 바이어스 전극은 상기 층간 절연층 및 상기 제1 절연층을 관통하여 상기 커패시터 전극 패턴에 연결되는, 표시 패널.
  20. 제 1 항에 있어서,
    상기 발광 소자와 상기 블랙 매트릭스 사이에 제공되는 터치 센서층을 더 포함하는, 표시 패널.
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