KR20220076437A - 반도체 디바이스 및 그를 형성하는 방법 - Google Patents

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숭-후이 후앙
리-충 쿠오
샹-윤 호우
충-유 첸
치엔-유안 후앙
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Abstract

반도체 디바이스를 형성하는 방법은, 기판의 상부 표면의 제1 영역 내에 접착 물질을 도포하는 단계를 포함하고, 접착 물질을 도포하는 단계는, 제1 영역의 제1 위치에 제1 접착 물질을 도포하는 단계; 및 제1 영역의 제2 위치에 제2 접착 물질을 도포하는 단계를 포함하며, 제2 접착 물질은 제1 접착 물질과는 상이한 물질 조성을 갖는다. 방법은, 기판의 상부 표면 상에 도포된 접착 물질을 사용해 기판의 상부 표면에 링을 부착하는 단계 더 포함하며, 링이 부착된 후에, 접착 물질은 링과 기판 사이에 있다.

Description

반도체 디바이스 및 그를 형성하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
[우선권 청구 및 상호-참조]
본 출원은, 2018년 8월 31일에 출원되었고 발명의 명칭이 "Semiconductor Device and Method of Forming the Same(반도체 디바이스 및 그를 형성하는 방법)"인 미국 가특허 출원 제62/725,749호에 대한 우선권을 청구하며, 이 가특허 출원은 그 전체가 본 명세서에 참조로서 통합된다.
반도체 업계는 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속된 개선으로 인해 급속한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도의 개선은 최소 피처 크기의 반복된 감소로부터 비롯되어 왔으며, 이는 주어진 면적 내에 더 많은 컴포넌트가 집적될 수 있도록 한다.
전자 디바이스의 축소화에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예시는 패키지 온 패키지(PoP, Package-on-Package) 기술이다. PoP 디바이스에서, 최상부 반도체 패키지는 바닥부 반도체 패키지의 최상단 상에 적층되어 고도의 집적과 컴포넌트 밀도를 제공한다. 또 다른 예는 CoWoS(Chip-On-Wafer-On-Substrate) 구조물이다. 일부 실시예에서, CoWoS 구조물을 형성하기 위해, 복수의 반도체 칩이 웨이퍼에 부착되고, 그다음으로 웨이퍼를 복수의 인터포저(interposer)로 분리하기 위한 다이싱(dicing) 공정이 수행되며, 인터포저 각각은 해당 인터포저에 부착된 하나 이상의 반도체 칩을 갖는다. 반도체 칩(들)이 부착된 인터포저는 CoW(Chip-On-Wafer) 구조물로서 지칭된다. 이후, CoWoS 구조물을 형성하기 위해 CoW 구조물은 기판(예컨대, 인쇄 회로 기판)에 부착된다. 이들 및 다른 진보된 패키징 기술은, 향상된 기능 및 작은 풋프린트를 갖는 반도체 디바이스의 생산을 가능케 한다.
본 개시의 양상들은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 2는 한 실시예에 따른 도 1의 반도체 디바이스의 평면도를 도시한다.
도 3은 한 실시예에 따른 도 1의 반도체 디바이스의 평면도를 도시한다.
도 4a는 한 실시예에 따른 도 1의 반도체 디바이스의 평면도를 도시한다.
도 4b는 한 실시예에서의 단면 A-A를 따른 도 4a의 반도체 디바이스의 단면도를 도시한다.
도 5는 한 실시예에 따른 도 1의 반도체 디바이스의 평면도를 도시한다.
도 6은 일부 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 7은, 일부 실시예에서 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
다음의 개시는, 본 발명의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예시를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예시가 설명되어 있다. 물론, 이들은 단지 예시일 뿐이며, 제한하도록 의도된 것은 아니다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예시에서 반복할 수 있다. 다르게 명시되지 않는 한, 설명 전반에 걸쳐서, 상이한 도면 내의 유사한 참조 번호는, 동일하거나 유사한 물질(들)을 사용하는 동일하거나 유사한 방법에 의해 형성되는 동일하거나 유사한 컴포넌트를 나타낸다.
또한, 도면에 도시된 또 다른 요소(들)나 피처(들)에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어들은 마찬가지로 적절히 해석될 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스(100)의 일부의 단면도를 도시한다. 반도체 디바이스(100)는 CoWoS 디바이스이고, 해당 CoWoS 디바이스의 기판의 상부 표면에 부착된 링(131)을 가지며, 그 세부사항이 이하에서 논의된다. 간략화를 위해, 도 1은 반도체 디바이스(100)의 좌측 부분만을 도시하며, 당업자가 수월하게 이해할 바와 같이, 반도체 디바이스(100)의 우측 부분은, 도 1에 도시된 좌측 부분과 동일하거나(예컨대, 좌측 부분에 대칭) 유사할 수 있다. 반도체 디바이스(100)의 다양한 실시예에 대한 평면도가 도 2, 도 3, 도 4a, 및 도 5에 도시되어 있다.
반도체 디바이스(100)를 형성하기 위해, 하나 이상의 다이(101)(반도체 다이, 칩, 또는 집적 회로(IC, integrated circuit) 다이로서도 지칭될 수 있음)가 인터포저(110)에 부착되어 CoW 구조물을 형성하며, CoW 구조물은 이후 기판(120)(예컨대, 인쇄 회로 기판)에 부착되어 CoWoS 구조물을 형성한다. 일부 실시예에서, 다이(101)는 동일한 유형의 다이(예컨대, 메모리 다이, 또는 논리 다이)이다. 다른 실시예에서, 다이(101)는 상이한 유형의 다이이며, 예컨대, 일부 다이(101)는 논리 다이이고 다른 다이(101)는 메모리 다이이다. 접착 물질(133)을 사용하여, CoW 구조물 주위의 기판(120)에, 사각형 형상의 링일 수 있는 링(131)이 부착된다. 접착 물질(133)은, 링(131) 아래의 상이한 위치에 배치되는 상이한 유형의 접착 물질을 포함할 수 있다(예컨대, 도 2, 도 3, 및 도 4a의 접착 물질(133A) 및 접착 물질(133B)을 참조). 한 실시예에서, 접착 물질(133A) 및 접착 물질(133B) 둘 다가, 반도체 디바이스(100)의 최종 제품 내에 잔존한다. 또 다른 실시예에서, 링(131)이 부착된 후에 접착 물질 중 하나(예컨대, 접착 물질(133B))가 제거된다. 또 다른 실시예에서, 기판(120)의 상부 표면에 링(131)이 부착된 후에, 기판(120)의 하부 표면이 워크피스(예컨대, 마더 보드)에 부착되며, 그 후, 접착 물질(133) 및 링(131)이 반도체 디바이스(100)로부터 제거된다. 다양한 실시예의 세부사항이 이하에서 논의된다.
CoW 구조물을 형성하기 위하여, 하나 이상의 다이(101)가 인터포저(110)에 부착된다. 다이(101) 각각은, 기판, 기판 내에/상에 형성된 전기 컴포넌트(예컨대, 트랜지스터, 저항기, 커패시터, 또는 다이오드 등), 및 전기 컴포넌트를 연결하여 다이(101)의 기능 회로를 형성하는, 기판 위의 상호연결 구조물을 포함한다. 다이(101)는, 다이(101)의 회로에 대한 전기적 연결을 제공하는 전도성 필라(pillar)(103)(다이 커넥터로서도 지칭됨)도 포함한다.
다이(101)의 기판은, 도핑되거나 도핑되지 않은 반도체 기판이거나, SOI(silicon-on-insulator) 기판의 활성층일 수 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은, 반도체 물질층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배형 기판, 또는 하이브리드 배향 기판을 포함한다.
다이(101)의 전기 컴포넌트는 다양한 능동 디바이스(예컨대, 트랜지스터) 및 수동 디바이스(예컨대, 커패시터, 저항기, 인덕터) 등을 포함한다. 다이(101)의 전기 컴포넌트는 임의의 적합한 방법을 사용하여 다이(101)의 기판 내에 또는 기판 상에 형성될 수 있다. 다이(101)의 상호연결 구조물은, 하나 이상의 유전체층 내에 형성된 하나 이상의 금속화층(예컨대, 구리층)을 포함하며, 다양한 전기 컴포넌트를 연결하여 기능 회로부를 형성하기 위해 사용된다. 한 실시예에서, 상호연결 구조물은 유전체와 전도성 물질(예컨대, 구리)의 교호층으로 형성되며, 임의의 적합한 공정(예컨대, 퇴적, 다마신(damascene), 이중 다마신 등)을 통해 형성될 수 있다.
그 아래에 놓이는 다이(101)의 구조물에 대해 어느 정도의 보호를 제공하기 위하여, 다이(101)의 상호연결 구조물 위에 하나 이상의 패시베이션층(도시되지 않음)이 형성될 수 있다. 패시베이션층은, 실리콘 산화물, 실리콘 질화물, 탄소 도핑 산화물과 같은 로우-k 유전체, 다공성 탄소 도핑 실리콘 이산화물과 같은 극로우-k 유전체, 또는 이들의 조합 등과 같은, 하나 이상의 적합한 유전체 물질로 제조될 수 있다. 패시베이션층은 화학적 기상 증착(CVD, chemical vapor deposition)과 같은 공정을 통해 형성될 수 있지만, 임의의 적합한 공정이 이용될 수 있다.
전도성 패드(도시되지 않음)가 패시베이션층 위에 형성될 수 있고, 패시베이션층을 관통해 연장되어 다이(101)의 상호연결 구조물과 전기적으로 접촉할 수 있다. 전도성 패드는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질이 대안적으로 사용될 수 있다.
전도성 패드 상에 다이(101)의 전도성 필라(103)가 형성되어, 다이(101)의 회로에 대한 전기 연결을 위한 전도성 영역을 제공한다. 전도성 필라(103)는 구리 필라, 마이크로범프와 같은 콘택트 범프 등일 수 있으며, 구리, 주석, 은, 또는 다른 적합한 물질과 같은 물질을 포함할 수 있다.
인터포저(110)를 살펴보면, 인터포저(110)는 기판(111), 스루 비아(115)(기판 관통 비아(TSV(through-substrate via)로서도 지칭됨), 및 기판(111)의 상부/하부 표면 상의 전도성 패드(113/117)를 포함한다. 도 1은, 적어도 전도성 패드(117)의 부분을 커버하는, 인터포저(110)의 패시베이션층(119)(예컨대, 폴리머층)도 도시한다. 또한, 인터포저(110)는 외부 커넥터(118)(전도성 범프로서도 지칭될 수 있음)를 포함할 수 있다.
기판(111)은, 예컨대, 도핑되거나 도핑되지 않은 실리콘 기판이거나, 또는 SOI 기판의 활성층일 수 있다. 그러나, 기판(111)은 대안적으로 유리 기판, 세라믹 기판, 폴리머 기판, 또는 적합한 보호 및/또는 상호연결 기능을 제공할 수 있는 임의의 다른 기판일 수 있다.
일부 실시예에서, 기판(111)은, 저항기, 커패시터, 신호 분배 회로부, 또는 이들의 조합 등과 같은, 전기 컴포넌트를 포함할 수 있다. 이들 전기 컴포넌트는 능동, 수동, 또는 이들의 조합일 수 있다. 다른 실시예에서, 기판(111) 내에는 능동 및 수동 전기 컴포넌트가 없다. 모든 그러한 조합은 본 개시의 범위 내에 포함되도록 완전히 의도된다.
스루 비아(115)는 기판(111)의 상부 표면으로부터 기판(111)의 하부 표면으로 연장되며, 전도성 패드(113 및 117) 사이에 전기적 연결을 제공한다. 스루 비아(115)는 구리, 텅스텐, 알루미늄, 합금, 도핑 폴리실리콘, 및 이들의 조합 등과 같은 적합한 전도성 물질로 형성될 수 있다. 스루 비아(115)와 기판(111) 사이에 배리어층이 형성될 수 있다. 배리어층은 티타늄 질화물과 같은 적합한 물질을 포함할 수 있으나, 탄탈룸 질화물, 또는 티타늄 등과 같은 다른 물질이 대안적으로 이용될 수 있다.
외부 커넥터(118)는 전도성 패드(117) 상에 형성되며, 마이크로범프, 구리 필라, 구리층, 니켈층, 무연(LF, lead free)층, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG, electroless nickel electroless palladium immersion gold)층, Cu/LF층, Sn/Ag층, Sn/Pb층, 또는 이들의 조합 등과 같은 임의의 적합한 유형의 외부 콘택트일 수 있다.
도 1에 도시된 바와 같이, 다이(101)의 전도성 필라(103)는, 예컨대, 솔더 영역(105)에 의해, 인터포저(110)의 전도성 패드(113)에 접합된다. 다이(101)를 인터포저(110)에 접합하기 위해 리플로우 공정이 수행될 수 있다.
다이(101)가 인터포저(110)에 접합된 후에, 다이(101)와 인터포저(110) 사이에 언더필(underfill) 물질(107)이 형성된다. 언더필 물질(107)은, 예컨대, 디스펜싱(dispensing) 바늘 또는 다른 적합한 디스펜싱 도구를 사용하여, 다이(101)와 인터포저(110) 사이의 갭 내에 디스펜싱된 후 굳히기 위해 경화되는 액체 에폭시 수지를 포함할 수 있다. 도 1에 도시된 바와 같이, 언더필 물질(107)은 다이(101)와 인터포저(110) 사이의 갭을 충전하며, 다이(101)의 측벽 사이의 갭도 충전할 수 있다. 다른 실시예에서, 언더필 물질(107)은 생략된다.
그다음으로, 인터포저(110) 위에 그리고 다이(101) 주위에 몰딩 물질(109)이 형성된다. 언더필 물질(107)이 형성되는 실시예에서, 몰딩 물질(109)은 또한 언더필 물질(107)을 둘러싼다. 예를 들면, 몰딩 물질(109)은 에폭시 수지, 유기 폴리머, 실리카계 충전재나 유기 충전재가 추가되거나 추가되지 않은 폴리머, 또는 다른 물질을 포함할 수 있다. 일부 실시예에서, 몰딩 물질(109)은, 도포될 때 겔형 액체인 액체 몰딩 화합물(LMC, liquid molding compound)을 포함한다. 몰딩 물질(109)은 도포될 때 액체 또는 고체도 포함할 수 있다. 대안적으로, 몰딩 물질(109)은 다른 절연 및/또는 캡슐화 물질을 포함할 수 있다. 일부 실시예에서 몰딩 물질(109)은 웨이퍼 수준의 몰딩 공정을 사용하여 도포될 수 있다. 몰딩 물질(109)은, 예컨대, 압축 몰딩, 전사 몰딩, 몰딩된 언더필(MUF, molded underfill), 또는 다른 방법을 사용하여 몰딩될 수 있다.
그다음으로, 일부 실시예에서, 경화 공정을 사용하여 몰딩 물질(109)이 경화된다. 경화 공정은, 어닐링 공정 또는 다른 가열 공정을 사용하여, 미리 결정된 기간 동안 미리 결정된 온도까지 몰딩 물질(109)을 가열하는 단계를 포함할 수 있다. 경화 공정은 자외선(UV, ultra-violet) 노광 공정, 적외선(IR, infrared) 에너지 노출 공정, 이들의 조합, 또는 이들과 가열 공정의 조합도 포함할 수 있다. 대안적으로, 몰딩 물질(109)은 다른 방법을 사용하여 경화될 수 있다. 일부 실시예에서는, 경화 공정이 포함되지 않는다.
몰딩 물질(109)이 형성된 후에, 몰딩 물질(109)과 다이(101)가 동일 평면 내의 상부 표면을 갖도록, 몰딩 물질(109)의 과잉 부분을 다이(101)의 위로부터 제거하기 위해 화학적 기계적 평탄화(CMP, chemical and mechanical planarization)와 같은 평탄화 공정이 수행될 수 있다. 도 1에 도시된 바와 같이, 몰딩 물질(109)은 기판(111)과 공통 경계를 갖는다.
도 1의 예에서, CoW 구조물은 인터포저(110), 다이(101), 언더필 물질(107), 및 몰딩 물질(109)을 포함한다. 그다음으로, CoWoS 구조물을 형성하기 위해 CoW 구조물이 기판(120)에 접합되며, 이는 인쇄 회로 기판(PCB, printed circuit board)일 수 있다.
기판(120)을 살펴보면, 일부 실시예에서, 기판(120)은 다층 회로 기판이다. 예컨대, 기판(120)은, 비스말레이미드 트리아진(BT, bismaleimide triazine) 수지, FR-4(방염성인 에폭시 수지 결합재를 갖는 직조 유리섬유 천으로 구성된 복합 물질), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 다른 지지 물질로 형성된 하나 이상의 유전체층(121/123/125)을 포함할 수 있다. 기판(120)은, 기판(120) 내에/상에 형성된 전기 전도성 피처(예컨대, 전도성 라인(127) 및 비아(129))를 포함할 수 있다. 도 1에 도시된 바와 같이, 기판(120)은, 기판(120)의 상부 표면 상에 형성된 전도성 패드(126), 및 기판(120)의 하부 표면 상에 형성된 전도성 패드(128)를 가지며, 이들 전도성 패드(126/128)는 기판(120)의 전도성 피처에 전기적으로 커플링된다.
인터포저(110)는 기판(120)에 접합된다. 예컨대, 외부 커넥터(118)를 통해, 인터포저(110)를 기판(120)에 전기적 및 기계적으로 커플링하기 위하여 리플로우 공정이 수행될 수 있다. 그다음으로, 인터포저(110)와 기판(120) 사이에 언더필 물질(112)이 형성된다. 언더필 물질(112)은 언더필 물질(107)과 동일하거나 유사할 수 있고, 동일하거나 유사한 형성 방법에 의해 형성될 수 있으며, 따라서 세부사항은 반복하지 않는다. 인터포저(110)가 기판(120)에 접합된 후에, 도 1의 CoWoS 구조물이 형성된다.
향상된 기능 및/또는 더 많은 저장 용량(예컨대, 메모리 용량)을 갖는 반도체 디바이스를 제공하기 위해 더 많은 다이(101)가 CoWoS 구조물 내에 집적됨에 따라서, 다이(101)를 수용하기 위해 인터포저(110)의 크기 및 기판(120)의 크기가 증가될 수 있다. 기판(120)의 크기가 증가하면, 기판(120)을 평평하게(예컨대, 평평한 상부 표면 및/또는 평평한 하부 표면을 가짐) 유지하기가 점점 더 어려워진다. 기판(120)의 워피지(warpage)는, 반도체 디바이스(100)를 또 다른 워크피스(예컨대, 기판(120) 아래의 마더 보드, 도시되지 않음)에 접합하기 어렵게 만들 수 있으며, 왜냐하면 기판(120)의 하부 표면에 있는 전도성 패드(128)가 기판(120)의 워피지로 인해 동일한 평면 내에 배치되지 않기 때문이다. 뒤틀린 기판(120)이 마더 보드에 부착된다면, 냉접합부(cold joint)와 같은 문제가 발생할 수 있다. 이와 유사하게, 기판(120)이 평평하지 않다면, CoW 구조물을 기판(120)에 접합하기 어려울 수 있다.
기판의 큰 크기로 인한 기판(120)의 워피지를 제어(예컨대, 감소시킴)하기 위해, 링(131)이 접착 물질(133)에 의해 기판(120)의 상부 표면에 부착되고, 기판(120)의 평면성(예컨대, 평탄도)을 개선시키기 위해 사용된다. 일부 실시예에서, 링(131)은, 강철, 구리, 또는 유리 등과 같은, 경질 물질로 형성된다. 한 실시예에서, 구조적 지지를 제공하기 위해 링(131)은 벌크 물질(예컨대, 벌크 강철, 벌크 구리, 벌크 유리)로 형성되며, 링(131) 내부에는 전기 회로가 없다. 일부 실시예에서, 링(131)의 하단에 UV 광 방출 디바이스(139)가 부착되며, 그 세부사항이 이하에서 논의된다. UV 광 방출 디바이스(139)는 링(131)의 일부로서 형성될 수 있다. 도시된 실시예에서, 링(131)은 (예컨대, 평면도에서 공동(hollow)의 사각형 형상을 갖는) 사각형 링이며, 링(131)이 CoW 구조물을 둘러싸도록(예컨대, 다이(101) 및 인터포저(110)를 둘러싸도록) 기판(120)에 부착된다. 도 2에 도시된 바와 같이, CoW 구조물도 평면도에서 사각형일 수 있다. 일부 실시예에서, CoWoS 구조물이 형성된 후 링(131)은 기판(120)의 상부 표면에 부착된다. 다른 실시예에서, 링(131)은 먼저 기판(120)의 상부 표면에 부착되며, 따라서, 다이(101) 및 인터포저(110)를 포함하는 CoW 구조물은 링(131) 내부의 기판(120)의 상부 표면에 부착된다.
도 2는, 한 실시예에 따른, 링(131)이 부착된 후의 도 1의 반도체 디바이스(100)의 평면도를 도시한다. 도 1은 반도체 디바이스(100)의 좌측 부분을 도시하며, 도 2는 반도체 디바이스(100)의 좌측 부분 및 우측 부분 둘 다를 도시한다는 점에 유의해야 한다. 만일 도시된다면, 링(131)의 평면도는, 도 2에 도시된 영역(134)(예컨대, 공동의 사각형 형상을 갖는 영역)과 겹칠 것이며, 영역(134)은, 접착 물질(133)(예컨대, 133A 및 133B)에 의해 점유되는(예컨대, 커버되는) 기판(120)의 상부 표면의 영역에 대응한다는 것의 이해를 바탕으로, 링(131) 아래의 접착 물질(133)(예컨대, 133A 및 133B)의 세부사항을 도시하기 위하여, 링(131)은 도 2에 도시되어 있지 않다. 즉, 영역(134)은, 링(131) 아래에(예컨대, 바로 아래에) 있는, 기판(120)의 표면의 공동의 사각형 형상을 갖는 영역에 대응한다.
도 2는 다이(101), 및 다이(101) 주위의 몰딩 물질(109)을 도시한다. 인터포저(110)(도 1 참조)는 다이(101) 및 몰딩 물질(109) 바로 아래에 있으며, 따라서 도 2의 평면도에서는 볼 수 없다. 도 2는 또한, 몰딩 물질(109) 주위의 언더필 물질(112), 영역(134) 내에 배치된 접착 물질(133), 및 기판(120)을 도시한다. 도 2에 도시된 다이(101)의 수 및 다이(101)의 위치는 도시의 목적을 위한 것이며 제한하지 않는다. 다른 수의 다이 및 다이(101)의 다른 위치가 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.
반도체 디바이스(100) 내에 사용되는 상이한 물질은 상이한 열 팽창 계수(CTE, coefficient of thermal expansion)를 갖는다. 예컨대, 다이(101)는 약 2.6ppm/°C의 CTE를 가질 수 있고, 기판(120)은 약 8.4ppm/°C의 CTE를 가질 수 있고, 링은 약 17.8ppm/°C의 CTE를 가질 수 있다. 반도체 디바이스(100) 내에 사용되는 상이한 물질의 CTE의 차이로 인해, 반도체 디바이스(100) 내에 응력이 존재한다. 응력 수준은, 반도체 디바이스(100)의 모서리 부근에서, 예를 들면 영역(134)의 4개의 모서리 부근에서, 특히 높을 수 있다. 만일 해결되지 않은 채로 남는다면, 응력은 반도체 디바이스(100) 내에서 박리 및 균열을 야기할 수 있다.
도 2를 참조하면, 일부 실시예에서, 응력을 완화시키기 위해, 영역(134)의 상이한 위치에서, 접착 물질(133)에 대해, 접착 물질(133A) 및 접착 물질(133B)과 같은, 다수의 유형의 접착 물질(예컨대, 상이한 물질 조성을 갖는 접착 물질)이 사용된다. 예컨대, 영역(134)의 모서리에 사용되는 접착 물질(133B)은 영역(134)의 모서리 이외의 영역 내에 사용되는 접착 물질(133A)보다 더 부드럽고 그리고/또는 탄성이 더 크다. 도 2는 2개의 상이한 실시예를 나타내기 위해 사용될 수 있다. 한 실시예에서, 접착 물질(133A) 및 접착 물질(133B) 둘 다는, 링(131)이 부착된 후의 반도체 디바이스(100)의 최종 제품 내에 잔존한다. 또 다른 실시예에서, 영역(134)의 모서리에 퇴적된 접착 물질(133B)은 희생 접착 물질이고, 링(131)이 부착된 후에 제거되며, 따라서, 반도체 디바이스(100)의 최종 제품 내에는 접착 물질(133A)만 링(131) 아래에 남는다. 전술한 상이한 실시예의 세부사항이 이하에서 논의된다.
도 2에 도시된 바와 같이, 접착 물질(133B)은, 영역(134)의 4개의 모서리에 퇴적된 분리된 부분을 포함한다. 접착 물질(133A)은, 접착 물질(133B)에 의해 점유되지 않은 영역(134)의 다른 영역 내에 퇴적된 분리된 부분을 포함한다. 예컨대, 접착 물질(133A)의 일부는 접착 물질(133B)의 2개의 분리된 부분 사이의 영역(134) 내에서 연속적으로 연장될 수 있으며, 접착 물질(133B)의 2개의 분리된 부분은, 영역(134)의 제1 모서리에 배치된 접착 물질(133B)의 제1 부분, 및 제1 코너에 인접한 영역(134)의 제2 모서리에 배치된 물질(133B)의 제2 부분을 포함한다. 접착 물질(133A 및 133B)은 임의의 적합한 퇴적 방법을 사용하여 영역(134)의 각 영역 내에 퇴적될 수 있으며, 그 후, 링(131)이 접착 물질(133) 위에 배치되고 기판(120)에 부착된다.
퇴적된 후, 접착 물질(133A/133B)은 경화 공정에 의해 경화될 수 있다. 경화 공정은 약 150°C와 약 300°C 사이의 온도에서 약 1분과 약 30분 사이의 지속시간 동안 수행될 수 있다. 접착 물질(133B)이 희생 접착 물질인 한 실시예에서, 경화 공정은 접착 물질(133A)을 경화시키고 접착 물질(133B)을 제거한다. 또 다른 실시예에서, 경화 공정은 접착 물질(133A/133B)을 경화시키고, 접착 물질(133B)(예컨대, 희생 접착 물질)을 제거하기 위해 별도의 열 공정이 후속적으로 수행된다.
도 2에서, 영역(134)의 2개의 인접한 모서리에 퇴적된 접착 물질(133B)의 분리된 부분은 길이 L1 및 L2를 각각 가지며, L1 및 L2는 영역(134)의 가장자리를 따라서 측정되고, 영역(134)의 가장자리는 길이 L을 갖는다. L1과 L2의 합과 길이 L 사이의 비율(예컨대, (L1+L2)/L)은 예를 들면 약 10%와 약 50% 사이일 수 있으나, 다른 치수 또한 가능하고 본 개시의 범위 내에 포함되도록 완전히 의도된다.
접착 물질(133A)과 접착 물질(133B) 둘 다가 반도체 디바이스(100)의 최종 제품(예컨대, 사용을 위한 최종 제품) 내에 잔존하는 실시예에서, 접착 물질(133B)은 탄성 접착 물질이다. 예컨대, 접착 물질(133B)은 고무 유형의 접착 물질, 또는 실리콘 유형의 접착 물질 등일 수 있다. 고무 유형의 접착 물질은, 천연 고무, 또는 이소프렌 및/또는 임의의 다른 디엔(diene)의 폴리머와 같은 합성 고무를 포함할 수 있다. 실리콘 유형의 접착 물질은, 예컨대, 폴리실록산 중추(예컨대, Si-O-Si)를 함유하는 폴리머를 포함할 수 있다. 일부 실시예에서, 접착 물질(133B)(예컨대, 탄성 접착 물질)의 영률(Young’s modulus)은 약 0.0001메가파스칼(MPa)과 약 10000MPa 사이, 예를 들면 약 0.001MPa와 약 10MPa 사이일 수 있다. 일부 실시예에서, 접착 물질(133B)의 신장률은 약 10%와 약 1000% 사이, 예를 들면 약 50%와 약 1000% 사이일 수 있다.
접착 물질(133A)은 접착 물질(133B)보다 더 단단하고 그리고/또는 탄성이 더 작다(예컨대, 더 뻣뻣함). 일부 실시예에서, 접착 물질(133A)의 영률은 약 0.01기가파스칼(GPa)과 약 5GPa 사이이다. 접착 물질(133A)의 신장률은, 예를 들면, 약 20%와 약 100% 사이이다. 접착 물질(133A)에 대한 예는 에폭시 수지 등을 포함한다.
탄성 접착 물질(예컨대, 접착 물질(133B))의 사용은, 접착 물질(133)의 비균질 구조물과 함께, 반도체 디바이스(100) 내의(예컨대, 영역(134)의 모서리에서의) 응력을 완화시키도록 도우며, 따라서, 응력으로 인해 유도되는 반도체 디바이스(100)에 대한 손상(예컨대, 박리, 균열)을 줄이거나 방지한다.
접착 물질(133B)이 희생 접착 물질인 실시예에서, 접착 물질(133B)은, 예를 들면, 열 분해가능 작용기를 갖는 수지 또는 폴리머로서의, 열 분해가능 물질(열 박리 물질로서도 지칭됨)이거나 그러한 열 분해가능 물질을 포함할 수 있다. 열 분해가능 물질의 예는, 아크릴산염, 메타크릴산염, 또는 카르복시산염 등을 포함한다. 또 다른 예를 들면, 접착 물질(133B)(예컨대, 희생 접착 물질)은, UV 광에 대한 노출에 의해 제거될 수 있는 UV 분해가능 물질(UV 박리 물질로서도 지칭됨)이거나 그러한 UV 분해가능 물질을 포함할 수 있다. 후속 공정에서, 접착 물질(133B)은 제거되고, 접착 물질(133A)은 링(131) 및 기판(120)에 접착된 상태로 잔존한다. 따라서, 최종 제품 내에는, 반도체 디바이스(100) 내의 링(131)과 기판(120) 사이에 접착 물질(133A)만 잔존한다. 즉, (접착 물질(133B)이 제거되기 전에) 접착 물질(133B)이 있었던 각 위치에서 링(131)과 기판(120) 사이에 개구(132)(예컨대, 빈 공간)가 존재한다. 따라서, 접착 물질(133B)의 제거 후에 개구(132)가 접착 물질(133B)을 대체하리라는 것을 나타내기 위하여, 도 2 및 후속 도면에서, 접착 물질(133B)의 각 위치는 개구(132)로서도 레이블링된다. 일부 실시예에서, 반도체 디바이스(100)가 또 다른 워크피스(예컨대, 마더 보드)에 접합된 후에 접착 물질(133B)이 제거된다.
일부 실시예에서, 접착 물질(133B)(예컨대, 희생 접착 물질)의 영률은 약 0.001메가파스칼(MPa)과 약 10MPa 사이이다. 접착 물질(133B)의 신장률은, 예를 들면, 약 50%와 약 1000% 사이이다. 따라서, 접착 물질(133B)(예컨대, 희생 접착 물질)은 부드럽고 그리고/또는 탄성을 갖는 물질이다. 접착 물질(133A)은 접착 물질(133B)보다 더 단단하고 그리고/또는 탄성이 더 작다(예컨대, 더 뻣뻣함). 접착 물질(133A)에 대한 예는 에폭시 수지 등을 포함한다. 일부 실시예에서, 접착 물질(133A)의 영률은 약 0.01기가파스칼(GPa)과 약 5GPa 사이이다. 접착 물질(133A)의 신장률은, 예를 들면, 약 20%와 약 100% 사이이다.
접착 물질(133B)의 특성(예컨대, 열 분해가능 물질, UV 분해가능 물질)에 따라서, 접착 물질(133B)을 제거하기 위해 상이한 공정이 수행될 수 있다. 예컨대, 접착 물질(133B)은 열 박리 물질일 수 있으며, 그러한 경우, 예컨대 약 200°C와 약 300°C 사이의 온도에서 약 1분과 약 60분 사이의 지속기간 동안 가열 공정이 수행될 수 있다. 가열 공정은 열 박리 물질이 그 접착성을 잃고 기판(120) 및 링(131)으로부터 분리되도록 할 수 있다. 가열 공정은 또한 열 박리 물질이 작은 조각들로 부서지게 할 수 있다. 가열 공정 후, 예컨대, (세척액을 사용하는) 세척 공정 또는 (느슨한 열 박리 물질을 흡인하여 없애기 위한) 진공 공정에 의해, 느슨한 열 박리 물질이 반도체 디바이스(100)로부터 제거될 수 있다.
또 다른 예를 들면, 접착 물질(133B)은 UV 박리 물질일 수 있으며, 그러한 경우, UV 박리 물질을 제거하기 위해 UV 광이 사용될 수 있다. 한 실시예에서, UV 박리 물질이 접착 물질(133B)로서 사용된다면, (예컨대, 링(131) 외부에 있는 UV 광원으로부터의) UV 광이 링(131)을 통과하여 접착 물질(133B)에 도달할 수 있도록, 링(131)은, 유리와 같은 투명한 물질(예컨대, UV 광에 대해 투명)로 제조된다는 점에 유의해야 한다. 또 다른 실시예에서, 링(131)은, 예컨대, 접착 물질(133B)을 향하는(예컨대, 접착 물질(133B)에 부착되는), 링(131)의 하부 표면에 부착된 UV 광 방출 디바이스(139)(도 1 참조)를 가지며, 그러한 경우, 링(131)은, UV 광에 대해 투명하지 않은 물질(들)(예컨대, 강철, 구리)로 제조될 수 있다. UV 광 방출 디바이스(139)가 활성화될 때, UV 광이 생성되고, 접착 물질(133B)이 그 접착성을 잃고 기판(120) 및 링(131)으로부터 분리되도록, 접착 물질(133B)을 비춘다. UV 광은 또한 UV 박리 물질이 작은 조각들로 부서지도록 할 수 있다. UV 공정 후, 예컨대, (세척액을 사용하는) 세척 공정 또는 (느슨한 UV 박리 물질을 흡인하여 없애기 위한) 진공 공정에 의해, 느슨한 UV 박리 물질이 반도체 디바이스(100)로부터 제거될 수 있다.
링(131)이 기판(120)에 부착된 후 추가적인 공정이 뒤따를 수 있다. 예컨대, 기판(120)의 전도성 패드(128)가 마더 보드와 같은 또 다른 워크피스의 전도성 피처에 기계적 및 전기적으로 커플링되도록, 기판(120)의 하부 표면이 해당 워크피스에 접합될 수 있다. 여기서는 세부사항을 논의하지 않는다.
도 3은 한 실시예에 따른 도 1의 반도체 디바이스(100)의 평면도를 도시한다. 도 3의 실시예는 도 2의 실시예와 유사하지만, 영역(134)의 4개의 모서리에 배치된 접착 물질(133B) 사이에 퇴적된 접착 물질(133B)의 추가적인 부분(133BA로서 레이블링됨)을 갖는다. 접착 물질(133B)의 부분(133BA)은 접착 물질(133B)과 동일한 물질(예컨대, 동일한 조성을 가짐)을 포함하며, 접착 물질(133A) 내에 매립된(예컨대, 접착 물질(133A)과 물리적으로 접촉함) 다수의 접착 물질(133B) 스트립을 포함한다. 스트립 각각은 기판(120)의 상부 표면으로부터 링(131)의 하부 표면까지 연장된다. 도 3에서의 접착 물질(133BA)의 스트립의 수 및 스트립의 위치는 예시의 목적을 위한 것이고 비제한적이며, 다른 수 및 다른 위치 또한 가능하고, 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 3을 참조하면, 한 실시예에서, 접착 물질(133B)은 탄성 접착 물질이며, 접착 물질(133A 및 133B) 둘 다가, 반도체 디바이스(100)의 최종 제품 내에 잔존한다. 또 다른 실시예에서, 접착 물질(133B)은 희생 접착 물질이며, 최종 제품 내에 접착 물질(133A)만 남도록, 가열 공정 또는 UV 공정에 의해 접착 물질(133B)이 제거된다. 그 결과로서, 접착 물질(133B/133BA)(희생 접착 물질)이 있었던 각 위치에서 링(131)과 기판(120) 사이에 개구(132)(예컨대, 빈 공간)가 존재한다. 세부사항은 도 2를 참조하여 전술한 것과 동일하거나 유사하며, 따라서 반복하지 않는다.
도 4a는 한 실시예에 따른 도 1의 반도체 디바이스(100)의 평면도를 도시한다. 도 4a의 실시예는 도 2의 실시예와 유사하지만, 영역(134)의 파선 사각형 영역 내에 접착 물질(133A) 아래에 형성된 접착 물질(133B)의 추가적인 부분(레이블 133BB 참조)을 갖는다. 즉, 접착 물질(133)은 파선 사각형 영역 내에서 층으로 된 구조물을 가지며, 이러한 층으로 된 구조물은, 접착 물질(133A) 아래에 형성된 접착 물질(133B)의 층(133BB로서 레이블링됨)을 포함한다. 파선 사각형 영역 내의 접착 물질(133)의 층으로 된 구조물의 세부사항은 도 4b에 도시되어 있다.
도 4b는 단면 A-A를 따른 도4a의 반도체 디바이스(100)의 일부의 단면도를 도시한다. 도 4b는, 접착 물질(133B)(133BB로서 레이블링됨)층 위의 접착 물질(133A)층을 포함하는, 파선 사각형 영역(도 4a 참조) 내의 접착 물질(133)의 층으로 된 구조물을 도시한다. 도 4b는 층 구조물 아래의 기판(120)도 도시한다. 또한, 도 4b는 층 구조물에 인접하고 층 구조물의 양측 상에 있는 접착 물질(133A)의 부분도 도시한다. 도 4b에 도시된 바와 같이, 층 구조물의 양측 상에 있는 접착 물질(133A)의 부분은, 층 구조물의 높이와 같은 높이를 갖는다.
도 4a 및 도 4b를 참조하면, 한 실시예에서, 접착 물질(133B)은 탄성 접착 물질이며, 접착 물질(133A 및 133B) 둘 다가, 반도체 디바이스(100)의 최종 제품 내에 잔존한다. 또 다른 실시예에서, 접착 물질(133B)은 희생 접착 물질이며, 최종 제품 내에 접착 물질(133A)만 남도록, 예컨대, 가열 공정 또는 UV 공정에 의해 제거된다. 그 결과로서, (접착 물질(133B/133BB)이 제거되기 전에) 접착 물질(133B/133BB)이 있었던 각 위치에서 링(131)과 기판(120) 사이에 개구(132)(예컨대, 빈 공간)가 존재한다. 세부사항은 도 2를 참조하여 전술한 것과 동일하거나 유사하며, 따라서 반복하지 않는다.
도 5는 한 실시예에 따른 도 1의 반도체 디바이스(100)의 평면도를 도시한다. 도 5의 실시예에서, 희생 접착 물질인 접착 물질(133B)은 영역(134) 내에 연속적으로 형성되어 영역(134)을 커버한다. 즉, 이 예에서, 접착 물질(133)은 접착 물질(133B)(예컨대, 희생 접착 물질)만을 포함한다. 희생 접착 물질은, 도 2를 참조하여 전술한 희생 접착 물질과 동일한 영률 및 동일한 신장률을 가질 수 있다. 한 실시예에서, CoWoS 구조물이, 예컨대, 기판(120)의 하부 표면에 있는 전도성 패드(128)를 통해 마더 보드에 부착된 후에, 접착 물질(133B)(예컨대, 희생 접착 물질)은, 예컨대, 가열 공정 또는 UV 공정에 의해 제거된다. 그 결과로서, 반도체 디바이스(100)로부터 링(131)도 제거된다. 즉, 링(131) 및 접착 물질(133)(예컨대, 133B) 둘 다가, 반도체 디바이스(100)의 최종 제품으로부터 제거된다.
도 6은 일부 실시예에 따른 반도체 디바이스(200)의 단면도이다. 반도체 디바이스(200)는 도 1의 반도체 디바이스(100)와 유사하지만, 링(131)에 부착된 덮개(137)를 갖는다. 일부 실시예에서, 덮개(137)는 링(131)과 동일한 물질로 형성될 수 있다. 다른 실시예에서, 덮개(137)는 링(131)과는 상이한 물질로 형성된다. 또한, 덮개(137)는 접착 물질(135)을 통해 다이(101) 및 몰딩 물질(109)에 부착된다. 접착 물질(135)은 열 방산의 목적을 위한 열 계면 물질(TIM, thermal interface material)일 수 있다. TIM은, 기저 물질로서의 폴리머, 수지, 또는 에폭시 수지, 및 열 전도성을 개선시키기 위한 충전재를 포함할 수 있다. 충전재는, 알루미늄 산화물, 마그네슘 산화물, 알루미늄 질화물, 붕소 질화물, 또는 다이아몬드 파우더 등과 같은, 유전체 충전재를 포함할 수 있다. 충전재는, 은, 구리, 또는 알루미늄 등과 같은, 금속 충전재일 수 있다.
도 6을 참조하면, 도 2, 도 3, 도 4a, 및 도 4b를 참조하여 전술한 다양한 실시예가 반도체 디바이스(200)에 적용될 수 있다. 예컨대, 도 2, 도 3, 도 4a, 및 도 4b를 참조하여 다양한 실시예에서 논의한 바와 같이, 접착 물질(133)은 접착 물질(134A) 및 접착 물질(133B)을 포함할 수 있다. 일부 실시예에서, 접착 물질(133B)은 탄성 접착 물질이며, 접착 물질(133A 및 133B) 둘 다가, 반도체 디바이스(100)의 최종 제품 내에 잔존한다. 다른 실시예에서, 접착 물질(133B)은 희생 접착 물질이며, 최종 제품 내에 접착 물질(133A)만 남도록, 예컨대, 가열 공정 또는 UV 공정에 의해 제거된다. 세부사항은 도 2, 도 3, 도 4a, 및 도 4b를 참조하여 전술한 것과 동일하거나 유사하며, 따라서 반복하지 않는다.
계속하여 도 6을 참조하면, 한 실시예에서, 접착 물질(133B)은 UV 박리 물질이며, 접착 물질(133B)의 제거를 위해 링(131)은 유리와 같은 UV 투명 물질로 형성되고, 덮개(137)는, 강철 또는 구리와 같이, 열 방산에 도움이 되는, 링(131)과는 상이한 물질로 형성된다. 또 다른 실시예에서, 링(131) 및 덮개(137)는 동일한 물질(예컨대, 구리, 강철)로 형성되며, 링(131)은, 링(131)의 하단 표면에 UV 광 방출 디바이스(139)를 포함한다.
개시된 실시예에 대한 변형예가 가능하며, 본 개시의 범위 내에 포함되도록 완전히 의도된다. 도시된 실시예에서, 영역(134)의 상이한 위치에 퇴적된 접착 물질(133B)은 동일한 물질이지만, 이는 단지 비제한적인 예일 뿐이다. 접착 물질(133B)에 의해 점유되는 영역(134)의 위치에 하나보다 많은 유형의 접착 물질이 퇴적될 수 있다. 즉, 접착 물질(133B)은 하나보다 많은 유형의 접착 물질에 의해 대체될 수 있다. 예컨대, 도 2에서, 영역(134)의 각 모서리에 있는 접착 물질(133B)은 상이한 탄성 접착 물질로 형성될 수 있거나(예컨대, 각 탄성 접착 물질은 접착 물질(133B)과 동일하거나 유사한 영률 및/또는 신장률을 가짐), 모서리 중 적어도 2개에는 상이한 접착 탄성 물질이 형성된다. 또한, 도 3의 접착 물질(133BA)의 스트립은 2개 이상의 상이한 탄성 접착 물질을 가질 수 있으며, 스트립(133BA) 중 적어도 2개는 상이한 탄성 물질로 형성된다. 또 다른 예를 들면, 도 4a 및 도 4b에서, 접착 물질(133BB)은 2개 이상의 탄성 접착 물질층에 의해 대체될 수 있다(예컨대, 각 탄성 접착 물질은 접착 물질(133B)과 동일하거나 유사한 영률 및/또는 신장률을 가짐). 이들 및 다른 변형예가 본 개시의 범위 내에 포함되도록 완전히 의도된다.
실시예들은 이점을 달성할 수 있다. 예컨대, 링(131) 아래의 모서리 위치에서, 예컨대, 더 부드러운 그리고/또는 탄성이 더 큰 접착 물질(133B)을 사용함으로써, CTE 부정합으로 인한 반도체 디바이스(100) 내의 응력이 완화될 수 있다. 그 결과로서, 박리 및 균열과 같은, 반도체 디바이스(100)에 대한 손상이 회피 또는 감소될 수 있다. 링(131)의 사용은 또한, 기판(120)의 평탄도를 개선시키도록 도울 수 있으며, 따라서, 기판(120)을 또 다른 워크피스(예컨대, 마더 보드)에 부착시키는 데, 또는 CoW 구조물을 기판(120)에 부착시키는 데 이롭다. 기판(120)의 개선된 평탄도는, 기판(120)을 다른 디바이스에 접합시키기 더 쉽도록 하며, 냉접합부와 같은 문제를 감소시키거나 회피할 수 있다.
도 7은, 일부 실시예에서 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다. 도 7에 도시된 실시예 방법은, 여러 가능한 실시예 방법 중 단지 하나의 예일 뿐이라는 것이 이해되어야 한다. 당업자는 여러 변형예, 대안예, 및 수정예를 인지할 것이다. 예컨대, 도 7에 도시된 다양한 단계는, 추가, 제거, 대체, 재배열, 및 반복될 수 있다.
도 7을 참조하면, 블록(1010)에서, 기판의 상부 표면의 제1 영역 내에 접착 물질이 도포되고, 접착 물질을 도포하는 단계는, 제1 영역의 제1 위치에 제1 접착 물질을 도포하는 단계; 및 제1 영역의 제2 위치에 제2 접착 물질을 도포하는 단계를 포함하며, 제2 접착 물질은 제1 접착 물질과는 상이한 물질 조성을 갖는다. 블록(1020)에서, 기판의 상부 표면 상에 도포된 접착 물질을 사용해 기판의 상부 표면에 링이 부착되며, 링이 부착된 후에, 접착 물질은 링과 기판 사이에 있다.
한 실시예에 따라서, 반도체 디바이스를 형성하는 방법은, 기판의 상부 표면의 제1 영역 내에 접착 물질을 도포하는 단계를 포함하고, 접착 물질을 도포하는 단계는, 제1 영역의 제1 위치에 제1 접착 물질을 도포하는 단계; 및 제1 영역의 제2 위치에 제2 접착 물질을 도포하는 단계를 포함하며, 제2 접착 물질은 제1 접착 물질과는 상이한 물질 조성을 갖는다. 방법은, 기판의 상부 표면 상에 도포된 접착 물질을 사용해 기판의 상부 표면에 링을 부착하는 단계 더 포함하며, 링이 부착된 후에, 접착 물질은 링과 기판 사이에 있다. 한 실시예에서, 제1 접착 물질과 제2 접착 물질은 제1 영역의 상이한 위치에 도포된다. 한 실시예에서, 제1 접착 물질은, 링의 모서리 아래에 배치된 제1 분리된 부분을 포함하며, 제2 접착 물질은, 제1 접착 물질의 제1 분리된 부분 사이에 배치된 제2 분리된 부분을 포함한다. 한 실시예에서, 제1 접착 물질의 영률은 제2 접착 물질의 영률보다 더 작다. 한 실시예에서, 제1 접착 물질의 영률은 0.001MPa와 10MPa 사이이고, 제2 접착 물질의 영률은 0.01GPa와 5GPa 사이이다. 한 실시예에서, 제1 접착 물질의 신장률은 제2 접착 물질의 신장률보다 더 크다. 한 실시예에서, 제1 접착 물질의 신장률은 50%와 1000% 사이이고, 제2 접착 물질의 신장률은 20%와 100% 사이이다. 한 실시예에서, 방법은, 인터포저의 제1 표면에 다이를 부착하는 단계; 다이 주위의 인터포저의 제1 표면 상에 몰딩 물질을 형성하는 단계; 및 제1 표면의 반대쪽에 있는 인터포저의 제2 표면을 제1 영역 내의 기판의 상부 표면에 부착하는 단계를 더 포함하며, 인터포저는 링에 의해 둘러싸여 있다. 한 실시예에서, 방법은, 링이 부착된 후에, 링과 기판 사이에 제2 접착 물질을 유지하면서 제1 접착 물질을 제거하는 단계를 더 포함한다. 한 실시예에서, 제1 접착 물질을 제거하는 단계는, 제1 접착 물질을 기판으로부터 분리시키기 위해 가열 공정을 수행하는 단계를 포함하며, 가열 공정 후, 제2 접착 물질은 기판에 접착된 상태로 잔존한다. 한 실시예에서, 링은 자외선(UV) 광에 대해 투명하며, 제1 접착 물질을 제거하는 단계는, 링을 관통해 접착 물질 상에 UV 광을 비춤으로써 UV 공정을 수행하는 단계를 포함하며, UV 공정 후, 제1 접착 물질은 기판으로부터 분리되고, 제2 접착 물질은 기판에 접착된 상태로 잔존한다. 한 실시예에서, 링은, 접착 물질을 향하는 링의 하단 표면에 있는 자외선(UV) 광 방출 디바이스를 포함하고, 제1 접착 물질을 제거하는 단계는, 접착 물질 상에 UV 광을 비추도록 UV 광 방출 디바이스를 활성화시킴으로써 UV 공정을 수행하는 단계를 포함하며, UV 공정 후, 제1 접착 물질은 기판으로부터 분리되고 제2 접착 물질은 기판에 접착된 상태로 잔존한다.
한 실시예에 따라서, 반도체 디바이스를 형성하는 방법은, 기판의 상부 표면 상의 영역의 제1 위치에 제1 접착 물질을 형성하는 단계로서, 제1 위치는 영역의 모서리를 포함하는, 제1 접착 물질을 형성하는 단계; 제1 위치와는 상이한 영역의 제2 위치에 제2 접착 물질을 형성하는 단계로서, 제2 접착 물질은 제1 접착 물질과는 상이하고, 제1 접착 물질의 영률은 제2 접착 물질의 영률보다 더 작은, 제2 접착 물질을 형성하는 단계; 및 제1 접착 물질 및 제2 접착 물질을 사용해 기판의 상부 표면에 링을 부착하는 단계를 포함한다. 한 실시예에서, 방법은, 영역 내의 기판의 상부 표면에 인터포저의 하부측을 부착하는 단계를 더 포함하며, 인터포저의 상부측에는 다이가 부착된다. 한 실시예에서, 제1 위치는 영역의 모서리 사이의 영역 내의 위치를 더 포함한다. 한 실시예에서, 제1 접착 물질의 신장률은 제2 접착 물질의 신장률보다 더 크다. 한 실시예에서, 방법은, 링을 부착한 후에 제1 접착 물질을 제거하는 단계를 더 포함하며, 제1 접착 물질이 제거된 후에, 제2 접착 물질은 기판 및 링에 접착된 상태로 잔존한다.
한 실시예에 따라서, 반도체 디바이스는 기판; 기판의 상부 표면에 부착된 링; 및 기판과 링 사이의 접착 물질을 포함하며, 접착 물질은 링의 모서리 아래에 배치된 제1 접착 물질을 포함하고 제1 물질 사이에 배치된 제2 접착 물질을 포함하며, 제1 접착 물질은 제2 접착 물질과는 상이한 조성을 갖는다. 한 실시예에서, 제1 접착 물질은, 링의 모서리 아래에 배치된 제1 분리된 부분을 포함하고, 제2 접착 물질은, 제1 접착 물질의 제1 분리된 부분 사이에 배치된 제2 분리된 부분을 포함한다. 한 실시예에서, 제1 접착 물질은 제2 접착 물질보다 탄성이 더 크다.
전술한 내용은, 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 동일한 목적을 수행하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 및/또는 본 명세서에 소개된 실시예들의 동일한 이점을 달성하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지할 것이다.
<부기>
1. 반도체 디바이스를 형성하는 방법에 있어서,
기판의 상부 표면의 제1 영역 내에 접착 물질을 도포하는 단계로서,
상기 제1 영역의 제1 위치에 제1 접착 물질을 도포하는 단계; 및
상기 제1 영역의 제2 위치에 제2 접착 물질을 도포하는 단계
를 포함하고, 상기 제2 접착 물질은 상기 제1 접착 물질과는 상이한 물질 조성을 갖는, 상기 접착 물질을 도포하는 단계; 및
상기 기판의 상부 표면 상에 도포된 상기 접착 물질을 사용해 상기 기판의 상부 표면에 링을 부착하는 단계로서, 상기 링이 부착된 후에, 상기 접착 물질은 상기 링과 상기 기판 사이에 있는, 상기 링을 부착하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
2. 제1항에 있어서, 상기 제1 접착 물질과 상기 제2 접착 물질은 상기 제1 영역의 상이한 위치에 도포되는, 반도체 디바이스를 형성하는 방법.
3. 제1항에 있어서, 상기 제1 접착 물질은, 상기 링의 모서리 아래에 배치된 제1 분리된 부분을 포함하고, 상기 제2 접착 물질은, 상기 제1 접착 물질의 제1 분리된 부분 사이에 배치된 제2 분리된 부분을 포함하는, 반도체 디바이스를 형성하는 방법.
4. 제3항에 있어서, 상기 제1 접착 물질의 영률은 상기 제2 접착 물질의 영률보다 더 작은, 반도체 디바이스를 형성하는 방법.
5. 제4항에 있어서, 상기 제1 접착 물질의 영률은 0.001MPa와 10MPa 사이이고, 상기 제2 접착 물질의 영률은 0.01GPa와 5GPa 사이인, 반도체 디바이스를 형성하는 방법.
6. 제4항에 있어서, 상기 제1 접착 물질의 신장률은 상기 제2 접착 물질의 신장률보다 더 큰, 반도체 디바이스를 형성하는 방법.
7. 제6항에 있어서, 상기 제1 접착 물질의 신장률은 50%와 1000% 사이이고, 상기 제2 접착 물질의 신장률은 20%와 100% 사이인, 반도체 디바이스를 형성하는 방법.
8. 제4항에 있어서,
인터포저의 제1 표면에 다이를 부착하는 단계;
상기 다이 주위의 상기 인터포저의 제1 표면 상에 몰딩 물질을 형성하는 단계; 및
상기 제1 표면의 반대쪽에 있는 상기 인터포저의 제2 표면을 상기 제1 영역 내의 상기 기판의 상부 표면에 부착하는 단계를 더 포함하며, 상기 인터포저는 상기 링에 의해 둘러싸인, 반도체 디바이스를 형성하는 방법.
9. 제4항에 있어서,
상기 링이 부착된 후에, 상기 링과 상기 기판 사이에 상기 제2 접착 물질을 유지하면서 상기 제1 접착 물질을 제거하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
10. 제9항에 있어서, 상기 제1 접착 물질을 제거하는 단계는,
상기 제1 접착 물질을 상기 기판으로부터 분리시키기 위해 가열 공정을 수행하는 단계를 포함하며, 상기 가열 공정 후, 상기 제2 접착 물질은 상기 기판에 접착된 상태로 잔존하는, 반도체 디바이스를 형성하는 방법.
11. 제9항에 있어서, 상기 링은 자외선(UV, ultraviolet) 광에 대해 투명하고, 상기 제1 접착 물질을 제거하는 단계는,
상기 링을 관통해 상기 접착 물질 상에 UV 광을 비춤으로써 UV 공정을 수행하는 단계를 포함하며, 상기 UV 공정 후, 상기 제1 접착 물질은 상기 기판으로부터 분리되고, 상기 제2 접착 물질은 상기 기판에 접착된 상태로 잔존하는, 반도체 디바이스를 형성하는 방법.
12. 제9항에 있어서, 상기 링은, 상기 접착 물질을 향하는 상기 링의 하단 표면에 있는 자외선(UV) 광 방출 디바이스를 포함하고, 상기 제1 접착 물질을 제거하는 단계는,
상기 접착 물질 상에 UV 광을 비추도록 상기 UV 광 방출 디바이스를 활성화시킴으로써 UV 공정을 수행하는 단계를 포함하며, 상기 UV 공정 후, 상기 제1 접착 물질은 상기 기판으로부터 분리되고, 상기 제2 접착 물질은 상기 기판에 접착된 상태로 잔존하는, 반도체 디바이스를 형성하는 방법.
13. 반도체 디바이스를 형성하는 방법에 있어서,
기판의 상부 표면 상의 영역의 제1 위치에 제1 접착 물질을 형성하는 단계로서, 상기 제1 위치는 상기 영역의 모서리를 포함하는, 상기 제1 접착 물질을 형성하는 단계;
상기 제1 위치와는 상이한 상기 영역의 제2 위치에 제2 접착 물질을 형성하는 단계로서, 상기 제2 접착 물질은 상기 제1 접착 물질과는 상이한 물질이고, 상기 제1 접착 물질의 영률은 상기 제2 접착 물질의 영률보다 더 작은, 상기 제2 접착 물질을 형성하는 단계; 및
상기 제1 접착 물질 및 상기 제2 접착 물질을 사용해 상기 기판의 상부 표면에 링을 부착하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
14. 제13항에 있어서, 상기 영역 내의 상기 기판의 상부 표면에 인터포저의 하부측을 부착하는 단계를 더 포함하며, 상기 인터포저의 상부측에는 다이가 부착되는, 반도체 디바이스를 형성하는 방법.
15. 제13항에 있어서, 상기 제1 위치는 상기 영역의 모서리 사이의 상기 영역 내의 위치를 더 포함하는, 반도체 디바이스를 형성하는 방법.
16. 제13항에 있어서, 상기 제1 접착 물질의 신장률은 상기 제2 접착 물질의 신장률보다 더 큰, 반도체 디바이스를 형성하는 방법.
17. 제13항에 있어서,
상기 링을 부착한 후에 상기 제1 접착 물질을 제거하는 단계를 더 포함하며, 상기 제1 물질을 제거한 후에, 상기 제2 접착 물질은 상기 기판 및 상기 링에 접착된 상태로 잔존하는, 반도체 디바이스를 형성하는 방법.
18. 반도체 디바이스에 있어서,
기판;
상기 기판의 상부 표면에 부착된 링; 및
상기 기판과 상기 링 사이의 접착 물질을 포함하며, 상기 접착 물질은 상기 링의 모서리 아래에 배치된 제1 접착 물질을 포함하고 상기 제1 접착 물질 사이에 배치된 제2 접착 물질을 포함하며, 상기 제1 접착 물질은 상기 제2 접착 물질과는 상이한 조성을 갖는, 반도체 디바이스.
19. 제18항에 있어서, 상기 제1 접착 물질은 상기 링의 모서리 아래에 배치된 제1 분리된 부분을 포함하고, 상기 제2 접착 물질은 상기 제1 접착 물질의 제1 분리된 부분 사이에 배치된 제2 분리된 부분을 포함하는, 반도체 디바이스.
20. 제19항에 있어서, 상기 제1 접착 물질은 상기 제2 접착 물질보다 탄성이 더 큰, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판의 상부 표면의 제1 영역에 부착된 링; 및
    상기 기판과 상기 링 사이의 상기 제1 영역 내의 접착 물질
    을 포함하고,
    상기 접착 물질은 상기 제1 영역의 제1 위치들에 배치된 개별 부분들을 포함하고, 상기 제1 영역의 제2 위치들에서는 상기 링과 상기 기판 사이에 빈 공간들이 있는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 기판의 상기 상부 표면의 제2 영역에 부착된 반도체 구조물을 더 포함하고, 상기 제2 영역은 상기 제1 영역에 의해 둘러싸이는, 반도체 디바이스.
  3. 제2항에 있어서, 상기 반도체 구조물은:
    인터포저;
    상기 인터포저의 제1 표면에 부착된 다이 - 상기 제1 표면의 반대쪽에 있는 상기 인터포저의 제2 표면은 상기 기판에 부착됨 -; 및
    상기 인터포저와 상기 기판 사이의 언더필 물질
    을 포함하는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 링은 코너 부분들 및 상기 코너 부분들을 연결하는 에지 부분들을 포함하고, 상기 제1 영역의 상기 제1 위치들은 상기 링의 상기 에지 부분들 아래에 제1 복수의 위치들을 포함하는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 빈 공간들은 상기 기판을 마주보는 상기 링의 하부 표면으로부터 상기 기판의 상기 상부 표면으로 연장하는, 반도체 디바이스.
  6. 제5항에 있어서, 상기 접착 물질은:
    상기 링의 상기 하부 표면으로부터 상기 기판의 상기 상부 표면으로 연장하는 제1 부분;
    상기 링의 상기 하부 표면으로부터 상기 기판의 상기 상부 표면으로 연장하는 제2 부분; 및
    상기 제1 부분과 상기 제2 부분 사이의 제3 부분
    을 포함하고, 상기 제3 부분은 상기 링의 상기 하부 표면을 따라 상기 제1 부분으로부터 상기 제2 부분으로 연속적으로 연장하고, 상기 제3 부분과 상기 기판의 상기 상부 표면 사이에 개구부가 있는, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판의 상부 표면에 부착된 패키지;
    상기 기판의 상기 상부 표면에 부착되고, 상기 패키지 주위에 있는 링 - 상기 링은 코너 부분들 및 상기 코너 부분들을 연결하는 에지 부분들을 포함함 -; 및
    상기 기판과 상기 링 사이의 접착 물질
    을 포함하고, 상기 접착 물질은 상기 링의 에지 부분들과 상기 기판 사이에 배치된 개별 부분들을 포함하고, 제1 복수의 개구부들은 상기 링의 상기 코너 부분들과 상기 기판 사이에 배치되는, 반도체 디바이스.
  8. 제7항에 있어서,
    제2 복수의 개구부들은 상기 링의 상기 에지 부분들과 상기 기판 사이에 배치되고, 상기 제2 복수의 개구부들은 상기 접착 물질의 개별 부분들 사이에 측방으로 배치되는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제1 복수의 개구부들 및 상기 제2 복수의 개구부들 각각은 상기 기판을 마주보는 상기 링의 하부 표면을 노출시키고, 상기 기판의 상기 상부 표면을 노출시키는, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    기판;
    상기 기판의 상부 표면에 부착된 패키지;
    상기 패키지와 상기 기판 사이의 언더필 물질;
    상기 기판의 상기 상부 표면에 부착되고, 상기 패키지 주위에 있는 링 - 상기 링은 코너 부분들 및 상기 코너 부분들을 연결하는 에지 부분들을 포함하고, 상기 링은 상기 언더필 물질로부터 이격됨 -; 및
    상기 기판과 상기 링 사이의 접착제
    를 포함하고, 상기 접착제는:
    상기 링의 코너 부분들과 상기 기판 사이의 제1 접착 물질; 및
    상기 링의 에지 부분들과 상기 기판 사이의 제2 접착 물질
    을 포함하고, 상기 제1 접착 물질은 상기 제2 접착 물질과 상이한 것인, 반도체 디바이스.
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