KR20220072930A - 표시 장치 - Google Patents

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Abstract

실시예들에 따르면, 표시 장치는 폴리 이미드를 포함하는 폴리 이미드 층 및 상기 폴리 이미드를 포함하는 층의 위에 위치하는 배리어층을 포함하는 플렉서블한 기판; 상기 플렉서블한 기판 위에 위치하며, 다결정 반도체층을 포함하는 구동 트랜지스터 및 제2 트랜지스터; 및 상기 플렉서블한 기판 위에 위치하며, 산화물 반도체층을 포함하는 제3 트랜지스터; 상기 구동 트랜지스터의 출력 전류를 전달받는 발광 다이오드; 및 단면상 상기 폴리 이미드 층과 상기 다결정 반도체층의 사이이며, 평면상 상기 구동 트랜지스터의 채널 주변에 위치하는 바텀 쉴드층을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것으로서, 보다 구체적으로 발광 다이오드를 포함하는 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 빠른 응답 속도 등의 고품위 특성을 가진다.
최근 유기 발광 표시 장치는 플라스틱 기판 위에 형성되어 휠 수 있는 구조를 가진다.
실시예들은 광으로 인하여 화소의 구동 트랜지스터에서 발생하는 특성의 변화를 제거하기 위한 것이다.
일 실시예에 따른 표시 장치는, 폴리 이미드를 포함하는 폴리 이미드 층 및 상기 폴리 이미드를 포함하는 층의 위에 위치하는 배리어층을 포함하는 플렉서블한 기판; 상기 플렉서블한 기판 위에 위치하며, 다결정 반도체층을 포함하는 구동 트랜지스터 및 제2 트랜지스터; 및 상기 플렉서블한 기판 위에 위치하며, 산화물 반도체층을 포함하는 제3 트랜지스터; 상기 구동 트랜지스터의 출력 전류를 전달받는 발광 다이오드; 및 단면상 상기 폴리 이미드 층과 상기 다결정 반도체층의 사이이며, 평면상 상기 구동 트랜지스터의 채널 주변에 위치하는 바텀 쉴드층을 포함한다.
상기 바텀 쉴드층은 가운데 오프닝을 포함할 수 있다.
상기 바텀 쉴드층은 인접하는 상기 바텀 쉴드층과 연결되어 있는 연장부를 포함할 수 있다.
상기 구동 트랜지스터는 게이트 전극을 더 포함하며, 상기 구동 트랜지스터의 상기 게이트 전극은 평면상 상기 바텀 쉴드층과 일부 중첩할 수 있다.
상기 구동 트랜지스터는 게이트 전극을 더 포함하며, 상기 구동 트랜지스터의 상기 게이트 전극은 평면상 상기 바텀 쉴드층과 중첩하지 않을 수 있다.
상기 기판과 상기 다결정 반도체층의 사이에 위치하는 버퍼층을 더 포함하며, 상기 바텀 쉴드층은 상기 기판 위에 위치하며, 상기 버퍼층으로 덮여 있을 수 있다.
상기 바텀 쉴드층은 상기 폴리 이미드 층 위에 위치하며, 상기 배리어층에 의하여 덮여 있는 제2 바텀 쉴드층을 더 포함할 수 있다.
상기 바텀 쉴드층은 상기 폴리 이미드 층 위에 위치하며, 상기 배리어층에 의하여 덮여 있을 수 있다.
상기 기판은 두 층의 상기 폴리 이미드 층 및 두 층의 상기 배리어층을 포함할 수 있다.
상기 기판의 배면에 위치하며, 오프닝을 포함하는 배면 보호층을 더 포함하며, 상기 구동 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 발광 다이오드, 및 상기 바텀 쉴드층을 포함하는 하나의 화소는 상기 기판 상 상기 배면 보호층의 상기 오프닝에 대응하는 위치에 형성될 수 있다.
상기 배면 보호층의 상기 오프닝에는 지문 감지 센서가 위치할 수 있다.
상기 배면 보호층의 상기 오프닝에는 카메라 또는 광학 소자가 위치할 수 있다.
일 실시예에 따른 표시 장치는 폴리 이미드 층 및 배리어층을 포함하는 기판; 상기 기판 위에 위치하며, 구동 트랜지스터의 채널을 포함하는 다결정 반도체층; 상기 다결정 반도체층의 위에 위치하는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 위치하고 상기 구동 트랜지스터의 채널과 중첩하는 구동 트랜지스터의 게이트 전극; 상기 제1 게이트 절연막 위에 위치하는 부스트 커패시터의 제1 전극; 상기 구동 게이트 전극 및 상기 부스트 커패시터의 제1 전극 위에 위치하는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 위치하는 제1 층간 절연막; 상기 제1 층간 절연막 위에 위치하고, 제3 트랜지스터의 채널, 제4 트랜지스터의 채널, 및 상기 부스트 커패시터의 제2 전극을 포함하는 산화물 반도체; 상기 산화물 반도체 위에 위치하는 제3 게이트 절연막; 상기 제3 게이트 절연막 위에 위치하고, 상기 제3 트랜지스터의 채널과 중첩하는 제3 트랜지스터의 게이트 전극; 상기 제3 게이트 절연막 위에 위치하고, 상기 제4 트랜지스터의 채널과 중첩하는 제4 트랜지스터의 게이트 전극; 상기 제3 트랜지스터의 게이트 전극 및 상기 제4 트랜지스터의 게이트 전극 위에 위치하는 제2 층간 절연막; 및 상기 폴리 이미드 층과 상기 다결정 반도체층의 사이에 위치하는 바텀 쉴드층을 더 포함한다.
상기 구동 트랜지스터의 상기 게이트 전극은 평면상 상기 바텀 쉴드층과 일부 중첩할 수 있다.
상기 구동 트랜지스터의 상기 게이트 전극은 평면상 상기 바텀 쉴드층과 중첩하지 않을 수 있다.
상기 기판과 상기 다결정 반도체층의 사이에 위치하는 버퍼층을 더 포함하며, 상기 바텀 쉴드층은 상기 기판 위에 위치하며, 상기 버퍼층으로 덮여 있을 수 있다.
상기 바텀 쉴드층은 상기 폴리 이미드 층 위에 위치하며, 상기 배리어층에 의하여 덮여 있는 제2 바텀 쉴드층을 더 포함할 수 있다.
상기 바텀 쉴드층은 상기 폴리 이미드 층 위에 위치하며, 상기 배리어층에 의하여 덮여 있을 수 있다.
상기 기판은 두 층의 상기 폴리 이미드 층 및 두 층의 상기 배리어층을 포함할 수 있다.
상기 기판의 배면에 위치하며, 오프닝을 포함하는 배면 보호층을 더 포함하며, 상기 구동 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 부스트 커패시터, 및 상기 바텀 쉴드층을 포함하는 하나의 화소는 상기 기판 상 상기 배면 보호층의 상기 오프닝에 대응하는 위치에 형성될 수 있다.
실시예들에 따르면, 화소의 구동 트랜지스터의 주변이며, 단면상 기판과 구동 트랜지스터의 사이에 위치하는 바텀 쉴드층을 형성하여 광 또는 플렉서블 기판에서 야기된 극성으로 인하여 화소의 구동 트랜지스터의 특성이 변하지 않는다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 II-II선에 따른 표시 장치의 단면도이다.
도 3은 일 실시예에 따른 표시 장치에 포함된 하나의 화소의 회로도이다.
도 4는 일 실시예에 따른 화소의 배치도이다.
도 5는 도 4의 V-V선에 따른 단면도이다.
도 6은 또 다른 실시예에 따른 화소의 배치도이다.
도 7은 도 6의 VII-VII선에 따른 단면도이다.
도 8은 일 실시예에 따른 화소의 단면도이다.
도 9는 비교예에 따른 화소의 단면도이다.
도 10 및 도 11은 비교예에 따른 화소의 전계 분포를 도시한 도면이다.
도 12 및 도 13은 또 다른 실시예에 따른 화소의 단면도이다.
도 14는 또 다른 실시예에 따른 화소의 배치도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 16은 도 15의 표시 장치 중 일 부분의 개략적인 단면도이다.
도 17은 도 15의 제2 표시 영역을 확대하여 도시한 평면도이다.
도 18은 실시예에 따른 다양한 바텀 쉴드층의 모양을 도시한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1 및 도 2를 통하여 본 발명이 적용될 수 있는 일 실시예에 따른 표시 장치의 구조에 대해서 살펴본다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이고, 도 2는 도 1의 II-II선에 따른 표시 장치의 단면도이다.
일 실시예에 따른 표시 장치(10)는 표시 패널(100), 오프닝(FSA)을 포함하는 배면 보호층(20), 및 센서(15)를 포함한다.
배면 보호층(20)은 블랙 테이프(11), 쿠션층(12) 및 금속층(13)을 포함한다. 블랙 테이프(11)층은 배면에서 빛이 상부로 제공되지 않도록 차단하는 역할을 하며, 쿠션층(12)은 배면에서의 충격이 표시 패널(100)로 전달되지 않도록 한다. 또한, 금속층(13)은 표시 패널(100)이 플렉서블 특성을 가져 휘는 경우 휜 상태로 유지될 수 있도록 하며, 잘 휠 수 있는 구리(Cu) 등의 금속으로 형성될 수 있다.
배면 보호층(20)의 오프닝(FSA)내에는 센서(15)가 배치되어 있다.
본 실시예에서 사용되는 센서(15)는 표시 패널(100)의 전면에서 사용자의 손가락을 감지하는 센서로, 이하 실시예에서는 지문 감지 센서를 일 예로 설명한다.
본 실시예에서 배면 보호층(20)의 오프닝(FSA)에 센서(15)가 위치하는 이유는 표시 패널(100)의 전면에서의 사용자의 손가락을 감지하기 위함이다. 센서(15)는 배면 보호층(20)의 오프닝(FSA)을 통하여 센싱하며, 센서(15)가 배면 보호층(20)의 오프닝(FSA)을 중심으로 위치되도록 부착하기 위하여 양면 테이프 및/또는 레진층이 더 형성될 수 있다.
일 실시예에 따른 표시 패널(100)은 플렉서블한 특성을 가지는 유기 발광 표시 패널을 사용하고 있다. 즉, 별도의 라이트 유닛이 포함되지 않고, 스스로 발광할 수 있는 유기 발광층을 포함하며, 폴리 이미드(PI)와 같은 물질을 포함하는 플렉서블 기판에 화소가 형성된다.
유기 발광 표시 패널(100)은 복수의 화소를 포함하며, 하나의 화소는 화소 회로부 및 발광 소자부를 포함한다.
화소 회로부는 외부로부터 인가되는 신호에 기초하여 발광 소자부로 전류를 인가하는 부분이며, 발광 소자부는 화소 회로부의 상부에 위치하며, 유기 발광층 및 유기 발광층의 양측에 위치하는 한 쌍의 전극(애노드, 캐소드)을 포함한다. 유기 발광층에는 화소 회로부가 출력하는 전류가 흐르며, 전류의 크기에 따라서 유기 발광층이 빛을 방출하는 정도가 변한다.
유기 발광층은 유기 발광 물질을 포함하는데, 유기 발광 물질은 수분과 결합하는 경우 효율이 떨어지는 단점이 있다. 이에 봉지층으로 화소 회로부 및 발광 소자부의 측면 및 상부면을 봉하여 외부로부터 수분이 침투하지 않도록 한다. 봉지층은 유기층과 무기층을 복수층 포함하는 구조를 가질 수 있으며, 무기층, 유기층, 무기층의 삼중층 구조를 포함할 수 있다.
실시예에 따라서는 표시 패널(100)의 내부 또는 표시 패널(100)의 상측에는 터치를 감지할 수 있는 터치 감지부(도시하지 않음)가 더 포함될 수 있다. 즉, 표시 패널(100)의 봉지층의 위에 터치를 감지할 수 있는 감지 전극을 더 형성하거나, 별도의 터치 감지 기판을 표시 패널(100)의 상부에 배치할 수 있다.
이하에서는 도 3 내지 도 5를 통하여 본 실시예에 따른 표시 패널(100)에 형성되는 하나의 화소에 대하여 구체적으로 살펴보며, 도 3 내지 도 5의 화소는 표시 패널(100) 중 배면 보호층(20)의 오프닝(FSA)에 대응하는 부분에 위치할 수 있다.
먼저, 도 3을 통하여 화소의 회로 구조를 살펴본다.
도 3은 일 실시예에 따른 표시 장치에 포함된 하나의 화소의 회로도이다.
일 실시예에 따른 하나의 화소는 여러 배선(127, 128, 151, 152, 153, 155, 171, 172, 741)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 부스트 커패시터(Cboost) 그리고 발광 다이오드(LED)를 포함한다. 여기서, 발광 소자부는 발광 다이오드(LED)이며, 그 외의 트랜지스터 및 커패시터는 화소 회로부를 구성한다.
하나의 화소(PX)에는 복수의 배선(127, 128, 151, 152, 153, 155, 171, 172, 741)이 연결되어 있다. 복수의 배선은 제1 초기화 전압선(127), 제2 초기화 전압선(128), 제1 스캔선(151), 제2 스캔선(152), 초기화 제어선(153), 발광 제어선(155), 데이터선(171), 구동 전압선(172) 및 공통 전압선(741)을 포함한다. 도 3의 실시예에서는 제7 트랜지스터(T7)와 연결되는 제1 스캔선(151)은 제2 트랜지스터(T2)에도 연결되어 있지만, 실시예에 따라서는 제7 트랜지스터(T7)가 제2 트랜지스터(T2)와 달리 별도의 바이패스 제어선으로 연결되어 있을 수도 있다.
제1 스캔선(151)은 게이트 구동부(도시되지 않음)에 연결되어 제1 스캔 신호(GW)를 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)에 전달한다. 제2 스캔선(152)은 제1 스캔선(151)의 신호와 동일한 타이밍에 제1 스캔선(151)에 인가되는 전압과 반대 극성의 전압이 인가될 수 있다. 예를 들면, 제1 스캔선(151)에 부극성의 전압이 인가될 때, 제2 스캔선(152)에 정극성의 전압이 인가될 수 있다. 제2 스캔선(152)은 제2 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달한다. 초기화 제어선(153)은 초기화 제어 신호(GI)를 제4 트랜지스터(T4)에 전달한다. 발광 제어선(155)은 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(DATA)을 전달하는 배선으로 이에 따라 발광 다이오드(LED)에 전달되는 전류의 크기가 변하여 발광 다이오드(LED)가 발광하는 휘도도 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가한다. 제1 초기화 전압선(127)은 제1 초기화 전압(Vinit)을 전달하고, 제2 초기화 전압선(128)은 제2 초기화 전압(AVinit)을 전달한다. 공통 전압선(741)은 공통 전압(ELVSS)을 발광 다이오드(LED)의 캐소드로 인가한다. 본 실시예에서 구동 전압선(172), 제1 및 제2 초기화 전압선(127, 128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압일 수 있다.
구동 트랜지스터(T1; 또는 제1 트랜지스터라고도 함)는 p형 트랜지스터로, 반도체층으로는 다결정 반도체를 가진다. 구동 트랜지스터(T1)의 게이트 전극의 전압(즉, 유지 커패시터(Cst)에 저장된 전압)의 크기에 따라서 발광 다이오드(LED)의 애노드로 출력되는 전류의 크기를 조절하는 트랜지스터이다. 발광 다이오드(LED)의 애노드 전극으로 출력되는 구동 전류의 크기에 따라서 발광 다이오드(LED)의 밝기가 조절되므로 화소에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)의 발광 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극과도 연결되어 데이터 전압(DATA)도 인가 받는다. 한편, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(LED)로 전류를 출력하여 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드와 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)와도 연결되어, 제1 전극으로 인가되는 데이터 전압(DATA)을 제3 트랜지스터(T3)로 전달한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일 전극(이하 '제2 유지 전극'이라고 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 구동 전류가 변경된다. 또한, 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시키는 역할을 한다.
도 3에 의하면, 구동 트랜지스터(T1)의 주변에 플로팅되어 있는 바텀 쉴드층(BSL)이 형성되며, 구동 트랜지스터(T1)와 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 사이에 바텀 쉴드층(BSL)이 형성되어 있다. 바텀 쉴드층(BSL)은 스퍼터링 공정에 의하여 몰리브덴(Mo), 티타늄(Ti) 등의 다양한 종류의 금속으로 형성되어 있다. 또한, 실시예에 따라서 바텀 쉴드층(BSL)은 화학적 기상 증착법(CVD)에 의하여 반도체층으로 형성되거나 반도체층에 도핑 공정에 의하여 n+ 혹은 p+로 형성될 수도 있다. 실시예에 따라서 바텀 쉴드층(BSL)은 전압을 인가받을 수 있으며, 구동 전압(ELVDD)등과 같은 일정한 전압이 인가되거나 하나의 트랜지스터의 일 전극(예를 들어 구동 트랜지스터(T1)의 제1 전극 또는 제2 전극)과 연결되어 전압을 인가받을 수 있다. 구체적인 바텀 쉴드층(BSL)의 구조에 대해서는 도 4 등에서 상세하게 살펴본다.
제2 트랜지스터(T2)는 p형 트랜지스터로, 반도체층으로는 다결정 반도체를 가진다. 제2 트랜지스터(T2)는 데이터 전압(DATA)을 화소내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151) 및 부스트 커패시터(Cboost)의 일 전극(이하 '하부 부스트 전극'이라 함)과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW) 중 부극성의 전압에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터선(171)을 통해 전달되는 데이터 전압(DATA)이 구동 트랜지스터(T1)의 제1 전극으로 전달된다.
제3 트랜지스터(T3)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극과 구동 트랜지스터(T1)의 게이트 전극을 전기적으로 연결한다. 그 결과 데이터 전압(DATA)이 구동 트랜지스터(T1)를 거쳐 변화된 보상 전압이 유지 커패시터(Cst)의 제2 유지 전극에 저장되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극이 구동 트랜지스터(T1)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극 및 부스트 커패시터(Cboost)의 타 전극(이하 '상부 부스트 전극'이라 함)과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GC) 중 정극성의 전압에 의하여 턴 온 되어, 구동 트랜지스터(T1)의 게이트 전극과 구동 트랜지스터(T1)의 제2 전극을 연결시키고, 구동 트랜지스터(T1)의 게이트 전극에 인가된 전압을 유지 커패시터(Cst)의 제2 유지 전극으로 전달하여 유지 커패시터(Cst)에 저장시킨다. 이 때, 유지 커패시터(Cst)에 저장되는 전압은 구동 트랜지스터(T1)가 턴 오프될 때의 구동 트랜지스터(T1)의 게이트 전극의 전압이 저장되어 구동 트랜지스터(T1)의 문턱 전압(Vth)값이 보상된 상태로 저장된다.
제4 트랜지스터(T4)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극을 초기화시키는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 초기화 제어선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 제1 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극, 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극, 및 부스트 커패시터(Cboost)의 상부 부스트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 초기화 제어선(153)을 통해 전달받은 초기화 제어 신호(GI) 중 정극성의 전압에 의하여 턴 온 되며, 이 때, 제1 초기화 전압(Vinit)을 구동 트랜지스터(T1)의 게이트 전극, 유지 커패시터(Cst)의 제2 유지 전극, 및 부스트 커패시터(Cboost)의 상부 부스트 전극에 전달하여 초기화한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 p형 트랜지스터로, 반도체층으로는 다결정 반도체를 가진다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달하는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 전류를 발광 다이오드(LED)로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드(LED)의 애노드와 연결되어 있다.
제7 트랜지스터(T7)는 p형 트랜지스터로, 반도체층으로는 다결정 반도체를 가진다. 제7 트랜지스터(T7)는 발광 다이오드(LED)의 애노드를 초기화시키는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 제1 스캔선(151)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 발광 다이오드(LED)의 애노드와 연결되어 있으며, 제7 트랜지스터(T7)의 제2 전극은 제2 초기화 전압선(128)과 연결되어 있다. 제1 스캔선(151) 중 부극성의 전압에 의해 제7 트랜지스터(T7)가 턴 온 되면 제2 초기화 전압(AVinit)이 발광 다이오드(LED)의 애노드로 인가되어 초기화된다. 한편, 제7 트랜지스터(T7)의 게이트 전극은 별도의 바이패스 제어선과 연결되어 제1 스캔선(151)과 별도의 배선으로 제어할 수도 있다. 또한, 실시예에 따라서는 제2 초기화 전압(AVinit)이 인가되는 제2 초기화 전압선(128)은 제1 초기화 전압(Vinit)이 인가되는 제1 초기화 전압선(127)이 서로 동일할 수 있다.
하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7), 2개의 커패시터(유지 커패시터(Cst), 부스트 커패시터(Cboost))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 트랜지스터 및 커패시터가 일부 제거되거나 추가될 수 있다.
이하에서는 도 4 및 도 5를 통하여 도 3의 회로 구조를 가지는 일 실시예에 따른 화소의 배치 및 단면 구조를 살펴본다.
도 4는 일 실시예에 따른 화소의 배치도이고, 도 5는 도 4의 V-V선에 따른 단면도이다.
플렉서블한 기판(110) 위이며, 구동 트랜지스터(T1)의 주변에 플로팅되어 있는 바텀 쉴드층(BSL)이 형성되어 있다. 보다 구체적으로, 바텀 쉴드층(BSL)은 구동 트랜지스터(T1)의 채널이 위치할 곳의 주변에 형성되며, 구동 트랜지스터(T1)와 제5 트랜지스터(T5)의 사이 및 구동 트랜지스터(T1)와 제6 트랜지스터(T6)의 사이를 중심으로 하여 바텀 쉴드층(BSL)이 형성되어 있다.
또한, 측면으로부터 구동 트랜지스터(T1)의 채널에 입사하는 빛을 차단하기 위해 도 4의 실시예에서는 구동 트랜지스터(T1)의 채널을 둘러싸는 사각 모양의 오프닝을 가지는 사각형 모양의 바텀 쉴드층(BSL)이 형성되어 있다. 바텀 쉴드층(BSL)은 구동 트랜지스터(T1)의 게이트 전극의 일부와 평면도상 중첩하는 구조를 가진다.
도 4와 같은 구조의 바텀 쉴드층(BSL)에 의하면 화소가 배면 보호층(20)에 오프닝(FSA)에 대응하는 위치에 형성되어 외부 등으로부터 광이 전달되더라도, 구동 트랜지스터(T1)의 채널의 하부에 위치하는 바텀 쉴드층(BSL)에 의하여 광이 차단된다. 그 결과 구동 트랜지스터(T1)의 채널이 광에 의하여 특성이 변경되지 않는다.
기판(110) 및 바텀 쉴드층(BSL)의 위에는 버퍼층(111)이 위치하고, 버퍼층(111) 위에는 구동 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함하는 다결정 반도체층이 위치한다. 다결정 반도체층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 채널을 포함하며, 각 채널의 양측에 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 제1 전극 및 제2 전극의 역할을 수행한다. 버퍼층(111)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
구동 트랜지스터(T1)의 채널(1132)은 평면 상에서 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1132)의 양측에 구동 트랜지스터(T1)의 제1 영역(1131) 및 제2 영역(1133)이 위치할 수 있다. 다결정 반도체층에 위치하는 제1 영역(1131) 및 제2 영역(1133)은 구동 트랜지스터(T1)의 제1 전극 및 제2 전극의 역할을 수행한다. 구동 트랜지스터(T1)의 제1 영역(1131)은 도 4에서 위아래 방향으로 연장되며, 아래쪽으로 연장된 부분은 제2 트랜지스터(T2)의 제2 전극과 연결되며, 위쪽으로 연장된 부분은 제5 트랜지스터(T5)의 제2 전극과 연결된다. 구동 트랜지스터(T1)의 제2 영역(1133)은 평면 상에서 위로 연장되어 제6 트랜지스터(T6)의 제1 전극과 연결되며, 아랫쪽으로 연장되어 제3 트랜지스터(T3)와 연결된다.
구동 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함하는 다결정 반도체층 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 게이트 전극 및 부스트 커패시터(Cboost)의 하부 부스트 전극(151a)를 포함한다. 구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다. 구동 트랜지스터(T1)의 채널(1132)은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
제1 게이트 도전층은 제1 스캔선(151) 및 발광 제어선(155)을 더 포함할 수 있다. 제1 스캔선(151) 및 발광 제어선(155)은 대략 가로 방향으로 연장될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 연결될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 일체로 이루어질 수 있다. 제1 스캔선(151)은 제7 트랜지스터(T7)의 게이트 전극과도 연결되며, 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결된다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 다결정 반도체층의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 다결정 반도체층은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 다결정 반도체층의 부분은 도전층과 동일한 특성을 가질 수 있다. 그 결과 도체화된 부분을 포함하는 트랜지스터는 p형 트랜지스터 특성을 가져, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)는 p형 트랜지스터일 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 게이트 절연막(142) 위에는 유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 광차단층(3155) 및 제4 트랜지스터(T4)의 광차단층(4155)을 포함하는 제2 게이트 도전층이 위치할 수 있다. 제3 트랜지스터(T3)의 광차단층(3155) 및 제4 트랜지스터(T4)의 광차단층(4155)에 의하면, 화소가 오프닝(FSA)에 위치하더라도 광에 의하여 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 특성이 변경되지 않도록 한다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 개구부(1152)가 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 개구부(1152)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제3 트랜지스터(T3)의 광차단층(3155)은 제3 트랜지스터(T3)의 채널(3137) 및 게이트 전극(3151)과 중첩할 수 있다. 제4 트랜지스터(T4)의 광차단층(4155)은 제4 트랜지스터(T4)의 채널(4137) 및 게이트 전극(4151)과 중첩할 수 있다.
제2 게이트 도전층은 하부 제2 스캔선(152a), 하부 초기화 제어선(153a) 및 제1 초기화 전압선(127)을 더 포함할 수 있다. 하부 제2 스캔선(152a), 하부 초기화 제어선(153a) 및 제1 초기화 전압선(127)은 대략 가로 방향으로 연장될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 광차단층(3155)과 연결될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 광차단층(3155)과 일체로 이루어질 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 광차단층(4155)과 연결될 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 광차단층(4155)과 일체로 이루어질 수 있다.
유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 광차단층(3155) 및 제4 트랜지스터(T4)의 광차단층(4155)을 포함하는 제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다. 하지만 실시예에 따라서는 유기 물질을 포함할 수도 있다.
제1 층간 절연막(161) 위에는 제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138)을 포함하는 산화물 반도체층이 위치할 수 있다. 또한, 산화물 반도체층은 커패시터(Cboost)의 상부 부스트 전극(3138t)을 포함할 수 있다.
제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138)은 서로 연결되어 일체로 이루어질 수 있다. 제3 트랜지스터(T3)의 채널(3137)의 양측에 제3 트랜지스터(T3)의 제1 영역(3136) 및 제2 영역(3138)이 위치하며, 제4 트랜지스터(T4)의 채널(4137)의 양측에 제4 트랜지스터(T4)의 제1 영역(4136) 및 제2 영역(4138)이 위치한다. 제3 트랜지스터(T3)의 제2 영역(3138)은 제4 트랜지스터(T4)의 제2 영역(4138)과 연결된다. 제3 트랜지스터(T3)의 채널(3137)은 광차단층(3155)과 중첩하며, 제4 트랜지스터(T4)의 채널(4137)은 광차단층(4155)과 중첩한다.
부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)은 부스트 커패시터(Cboost)의 하부 부스트 전극(151a)과 중첩하여, 부스트 커패시터(Cboost)를 구성한다.
제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138), 및 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)을 포함하는 산화물 반도체층 위에는 제3 게이트 절연막(143)이 위치할 수 있다.
제3 게이트 절연막(143)은 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치할 수 있다. 따라서, 제3 게이트 절연막(143)은 제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138), 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)의 상부면 및 측면을 덮을 수 있다. 다만, 본 실시예가 이에 한정되는 것은 아니며, 제3 게이트 절연막(143)이 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치하지 않을 수도 있다. 예를 들면, 제3 게이트 절연막(143)이 제3 트랜지스터(T3)의 채널(3137)과 중첩하고, 제1 영역(3136) 및 제2 영역(3138)과는 중첩하지 않을 수도 있다. 또한, 제3 게이트 절연막(143)이 제4 트랜지스터(T4)의 채널(4137)과 중첩하고, 제1 영역(4136) 및 제2 영역(4138)과는 중첩하지 않을 수도 있다.
제3 게이트 절연막(143) 위에는 제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층이 위치할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151)은 제3 트랜지스터(T3)의 채널(3137)과 중첩할 수 있다. 제3 트랜지스터(T3)의 게이트 전극(3151)은 제3 트랜지스터(T3)의 광차단층(3155)과 중첩할 수 있다.
제4 트랜지스터(T4)의 게이트 전극(4151)은 제4 트랜지스터(T4)의 채널(4137)과 중첩할 수 있다. 제4 트랜지스터(T4)의 게이트 전극(4151)은 제4 트랜지스터(T4)의 광차단층(4155)과 중첩할 수 있다.
제3 게이트 도전층은 상부 제2 스캔선(152b) 및 상부 초기화 제어선(153b)을 더 포함할 수 있다.
상부 제2 스캔선(152b) 및 상부 초기화 제어선(153b)은 대략 가로 방향으로 연장될 수 있다. 상부 제2 스캔선(152b)은 하부 제2 스캔선(152a)과 함께 제2 스캔선(152)을 이룬다. 상부 제2 스캔선(152b)은 제3 트랜지스터(T3)의 게이트 전극(3151)과 연결될 수 있다. 상부 제2 스캔선(152b)은 제3 트랜지스터(T3)의 게이트 전극(3151)과 일체로 이루어질 수 있다. 상부 초기화 제어선(153b)은 하부 초기화 제어선(153a)과 함께 초기화 제어선(153)을 이룬다. 상부 초기화 제어선(153b)은 제4 트랜지스터(T4)의 게이트 전극(4151)과 연결될 수 있다. 상부 초기화 제어선(153b)은 제4 트랜지스터(T4)의 게이트 전극(4151)과 일체로 이루어질 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 통하여, 제3 게이트 도전층에 의해 가려진 산화물 반도체층의 부분은 채널로 형성하고, 제3 게이트 도전층에 의해 덮여 있지 않은 산화물 반도체층의 부분은 도체화 된다. 제3 트랜지스터(T3)의 채널(3137)은 게이트 전극(3151)과 중첩하도록 게이트 전극(3151) 아래에 위치할 수 있다. 제3 트랜지스터(T3)의 제1 영역(3136) 및 제2 영역(3138)은 게이트 전극(3151)과 중첩하지 않을 수 있다. 제4 트랜지스터(T4)의 채널(4137)은 게이트 전극(4151)과 중첩하도록 게이트 전극(4151) 아래에 위치할 수 있다. 제4 트랜지스터(T4)의 제1 영역(4136) 및 제2 영역(4138)은 게이트 전극(4151)과 중첩하지 않을 수 있다. 상부 부스트 전극(3138t)은 제3 게이트 도전층과 중첩하지 않을 수 있다. 산화물 반도체층을 포함하는 트랜지스터는 n형 트랜지스터의 특성을 가질 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연막(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다. 제2 층간 절연막(162)은 제1 개구부(1165), 제2 개구부(1166), 제3 개구부(3165) 및 제4 개구부(3166)를 포함할 수 있다.
제1 개구부(1165)는 구동 트랜지스터(T1)의 게이트 전극(1151)의 적어도 일부와 중첩할 수 있다. 제1 개구부(1165)는 제3 게이트 절연막(143), 제1 층간 절연막(161) 및 제2 게이트 절연막(142)에도 형성될 수 있다. 제1 개구부(1165)는 제1 유지 전극(1153)의 개구부(1152)와 중첩할 수 있다. 제1 개구부(1165)는 제1 유지 전극(1153)의 개구부(1152)의 내측에 위치할 수 있다.
제2 개구부(1166)는 부스트 커패시터(Cbt)와 적어도 일부 중첩할 수 있다. 제2 개구부(1166)는 제3 게이트 절연막(143)에 더 형성될 수 있다.
제3 개구부(3165)는 구동 트랜지스터(T1)의 제2 영역(1133)의 적어도 일부와 중첩할 수 있다. 제3 개구부(3165)는 제3 게이트 절연막(143), 제1 층간 절연막(161), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 더 형성될 수 있다.
제4 개구부(3166)는 제3 트랜지스터(T3)의 제1 영역(3136)의 적어도 일부와 중첩할 수 있다. 제4 개구부(3166)는 제3 게이트 절연막(143)에 더 형성될 수 있다.
제2 층간 절연막(162) 위에는 제1 연결 전극(1175) 및 제2 연결 전극(3175)을 포함하는 제1 데이터 도전층이 위치할 수 있다.
제1 연결 전극(1175)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 연결 전극(1175)은 제1 개구부(1165) 및 제1 유지 전극(1153)의 개구부(1152)를 통해 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결될 수 있다. 제1 연결 전극(1175)은 부스트 커패시터(Cbt)와 중첩할 수 있다. 제1 연결 전극(1175)은 제2 개구부(1166)를 통해 부스트 커패시터(Cbt)의 상부 부스트 전극(3138t)과 연결될 수 있다. 따라서, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)과 부스트 커패시터(Cbt)의 상부 부스트 전극(3138t)이 연결될 수 있다. 이때, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)은 제3 트랜지스터(T3)의 제2 영역(3138) 및 제4 트랜지스터(T4)의 제2 영역(4138)과도 연결될 수 있다.
제2 연결 전극(3175)은 구동 트랜지스터(T1)의 제2 영역(1133)과 중첩할 수 있다. 제2 연결 전극(3175)은 제3 개구부(3165)를 통해 구동 트랜지스터(T1)의 제2 영역(1133)과 연결될 수 있다. 제2 연결 전극(3175)은 제3 트랜지스터(T3)의 제1 영역(3136)과 중첩할 수 있다. 제2 연결 전극(3175)은 제4 개구부(3166)를 통해 제3 트랜지스터(T3)의 제1 영역(3136)과 연결될 수 있다. 따라서, 제2 연결 전극(3175)에 의해 구동 트랜지스터(T1)의 제2 영역(1133)과 제3 트랜지스터(T3)의 제1 영역(3136)이 연결될 수 있다.
제1 데이터 도전층은 제2 초기화 전압선(128)을 더 포함할 수 있다. 제2 초기화 전압선(128)은 대략 가로 방향으로 연장될 수 있다.
제1 연결 전극(1175) 및 제2 연결 전극(3175)을 포함하는 제1 데이터 도전층 위에는 제3 층간 절연막(163)이 위치할 수 있다. 제3 층간 절연막(163)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수도 있다.
제3 층간 절연막(163) 위에는 데이터선(171) 및 구동 전압선(172)을 포함하는 제2 데이터 도전층이 위치할 수 있다. 데이터선(171) 및 구동 전압선(172)은 대략 세로 방향으로 연장될 수 있다. 데이터선(171)은 제2 트랜지스터(T2)와 연결될 수 있다. 구동 전압선(172)은 제5 트랜지스터(T5)와 연결될 수 있다. 또한, 구동 전압선(172)은 제1 유지 전극(1153)과 연결될 수 있다.
데이터선(171) 및 구동 전압선(172) 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 유기 물질로 형성될 수 있다.
도 4 및 도 5에서는 도시를 생략하였으나, 보호막(180) 위에는 화소 전극 및 또는 애노드가 위치할 수 있다. 애노드 위이며, 애노드의 일단과 중첩하면서 격벽이 형성될 수 있다. 격벽에 형성된 오프닝은 애노드를 노출시키며, 오프닝 내에 발광 소자층을 형성하고, 격벽과 발광 소자층 위에 캐소드를 형성하여 애노드, 발광 소자층, 캐소드를 포함하는 발광 다이오드(LED)를 완성한다.
도시하지 않았지만, 캐소드의 위에는 이를 덮는 봉지층을 더 포함할 수 있다.
이상과 같은 도 4 및 도 5의 구조에서는 구동 트랜지스터(T1)의 게이트 전극과 일부 중첩하는 구조를 가지는 바텀 쉴드층(BSL)에 대하여 살펴보았다.
도 4와 같은 구조의 바텀 쉴드층(BSL)에 의하면 화소가 배면 보호층(20)에 오프닝(FSA)에 대응하는 위치에 형성되어 외부 등으로부터 광이 전달되더라도, 구동 트랜지스터(T1)의 채널의 하부에 위치하는 바텀 쉴드층(BSL)에 의하여 광이 차단된다. 또한, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 채널이 위치하는 산화물 반도체층에도 각각 제3 트랜지스터(T3)의 광차단층(3155) 및 제4 트랜지스터(T4)의 광차단층(4155)이 형성되어 있어 광이 차단되어 특성이 변하지 않는다.
그 결과 도 3 내지 도 5와 같은 구조의 화소는 오프닝(FSA)에 대응하는 표시 패널(100)에 형성되더라도 화소에 포함된 트랜지스터(즉, 구동 트랜지스터(T1), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 특성이 변경되지 않는다.
하지만, 도 4 및 도 5와 다른 구조의 바텀 쉴드층(BSL)으로도 동일, 유사한 효과를 낼 수 있으며, 이러한 변형예에 대하여 도 6 및 도 7을 통하여 살펴본다.
도 6은 또 다른 실시예에 따른 화소의 배치도이고, 도 7은 도 6의 VII-VII선에 따른 단면도이다.
도 6 및 도 7은 바텀 쉴드층(BSL)이 구동 트랜지스터(T1)의 게이트 전극과 중첩하지 않는다는 점에서 도 4 및 도 5의 실시예와 차이가 있다.
즉, 플렉서블한 기판(110) 위이며, 구동 트랜지스터(T1)의 게이트 전극의 주변에 플로팅되어 있는 바텀 쉴드층(BSL)이 형성되어 있다. 보다 구체적으로, 바텀 쉴드층(BSL)은 구동 트랜지스터(T1)의 게이트 전극과 평면도 상 일정 거리를 두고 형성되며, 구동 트랜지스터(T1)와 제5 트랜지스터(T5)의 사이 및 구동 트랜지스터(T1)와 제6 트랜지스터(T6)의 사이를 중심으로 하여 바텀 쉴드층(BSL)이 형성되어 있다. 또한, 측면으로부터 구동 트랜지스터(T1)의 채널에 입사하는 빛을 차단하기 위해 도 4의 실시예에서는 구동 트랜지스터(T1)의 게이트 전극을 둘러싸며, 구동 트랜지스터(T1)의 게이트 전극의 외곽선과 평행하는 외곽선을 가지는 오프닝 및 바텀 쉴드층(BSL)이 도시되어 있다.
도 6 및 도 7과 같은 구조의 바텀 쉴드층(BSL)으로도 오프닝(FSA)을 통하여 인가되는 광이 구동 트랜지스터(T1)의 채널로 입사되는 것을 막아 특성이 변하지 않도록 한다.
이상에서는 바텀 쉴드층(BSL)으로 인하여 구동 트랜지스터(T1)의 채널로 입사되는 것을 막는 효과를 중심으로 설명하였다.
하지만, 본 발명의 실시예에서는 플렉서블 기판을 사용함에 의하여 기판(110)에서 발생하는 분자의 극성 배열에 기초한 전계에 따라 구동 트랜지스터(T1)의 채널이 영향을 받는 것도 막는 효과를 가지며, 이에 대하여 도 8 내지 도 10을 통하여 상세하게 살펴본다.
먼저, 도 8을 통하여 본 발명의 실시예에 따른 표시 패널의 단면 구조를 먼저 살펴본다.
도 8은 일 실시예에 따른 화소의 단면도이다.
도 8에서는 폴리 이미드(PI)를 포함하는 기판(110)의 보다 상세한 구조를 도시하였으며, 이와 함께 구동 트랜지스터(T1), 제3 트랜지스터(T3), 제5 또는 제6 트랜지스터(T5/T6)의 단면 구조를 도시하였다.
우선, 폴리 이미드(PI)를 포함하는 플렉서블한 기판(110)은 두 개의 폴리 이미드(PI)층(110-1, 110-3)과 두 개의 배리어층(110-2, 110-4)을 포함한다. 배리어층(110-2, 110-4)은 각각 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질로 형성되어 있다.
상부 배리어층(110-4)의 위에는 이중층으로 이루어진 버퍼층(111)이 위치하며, 하부 버퍼층(111-1) 및 상부 버퍼층(111-2)중 하나는 질화규소(SiNx)로 형성되며, 다른 하나는 산화규소(SiOx)로 형성될 수 있다.
도 8의 실시예에서는 도 5 및 도 7의 실시예와 달리, 바텀 쉴드층(BSL)이 버퍼층(111)으로 덮여 있지 않고, 상부 배리어층(110-4)으로 덮여 있으며, 상부 폴리 이미드 층(110-3)의 위에 형성된 실시예이다.
버퍼층(111)의 상부 구조는 도 4 내지 도 7과 동일하며, 구동 트랜지스터(T1)는 다결정 반도체층의 채널(1132)과 그 위의 게이트 전극(1151)을 포함하고, 게이트 전극(1151)과 중첩하는 제1 유지 전극(1153) 에 의하여 유지 커패시터(Cst)가 형성된다.
또한, 제5 또는 제6 트랜지스터(T5/T6)도 다결정 반도체층에 채널을 가지며, 발광 제어선(155)에 위치하는 게이트 전극을 포함하는 구조를 가진다.
한편, 제3 트랜지스터(T3)는 산화물 반도체층에 채널(3137)을 가지며, 채널(3137)의 양측에 제1/제2 영역(3136, 3138)을 가진다. 또한, 제3 트랜지스터(T3)는 채널(3137)과 중첩하는 게이트 전극(3151)을 포함한다.
추가적으로 제3 트랜지스터(T3)의 주변에는 광차단층(3155) 및 제2 연결 전극(3175)을 포함할 수 있다. 광차단층(3155)는 제3 트랜지스터(T3)의 채널을 포함하는 산화물 반도체층과 중첩하는 구조를 가지며, 제2 연결 전극(3175)은 제4 개구부(3166)를 통해 제3 트랜지스터(T3)의 제1 영역(3136)과 연결되어 있다.
이러한 구조에서 상부 폴리 이미드(PI)층(110-3)에 포함된 분자(폴리 이미드 등의 분자)는 전계에 의하여 배열하게 되는 특성을 가진다.
화소가 동작하는 구간 중 가장 긴 시간을 차지하는 발광하는 구간에는 발광 제어 신호(EM)로 온 전압이 인가되므로 -8V의 부극성의 전압이 인가되고, 제2 스캔 신호(GC)로는 오프 전압인 -8V의 부극성의 전압이 인가된다. 이러한 동일한 전압으로 트랜지스터의 동작이 다른 것은 각 트랜지스터가 가지는 n형 p형 타입이 다르기 때문이다.
이러한 발광 구간에서의 전계 특성에 대해서 본 실시예와 비교예를 비교하기 위하여 도 9 내지 도 11을 참고한다.
도 9는 비교예에 따른 화소의 단면도이고, 도 10 및 도 11은 비교예에 따른 화소의 전계 분포를 도시한 도면이다.
먼저, 도 9의 비교예는 도 8과 비교할 때 바텀 쉴드층(BLS)이 없는 구조이다.
도 9에서는 제3 트랜지스터(T3)로 인가되는 부극성의 전압과 제5/제6 트랜지스터(T5/T6)로 인가되는 부극성의 전압으로 인하여 상부 폴리 이미드(PI)층(110-3)에 분자 배열이 야기되면서 구동 트랜지스터(T1)의 하부로 전계가 몰리는 것을 볼 수 있다. 이는 강한 부극성의 전압이 양측에 위치하고 있어 그 사이에 상대적으로 정극성이 야기되어야 하며, 이렇게 야기된 정극성이 상부 폴리 이미드(PI)층(110-3)의 표면을 중심으로 형성되기 때문이다.
이에 반하여 도 8의 본 실시예에서는 상부 폴리 이미드(PI)층(110-3)의 표면에 바텀 쉴드층(BLS)가 위치하여 상부 폴리 이미드(PI)층(110-3)의 표면에 야기된 정극성의 전하가 바텀 쉴드층(BSL)으로 차폐되고 구동 트랜지스터(T1)의 채널에는 영향을 주지 않는다. 그 결과 구동 트랜지스터(T1)의 특성은 변하지 않는다.
도 10 및 도 11에서는 화소가 두 종류의 반도체층(다결정 반도체층 및 산화물 반도체층)을 사용하는 화소(HOP pixel)의 경우(도 10)와 화소가 다결정 반도체층만을 반도체층으로 사용하는 화소(LTPS pixel)의 경우를 비교하여 살펴본 것이다.
즉, 도 10은 도 9에서와 같이 두 종류의 반도체층을 사용하는 경우 하나의 트랜지스터를 턴 온 시키고, 다른 하나의 트랜지스터는 턴 오프 시키는 전압이 서로 동일하여 그 사이에 위치하는 구동 트랜지스터(T1)로 전계가 몰리는 문제가 있다.
하지만, 하나의 다결정 반도체만을 사용하는 도 10의 비교예에서는 하나의 트랜지스터를 턴 온 시키고, 다른 하나의 트랜지스터는 턴 오프 시키는 전압이 서로 달라 일측에서 타측으로 전계가 인가되면서 구동 트랜지스터(T1)의 특성에는 영향이 적음을 보여준다.
그러므로, 다결정 반도체층 및 산화물 반도체층을 하나의 화소에 형성하는 구조를 사용하는 화소가 지문 감지 등을 위하여 배면에 오프닝(FSA)을 형성하려면 오프닝(FSA)을 통하여 인가되는 빛으로 인하여 평면도상 오프닝(FSA)과 중첩하는 영역 및 그 주변에 위치하는 화소에서는 바텀 쉴드층(BSL)을 형성하여야 할 필요가 있음을 확인할 수 있다.
이하에서는 도 12 내지 도 15를 통하여 바텀 쉴드층(BSL)의 변형된 실시예에 대하여 살펴본다.
도 12 및 도 13은 또 다른 실시예에 따른 화소의 단면도이고, 도 14는 또 다른 실시예에 따른 화소의 배치도이다.
먼저, 도 12 및 도 13을 통하여 도 8과 다른 층상 위치에 형성된 바텀 쉴드층(BSL)에 대하여 살펴본다.
도 8에서는 바텀 쉴드층(BSL)은 상부 폴리 이미드(PI)층(110-3) 위에 형성되어 있으며, 상부 배리어층(110-4)에 의하여 덮여 있는 구조를 기술하였다.
이에 반하여 도 12에서는 바텀 쉴드층(BSL)이 상부 배리어층(110-4)의 위에 위치하며, 버퍼층(111)에 의하여 덮여 있으며, 도 12의 실시예에서는 하부 버퍼층(111-1)에 의하여 덮여 있는 실시예가 도시되어 있다. 하지만, 실시예에 따라서는 바텀 쉴드층(BSL)이 하부 버퍼층(111-1)위에 형성되며, 상부 버퍼층(111-2)에 의하여 덮여 있을 수도 있다.
한편, 도 13의 실시예에서는 구동 트랜지스터(T1)의 채널 주변에 위치하는 바텀 쉴드층(BSL)이 2개(제1 바텀 쉴드층 및 제2 바텀 쉴드층)로 형성되며, 하나는 상부 폴리 이미드(PI)층(110-3) 위에 형성되고, 상부 배리어층(110-4)에 의하여 덮여 있으며, 다른 하나는 상부 배리어층(110-4)의 위에 위치하며, 버퍼층(111)에 의하여 덮여 있는 구조가 도시되어 있다. 도 13에서 도시된 두 바텀 쉴드층(BSL)은 적어도 일부 영역이 서로 중복된 구조를 가질 수 있으며, 서로 다른 모양 또는 서로 동일한 모양을 가질 수 있다.
한편, 이하에서는 도 14를 통하여 평면 구조의 변경에 대하여 살펴본다.
도 14는 도 4 및 도 6과 달리 바텀 쉴드층(BSL)에서 네 방향으로 각각 연장되어 있는 연장부를 더 포함하는 구조를 가지며, 도 6과 같이 구동 트랜지스터(T1)의 게이트 전극과 중첩하지 않는 구조를 가진다. 하지만 추가 변형된 실시예에서는 바텀 쉴드층(BSL)이 구동 트랜지스터(T1)의 게이트 전극과 일부 영역 중첩할 수도 있다.
바텀 쉴드층(BSL)은 플로팅 되어 있을 수 있지만 도 14와 같은 구조은 인접하는 화소에 형성된 바텀 쉴드층(BSL)과 연결되는 연장부가 형성되어 있어 플로팅되지 않고 일정한 레벨의 전압(예를 들면 구동 전압(ELVDD))등의 전압이 인가될 수 있다.
이상에서는 화소가 평면도상 표시 패널(100) 중 지문 센서와 같은 센서가 위치하는 배면 보호층(20)의 오프닝(FSA) 및 그 주변에 위치하는 경우를 중심으로 설명하였다.
하지만, 실시예에 따라서는 도 15와 같이 카메라가 위치하는 제2 표시 영역(DA2)에 위치할 수도 있다. 이하에서는 도 15 내지 도 17을 통하여 제2 표시 영역(DA2)에 대하여 살펴본다.
도 15는 또 다른 실시예에 따른 표시 장치의 개략적인 평면도이고, 도 16은 도 15의 표시 장치 중 일 부분의 개략적인 단면도이고, 도 17은 도 15의 제2 표시 영역을 확대하여 도시한 평면도이다.
본 실시예에 따른 표시 장치(10)는 표시 패널(100)을 포함하며, 표시 패널(100)은 영상을 표시하기 위하여 복수의 화소(PX)를 포함하는 표시 영역(display area)(DA)을 포함하며, 표시 영역(DA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA)을 포함한다. 표시 영역(DA)의 외부에는 비표시 영역이 위치할 수 있다.
제1 표시 영역(DA1)은 복수의 화소(PX)가 연속적으로 배열되어 있는 부분으로 화상을 표시하기 위한 영역으로, 화소(PX) 중 화소 회로부는 행과 열을 따라서 연속 배열되어 있을 수 있으며, 발광 소자는 다양한 방식으로 배열되어 있다. 제1 표시 영역(DA1)은 화상 표시를 주로 하며, 상부에 터치 감지 전극을 포함하여 터치를 감지할 수도 있다.
제2 표시 영역(DA2)은 영상을 표시하는 고유의 기능 외에 추가적으로 표시 패널(100)의 배면에 위치하는 광학 소자(25)가 동작할 수 있도록 빛이 투과되도록 하는 역할도 함께 수행한다. 즉, 제2 표시 영역(DA2)은 복수의 화소(PX)의 사이에 화소(PX)가 형성되지 않고 비어 있는 공간(투과 영역(DA2-2))이 더 형성되어 있는 영역이다. 그 결과 제2 표시 영역(DA2)은 화소 영역(DA2-1)에 의하여 영상을 표시하는 고유의 기능 외에 투과 영역(DA2-2)을 이용하여 배면에 위치하는 카메라나 적외선 센서 등의 광학 소자(25)를 사용하여 다른 기능을 할 수 있다. 제2 표시 영역(DA2)은 투과 영역(DA2-2)에 의하여 제1 표시 영역(DA1)보다 높은 투과율을 가진다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)보다 화소(PX)의 밀도, 즉 단위 면적당 화소(PX)의 개수가 적으며, 표시하는 화상의 해상도도 낮다. 제2 표시 영역(DA2)도 상부에 터치 감지 전극을 포함하여 터치를 감지할 수도 있다.
표시 영역(DA) 내에서 제2 표시 영역(DA2)의 모양, 위치 및 크기는 다양할 수 있다. 즉, 도 15에서 도시하고 있는 제2 표시 영역(DA2)의 모양과 달리 원형 등 다양한 다각형 모양을 가질 수 있다. 또한, 전체 표시 영역(DA) 중 제2 표시 영역(DA2)이 위치하는 부분이 표시 영역(DA)의 외곽에 근접하게 위치하거나, 중앙에 근접하게 위치할 수도 있다. 제2 표시 영역(DA2)의 개수도 복수 개 포함될 수 있으며, 연장되는 방향도 도 15와 달리 세로 방향으로 연장될 수도 있다.
도 15를 참고하면, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 일측에 위치하여 제2 표시 영역(DA2)의 상부에는 제1 표시 영역(DA1)이 위치하지 않지만, 실시예에 따라서는 제2 표시 영역(DA2)이 제1 표시 영역(DA1)에 의해 둘러싸여 있을 수 있다.
도 16을 참고하면, 표시 장치(10)는 표시 패널(100)과 그 배면에 위치하는 배면 보호층(20), 상부면에 위치하는 터치 감지부(200) 및 윈도우(250)를 포함할 수 있다.
배면 보호층(20)은 도 2와 같이, 블랙 테이프(11), 쿠션층(12) 및 금속층(13)을 포함할 수 있으며, 광학 소자(25)에 대응하는 오프닝을 포함한다. 배면 보호층(20)의 오프닝은 제2 표시 영역(DA2)에 대응한다.
도 16에서는 표시 패널(100)의 상부에 윈도우(250) 및 터치 감지부(200)가 도시되어 있지만, 도 2에서도 추가적으로 윈도우(250) 및 터치 감지부(200)를 포함할 수 있다.
도 16에서는 표시 패널(100)을 플렉서블한 기판(110)의 위에 화소(PX)의 다양한 소자가 형성되어 있음을 간략하게 도시하였다. 표시 패널(100)의 화소(PX)는 봉지층에 의하여 덮여 외부로부터 습기나 공기가 침투되지 않도록 봉해져 있을 수 있다.
도 17을 참고하면, 제2 표시 영역(DA2)은 화소 영역(DA2-1)과 투과 영역(DA2-2)을 포함하며, 화소 영역(DA2-1)으로 연결되는 배선(SL1, SL2)에 의하여 투과 영역(DA2-2)이 분리되어 구획될 수 있다.
투과 영역(DA2-2)은 높은 투과율을 가져 배면에 위치하는 광학 소자(25)로 빛을 제공할 수 있도록 하는 부분이며, 화소 영역(DA2-1)은 도 3 내지 도 8, 도 12 내지 도 14 및 도 18과 같은 구조를 가지는 화소가 형성될 수 있다. 투과 영역(DA2-2)으로 인하여 제2 표시 영역(DA2)의 해상도는 낮을 수 있다.
표시 패널(100)의 상부면에는 편광판이 부착되거나 블랙 매트릭스와 함께 색필터층 또는 색변환층이 더 형성될 수 있다. 이들의 역할은 외부의 광이 반사되어 사용자의 눈에 화소의 상부 패턴이 시인되는 것을 막는 역할을 할 수 있다. 또한, 색필터층 또는 색변환층은 표시되는 색감을 향상시키기 위하여 사용될 수도 있다.
광학 소자(25)의 예로는, 센서, 카메라, 플래시 등이 있다. 광학 소자(25)가 센서인 경우, 광학 소자(25)는 근접 센서, 조도 센서, 적외선 센서 또는 자외선 센서일 수 있다.
이하에서는 도 18을 통하여 다양한 바텀 쉴드층의 모양에 대하여 살펴본다.
도 18은 실시예에 따른 다양한 바텀 쉴드층의 모양을 도시한 도면이다.
도 18(A)에서는 바텀 쉴드층(BSL)으로 상부가 오픈된 구조가 도시되어 있으며, 도 18(B)에서는 양 측면이 오픈된 구조가 도시되어 있고, 도 18(C)에서는 일 측면이 오픈된 구조가 도시되어 있다. 도 18에 도시하고 있지 않지만, 하부가 오픈되거나 좌측면이 오픈되는 구조도 사용될 수 있다.
또한, 도 18(B)에서는 구동 트랜지스터(T1)의 채널의 상하 양측에 선형 구조의 바텀 쉴드층(BSL)이 형성되어 있지만, 변형시 상하 중 일측에만 선형 구조의 바텀 쉴드층(BSL)을 형성할 수도 있다.
바텀 쉴드층(BSL)이 각 화소마다 형성되므로, 바텀 쉴드층(BSL)을 큰 면적으로 형성하는 경우에는 불필요한 기생 커패시턴스가 발생할 수 있으므로, 바텀 쉴드층(BSL)의 위치 및 면적에 있어 최적화의 필요가 있다. 이 때, 도 18에서 도시한 다양한 구조로 변경하여 최정화된 바텀 쉴드층(BSL)을 포함시켜 화소를 형성할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 표시 장치 100: 표시 패널
BSL: 바텀 쉴드층 20: 배면 보호층
FSA: 오프닝 15: 센서
11: 블랙 테이프 12: 쿠션층
13: 금속층 DA, DA1, DA2: 표시 영역
DA2-1: 화소 영역 DA2-2: 투과 영역
25: 광학 소자 200: 터치 감지부
250: 윈도우 110: 기판
110-1, 110-3: 폴리 이미드 층 110-2, 110-4: 배리어층
111, 111-1, 111-2: 버퍼층 1132: 구동 트랜지스터의 채널
1151: 구동 트랜지스터의 게이트 전극
1153: 제1 유지 전극 127, 128: 초기화 전압선
141, 142, 142: 게이트 절연막 151: 제1 스캔선
152, 152a, 152b: 제2 스캔선 153, 153a, 153b: 초기화 제어선
155: 발광 제어선 161, 162, 163: 층간 절연막
171: 데이터선 172: 구동 전압선
180: 보호막 151a: 하부 부스트 전극
3138t: 상부 부스트 전극 3155, 4155: 광차단층
1175, 3175: 연결 전극 741: 공통 전압선

Claims (20)

  1. 폴리 이미드를 포함하는 폴리 이미드 층 및 상기 폴리 이미드를 포함하는 층의 위에 위치하는 배리어층을 포함하는 플렉서블한 기판;
    상기 플렉서블한 기판 위에 위치하며, 다결정 반도체층을 포함하는 구동 트랜지스터 및 제2 트랜지스터; 및
    상기 플렉서블한 기판 위에 위치하며, 산화물 반도체층을 포함하는 제3 트랜지스터;
    상기 구동 트랜지스터의 출력 전류를 전달받는 발광 다이오드; 및
    단면상 상기 폴리 이미드 층과 상기 다결정 반도체층의 사이이며, 평면상 상기 구동 트랜지스터의 채널 주변에 위치하는 바텀 쉴드층을 포함하는 표시 장치.
  2. 제1항에서,
    상기 바텀 쉴드층은 가운데 오프닝을 포함하는 표시 장치.
  3. 제2항에서,
    상기 바텀 쉴드층은 인접하는 상기 바텀 쉴드층과 연결되어 있는 연장부를 포함하는 표시 장치.
  4. 제1항에서,
    상기 구동 트랜지스터는 게이트 전극을 더 포함하며,
    상기 구동 트랜지스터의 상기 게이트 전극은 평면상 상기 바텀 쉴드층과 일부 중첩하는 표시 장치.
  5. 제1항에서,
    상기 구동 트랜지스터는 게이트 전극을 더 포함하며,
    상기 구동 트랜지스터의 상기 게이트 전극은 평면상 상기 바텀 쉴드층과 중첩하지 않는 표시 장치.
  6. 제1항에서,
    상기 기판과 상기 다결정 반도체층의 사이에 위치하는 버퍼층을 더 포함하며,
    상기 바텀 쉴드층은 상기 기판 위에 위치하며, 상기 버퍼층으로 덮여 있는 표시 장치.
  7. 제6항에서,
    상기 바텀 쉴드층은 상기 폴리 이미드 층 위에 위치하며, 상기 배리어층에 의하여 덮여 있는 제2 바텀 쉴드층을 더 포함하는 표시 장치.
  8. 제1항에서,
    상기 바텀 쉴드층은 상기 폴리 이미드 층 위에 위치하며, 상기 배리어층에 의하여 덮여 있는 표시 장치
  9. 제1항에서,
    상기 기판은 두 층의 상기 폴리 이미드 층 및 두 층의 상기 배리어층을 포함하는 표시 장치.
  10. 제1항에서,
    상기 기판의 배면에 위치하며, 오프닝을 포함하는 배면 보호층을 더 포함하며,
    상기 구동 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 발광 다이오드, 및 상기 바텀 쉴드층을 포함하는 하나의 화소는 상기 기판 상 상기 배면 보호층의 상기 오프닝에 대응하는 위치에 형성되어 있는 표시 장치.
  11. 제10항에서,
    상기 배면 보호층의 상기 오프닝에는 지문 감지 센서가 위치하는 표시 장치.
  12. 제10항에서,
    상기 배면 보호층의 상기 오프닝에는 카메라 또는 광학 소자가 위치하는 표시 장치.
  13. 폴리 이미드 층 및 배리어층을 포함하는 기판;
    상기 기판 위에 위치하며, 구동 트랜지스터의 채널을 포함하는 다결정 반도체층;
    상기 다결정 반도체층의 위에 위치하는 제1 게이트 절연막;
    상기 제1 게이트 절연막 위에 위치하고 상기 구동 트랜지스터의 채널과 중첩하는 구동 트랜지스터의 게이트 전극;
    상기 제1 게이트 절연막 위에 위치하는 부스트 커패시터의 제1 전극,
    상기 구동 게이트 전극 및 상기 부스트 커패시터의 제1 전극 위에 위치하는 제2 게이트 절연막,
    상기 제2 게이트 절연막 위에 위치하는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 위치하고, 제3 트랜지스터의 채널, 제4 트랜지스터의 채널, 및 상기 부스트 커패시터의 제2 전극을 포함하는 산화물 반도체;
    상기 산화물 반도체 위에 위치하는 제3 게이트 절연막;
    상기 제3 게이트 절연막 위에 위치하고, 상기 제3 트랜지스터의 채널과 중첩하는 제3 트랜지스터의 게이트 전극;
    상기 제3 게이트 절연막 위에 위치하고, 상기 제4 트랜지스터의 채널과 중첩하는 제4 트랜지스터의 게이트 전극;
    상기 제3 트랜지스터의 게이트 전극 및 상기 제4 트랜지스터의 게이트 전극 위에 위치하는 제2 층간 절연막; 및
    상기 폴리 이미드 층과 상기 다결정 반도체층의 사이에 위치하는 바텀 쉴드층을 더 포함하는 표시 장치.
  14. 제13항에서,
    상기 구동 트랜지스터의 상기 게이트 전극은 평면상 상기 바텀 쉴드층과 일부 중첩하는 표시 장치.
  15. 제13항에서,
    상기 구동 트랜지스터의 상기 게이트 전극은 평면상 상기 바텀 쉴드층과 중첩하지 않는 표시 장치.
  16. 제13항에서,
    상기 기판과 상기 다결정 반도체층의 사이에 위치하는 버퍼층을 더 포함하며,
    상기 바텀 쉴드층은 상기 기판 위에 위치하며, 상기 버퍼층으로 덮여 있는 표시 장치.
  17. 제16항에서,
    상기 바텀 쉴드층은 상기 폴리 이미드 층 위에 위치하며, 상기 배리어층에 의하여 덮여 있는 제2 바텀 쉴드층을 더 포함하는 표시 장치.
  18. 제13항에서,
    상기 바텀 쉴드층은 상기 폴리 이미드 층 위에 위치하며, 상기 배리어층에 의하여 덮여 있는 표시 장치
  19. 제13항에서,
    상기 기판은 두 층의 상기 폴리 이미드 층 및 두 층의 상기 배리어층을 포함하는 표시 장치.
  20. 제13항에서,
    상기 기판의 배면에 위치하며, 오프닝을 포함하는 배면 보호층을 더 포함하며,
    상기 구동 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 부스트 커패시터, 및 상기 바텀 쉴드층을 포함하는 하나의 화소는 상기 기판 상 상기 배면 보호층의 상기 오프닝에 대응하는 위치에 형성되어 있는 표시 장치.
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